CN113363212A - 集成电路及其形成方法 - Google Patents

集成电路及其形成方法 Download PDF

Info

Publication number
CN113363212A
CN113363212A CN202110157558.0A CN202110157558A CN113363212A CN 113363212 A CN113363212 A CN 113363212A CN 202110157558 A CN202110157558 A CN 202110157558A CN 113363212 A CN113363212 A CN 113363212A
Authority
CN
China
Prior art keywords
active area
layout
layout pattern
type
design
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110157558.0A
Other languages
English (en)
Inventor
王博昇
郑朝元
田倩绮
林洋绪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/031,547 external-priority patent/US11651133B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113363212A publication Critical patent/CN113363212A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11822—Microarchitecture relative P to N transistor sizes
    • H01L2027/11824—Microarchitecture relative P to N transistor sizes for current drive capability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种形成集成电路的方法包括：将集成电路的第一单元布局设计放置在布局设计上；以及基于布局设计制造集成电路。放置第一单元布局设计包括：根据第一准则集合，将第一有源区域布局图案与第一单元边界相邻放置，将第二有源区域布局图案与第二单元边界相邻放置，以及将第一有源区域布局图案集合放置在第一和第二有源区域布局图案之间。第一准则集合包括选择具有第一驱动强度的第一类型的晶体管和具有第二驱动强度的第二类型的晶体管。在一些实施例中，第一有源区域布局图案、第二有源区域布局图案和第一有源区域布局图案集合沿第一方向延伸，并且处于第一布局层级上。本发明的实施例还涉及一种集成电路。

Description

集成电路及其形成方法
技术领域
本发明的实施例涉及集成电路及其形成方法。
背景技术
半导体集成电路(IC)工业制造出各种各样的数字器件来解决多个不同领域的问题。IC小型化的最近趋势已经产生了更小的器件，该更小的器件消耗更少的功率，还在更高的速度下提供更多功能。微型化工艺也已导致更严格的设计和制造规范以及可靠性挑战。各种电子设计自动化(EDA)工具生成、优化和验证用于集成电路的标准单元布局设计，同时确保满足布局设计和制造规范。
发明内容
根据本发明实施例的一个方面，提供了一种形成集成电路的方法，方法包括：由处理器将集成电路的第一单元布局设计放置在布局设计上，第一单元布局设计具有沿第一方向延伸的第一单元边界和第二单元边界，第二单元边界在不同于第一方向的第二方向上与第一单元边界分离。其中放置第一单元布局设计包括：根据第一准则集合与第一单元边界相邻地放置第一有源区域布局图案，第一有源区域布局图案对应于第一类型的晶体管、沿第一方向延伸、处于第一布局层级中并且在第一方向上具有第一宽度；根据第一准则集合与第二单元边界相邻地放置第二有源区域布局图案，第二有源区域布局图案对应于第一类型的晶体管、沿第一方向延伸、处于第一布局层级中、在第二方向上与第一有源区域布局图案分离以及具有不同于第一宽度的第二宽度；和根据第一准则集合在第一有源区域布局图案和第二有源区域布局图案之间放置第一有源区域布局图案集合，第一有源区域布局图案集合对应于与第一类型不同的第二类型的晶体管、沿第一方向延伸以及处于第一布局层级中。其中，至少对于第一单元布局设计，第一准则集合包括选择具有第一驱动强度的第一类型的晶体管和选择具有与第一驱动强度不同的第二驱动强度的第二类型的晶体管；以及基于布局设计制造集成电路。
根据本发明实施例的另一个方面，提供了一种形成集成电路的方法，方法包括：由处理器生成集成电路的第一单元布局设计，第一单元布局设计具有沿第一方向延伸的第一单元边界和第二单元边界，第二单元边界在不同于第一方向的第二方向上与第一单元边界分离。其中生成第一单元布局设计包括：生成与第一类型的第一晶体管集合对应的第一有源区域布局图案，第一有源区域布局图案沿第一方向延伸、处于第一布局层级中以及与第一单元边界相邻；生成与第一类型的第二晶体管集合对应的第二有源区域布局图案，第二有源区域布局图案沿第一方向延伸、处于第一布局层级中、与第一有源区域布局图案相邻以及在第二方向上与第一有源区域布局图案分离；生成与不同于第一类型的第二类型的第三晶体管集合对应的第三有源区域布局图案，第三有源区域布局图案沿第一方向延伸、处于第一布局层级中以及与第二有源区域布局图案相邻；生成与第二类型的第四晶体管集合对应的第四有源区域布局图案，第四有源区域布局图案沿第一方向延伸、处于第一布局层级中、与第一单元边界相邻以及在第二方向上与第三有源区域布局图案分离。其中，至少第一有源区域布局图案、第二有源区域布局图案、第三有源区域布局图案或第四有源区域布局图案满足第一准则集合，第一准则集合包括平衡第一晶体管集合和第二晶体管集合的第一驱动强度与第三晶体管集合和第四晶体管集合的第二驱动强度，第二驱动强度等于第一驱动强度；以及至少基于第一单元布局设计来制造集成电路。
根据本发明实施例的又一个方面，提供了一种集成电路，包括：第一类型的第一晶体管集合的第一有源区域，第一有源区域沿第一方向延伸、处于第一层级中、与第一边界相邻以及在不同于第一方向的第二方向上具有第一宽度；第一类型的第二晶体管集合的第二有源区域，第二有源区域沿第一方向延伸、处于第一层级中、与第一边界相邻、在第二方向上与第一有源区域分离以及具有第一宽度；第一类型的第三晶体管集合的第三有源区域，第三有源区域沿第一方向延伸、处于第一层级中、与第二边界相邻以及具有与第一宽度不同的第二宽度；第一类型的第四晶体管集合的第四有源区域，第四有源区域沿第一方向延伸、处于第一层级中、与第二边界相邻、在第二方向上与第三有源区域分离以及具有第二宽度；和与第一类型不同的第二类型的第五晶体管集合的第五有源区域，第五有源区域沿第一方向延伸、处于第一层级中、在第二有源区域和第三有源区域之间以及具有第一宽度。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据一些实施例的布局设计的示图。
图2A-图2B是根据一些实施例的集成电路的布局设计的示图。
图3A-图3B是根据一些实施例的集成电路的俯视图的示图。
图4A-图4B是根据一些实施例的finFET的立体图。
图5A-图5B是根据一些实施例的布局设计的示图。
图6A-图6B是根据一些实施例的集成电路的俯视图的示图。
图7A-图7B是根据一些实施例的布局设计的示图。
图8A-图8B是根据一些实施例的集成电路的俯视图的示图。
图9A-图9C是根据一些实施例的集成电路的布局设计的示意图。
图10A-图10E是根据一些实施例的集成电路的布局设计的示意图。
图11是根据一些实施例的集成电路设计和制造流程的至少一部分的功能流程图。
图12A是根据一些实施例的集成电路的电路图。
图12B是根据一些实施例的集成电路的电路图。
图13是根据一些实施例的用于设计IC布局设计和制造IC的系统的示意图。
图14是根据一些实施例的集成电路(IC)制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。下面描述组件、材料、值、步骤、布置等的特定示例以简化本公开。当然，这些仅仅是实例而不用于限制。可以预期其他组件、材料、值、步骤、布置等。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据一些实施例，一种形成集成电路(IC)的方法包括：生成集成电路的第一单元布局设计；以及至少基于第一单元布局设计来制造集成电路。
在一些实施例中，生成第一单元布局设计包括：生成与第一类型的第一晶体管集合对应的第一有源区域布局图案；生成与第二类型的第二晶体管集合对应的第二有源区域布局图案，第二类型不同于第一类型；生成与第一类型的第三晶体管集合对应的第三有源区域布局图案；以及生成与第二类型的第四晶体管集合对应的第四有源区域布局图案。在一些实施例中，第一和第二有源区域布局图案沿第一方向延伸，并且与第一单元布局设计的第一单元边界相邻。在一些实施例中，第三和第四有源区域布局图案沿第一方向延伸，并且与第一单元布局设计的第二单元边界相邻。
在一些实施例中，至少第一、第二、第三或第四有源区域布局图案满足第一设计准则集合。在一些实施例中，第一设计准则集合包括使第一和第二晶体管集合的第一驱动强度与第三和第四晶体管集合的第二驱动强度平衡。在一些实施例中，第二驱动强度不同于第一驱动强度。在一些实施例中，平衡第一驱动强度与第二驱动强度获得比其他方法更好的电路性能。
在一些实施例中，第一晶体管集合包括第一数量的鳍，第二晶体管集合包括第二数量的鳍，第三晶体管集合包括第三数量的鳍，并且第四晶体管集合包括第四数量的鳍。在一些实施例中，第三和第四数量的鳍的总和等于第一和第二数量的鳍的总和，从而使第一和第二晶体管集合的第一驱动强度与第三和第四晶体管集合的第二驱动强度平衡。在一些实施例中，平衡第一驱动强度与第二驱动强度获得比其他方法更好的电路性能。
图1是根据一些实施例的布局设计100的示图。布局设计100是诸如图3A-图3B的集成电路300、图6A-图6B的集成电路600或图8A-图8B的集成电路800的集成电路的布局图。在一些实施例中，布局设计100的至少一部分可用于制造集成电路300(图3A-图3B)、集成电路600(图6A-图6B)或集成电路800(图8A-图8B)。
与图1、图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B、图6A-图6B、图7A-图7B、图8A-图8B、图9A-图9C、图10A-图10E、图11、图12A-图12B和图13-图14中的每一个相同或相似的部件被赋予相同的附图标记，并且因此省略其类似的详细描述。
布局设计100A包括布局设计102a、102b、104a和104b。在一些实施例中，布局设计100A包括图1中未示出的附加元件。
在一些实施例中，布局设计102a和104a至少对应于图2A-图2B的布局设计200、图5A-图5B的布局设计500或图7A-图7B的布局设计700。在一些实施例中，布局设计102b和104b至少对应于图2A-图2B的布局设计200、图5A-图5B的布局设计500或图7A-图7B的布局设计700。
在一些实施例中，至少布局设计102a、102b、104a或104b被称为单元，并且是标准单元状的。在一些实施方案中，标准单元状包括不是标准单元但显示出与标准单元相似的单元。
布局设计102a、102b、104a和104b中的每个至少沿第一方向X延伸。布局设计102a、102b、104a和104b中的每个沿第二方向Y与布局设计102a、102b、104a和104b中的另一个分离。第二方向Y不同于第一方向X。在一些实施例中，第二方向Y与第一方向X相同。
布局设计102a具有沿第一方向X延伸的单元边界101a。在一些实施例中，布局设计102a在第一方向上沿单元边界101a与其他布局设计(为便于说明未示出)相邻。
布局设计102a在第一方向X上沿单元边界101b与布局设计104a相邻。布局设计104a在第一方向X上沿单元边界101c与布局设计102b相邻。布局设计102b在第一方向X上沿单元边界101d与布局设计104b相邻。
布局设计104b具有沿第一方向X延伸的单元边界101e。在一些实施例中，布局设计104b在第一方向上沿单元边界101e与其他布局设计(为便于说明未示出)相邻。
布局设计102a、102b、104a和104b的其他配置或数量在本公开的范围内。例如，图1的布局设计100包括一列(列1)和四行(行1-4)单元(例如，布局设计102a、102b、104a和104b)。布局设计100中的其他数量的行和/或列在本公开的范围内。例如，在一些实施例中，布局设计100至少包括附加的单元列，类似于列1，并且与列1相邻。例如，在一些实施例中，布局设计100包括附加的单元行，类似于行3和4，沿单元边界101a与行1相邻。例如，在一些实施例中，布局设计100包括附加的单元行，类似于行1和2，沿单元边界101e与行4相邻。例如，在一些实施例中，布局设计100至少包括附加的单元行，类似于行3，沿对应的单元边界101e与行4相邻。在一些实施例中，布局设计102a和104a沿第二方向Y与布局设计102b或104b交替。
布局设计102a和102b中的每个在第二方向Y上具有高度H1。布局设计102a和102b是彼此相同的布局设计。在一些实施例中，布局设计102a和102b是彼此不同的布局设计。
布局设计104a和104b中的每个在第二方向Y上具有高度H2。高度H2不同于高度H1。布局设计104a和104b是彼此相同的布局设计。在一些实施例中，布局设计104a和104b是彼此不同的布局设计。
在一些实施例中，布局设计102a和104a在第二方向Y上具有等于高度H1和高度H2之和的高度H3。在一些实施例中，布局设计102b和104b在第二方向Y上具有等于高度H1和高度H2之和的高度H3。
至少布局设计102a或102b可用于制造图3A-图3B的单元301、图6A-图6B的单元601以及图8A-图8B的单元801。至少布局设计104a或104b可用于制造图3A-图3B的单元303、图6A-图6B的单元603以及图8A-图8B的单元803。
在一些实施例中，布局设计102a、102b、104a或104b中的一个或多个是逻辑门单元的布局设计。在一些实施例中，逻辑门单元包括与、或、与非、或非、异或、反相器、与-或-反相器(AOI)、或-与-反相器(OAI)、复用器、触发器、缓冲器、锁存器、延迟或时钟单元。在一些实施例中，布局设计102a、102b、104a或104b中的一个或多个是存储器单元的布局设计。在一些实施例中，存储器单元包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、电阻RAM(RRAM)、磁阻RAM(MRAM)或只读存储器(ROM)。在一些实施例中，布局设计102a、102b、104a或104b中的一个或多个包括一个或多个有源或无源元件的布局设计。有源元件的实例包括(但不限于)晶体管和二极管。晶体管的实例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管((PFET/NFET)等)、finFET以及具有凸起的源极/漏极的平面MOS晶体管等。无源元件的实例包括(但不限于)电容器、电感器、熔丝和电阻器。
图2A-图2B是根据一些实施例的布局设计的示图。
根据一些实施例，图2A-图2B是图3A-图3B的集成电路300的布局设计200的示图。
布局设计200是图1的布局设计102a和104a或图1的布局设计102b和104b的实施例。
布局设计200可用于制造集成电路300。
为了便于说明，图2A-图2B、图3A-图3B、图5A-图5B、图6A-图6B、图7A-图7B或图8A-图8B的一些标记的元件至少未在图2A-图2B、图3A-图3B、图5A-图5B、图6A-图6B、图7A-图7B或图8A-图8B标记。在一些实施例中，图2A-图2B、图3A-图3B、图5A-图5B、图6A-图6B、图7A-图7B或图8A-图8B包括未示出的附加元件。
为了简化说明，图2A是图2A-图2B的布局设计200的部分200A的示图。例如，为了便于说明，与图2B相比，图2A的部分200A未示出图2B的导电部件布局图案集合230和232。
布局设计200在第二方向Y上具有高度H3。布局设计200包括单元布局设计201和单元布局设计203。单元布局设计201在第二方向Y上具有高度H1，并且单元布局设计203在第二方向Y上的高度为H2。
单元布局设计201是图1的布局设计102a或104a的实施例。单元布局设计203是图1的布局设计102b或104b的实施例。根据一些实施例，单元布局设计201或203是对应的单元301或303(图3A-图3B)的布局设计。根据一些实施例，单元布局设计201或203可用于制造对应的单元301或303(图3A-图3B)。
布局设计200还包括沿第一方向X延伸的有源区域布局图案202a和202b(统称为“有源区域布局图案集合202”)。有源区域布局图案集合202的有源区域布局图案202a和202b沿第二方向Y彼此分离。有源区域布局图案202a或202b可用于制造有源区域集合302的对应有源区域302a或302b(图3A-图3B)。在一些实施例中，有源区域布局图案集合202被称为氧化物扩散(OD)区域，其限定集成电路400B(图4B)的源极或漏极扩散区域。在一些实施例中，有源区域布局图案202a或202b可用于制造集成电路400B的有源区域412(图4B)。
布局设计200还包括沿第一方向X延伸的有源区域布局图案204a和204b(统称为“有源区域布局图案集合204”)。有源区域布局图案集合204的有源区域布局图案204a和204b沿第二方向Y彼此分离。有源区域布局图案204a或204b可用于制造有源区域集合304的对应有源区域304a或304b(图3A-图3B)。在一些实施例中，有源区域布局图案集合204限定集成电路400B(图4B)的源极或漏极扩散区域。在一些实施例中，有源区域布局图案204a或204b可用于制造集成电路400B的有源区域412(图4B)。
布局设计200还包括沿第一方向X延伸的有源区域布局图案206a和206b(统称为“有源区域布局图案集合206”)。有源区域布局图案集合206的有源区域布局图案206a和206b沿第二方向Y彼此分离。有源区域布局图案206a或206b可用于制造有源区域集合306的对应有源区域306a或306b(图3A-图3B)。在一些实施例中，有源区域布局图案集合206限定集成电路400A(图4A)的源极或漏极扩散区域。在一些实施例中，有源区域布局图案206a或206b可用于制造集成电路400A的有源区域402(图4A)。
布局设计200还包括沿第一方向X延伸的有源区域布局图案208a和208b(统称为“有源区域布局图案集合208”)。有源区域布局图案集合208的有源区域布局图案208a和208b沿第二方向Y彼此分离。有源区域布局图案208a或208b可用于制造有源区域集合308的对应有源区域308a或308b(图3A-图3B)。在一些实施例中，有源区域布局图案集合208限定集成电路400B(图4B)的源极或漏极扩散区域。在一些实施例中，有源区域布局图案208a或208b可用于制造集成电路400B的有源区域412(图4B)。
布局设计200还包括沿第一方向X延伸的有源区域布局图案210a和210b(统称为“有源区域布局图案集合210”)。有源区域布局图案集合210的有源区域布局图案210a和210b沿第二方向Y彼此分离。有源区域布局图案210a或210b可用于制造有源区域集合310的对应有源区域310a或310b(图3A-图3B)。在一些实施例中，有源区域布局图案集合210限定集成电路400B(图4B)的源极或漏极扩散区域。在一些实施例中，有源区域布局图案210a或210b可用于制造集成电路400B的有源区域412(图4B)。
在一些实施例中，有源区域布局图案202a、204a、204b和206a是单元布局设计201的一部分。在一些实施例中，有源区域布局图案206b、208a、208b和210a是单元布局设计203的一部分。在一些实施例中，有源区域布局图案202b是与单元布局设计201或203不同的单元布局设计的一部分。在一些实施例中，有源区域布局图案210b是与单元布局设计201或203不同的另一单元布局设计的一部分。
在一些实施例中，有源区域布局图案集合202、206和210分别对应于第一器件类型的有源区域集合302、306和310，并且有源区域布局图案集合204和208分别对应于与第一器件类型不同的第二器件类型的有源区域集合304和308。
在一些实施例中，第一器件类型是n型finFET，并且第二器件类型是p型finFET。例如，在一些实施例中，有源区域布局图案202a、202b、206a、206b、210a和210b分别对应于n型finFET晶体管的有源区域302a、302b、306a、306b、310a和310b，并且有源区域布局图案204a、204b、208a和208b分别对应于p型finFET晶体管的有源区域304a、304b、308a和308b。在一些实施例中，至少有源区域布局图案202a、202b、206a、206b、210a和210b可用于制造对应的有源区域302a、302b、306a、306b、310a和310b(例如，n型finFET晶体管的源极和漏极区域)，并且至少有源区域布局图案204a、204b、208a和208b可用于制造对应的有源区域304a、304b、308a和308b(例如，p型finFET晶体管的源区和漏区域)。
在一些实施例中，第一器件类型是p型finFET，并且第二器件类型是n型finFET。例如，在一些实施例中，有源区域布局图案202a、202b、206a、206b、210a和210b分别对应于p型finFET晶体管的有源区域302a、302b、306a、306b、310a和310b，并且有源区域布局图案204a、204b、208a和208b分别对应于n型finFET晶体管的有源区域304a、304b、308a和308b。在一些实施例中，至少有源区域布局图案202a、202b、206a、206b、210a和210b可用于制造对应的有源区域302a、302b、306a、306b、310a和310b(例如，p型finFET晶体管的源极和漏极区域)，并且至少有源区域布局图案204a、204b、208a和208b可用于制造对应的有源区域304a、304b、308a和308b(例如，n型finFET晶体管的源区和漏区域)。在一些实施例中，至少有源区域布局图案集合202、204、206、208或210或有源区域集合302、304、306、308或310的不同晶体管类型在本公开的范围内。
在一些实施例中，至少有源区域布局图案202a、202b、204a、204b、208a、208b、210a或210b可用于制造有源区域412的鳍412a1、412a2和412a3(图4B)。在一些实施例中，至少有源区域布局图案206a或206b可用于制造有源区域402的鳍402a1和402a2(图4A)。
虽然图2A-图2B的有源区域布局图案集合202、204、206、208和210可以被描述为可用于制造图4A-图4B的有源区域402和412的鳍，但是应当理解，有源区域402或412的鳍可以被对应的纳米片或纳米线代替。例如，在一些实施例中，至少有源区域布局图案202a、202b、204a、204b、208a、208b、210a或210b可用于制造纳米片晶体管的有源区域412的纳米片(未示出)。例如，在一些实施例中，至少有源区域布局图案206a或206b可用于制造纳米片晶体管的有源区域402的纳米片(未示出)。例如，在一些实施例中，至少有源区域布局图案202a、202b、204a、204b、208a、208b、210a或210b可用于制造纳米线晶体管的有源区域412的纳米线(未示出)。例如，在一些实施例中，至少有源区域布局图案206a或206b可用于制造纳米线晶体管的有源区域402的纳米线(未示出)。
有源区域布局图案202a、202b、204a、204b、208a、208b、210a和210b均在第二方向Y上具有宽度W2a。在一些实施例中，有源区域布局图案202a、202b、204a、204b、208a、208b、210a或210b中的至少一个的宽度W2a不同于有源区域布局图案202a、202b、204a、204b、208a、208b、210a或210b中的至少另一个的宽度W2a。
有源区域布局图案206a和206b均在第二方向Y上具有宽度W2b。在一些实施例中，有源区域布局图案206a和206b的宽度W2b彼此不同。
宽度W2a大于宽度W2b。在一些实施例中，至少有源区域布局图案202a、202b、204a、204b、208a、208b、210a和210b的宽度W2a与可用于制造有源区域412中的对应鳍的鳍布局图案(未示出)的数量直接相关。在一些实施例中，有源区域布局图案202a、202b、204a、204b、208a、208b、210a和210b的宽度W2a与通过有源区域布局图案集合202、204、208和210制造的导电器件(例如，晶体管)的数量以及有源区域302、304、308和310中的导电器件(例如，晶体管)的对应速度和驱动强度相关。
在一些实施例中，至少有源区域布局图案206a和206b的宽度W2b与可用于制造有源区域402中的对应鳍的鳍布局图案(未示出)的数量直接相关。在一些实施例中，有源区域布局图案206a和206b的宽度W2b与通过有源区域布局图案集合206制造的导电器件(例如，晶体管)的数量以及有源区域306中的导电器件(例如，晶体管)的对应速度和驱动强度相关。
例如，在一些实施例中，有源区域布局图案202a、202b、204a、204b、208a、208b、210a和210b的宽度W2a或有源区域布局图案206a和206b的宽度W2b的增大使通过有源区域布局图案集合202、204、206、208和210制造的鳍的数量和导电器件(例如，晶体管)的数量增加，并且导电器件(例如，晶体管)的对应速度和驱动强度增大。
例如，在一些实施例中，有源区域布局图案202a、202b、204a、204b、208a、208b、210a和210b的宽度W2a或有源区域布局图案206a和206b的宽度W2a的减小使通过有源区域布局图案集合202、204、206、208和210制造的鳍的数量和导电器件(例如，晶体管)的数量减少，并且导电器件(例如，晶体管)的对应速度和驱动强度减小。
在一些实施例中，由于宽度W2a大于宽度W2b，获得单元布局设计201或203内的非对称有源区域。例如，在单元布局设计201或203内，有源区域布局图案集合202、204、208和210中的有源区域布局图案的宽度W2a与有源区域布局图案集合206中的有源区域布局图案的宽度W2b不同，获得有源区域和对应的有源区域布局图案的非对称或混合宽度。
在一些实施例中，有源区域布局图案集合202、204、208或210中的有源区域布局图案中的至少一个可用于制造具有m个鳍的对应有源区域集合302、304、308或310，并且有源区域布局图案集合206中的有源区域布局图案中的至少一个可用于制造具有n个鳍的对应有源区域集合306，其中m是整数，n是另一整数。在一些实施例中，整数m不等于整数n，获得具有非对称有源区域布局图案的单元布局设计201或203或具有非对称有源区域的单元301或303。
例如，在一些实施例中，在布局设计200或集成电路300中，整数m等于3并且整数n等于2，使得有源区域布局图案集合202、204、208和210可用于制造具有3个鳍的对应有源区域集合302、304、308和310，并且有源区域布局图案集合206可用于制造具有2个鳍的对应有源区域集合306。至少整数m或整数n的其他值在本公开的范围内。
在一些实施例中，在单元布局设计201或203中，第一器件类型的有源区域布局图案集合202、204、206、208和210的宽度之和不同于第二器件类型的有源区域布局图案集合202、204、206、208和210的宽度之和，获得在单元布局设计201或203内具有非对称有源区域布局图案或在单元301和303内具有非对称有源区域的第一器件类型和第二器件类型。
例如，在一些实施例中，第一器件类型是n型finFET，第二器件类型是p型finFET，并且有源区域布局图案202a和206a的宽度之和(等于W2a和W2b之和)小于有源区域布局图案204a和204b的宽度之和(等于2*W2a)，因此对于单元布局设计201，n型finFET的强度小于p型finFET的强度。在这些实施例中，对于单元布局设计203，出于类似于单元布局设计201的原因，n型finFET的强度小于p型finFET的强度，并且为简洁起见而被省略。
例如，在一些实施例中，第一器件类型是p型finFET，第二器件类型是n型finFET，并且有源区域布局图案202a和206a的宽度之和(等于W2a和W2b之和)小于有源区域布局图案204a和204b的宽度之和(等于2*W2a)，因此对于单元布局设计201，p型finFET的强度小于n型finFET的强度。在这些实施例中，对于单元布局设计203，出于类似于单元布局设计201的原因，p型finFET的强度小于n型finFET的强度，并且为简洁起见而被省略。
在一些实施例中，在单元布局设计201或203中，通过第一器件类型的有源区域布局图案集合202、204、206、208或210制造的鳍的数量之和不同于通过第二器件类型的有源区域布局图案集合202、204、206、208或210制造的鳍的数量之和，获得在单元布局设计201或203内具有非对称有源区域布局图案或在单元301和303内具有非对称有源区域的第一器件类型和第二器件类型。
例如，在一些实施例中，第一器件类型是n型finFET，第二器件类型是p型finFET，并且有源区域布局图案202a和206a或有源区域302a和306a的鳍的总和(等于5(例如，3和2之和))小于有源区域布局图案204a和204b或有源区域304a和304b的鳍的总和(等于6(例如，3和3之和))，因此对于单元布局设计201，n型finFET的强度小于p型finFET的强度。在这些实施例中，对于单元布局设计203，出于类似于单元布局设计201的原因，n型finFET的强度小于p型finFET的强度，并且为简洁起见而被省略。
在这些实施例中，如果第一器件类型是n型finFET并且第二器件类型是p型finFET，则通过有源区域布局图案集合202、206和210制造的n型finFET的数量小于或等于通过有源区域布局图案集合204和208制造的p型finFET的数量。
例如，在一些实施例中，第一器件类型是p型finFET，第二器件类型是n型finFET，并且有源区域布局图案202a和206a或有源区域302a和306a的鳍的总和(等于5(例如，3和2之和))小于有源区域布局图案204a和204b或有源区域304a和304b的鳍的总和(等于6(例如，3和3之和))，因此对于单元布局设计201，p型finFET的强度小于n型finFET的强度。在这些实施例中，对于单元布局设计203，出于类似于单元布局设计201的原因，p型finFET的强度小于n型finFET的强度，并且为简洁起见而被省略。
在这些实施例中，如果第一器件类型是p型finFET并且第二器件类型是n型finFET，则通过有源区域布局图案集合202、206和210制造的p型finFET的数量小于或等于通过有源区域布局图案集合204和208制造的n型finFET的数量。
因此，非对称有源区域布局图案和对应的非对称有源区域可以获得n型finFET器件和p型finFET器件之间的可能不平衡的器件强度。然而，通过使用布局设计200的部件，宽度W2a和W2b或鳍的数量(例如，整数m或整数n)被选择或调整，以与其他方法相比更好地平衡n型finFET和p型finFET器件强度，获得比其他方法更好的电路性能。
例如，在一些实施例中，与其他方法相比，n型或p型finFET器件(例如，有源区域布局图案202a、206a、206b和210a)的位置位于单元边界(例如，单元边界101a、101b、101c、101d或101e)处，以更好地平衡布局设计200中的宽度W2a和W2b的数量或鳍的数量之间的任何失配。
在一些实施例中，与其他方法相比，第一器件类型是n型finFET，第二器件类型是p型finFET，并且n型finFET(例如，有源区域布局图案202a、206a、206b和210a)的位置位于单元边界(例如，单元边界101a、101b、101c、101d或101e)处，以更好地平衡布局设计200中的宽度W2a和W2b的数量或鳍的数量之间的失配。
在一些实施例中，与其他方法相比，第一器件类型是p型finFET，第二器件类型是n型finFET，并且p型finFET(例如，有源区域布局图案202a、206a、206b和210a)的位置位于单元边界(例如，单元边界101a、101b、101c、101d或101e)处，以更好地平衡布局设计200中的宽度W2a和W2b的数量或鳍的数量之间的失配。
在一些实施例中，有源区域布局图案集合202位于第一层级上。在一些实施例中，第一层级对应于布局设计100、200、500、700、900A-900C、1000A-1000E或1200B(图1、图2A-图2B、图5A-图5B、图7A-图7B、图9A-图9C、图10A-图10E或图12B)或集成电路300、400A-400B、600或800(图3A-图3B、图4A-图4B、图6A-图6B或图8A-图8B)中的一个或多个的有源层级或OD层级。
至少有源区域布局图案集合202、204、206、208或210中的图案的其他配置或数量在本公开的范围内。
布局设计200A还至少包括沿第一方向X延伸的导电部件布局图案220a、220b、220c、220d或220e(统称为“导电部件布局图案集合220”)。在一些实施例中，导电部件布局图案集合220也被称为电源轨布局图案集合。
导电部件布局图案集合220可用于制造集成电路300的导电部件集合320(图3A-图3B)。在一些实施例中，导电部件布局图案220a、220b、220c、220d和220e可用于制造集成电路300的对应导电结构320a、320b、320c、320d和320e(图3A-图3B)。
在一些实施例中，导电部件布局图案集合220至少在有源区域布局图案集合202、204、206、208或210上方。在一些实施例中，导电部件布局图案集合220的每个导电部件布局图案至少沿第二方向Y与导电部件布局图案集合220的相邻布局图案分离。
导电部件布局图案集合220中的每个导电部件布局图案在第二方向Y上具有对应的宽度W1。在一些实施例中，导电部件布局图案集合220中的至少一个导电部件布局图案在第二方向Y上具有对应的宽度2*W1。
在一些实施例中，导电部件布局图案集合220中的每个导电部件布局图案具有宽度Wl。在一些实施例中，导电部件布局图案集合220的导电部件布局图案的至少一个宽度W1不同于导电部件布局图案集合220的另一导电部件布局图案的至少一个宽度W1。
导电部件布局图案220a在有源区域布局图案202a和有源区域布局图案202b之间。导电部件布局图案220b在有源区域布局图案204a和有源区域布局图案204b之间。导电部件布局图案220c在有源区域布局图案206a和有源区域布局图案206b之间。导电部件布局图案220d在有源区域布局图案208a和有源区域布局图案208b之间。导电部件布局图案220e在有源区域布局图案210a和有源区域布局图案210b之间。
在一些实施例中，导电部件布局图案220a、220c和220e对应于第一电源电压，并且导电部件布局图案220b和220d对应于与第一电源电压不同的第二电源电压。在一些实施例中，第一电源电压是电源电压VDD，第二电源电压是参考电源电压VSS。在一些实施例中，第一电源电压是参考电源电压VSS，第二电源电压是电源电压VDD。
在一些实施例中，有源区域布局图案集合202、204、206、208和210的第一器件类型或第二器件类型确定导电部件布局图案220a、220b、220c、220d和220e是否对应于电源电压VDD或参考电源电压VSS。例如，如果有源区域布局图案集合202、206和210对应于n型finFET(例如，第一器件类型)，并且有源区域布局图案集合204和208对应于p型finFET(例如，第二器件类型)，则第一电源电压为参考电源电压VSS，第二电源电压为电源电压VDD，导电部件布局图案220a、220c和220e对应于参考电源电压VSS，导电部件布局图案220b和220d对应于电源电压VDD。
例如，如果有源区域布局图案集合202、206和210对应于p型finFET(例如，第二器件类型)，并且有源区域布局图案集合204和208对应于n型finFET(例如，第一器件类型)，则第一电源电压为电源电压VDD，第二电源电压为参考电源电压VSS，导电部件布局图案220a、220c和220e对应于电源电压VDD，导电部件布局图案220b和220d对应于参考电源电压VSS。
导电部件布局图案220a与单元边界101a或101c重叠。导电部件布局图案220c与单元边界101b或101d重叠。导电部件布局图案220e与单元边界101c或101e重叠。
在一些实施例中，导电部件布局图案220b与单元布局设计201的第二方向Y上的中点重叠。在一些实施例中，布局设计201的第二方向Y上的中点是单元边界101a或101c与单元边界101b或101d之间在第二方向Y上的中点。
在一些实施例中，导电部件布局图案220d与单元布局设计203的第二方向Y上的第一中点重叠。在一些实施例中，布局设计203的第二方向Y上的中点是单元边界101b或101d与单元边界101c或101e之间在第二方向Y上的中点。
在一些实施例中，导电部件布局图案220a的中心与单元边界101a或101c对准。在一些实施例中，导电部件布局图案220a的中心在第二方向Y上与有源区域布局图案202b或202a分开至少对应的距离d7或d8。
在一些实施例中，导电部件布局图案220b的中心与单元布局设计201的第二方向Y上的中点对准。在一些实施例中，导电部件布局图案220b的中心在第二方向Y上与有源区域布局图案204a或204b分开至少对应的距离d1或d2。
在一些实施例中，导电部件布局图案220c的中心与单元边界101b或101d对准。在一些实施例中，导电部件布局图案220c的中心在第二方向Y上与有源区域布局图案206a或206b分开至少对应的距离d3或d4。
在一些实施例中，导电部件布局图案220d的中心与单元布局设计203的第二方向Y上的中点对准。在一些实施例中，导电部件布局图案220d的中心在第二方向Y上与有源区域布局图案208a或208b分开至少对应的距离d5或d6。
在一些实施例中，导电部件布局图案220e的中心与单元边界101c或101e对准。在一些实施例中，导电部件布局图案220e的中心在第二方向Y上与有源区域布局图案210a或210b分开至少对应的距离d7或d8。
在一些实施例中，根据设计准则集合(下文在图10A-图10E中描述)，导电部件布局图案220a、220b、220c、220d和220e被放置在对应的有源区域布局图案集合202、204、206、208和210之间。
在一些实施例中，通过将导电部件布局图案220a、220b、220c、220d或220e放置在对应的有源区域布局图案集合202、204、206、208或210之间，对应距离d7和d8、d1和d2、d3和d4、d5和d6以及d7和d8之间的差减小，从而在对应的n型或p型finFET和对应的导电结构320a、320b、320c、320d或320e上产生更平衡的电流电阻(IR)降，从而与具有不平衡IR降的其他方法相比产生更好的性能。
导电部件布局图案集合220位于与第一层级不同的第二层级上。在一些实施例中，第二层级对应于布局设计100、200、500、700、900A-900C、1000A-1000E或1200B(图1、图2A-图2B、图5A-图5B、图7A-图7B、图9A-图9C、图10A-图10E或图12B)或集成电路300、400A-400B、600或800(图3A-图3B、图4A-图4B、图6A-图6B或图8A-图8B)中的一个或多个的金属零(M0)层级。导电部件布局图案集合220的其他层级、数量或配置在本公开的范围内。
布局设计200还至少包括沿第一方向X延伸的导电部件布局图案230a、230b、230c、230d、230e或230f(统称为“导电部件布局图案集合230”)。在一些实施例中，导电部件布局图案集合230也被称为第一引脚布局图案集合。
导电部件布局图案集合230位于第二层级上。导电部件布局图案集合230可用于制造集成电路300的对应导电结构集合330(图3A-图3B)。导电部件布局图案230a、230b、230c、230d、230e、230f可用于制造对应的导电结构330a、330b、330c、330d、330e、330f(图3A-图3B)。
导电部件布局图案集合230的每个导电部件布局图案与导电部件布局图案集合230的相邻导电部件布局图案或导电部件布局图案集合220的相邻导电部件布局图案在第二方向Y上分开相同的间距(未标记)，并且因此均匀地分布。在一些实施例中，导电部件布局图案集合230的至少一个导电部件布局图案与导电部件布局图案集合230的相邻导电部件布局图案或导电部件布局图案集合220的相邻导电部件布局图案在第二方向Y上分开与上述相同间距不同的间距。
导电部件布局图案集合230与有源区域布局图案集合202、204和206重叠。导电部件布局图案230a、230c、230d、230f与对应的有源区域布局图案202a、204a、204b、206a重叠。
导电部件布局图案230a、230b和230c在导电部件布局图案220a和导电部件布局图案220b之间。导电部件布局图案230d、230e和230f在导电部件布局图案220b和导电部件布局图案220c之间。
在一些实施例中，导电部件布局图案集合230与布局设计200的其他布局层级(例如，MD等)的其他下面的布局图案(未示出)重叠。在一些实施例中，导电部件布局图案集合230的每个布局图案230a、230b、230c、230d、230e、230f在第二方向Y上具有宽度W3。
在一些实施例中，导电部件布局图案集合230的每个布局图案230a、230b、230c、230d、230e、230f与栅格线集合(未示出)的对应栅格线(未示出)重叠。在一些实施例中，导电部件布局图案集合230的每个布局图案230a、230b、230c、230d、230e、230f的中心在第一方向X上与栅格线集合(未示出)中的对应栅格线(未示出)对准。
在一些实施例中，导电部件布局图案集合230的布局图案230a、230b、230c、230d、230e和230f对应于单元布局设计201中的6个M0布线轨迹。导电部件布局图案集合230中的其他数量的布线轨迹在本公开的范围内。
导电部件布局图案集合230位于第二层级上。导电部件布局图案集合230的其他层级、数量或配置在本公开的范围内。
布局设计200还至少包括沿第一方向X延伸的导电部件布局图案232a、232b、232c、232d、232e或232f(统称为“导电部件布局图案集合232”)。在一些实施例中，导电部件布局图案集合232也被称为第二引脚布局图案集合。
导电部件布局图案集合232可用于制造集成电路300的对应导电结构集合332(图3A-图3B)。导电部件布局图案232a、232b、232c、232d、232e、232f可用于制造对应的导电结构332a、332b、332c、332d、332e、332f(图3A-图3B)。
导电部件布局图案集合232的每个导电部件布局图案与导电部件布局图案集合232的相邻导电部件布局图案或导电部件布局图案集合220的相邻导电部件布局图案在第二方向Y上分开相同的间距(未标记)，并且因此均匀地分布。在一些实施例中，导电部件布局图案集合232的至少一个导电部件布局图案与导电部件布局图案集合232的相邻导电部件布局图案或导电部件布局图案集合220的相邻导电部件布局图案在第二方向Y上分开与上述相同间距不同的间距。
导电部件布局图案集合232与有源区域布局图案集合206、208和210重叠。导电部件布局图案232a、232c、232d、232f与对应的有源区域布局图案206a、208a、208b、210a重叠。
导电部件布局图案232a、232b和232c在导电部件布局图案220c和导电部件布局图案220d之间。导电部件布局图案232d、232e和232f在导电部件布局图案220d和导电部件布局图案220e之间。
在一些实施例中，导电部件布局图案集合232与布局设计200的其他布局层级(例如，MD等)的其他下面的布局图案(未示出)重叠。在一些实施例中，导电部件布局图案集合232的每个布局图案232a、232b、232c、232d、232e、232f在第二方向Y上具有宽度W3。
在一些实施例中，导电部件布局图案集合232的每个布局图案232a、232b、232c、232d、232e、232f与栅格线集合(未示出)的对应栅格线(未示出)重叠。在一些实施例中，导电部件布局图案集合232的每个布局图案232a、232b、232c、232d、232e、232f的中心在第一方向X上与栅格线集合(未示出)中的对应栅格线(未示出)对准。
在一些实施例中，导电部件布局图案集合232的布局图案232a、232b、232c、232d、232e和232f对应于单元布局设计203中的6个M0布线轨迹。导电部件布局图案集合232中的其他数量的布线轨迹在本公开的范围内。
导电部件布局图案集合232位于第二层级上。导电部件布局图案集合232的其他层级、数量或配置在本公开的范围内。
图3A-图3B是根据一些实施例的集成电路300的俯视图的示图。
为了简化说明，图3A是图3A-图3B的电路图300的部分300A的示图。例如，为了便于说明，与图3B相比，图3A的部分300A未示出图3B的导电结构集合330和332。
在一些实施例中，为了便于说明，图3A-图3B示出集成电路300或布局设计200的有源区域(OD)层级和M0层级的集成电路300的一个或多个部件。换句话说，在一些实施例中，为了便于说明，集成电路300至少没有示出栅极和接触件。
通过布局设计200制造集成电路300。至少图3A-图3B的集成电路300、图4A-图4B的集成电路400A-400B、图6A-图6B的集成电路600、图8A-图8B的集成电路800的包括对准、距离、长度和宽度的结构关系以及配置类似于至少图1的布局设计100、图2A-图2B的布局设计200、图5A-图5B的布局设计500、图7A-图7B的布局设计700、图9A-图9C的布局设计900A-900C、图10A-图10E的布局设计1000A-1000E或图12B的布局设计1200B的对应结构关系和对应配置，并且为了简便起见，图1、图2A-图2B、图3A-图3B、图4A-图4B、图5A-图5B、图6A-图6B、图7A-图7B、图8A-图8B、图9A-图9B、图10A-图10E和图12B中将不再描述类似的详细描述。
集成电路300在第二方向Y上具有高度H3'。集成电路300包括单元301和单元303。单元301在第二方向Y上具有高度H1'，并且单元303在第二方向Y上具有高度H2'。在一些实施例中，单元301的高度H1'不同于单元303的高度H2'。
通过布局设计100的行1的布局设计102a或布局设计100的行3的布局设计102b制造单元301。通过单元布局设计201制造单元301。通过布局设计100的行2的布局设计104a或布局设计100的行4的布局设计104b制造单元303。通过单元布局设计203制造单元303。
集成电路300还至少包括有源区域302a和302b(统称为“有源区域集合302”)、有源区域304a和304b(统称为“有源区域集合304”)、有源区域306a和306b(统称为“有源区域集合306”)、有源区域308a和308b(统称为“有源区域集合308”)或有源区域310a和310b(统称为“有源区域集合310”)。
在一些实施例中，有源区域集合302、304、308或310限定集成电路400B(图4B)的源极或漏极扩散区域。在一些实施例中，至少有源区域302a、302b、304a、304b、308a、308b、310a或310b包括集成电路400B的有源区域412(图4B)。在一些实施例中，至少有源区域302a、302b、304a、304b、308a、308b、310a或310b包括有源区域412的鳍412a1、412a2和412a3(图4B)。
在一些实施例中，有源区域集合306限定集成电路400A(图4A)的源极或漏极扩散区域。在一些实施例中，至少有源区域306a或306b包括集成电路400A的有源区域402(图4A)。在一些实施例中，至少有源区域306a或306b包括有源区域402的鳍402a1和402a2(图4A)。
在一些实施例中，有源区域302a、304a、304b和306a是单元301的一部分。在一些实施例中，有源区域306b、308a、308b和310a是单元303的一部分。在一些实施例中，有源区域302b是与单元301或303不同的单元的一部分。在一些实施例中，有源区域312b是与单元301或303不同的另一单元的一部分。
有源区域302a、302b、304a、304b、308a、308b、310a和310b均在第二方向Y上具有宽度W2a'。在一些实施例中，有源区域302a、302b、304a、304b、308a、308b、310a或310b中的至少一个的宽度W2a'不同于有源区域302a、302b、304a、304b、308a、308b、310a或310b中的至少另一个的宽度W2a'。
有源区域306a和306b均在第二方向Y上具有宽度W2b'。在一些实施例中，有源区域306a和206b的宽度W2b'彼此不同。
宽度W2a'大于宽度W2b'。在一些实施例中，至少有源区域302a、302b、304a、304b、308a、308b、310a和310b的宽度W2a'与有源区域306a和306b的宽度W2b'之间的关系类似于图2A-图2B的有源区域布局图案202a、202b、204a、204b、208a、208b、210a和210b的宽度W2a与有源区域布局图案206a和206b的宽度W2b，并且为了简洁起见，省略了类似的详细描述。
在一些实施例中，至少鳍的数量与有源区域302a、302b、304a、304b、308a、308b、310a和310b的所得驱动强度以及鳍的数量与有源区域306a和306b的所得驱动强度之间的关系类似于对应数量的鳍布局图案(未示出)和有源区域布局图案202a、202b、204a、204b、208a、208b、210a和210b的宽度W2a的驱动强度以及对应数量的鳍布局图案(未示出)和有源区域布局图案206a和206b的宽度W2b的驱动强度，并且为了简洁起见，省略了类似的详细描述。
在一些实施例中，至少有源区域302a、302b、304a、304b、308a、308b、310a和310b的宽度W2a'与有源区域412中对应鳍的数量直接相关，并且至少有源区域306a和306b的宽度W2b'与有源区域402中对应鳍的数量直接相关。
在一些实施例中，有源区域302a、302b、304a、304b、308a、308b、310a和310b的宽度W2a'或有源区域306a和306b的宽度W2b'的增大(或减小)使有源区域集合302、304、306、308和310中的鳍的数量和导电器件(例如，晶体管)的数量增加(或减少)，并且导电器件(例如，晶体管)的对应速度和驱动强度增大(或减小)。
在一些实施例中，由于宽度W2a大于宽度W2b，获得单元301或303内的非对称有源区域。例如，在单元301或303内，有源区域集合302、304、308和310中的有源区域的宽度W2a'与有源区域集合306中的有源区域的宽度W2b'不同，获得非对称或混合宽度有源区域。
在一些实施例中，在单元301或303中，第一器件类型的有源区域集合302、304、306、308和310的宽度之和不同于第二器件类型的有源区域集合302、304、306、308和310的宽度之和，获得在单元301或303内具有对应器件强度不同的非对称有源区域的第一器件类型和第二器件类型，并且类似于图2A-图2B的非对称有源区域布局图案描述，为了简洁起见，省略了类似的详细描述。
在一些实施例中，在单元301或303中，第一器件类型的有源区域集合302、304、306、308和310的鳍的数量之和不同于第二器件类型的有源区域集合302、304、306、308和310的鳍的数量之和，获得在单元301或303内具有对应器件强度不同的非对称有源区域的第一器件类型和第二器件类型，并且类似于图2A-图2B的具有不同数量的鳍的非对称有源区域布局图案的描述，为了简洁起见，省略了类似的详细描述。
例如，在一些实施例中，第一器件类型是n型finFET，第二器件类型是p型finFET，对于单元301，出于与单元布局设计201类似的原因，n型finFET的强度小于p型finFET的强度，并且对于单元303，出于与单元布局设计203类似的原因，n型finFET的强度小于p型finFET的强度，并且为了简洁起见而被省略。
例如，在一些实施例中，第一器件类型是p型finFET，第二器件类型是n型finFET，对于单元301，出于与单元布局设计201类似的原因，p型finFET的强度小于n型finFET的强度，并且对于单元303，出于与单元布局设计203类似的原因，p型finFET的强度小于n型finFET的强度，并且为了简洁起见而被省略。
非对称有源区域可以获得n型finFET器件和p型finFET器件之间的可能不平衡的器件强度。然而，通过使用集成电路300的部件，宽度W2a'和W2b'或鳍的数量(例如，整数m或整数n)被选择或调整，以与其他方法相比更好地平衡n型finFET和p型finFET器件强度，获得比其他方法更好的电路性能。
例如，在一些实施例中，与其他方法相比，n型或p型finFET器件(例如，有源区域302a、306a、306b和310a)的位置位于单元边界(例如，单元边界101a、101b、101c、101d或101e)处，以更好地平衡集成电路300中的宽度W2a'和W2b'的数量或鳍的数量之间的任何失配。
在一些实施例中，与其他方法相比，第一器件类型是n型finFET，第二器件类型是p型finFET，并且n型finFET(例如，有源区域302a、306a、306b和310a)的位置位于单元边界(例如，单元边界101a、101b、101c、101d或101e)处，以更好地平衡集成电路300中的宽度W2a'和W2b'的数量或鳍的数量之间的失配。
在一些实施例中，与其他方法相比，第一器件类型是p型finFET，第二器件类型是n型finFET，并且p型finFET(例如，有源区域302a、306a、306b和310a)的位置位于单元边界(例如，单元边界101a、101b、101c、101d或101e)处，以更好地平衡集成电路300中的宽度W2a'和W2b'的数量或鳍的数量之间的失配。
在一些实施例中，有源区域集合302位于第一层级上。至少有源区域集合302、304、306、308或310中的图案的其他配置或数量在本公开的范围内。
集成电路300还至少包括导电结构320a、320b、320c、320d或320e(统称为“导电结构集合320”)、导电结构330a、330b、330c、330d、330e或330f(统称为“导电结构集合330”)或导电结构332a、332b、332c、332d、332e或332f(统称为“导电结构集合332”)。
在一些实施例中，导电结构集合320至少在有源区域集合302、304、306、308或310上方。导电结构集合320中的每个导电结构在第二方向Y上具有对应的宽度W1'。在一些实施例中，导电结构集合320中的至少一个导电结构在第二方向Y上具有对应的宽度2*W1'。在一些实施例中，导电结构集合320的导电结构的至少一个宽度W1'不同于导电结构集合320的另一导电结构的至少一个宽度W1'。
在一些实施例中，导电结构集合320也被称为电源轨集合。在一些实施例中，导电结构320a、320c和320e被配置为提供第一电源电压，并且导电结构320b和320d被配置为提供第二电源电压。在一些实施例中，第一电源电压是电源电压VDD，第二电源电压是参考电源电压VSS。在一些实施例中，第一电源电压是参考电源电压VSS，第二电源电压是电源电压VDD。
在一些实施例中，如果有源区域集合302、306和310对应于n型finFET(例如，第一器件类型)，并且有源区域集合304和308对应于p型finFET(例如，第二器件类型)，则第一电源电压为参考电源电压VSS，第二电源电压为电源电压VDD，导电结构320a、320c和320e提供参考电源电压VSS，导电结构320b和320d提供电源电压VDD。
在一些实施例中，如果有源区域集合302、306和310对应于p型finFET(例如，第二器件类型)，并且有源区域集合304和308对应于n型finFET(例如，第一器件类型)，则第二电源电压为参考电源电压VSS，第一电源电压为电源电压VDD，导电结构320a、320c和320e提供电源电压VDD，导电结构320b和320d提供参考电源电压VSS。
在一些实施例中，导电结构320a的中心在第二方向Y上与有源区域302b或302a分开至少对应的距离d7'或d8'。在一些实施例中，导电结构320b的中心在第二方向Y上与有源区域304a或304b分开至少对应的距离d1'或d2'。在一些实施例中，导电结构320c的中心在第二方向Y上与有源区域306a或306b分开至少对应的距离d3'或d4'。在一些实施例中，导电结构320d的中心在第二方向Y上与有源区域308a或308b分开至少对应的距离d5'或d6'。在一些实施例中，导电结构320e的中心在第二方向Y上与有源区域310a或310b分开至少对应的距离d7'或d8'。
在一些实施例中，通过将导电结构320a、320b、320c、320d或320e放置在对应的有源区域集合302、304、306、308或310之间，对应距离d7'和d8'、d1'和d2'、d3'和d4'、d5'和d6'以及d7'和d8'之间的差减小，从而在对应的n型或p型finFET和对应的导电结构320a、320b、320c、320d或320e上产生更平衡的IR降，从而与具有不平衡IR降的其他方法相比产生更好的性能。
导电结构330a、330c、330d或330f与对应的有源区域302a、304a、304b或306a重叠。导电结构332a、332c、332d或332f与对应的有源区域306b、308a、308b或310a重叠。
在一些实施例中，导电结构集合330或332与集成电路300的其他层级(例如，MD等)的其他下面的结构(未示出)重叠。
在一些实施例中，导电结构集合330的每个导电结构330a、330b、330c、330d、330e、330f或导电结构集合332的每个导电结构332a、332b、332c、332d、332e、332f在第二方向Y上具有宽度W3'。
在一些实施例中，导电结构集合330的每个导电结构与导电结构集合330的相邻导电结构或导电结构集合320的相邻导电结构在第二方向Y上分开相同的间距(未标记)，并且因此均匀地分布。在一些实施例中，导电结构集合332的每个导电结构与导电结构集合332的相邻导电结构或导电结构集合320的相邻导电结构在第二方向Y上分开相同的间距(未标记)，并且因此均匀地分布。
在一些实施例中，导电结构集合330的导电结构330a、330b、330c、330d、330e和330f或导电结构集合332的导电结构332a、332b、332c、332d、332e和332f对应于单元301中的6个M0布线轨迹。导电结构集合330或332中的其他数量的布线轨迹在本公开的范围内。
导电结构集合320、330或332位于第二层级上。导电结构集合320、330或332的其他层级、数量或配置在本公开的范围内。
图4A-图4B是根据一些实施例的finFET410和420的立体图。
在一些实施例中，有源区域402对应于具有2个鳍的有源区域，并且有源区域412对应于具有3个鳍的有源区域。例如，在一些实施例中，有源区域402至少对应于图3A-图3B中的有源区域306a或306b。例如，在一些实施例中，有源区域412至少对应于图3A-图3B中的有源区域302a、302b、304a、304b、308a、308b、310a或310b。
在一些实施例中，有源区域402至少对应于图6A-图6B中的有源区域606b或608a。在一些实施例中，有源区域412至少对应于图6A-图6B中的有源区域302a、302b、604a、604b、606a、608b、310a或310b。
在一些实施例中，有源区域402至少对应于图8A-图8B中的有源区域804b或806a。在一些实施例中，有源区域412至少对应于图8A-图8B中的有源区域302a、302b、804a、806b、308a、308b、310a或310b。
在图4A中，在有源区域402中的两个鳍结构402a1和402a2上方形成finFET 410。finFET 410的栅极由鳍结构402a1和402a2上方的栅极404形成。finFET 410的源极端子或漏极端子之一由鳍结构402a1和402a2上的接触件406形成。finFET 410的源极端子或漏极端子中的另一个由鳍结构402a1和402a2上的接触件408形成。
在图4B中，在有源区域412中的三个鳍结构412a1、412a2和412a3上形成finFET420。finFET 420的栅极由鳍结构412a1、412a2和412a3上方的栅极414形成。finFET 420的源极端子或漏极端子之一由鳍结构412a1、412a2和412a3上方的接触件416形成。finFET420的源极端子或漏极端子中的另一个由鳍结构412a1、412a2和412a3上方的接触件418形成。
在一些实施例中，finFET 420中的鳍结构的数量大于finFET 410中的鳍结构的数量。有源区域402或412中的鳍结构的其他配置或数量在本公开的范围内。
在一些实施例中，finFET 420中的栅极的数量大于finFET 410中的栅极的数量。至少栅极404或424的其他栅极配置或数量在本公开的范围内。
图5A-图5B是根据一些实施例的布局设计的示图。
根据一些实施例，图5A-图5B是图6A-图6B的集成电路600的布局设计500的示图。
为了简化说明，图5A是图5A-图5B的布局设计500的部分500A的示图。例如，为了便于说明，与图5B相比，图5A的部分500A未示出图5B的导电部件布局图案集合230和232。
布局设计500是图1的布局设计102a和104a或图1的布局设计102b和104b的实施例。布局设计500可用于制造集成电路600。
布局设计500是布局设计200(图2A-图2B)的变型，因此省略了类似的详细描述。例如，布局设计500示出示例，其中，单元(例如，单元布局设计501和503)的位置与布局设计200的单元(例如，单元布局设计201和203)的位置相比在第二方向Y上偏移距离D1。换句话说，布局设计500对应于在第二方向Y上偏移距离D1的布局设计200，但是单元布局设计501和503的位置与单元布局设计201和203的位置类似。
布局设计500包括单元布局设计501和503。与布局设计200相比，单元布局设计501和503代替了对应的单元布局设计201和203，因此省略了类似的详细描述。根据一些实施例，单元布局设计501或503可用于制造对应的单元601或603(图6A-图6B)。与单元布局设计201和203相比，单元布局设计501是相对于至少单元边界101b或101d的单元布局设计503的镜像。
布局设计500还包括有源区域布局图案集合202、有源区域布局图案集合504、有源区域布局图案集合506、有源区域布局图案集合508、有源区域布局图案集合210、导电部件布局图案集合520、导电部件布局图案集合230和导电部件布局图案集合232。
与图2A-图2B的布局设计200相比，有源区域布局图案集合504代替有源区域布局图案集合204，有源区域布局图案集合506代替有源区域布局图案集合206，有源区域布局图案集合508代替有源区域布局图案集合208，导电部件布局图案集合520代替导电部件布局图案集合220，因此省略了类似的详细描述。
有源区域布局图案集合504至少包括有源区域布局图案504a或504b。有源区域布局图案504a或504b代替图2A-图2B的对应有源区域布局图案204a或204b，因此省略了类似的详细描述。与有源区域布局图案204a或204b相比，当有源区域布局图案204a或204b对应于p型finFET器件时，有源区域布局图案504a或504b对应于n型finFET器件，因此导电部件布局图案520b对应于参考电源电压VSS，而不是图2A-图2B的电源电压VDD。类似地，与有源区域布局图案204a或204b相比，当有源区域布局图案204a或204b分别对应于n型finFET器件时，有源区域布局图案504a或504b对应于p型finFET器件，因此导电部件布局图案520b对应于电源电压VDD，而不是图2A-图2B的参考电源电压VSS。
有源区域布局图案集合506至少包括有源区域布局图案506a或506b。有源区域布局图案506a或506b代替图2A-图2B的对应有源区域布局图案206a或206b，因此省略了类似的详细描述。与有源区域布局图案206a或206b相比，当有源区域布局图案206a或206b对应于n型finFET器件时，有源区域布局图案506a或506b对应于p型finFET器件，因此导电部件布局图案520b对应于电源电压VDD，而不是图2A-图2B的参考电源电压VSS。类似地，与有源区域布局图案206a或206b相比，当有源区域布局图案206a或206b对应于p型finFET器件时，有源区域布局图案506a或506b对应于n型finFET器件，因此导电部件布局图案520b对应于参考电源电压VSS，而不是图2A-图2B的电源电压VDD。与有源区域布局图案206a相比，有源区域布局图案506a可用于制造具有3个鳍的有源区域606a。
有源区域布局图案集合508至少包括有源区域布局图案508a或508b。有源区域布局图案508a或508b代替图2A-图2B的对应有源区域布局图案208a或208b，因此省略了类似的详细描述。与有源区域布局图案208a相比，有源区域布局图案508a可用于制造具有2个鳍的有源区域608a。
在一些实施例中，有源区域布局图案504a、504b、506a和506b是单元布局设计501的一部分。在一些实施例中，有源区域布局图案508a、508b、210a和210b是单元布局设计503的一部分。在一些实施例中，有源区域布局图案202a和202b是与单元布局设计501或503不同的单元布局设计的一部分。
在一些实施例中，至少有源区域布局图案504a、504b、506a、506b、508a或508b可用于制造至少对应的有源区域604a、604b、606a、606b、608a或608b(例如，n型或p型finFET晶体管的源极和漏极区域)。
在一些实施例中，有源区域布局图案集合202、504和210分别对应于第一器件类型的有源区域302、604和310，并且有源区域布局图案集合506和508分别对应于第二器件类型的有源区域集合606和608。
在一些实施例中，第一器件类型是n型finFET，并且第二器件类型是p型finFET。例如，在一些实施例中，有源区域布局图案202a、202b、504a、504b、210a和210b分别对应于n型finFET晶体管的有源区域302a、302b、604a、604b、310a和310b，并且有源区域布局图案506a、506b、508a和508b分别对应于p型finFET晶体管的有源区域606a、606b、608a和608b。在一些实施例中，至少有源区域布局图案202a、202b、504a、504b、210a或210b可用于制造对应的有源区域302a、302b、604a、604b、310a或310b(例如，n型finFET晶体管的源极和漏极区域)，并且至少有源区域布局图案506a、506b、508a和508b可用于制造对应的有源区域606a、606b、608a和608b(例如，p型finFET晶体管的源区和漏区域)。
在一些实施例中，第一器件类型是n型finFET，并且第二器件类型是p型finFET。在这些实施例中，如果第一器件类型是n型finFET并且第二器件类型是p型finFET，则通过对应的有源区域布局图案集合504和210制造的有源区域集合604和310的n型finFET的数量大于通过对应的有源区域布局图案集合506和508制造的有源区域集合606和608的p型finFET的数量，因此至少对于单元布局设计501或503(或单元601或603)，n型finFET的强度大于p型finFET的强度。
在一些实施例中，第一器件类型是p型finFET，并且第二器件类型是n型finFET。例如，在一些实施例中，有源区域布局图案202a、202b、504a、504b、210a和210b分别对应于p型finFET晶体管的有源区域302a、302b、604a、604b、310a和310b，并且有源区域布局图案506a、506b、508a和508b分别对应于n型finFET晶体管的有源区域606a、606b、608a和608b。在一些实施例中，至少有源区域布局图案202a、202b、504a、504b、210a或210b可用于制造对应的有源区域302a、302b、604a、604b、310a或310b(例如，p型finFET晶体管的源极和漏极区域)，并且至少有源区域布局图案506a、506b、508a和508b可用于制造对应的有源区域606a、606b、608a和608b(例如，n型finFET晶体管的源区和漏区域)。
在一些实施例中，第一器件类型是p型finFET，并且第二器件类型是n型finFET。在这些实施例中，如果第一器件类型是p型finFET并且第二器件类型是n型finFET，则通过对应的有源区域布局图案集合504和210制造的有源区域集合604和310的p型finFET的数量大于通过对应的有源区域布局图案集合506和508制造的有源区域集合606和608的n型finFET的数量，因此至少对于单元布局设计501或503(或单元601或603)，p型finFET的强度大于n型finFET的强度。
在一些实施例中，至少有源区域布局图案集合202、504、506、508或210或有源区域集合302、604、606、608或310的不同晶体管类型在本公开的范围内。
与图2A-图2B相比，在一些实施例中，至少有源区域布局图案504a、504b、506a或508b可用于制造具有m个鳍的对应有源区域604a、604b、606a或608b，并且至少有源区域布局图案506b或508a可用于制造具有n个鳍的对应有源区域606b或608a，其中m是整数，n是另一整数。例如，在一些实施例中，在布局设计500或集成电路600中，整数m等于3并且整数n等于2，使得有源区域布局图案集合202、504和210可用于制造分别具有6个鳍的对应有源区域集合302、604和310，有源区域布局图案506a和508b可用于制造具有3个鳍的对应有源区域606a和608b，并且有源区域布局图案506b和508a可用于制造具有2个鳍的对应有源区域606b和608a。至少整数m或整数n的其他值在本公开的范围内。
在一些实施例中，通过使用布局设计500的部件，有源区域布局图案集合202、504、506、508和210的宽度W2a和W2b或鳍的数量(例如，整数m或整数n)被选择或调整，以与其他方法相比更好地平衡n型finFET和p型finFET器件强度，获得比其他方法更好的电路性能。
在一些实施例中，至少有源区域布局图案集合504、506或508位于第一层级上。至少有源区域布局图案集合504、506或508中的图案的其他配置或数量在本公开的范围内。
导电部件布局图案集合520至少包括导电部件布局图案220a、520b、520c、220d或220e。与图2A-图2B相比，导电部件布局图案520b或520c代替图2A-图2B的对应导电部件布局图案220b或220c，并且因此省略了类似的详细描述。
与图2A-图2B的导电部件布局图案集合220相比，在一些实施例中，导电部件布局图案集合520在第二方向Y上偏移距离D1。
与导电部件布局图案220b相比，当有源区域布局图案504a或504b对应于n型finFET器件时，导电部件布局图案520b对应于参考电源电压VSS，而不是图2A-图2B的电源电压VDD。类似地，与导电部件布局图案220b相比，当有源区域布局图案504a或504b对应于p型finFET器件时，导电部件布局图案520b对应于电源电压VDD，而不是图2A-图2B的参考电源电压VSS。
与导电部件布局图案220c相比，当有源区域布局图案506a或506b对应于p型finFET器件时，导电部件布局图案520c对应于电源电压VDD，而不是图2A-图2B的参考电源电压VSS。类似地，与导电部件布局图案220c相比，当有源区域布局图案506a或506b对应于n型finFET器件时，导电部件布局图案520c对应于参考电源电压VSS，而不是图2A-图2B的电源电压VDD。
与图2A-图2B的布局设计200相比，图5A-图5B中的参考电源电压VSS或电源电压VDD以2个为一组相对于第二方向Y交替放置。
在一些实施例中，导电部件布局图案集合520可用于制造导电结构集合620。在一些实施例中，至少导电部件布局图案520b或520c可用于制造至少对应的导电结构620b或620c。
在一些实施例中，导电部件布局图案集合520中的至少一个导电部件布局图案不与单元边界101a、101b、101c、101d或101e重叠。
在一些实施例中，通过将导电部件布局图案220a、520b、520c、220d或220e放置在对应的有源区域布局图案集合202、504、506、508或210之间，对应距离d7和d8、d1和d2、d3和d4、d5和d6以及d7和d8之间的差减小，从而在对应的n型或p型finFET和对应的导电结构320a、620b、620c、320d或320e上产生更平衡的IR降，从而与具有不平衡IR降的其他方法相比产生更好的性能。
导电部件布局图案集合520位于第二层级上。导电部件布局图案集合520的其他层级、数量或配置在本公开的范围内。
图6A-图6B是根据一些实施例的集成电路600的俯视图的示图。
为了简化说明，图6A是图6A-图6B的电路图600的部分600A的示图。例如，为了便于说明，与图6B相比，图6A的部分600A未示出图6B的导电结构集合330和332。
通过布局设计500制造集成电路600。
集成电路600是集成电路300(图3A-图3B)的变型，因此省略了类似的详细描述。例如，集成电路600示出示例，其中，单元(例如，单元601和603)的位置与集成电路300的单元(例如，单元301和303)的位置相比在第二方向Y上偏移距离D1'。换句话说，集成电路600对应于在第二方向Y上偏移距离D1'的集成电路300，但是单元601和603的位置与单元301和303的位置类似。
集成电路600包括单元601和603。与集成电路300相比，单元601和603代替对应的单元301和303，因此省略了类似的详细描述。与单元301和303相比，单元601是相对于至少单元边界101b或101d的单元603的镜像。
集成电路600还包括有源区域集合302、有源区域集合604、有源区域集合606、有源区域集合608、有源区域集合310、导电结构集合620、导电结构集合330和导电结构集合332。
与图3A-图3B的集成电路300相比，有源区域集合604代替有源区域集合304，有源区域集合606代替有源区域集合306，有源区域集合608代替有源区域集合308，导电结构集合620代替导电结构集合320，因此省略了类似的详细描述。
有源区域集合604至少包括有源区域604a或604b。有源区域604a或604b代替图3A-图3B的对应有源区域304a或304b，因此省略了类似的详细描述。与有源区域304a或304b相比，当有源区域304a或304b对应于p型finFET器件时，有源区域604a或604b对应于n型finFET器件，因此导电结构620b对应于参考电源电压VSS，而不是图3A-图3B的电源电压VDD。类似地，与有源区域304a或304b相比，当有源区域304a或304b分别对应于n型finFET器件时，有源区域604a或604b对应于p型finFET器件，因此导电结构620b对应于电源电压VDD，而不是图3A-图3B的参考电源电压VSS。
有源区域集合606至少包括有源区域606a或606b。有源区域606a或606b代替图3A-图3B的对应有源区域306a或306b，因此省略了类似的详细描述。与有源区域306a或306b相比，当有源区域306a或306b对应于n型finFET器件时，有源区域606a或606b对应于p型finFET器件，因此导电结构620b对应于电源电压VDD，而不是图3A-图3B的参考电源电压VSS。类似地，与有源区域306a或306b相比，当有源区域306a或306b对应于p型finFET器件时，有源区域606a或606b对应于n型finFET器件，因此导电结构620b对应于参考电源电压VSS，而不是图3A-图3B的电源电压VDD。与有源区域306a相比，有源区域606a具有3个鳍。
有源区域集合608至少包括有源区域608a或608b。有源区域608a或608b代替图3A-图3B的对应有源区域308a或308b，因此省略了类似的详细描述。与有源区域308a相比，有源区域608a具有2个鳍。
在一些实施例中，有源区域604a、604b、606a和606b是单元601的一部分。在一些实施例中，有源区域608a、608b、310a和310b是单元603的一部分。在一些实施例中，有源区域302a和302b是与单元601或603不同的单元的一部分。在一些实施例中，有源区域310a和310b是与单元601或603不同的另一单元的一部分。
在一些实施例中，通过使用集成电路600的部件，有源区域集合302、604、606、608和210的宽度W2a'和W2b'或鳍的数量(例如，整数m或整数n)被选择或调整，以与其他方法相比更好地平衡n型finFET和p型finFET器件强度，获得比其他方法更好的电路性能。
在一些实施例中，至少有源区域集合604、606或608位于第一层级上。至少有源区域集合604、606或608中的图案的其他配置或数量在本公开的范围内。
导电结构集合620至少包括导电结构320a、620b、620c、320d或320e。与图3A-图3B相比，导电结构620b或620c代替图3A-图3B的对应导电结构320b或320c，并且因此省略了类似的详细描述。
与图3A-图3B的导电结构集合320相比，在一些实施例中，导电结构集合620在第二方向Y上偏移距离D1'。
与导电结构320b相比，当有源区域604a或604b对应于n型finFET器件时，导电结构620b对应于参考电源电压VSS，而不是图3A-图3B的电源电压VDD。类似地，与导电结构320b相比，当有源区域604a或604b对应于p型finFET器件时，导电结构620b对应于电源电压VDD，而不是图3A-图3B的参考电源电压VSS。
与导电结构320c相比，当有源区域606a或606b对应于p型finFET器件时，导电结构620c对应于电源电压VDD，而不是图3A-图3B的参考电源电压VSS。类似地，与导电结构320c相比，当有源区域606a或606b对应于n型finFET器件时，导电结构620c对应于参考电源电压VSS，而不是图3A-图3B的电源电压VDD。
与图3A-图3B的集成电路300相比，图6A-图6B中的参考电源电压VSS或电源电压VDD以2个为一组相对于第二方向Y交替放置。
在一些实施例中，导电结构集合620中的至少一个导电结构不与单元边界101a、101b、101c、101d或101e重叠。
在一些实施例中，通过将导电结构320a、620b、620c、320d或320e放置在对应的有源区域集合302、604、606、608或310之间，对应距离d7'和d8'、d1'和d2'、d3'和d4'、d5'和d6'以及d7'和d8'之间的差减小，从而在对应的n型或p型finFET和对应的导电结构320a、620b、620c、320d或320e上产生更平衡的IR降，从而与具有不平衡IR降的其他方法相比产生更好的性能。
导电结构集合620位于第二层级上。导电结构集合620的其他层级、数量或配置在本公开的范围内。
图7A-图7B是根据一些实施例的布局设计的示图。
根据一些实施例，图7A-图7B是图8A-图8B的集成电路800的布局设计700的示图。
为了简化说明，图7A是图7A-图7B的布局设计700的部分700A的示图。例如，为了便于说明，与图5B相比，图7A的部分700A未示出图5B的导电部件布局图案集合230和232。
布局设计700是图1的布局设计102a和104a或图1的布局设计102b和104b的实施例。布局设计700可用于制造集成电路800。
布局设计700是布局设计200(图2A-图2B)的变型，因此省略了类似的详细描述。例如，布局设计700示出示例，其中，单元(例如，单元布局设计701和703)的位置与布局设计200的单元(例如，单元布局设计201和203)的位置相比在第二方向Y上偏移距离D1。换句话说，布局设计700对应于在第二方向Y上偏移距离D1的布局设计200，但是单元布局设计701和703的位置与单元布局设计201和203的位置类似。
布局设计700包括单元布局设计701和703。与布局设计200相比，单元布局设计701和703代替了对应的单元布局设计201和203，因此省略了类似的详细描述。根据一些实施例，单元布局设计701或703可用于制造对应的单元801或803(图8A-图8B)。
与单元布局设计201相比，有源区域布局图案集合704和导电部件布局图案220b是相对于单元分段770的有源区域布局图案集合706和导电部件布局图案220c的镜像。与单元布局设计203相比，有源区域布局图案集合208和导电部件布局图案220d是相对于单元分段772的有源区域布局图案集合210和导电部件布局图案220e的镜像。
布局设计700还包括有源区域布局图案集合202、有源区域布局图案集合704、有源区域布局图案集合706、有源区域布局图案集合208、有源区域布局图案集合210、导电部件布局图案集合220、导电部件布局图案集合230和导电部件布局图案集合232。
与图2A-图2B的布局设计200相比，有源区域布局图案集合704代替有源区域布局图案集合204，并且有源区域布局图案集合706代替有源区域布局图案集合206，因此省略了类似的详细描述。
有源区域布局图案集合704至少包括有源区域布局图案704a或704b。有源区域布局图案704a或704b代替图2A-图2B的对应有源区域布局图案204a或204b，因此省略了类似的详细描述。与有源区域布局图案204a或204b相比，当有源区域布局图案204a或204b对应于p型finFET器件时，有源区域布局图案704a或704b对应于n型finFET器件，因此导电部件布局图案220b对应于参考电源电压VSS，而不是图2A-图2B的电源电压VDD。类似地，与有源区域布局图案204a或204b相比，当有源区域布局图案204a或204b分别对应于n型finFET器件时，有源区域布局图案704a或704b对应于p型finFET器件，因此导电部件布局图案220b对应于电源电压VDD，而不是图2A-图2B的参考电源电压VSS。与有源区域布局图案204b相比，有源区域布局图案704b可用于制造具有2个鳍的有源区域804b。
有源区域布局图案集合706至少包括有源区域布局图案706a或706b。有源区域布局图案706a或706b代替图2A-图2B的对应有源区域布局图案206a或206b，因此省略了类似的详细描述。与有源区域布局图案206a或206b相比，当有源区域布局图案206a或206b对应于n型finFET器件时，有源区域布局图案706a或706b对应于p型finFET器件，因此导电部件布局图案220b对应于电源电压VDD，而不是图2A-图2B的参考电源电压VSS。类似地，与有源区域布局图案206a或206b相比，当有源区域布局图案206a或206b对应于p型finFET器件时，有源区域布局图案706a或706b对应于n型finFET器件，因此导电部件布局图案220b对应于参考电源电压VSS，而不是图2A-图2B的电源电压VDD。与有源区域布局图案206a相比，有源区域布局图案706a可用于制造具有2个鳍的有源区域806a。
在一些实施例中，有源区域布局图案704a、704b、706a和706b是单元布局设计701的一部分。在一些实施例中，有源区域布局图案208a、208b、210a和210b是单元布局设计703的一部分。在一些实施例中，有源区域布局图案202a和202b是与单元布局设计701或703不同的单元布局设计的一部分。
在一些实施例中，至少有源区域布局图案704a、704b、706a或706b可用于制造至少对应的有源区域604a、604b、606a或606b(例如，n型或p型finFET晶体管的源极和漏极区域)。
与图2A-图2B的布局设计200相比，图7A-图7B中通过对应的有源区域布局图案集合202、208和210制造的有源区域302、308和310的鳍或finFET的类型与图2A-图2B中通过对应的有源区域布局图案集合202、208和210制造的有源区域302、308和310的鳍或finFET的类型交换，因此省略了类似的详细描述。例如，在一些实施例中，有源区域布局图案集合202、706和210分别对应于第一器件类型的有源区域302、806和310，并且有源区域布局图案集合704和208分别对应于第二器件类型的有源区域集合804和308。
在一些实施例中，第一器件类型是p型finFET，并且第二器件类型是n型finFET。例如，在一些实施例中，有源区域布局图案202a、202b、706a、706b、210a或210b分别对应于p型finFET晶体管的有源区域302a、302b、806a、806b、310a或310b，并且有源区域布局图案704a、704b、208a或208b分别对应于n型finFET晶体管的有源区域804a、804b、308a和308b。
在一些实施例中，至少有源区域布局图案202a、202b、706a、706b、210a或210b可用于制造对应的有源区域302a、302b、806a、806b、310a或310b(例如，p型finFET晶体管的源极和漏极区域)，并且至少有源区域布局图案704a、704b、208a和208b可用于制造对应的有源区域804a、804b、308a和308b(例如，n型finFET晶体管的源区和漏区域)。
在一些实施例中，第一器件类型是p型finFET，并且第二器件类型是n型finFET。在这些实施例中，如果第一器件类型是p型finFET并且第二器件类型是n型finFET，则通过对应的有源区域布局图案集合706和210制造的有源区域集合806和310的p型finFET的数量等于通过对应的有源区域布局图案集合704和208制造的有源区域集合804和308的n型finFET的数量，因此至少对于单元布局设计701或703(或单元801或803)，p型finFET的强度等于n型finFET的强度。
在一些实施例中，第一器件类型是n型finFET，并且第二器件类型是p型finFET。例如，在一些实施例中，有源区域布局图案202a、202b、706a、706b、210a和210b分别对应于n型finFET晶体管的有源区域302a、302b、806a、806b、310a和310b，并且有源区域布局图案704a、704b、208a和208b分别对应于p型finFET晶体管的有源区域804a、804b、308a和308b。
在一些实施例中，至少有源区域布局图案202a、202b、706a、706b、210a或210b可用于制造对应的有源区域302a、302b、806a、806b、310a或310b(例如，n型finFET晶体管的源极和漏极区域)，并且至少有源区域布局图案704a、704b、208a和208b可用于制造对应的有源区域804a、804b、308a和308b(例如，p型finFET晶体管的源区和漏区域)。
在一些实施例中，第一器件类型是n型finFET，并且第二器件类型是p型finFET。在这些实施例中，如果第一器件类型是n型finFET并且第二器件类型是p型finFET，则通过对应的有源区域布局图案集合706和210制造的有源区域集合806和310的n型finFET的数量等于通过对应的有源区域布局图案集合704和208制造的有源区域集合804和308的p型finFET的数量，因此至少对于单元布局设计701或703(或单元801或803)，n型finFET的强度等于p型finFET的强度。
在一些实施例中，至少有源区域布局图案集合202、704、706、208或210或有源区域集合302、804、806、308或310的不同晶体管类型在本公开的范围内。
与图2A-图2B相比，在一些实施例中，至少有源区域布局图案704a、706b、208a或208b可用于制造具有m个鳍的对应有源区域804a、806b、308a或308b，并且至少有源区域布局图案704b或706a可用于制造具有n个鳍的对应有源区域804b或806a，其中m是整数，n是另一整数。例如，在一些实施例中，在布局设计700或集成电路800中，整数m等于3并且整数n等于2，使得有源区域布局图案集合202、208和210可用于制造分别具有6个鳍的对应有源区域集合302、308和310，有源区域布局图案704a和706b可用于制造具有3个鳍的对应有源区域804a和806b，并且有源区域布局图案704b和706a可用于制造具有2个鳍的对应有源区域804b和806a。至少整数m或整数n的其他值在本公开的范围内。
在一些实施例中，通过使用布局设计700的部件，有源区域布局图案集合202、704、706、208和210的宽度W2a和W2b或鳍的数量(例如，整数m或整数n)被选择或调整，以与其他方法相比更好地平衡n型finFET和p型finFET器件强度，获得比其他方法更好的电路性能。
在一些实施例中，至少有源区域布局图案集合704或706位于第一层级上。至少有源区域布局图案集合704或706中的图案的其他配置或数量在本公开的范围内。
导电部件布局图案集合220至少包括导电部件布局图案220a、220b、220c、220d或220e。与图2A-图2B相比，图7A-图7B的导电部件布局图案集合220类似于图2A-图2B的导电部件布局图案集合220，因此省略了类似的详细描述。
与图2A-图2B的导电部件布局图案集合220相比，在一些实施例中，图7A-图7B的导电部件布局图案集合220在第二方向Y上偏移距离D1。
与图2A-图2B的布局设计200相比，图8A-图8B中通过图7A-图7B中的对应的导电部件布局图案220a、220b、220c、220d或220e制造的至少导电结构320a、320b、320c、320d或320e的电源电压(例如，电源电压VDD或参考电源电压VSS)与图3A-图3B中通过图2A-图2B中的对应的导电部件布局图案220a、220b、220c、220d或220e制造的至少导电结构320a、320b、320c、320d或320e的电源电压(例如，参考电源电压VSS或电源电压VDD)交换，因此省略了类似的详细描述。
在一些实施例中，图7A-图7B的导电部件布局图案集合220中的至少一个导电部件布局图案不与单元边界101a、101b、101c、101d或101e重叠。
在一些实施例中，通过将导电部件布局图案220a、220b、220c、220d或220e放置在对应的有源区域布局图案集合202、704、706、208或210之间，对应距离d7和d8、d1和d2、d3和d4、d5和d6以及d7和d8之间的差减小，从而在对应的n型或p型finFET和对应的导电结构320a、320b、320c、320d或320e上产生更平衡的IR降，从而与具有不平衡IR降的其他方法相比产生更好的性能。
图7A-图7B中的导电部件布局图案集合220位于第二层级上。图7A-图7B中的导电部件布局图案集合220的其他层级、数量或配置在本公开的范围内。
图8A-图8B是根据一些实施例的集成电路800的俯视图的示图。
为了简化说明，图8A是图8A-图8B的电路图800的部分800A的示图。例如，为了便于说明，与图8B相比，图8A的部分800A未示出图8B的导电结构集合330和332。
通过集成电路800制造集成电路800。
集成电路800是集成电路300(图3A-图3B)的变型，因此省略了类似的详细描述。例如，集成电路800示出示例，其中，单元(例如，单元801和803)的位置与集成电路300的单元(例如，单元301和303)的位置相比在第二方向Y上偏移距离D1'。换句话说，集成电路800对应于在第二方向Y上偏移距离D1'的集成电路300，但是单元801和803的位置与单元301和303的位置类似。
集成电路800包括单元801和803。与集成电路300相比，单元801和803代替对应的单元301和303，因此省略了类似的详细描述。
与单元301相比，有源区域集合804和导电结构320b是相对于单元分段870的有源区域集合806和导电结构320c的镜像。与单元303相比，有源区域集合308和导电结构320d是相对于单元分段872的有源区域集合310和导电结构320e的镜像。
集成电路800还包括有源区域集合302、有源区域集合804、有源区域集合806、有源区域集合308、有源区域集合310、导电结构集合320、导电结构集合330和导电结构集合332。
与图3A-图3B的集成电路300相比，有源区域集合804代替有源区域集合304，并且有源区域集合806代替有源区域集合306，因此省略了类似的详细描述。
有源区域集合804至少包括有源区域804a或804b。有源区域804a或804b代替图3A-图3B的对应有源区域304a或304b，因此省略了类似的详细描述。与有源区域304a或304b相比，当有源区域304a或304b对应于p型finFET器件时，有源区域804a或804b对应于n型finFET器件，因此导电结构320b对应于参考电源电压VSS，而不是图3A-图3B的电源电压VDD。类似地，与有源区域304a或304b相比，当有源区域304a或304b分别对应于n型finFET器件时，有源区域804a或804b对应于p型finFET器件，因此导电结构320b对应于电源电压VDD，而不是图3A-图3B的参考电源电压VSS。与有源区域304b相比，有源区域804b具有2个鳍。
有源区域集合806至少包括有源区域806a或806b。有源区域806a或806b代替图3A-图3B的对应有源区域306a或306b，因此省略了类似的详细描述。与有源区域306a或306b相比，当有源区域306a或306b对应于n型finFET器件时，有源区域806a或806b对应于p型finFET器件，因此导电结构320b对应于电源电压VDD，而不是图3A-图3B的参考电源电压VSS。类似地，与有源区域306a或306b相比，当有源区域306a或306b对应于p型finFET器件时，有源区域806a或806b对应于n型finFET器件，因此导电结构320b对应于参考电源电压VSS，而不是图3A-图3B的电源电压VDD。与有源区域306a相比，有源区域806a具有2个鳍。与有源区域306b相比，有源区域806b具有3个鳍。
在一些实施例中，有源区域804a、804b、806a和806b是单元801的一部分。在一些实施例中，有源区域308a、308b、310a和310b是单元803的一部分。在一些实施例中，有源区域302a和302b是与单元801或803不同的单元的一部分。
在一些实施例中，通过使用集成电路800的部件，有源区域集合302、804、806、308和310的宽度W2a'和W2b'或鳍的数量(例如，整数m或整数n)被选择或调整，以与其他方法相比更好地平衡n型finFET和p型finFET器件强度，获得比其他方法更好的电路性能。例如，在一些实施例中，在单元801或803内，n型finFET中的鳍的数量之和等于p型finFET中的鳍的数量，从而使n型finFET的强度等于p型finFET的强度，因此达到平衡，与其他方法相比，电路性能更好。
在一些实施例中，至少有源区域集合804或806位于第一层级上。至少有源区域集合804或806中的图案的其他配置或数量在本公开的范围内。
导电结构集合320至少包括导电结构320a、320b、320c、320d或320e。与图3A-图3B相比，图7A-图7B的导电结构集合320类似于图3A-图3B的导电结构集合320，因此省略了类似的详细描述。
与图3A-图3B的导电结构集合320相比，在一些实施例中，图7A-图7B的导电结构集合320在第二方向Y上偏移距离D1'。
与图3A-图3B的集成电路300相比，图8A-图8B中的至少导电结构320a、320b、320c、320d或320e的电源电压(例如，电源电压VDD或参考电源电压VSS)与图3A-图3B中的至少导电结构320a、320b、320c、320d或320e的电源电压(例如，参考电源电压VSS或电源电压VDD)交换，因此省略了类似的详细描述。
在一些实施例中，图8A-图8B的导电结构集合320中的至少一个导电结构不与单元边界101a、101b、101c、101d或101e重叠。
在一些实施例中，通过将导电结构320a、320b、320c、320d或320e放置在对应的有源区域集合302、804、806、308或310之间，对应距离d7'和d8'、d1'和d2'、d3'和d4'、d5'和d6'以及d7'和d8'之间的差减小，从而在对应的n型或p型finFET和对应的导电结构320a、320b、320c、320d或320e上产生更平衡的IR降，从而与具有不平衡IR降的其他方法相比产生更好的性能。
图8A-图8B中的导电结构集合320位于第二层级上。图8A-图8B中的导电结构集合320的其他层级、数量或配置在本公开的范围内。
在一些实施例中，导电结构集合320、330、332、620中的至少一个结构或至少接触件406、408、416或418包括一层或多层金属材料，诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合适的导电材料或其组合。
图9A-图9C是根据一些实施例的集成电路的布局设计900A-900C的示意图。在一些实施例中，布局设计900A-900C是在执行图11的方法1100的一个或多个操作之后的对应布局设计。
图9A是有源区域布局图案集合902、904、906、908和910的布局设计900A的示意图。在一些实施例中，布局设计900A是在执行方法1100(图11)的操作1102之后的布局设计。例如，在一些实施例中，布局设计900A示出，当p型finFET器件的强度大于n型finFET器件的强度时，方法1100的操作1102的设计准则。
在一些实施例中，布局设计900A是图2A-图2B的布局设计200的变型。例如，在一些实施例中，当第一器件类型是n型finFET并且第二器件类型是p型finFET时，布局设计900A类似于布局设计200，并且通过有源区域布局图案集合202、206和210制造的n型finFET的数量少于通过有源区域布局图案集合204和208制造的p型finFET的数量，因此省略了类似的详细描述。
布局设计900A包括单元布局设计901和903。与布局设计200相比，单元布局设计901和903代替了对应的单元布局设计201和203，因此省略了类似的详细描述。在一些实施例中，根据一些实施例，单元布局设计901或903可用于制造对应的单元301、601和801或303、603和803。
单元边界901a类似于对应的单元边界101a或101c，单元边界901b类似于对应的单元边界101b或101d，单元边界901c类似于对应的单元边界101c或101e，因此省略了类似的详细描述。
布局设计900A还包括有源区域布局图案集合902、904、906、908和910。
有源区域布局图案集合902至少包括有源区域布局图案902a或902b。当第一器件类型是n型finFET时，有源区域布局图案902a或902b类似于对应的有源区域布局图案202b或202a，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案902a或902b可用于制造具有n个鳍的对应有源区域，其中n是整数。
有源区域布局图案集合906至少包括有源区域布局图案906a或906b。当第一器件类型是n型finFET时，有源区域布局图案906a或906b类似于对应的有源区域布局图案206a或206b，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案906a或906b可用于制造具有n个鳍的对应有源区域，其中n是整数。
有源区域布局图案集合910至少包括有源区域布局图案910a或910b。当第一器件类型是n型finFET时，有源区域布局图案910a或910b类似于对应的有源区域布局图案210a或210b，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案910a或910b可用于制造具有n个鳍的对应有源区域，其中n是整数。
有源区域布局图案集合904至少包括有源区域布局图案904a、904b、...、904j，其中j是与有源区域布局图案集合904中具有m个鳍的器件的数量对应的整数。有源区域布局图案集合904至少类似于有源区域布局图案集合204或208，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案904a、904b、...、904j中的每个可用于制造具有m个鳍的对应有源区域，其中m是整数。
有源区域布局图案集合908至少包括有源区域布局图案908a、908b、...、908k，其中k是与有源区域布局图案集合908中具有m个鳍的器件的数量对应的整数。有源区域布局图案集合908至少类似于有源区域布局图案集合204或208，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案908a、908b、...、908k中的每个可用于制造具有m个鳍的对应有源区域，其中m是整数。在一些实施例中，整数j等于整数k。在一些实施例中，整数j不同于整数k。
在一些实施例中，至少有源区域布局图案904a、904b、...、904g或904j或至少有源区域布局图案908a、908b、...、908k可以包括n型finFET(例如，第一器件类型)或p型finFET(例如，第二器件类型)，只要布局设计900A中的p型finFET器件的强度大于n型finFET器件的强度即可。
在一些实施例中，根据方法1100的操作1102的设计准则，将有源区域布局图案集合902、906和910放置在对应的单元边界901a、901b和901c处，以抵消p型器件的较强的器件强度。通过使用布局设计900A-900C的部件，至少有源区域布局图案集合902、906、910、910、912、916、920、922、926或930的位置被选择或调整，以与其他方法相比更好地平衡n型finFET和p型finFET器件强度，获得比其他方法更好的电路性能。
图9B是有源区域布局图案集合912、904、916、908和920的布局设计900B的示意图。在一些实施例中，布局设计900B是在执行方法1100(图11)的操作1102之后的布局设计。例如，在一些实施例中，布局设计900B示出，当n型finFET器件的强度大于p型finFET器件的强度时，方法1100的操作1102的设计准则。
在一些实施例中，布局设计900B是图2A-图2B的布局设计200或图9A的布局设计900A的变型。例如，在一些实施例中，当第一器件类型是p型finFET并且第二器件类型是n型finFET时，布局设计900B类似于布局设计200，并且通过有源区域布局图案集合202、206和210制造的p型finFET的数量少于通过有源区域布局图案集合204和208制造的n型finFET的数量，因此省略了类似的详细描述。
与布局设计900B相比，将布局设计900A的有源区域布局图案集合902、906、910替换为对应的有源区域布局图案集合912、916、920，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案集合912、916、920类似于对应的有源区域布局图案集合902、906、910，但是有源区域布局图案集合912、916、920对应于第一器件类型为p型finFET的情况。
有源区域布局图案集合912至少包括有源区域布局图案912a或912b。当第一器件类型是p型finFET时，有源区域布局图案912a或912b类似于对应的有源区域布局图案202b或202a，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案912a或912b可用于制造具有n个鳍的对应有源区域，其中n是整数。
有源区域布局图案集合916至少包括有源区域布局图案916a或916b。当第一器件类型是p型finFET时，有源区域布局图案916a或916b类似于对应的有源区域布局图案206a或206b，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案916a或916b可用于制造具有n个鳍的对应有源区域，其中n是整数。
有源区域布局图案集合920至少包括有源区域布局图案920a或920b。当第一器件类型是p型finFET时，有源区域布局图案920a或920b类似于对应的有源区域布局图案210a或210b，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案920a或920b可用于制造具有n个鳍的对应有源区域，其中n是整数。
在一些实施例中，至少有源区域布局图案904a、904b、...、904g或904j或至少有源区域布局图案908a、908b、...、908k可以包括n型finFET(例如，第一器件类型)或p型finFET(例如，第二器件类型)，只要布局设计900B中的n型finFET器件的强度大于p型finFET器件的强度即可。
在一些实施例中，根据方法1100的操作1102的设计准则，将有源区域布局图案集合912、916和920放置在对应的单元边界901a、901b和901c处，以抵消n型器件的较强的器件强度。
图9C是有源区域布局图案集合922、904、926、908和930的布局设计900C的示意图。在一些实施例中，布局设计900C是在执行方法1100(图11)的操作1102之后的布局设计。例如，在一些实施例中，布局设计900C示出，当n型finFET器件的强度等于p型finFET器件的强度时，方法1100的操作1102的设计准则。
在一些实施例中，布局设计900C是图2A-图2B的布局设计200、图9A的布局设计900A或图9B的布局设计900B的变型。
例如，在一些实施例中，当有源区域布局图案202b、206a和210a是n型finFET并且有源区域布局图案202a、206b和210b是p型finFET时，布局设计900C类似于布局设计200，并且通过有源区域布局图案集合202、204、206、208和210制造的p型finFET的数量等于通过有源区域布局图案集合202、204、206、208和210制造的n型finFET的数量，因此省略了类似的详细描述。
布局设计900C合并了布局设计900A和900B的每个方面。与布局设计900A-900B相比，有源区域布局图案集合922、926、930代替布局设计900A的对应有源区域布局图案集合902、906、910或布局设计900B的对应有源区域布局图案集合912、916、920，因此省略了类似的详细描述。
有源区域布局图案集合922至少包括有源区域布局图案922a或922b。有源区域布局图案922a类似于有源区域布局图案912a，并且对应于具有n个鳍的p型finFET，因此省略了类似的详细描述。有源区域布局图案922b类似于有源区域布局图案902b，并且对应于具有n个鳍的n型finFET，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案922a或922b可用于制造具有n个鳍的对应有源区域，其中n是整数。
有源区域布局图案集合926至少包括有源区域布局图案926a或926b。有源区域布局图案926a类似于有源区域布局图案906a，并且对应于具有n个鳍的n型finFET，因此省略了类似的详细描述。有源区域布局图案926b类似于有源区域布局图案916b，并且对应于具有n个鳍的p型finFET，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案926a或926b可用于制造具有n个鳍的对应有源区域，其中n是整数。
有源区域布局图案集合930至少包括有源区域布局图案930a或930b。有源区域布局图案930a类似于有源区域布局图案910a，并且对应于具有n个鳍的n型finFET，因此省略了类似的详细描述。有源区域布局图案930b类似于有源区域布局图案920b，并且对应于具有n个鳍的p型finFET，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案930a或930b可用于制造具有n个鳍的对应有源区域，其中n是整数。
在一些实施例中，至少有源区域布局图案904a、904b、...、904g或904j或至少有源区域布局图案908a、908b、...、908k可以包括n型finFET(例如，第一器件类型)或p型finFET(例如，第二器件类型)，只要布局设计900C中的n型finFET器件的强度等于p型finFET器件的强度即可。
在一些实施例中，根据方法100的操作1102的设计准则，将有源区域布局图案集合922、926和930放置在对应的单元边界901a、901b和901c处，以平衡n型器件和p型器件的器件强度。
图10A-图10E是根据一些实施例的集成电路的布局设计1000A-1000E的示意图。在一些实施例中，布局设计1000A-1000E是在执行图11的方法1100的一个或多个操作之后的对应布局设计。
图10A是有源区域布局图案集合1002和导电部件布局图案1020的布局设计1000A的示意图。
有源区域布局图案集合1002至少包括有源区域布局图案1002a或1002b。有源区域布局图案1002a或1002b类似于对应的有源区域布局图案206a或206b，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案1002a或1002b可用于制造具有n个鳍的有源区域，其中n是整数。
导电部件布局图案1020类似于导电部件布局图案220c，因此省略了类似的详细描述。距离d10和d11类似于对应的距离d3和d4，因此省略了类似的详细描述。
导电部件布局图案1020在有源区域布局图案1002a和有源区域布局图案1002b之间。
在一些实施例中，布局设计1000A是在执行方法1100(图11)的操作1106之后的布局设计。例如，在一些实施例中，布局设计1000A示出，在满足操作1106的设计准则的情况下，导电部件布局图案1020在具有n个鳍的有源区域布局图案(例如，有源区域布局图案1002a和1002b)之间的放置。例如，在一些实施例中，布局设计1000A示出，在满足操作1106的设计准则的情况下，导电部件布局图案1020在有源区域布局图案集合1002之间的放置。
图10B是有源区域集合1004和导电部件布局图案1022的布局设计1000B的示意图。
有源区域布局图案集合1004至少包括有源区域布局图案1004a或1004b。有源区域布局图案1004a或1004b类似于对应的有源区域布局图案508a或508b或对应的有源区域布局图案706a或706b，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案1004a可用于制造具有n个鳍的有源区域，并且有源区域布局图案1004b可用于制造具有m个鳍的有源区域，其中n和m是整数。
导电部件布局图案1022类似于图5A-图5B中的导电部件布局图案220d或图7A-图7B中的导电部件布局图案220c，因此省略了类似的详细描述。距离d10和d11类似于图5A-图5B中的对应距离d5和d6或图7A-图7B中的距离d3和d4，因此省略了类似的详细描述。
导电部件布局图案1022在有源区域布局图案1004a和有源区域布局图案1004b之间。
在一些实施例中，布局设计1000B是在执行方法1100(图11)的操作1106之后的布局设计。例如，在一些实施例中，布局设计1000B示出，在满足操作1106的设计准则的情况下，导电部件布局图案1022在具有n个鳍的有源区域布局图案(例如，有源区域布局图案1004a)和具有m个鳍的有源区域布局图案(例如，有源区域布局图案1004b)之间的放置。例如，在一些实施例中，布局设计1000B示出，在满足操作1106的设计准则的情况下，导电部件布局图案1022在有源区域布局图案集合1004之间的放置。
图10C是有源区域集合1006和导电部件布局图案1024的布局设计1000C的示意图。
有源区域布局图案集合1006至少包括有源区域布局图案1006a或1006b。有源区域布局图案1006a或1006b类似于对应的有源区域布局图案506a或506b或对应的有源区域布局图案704a或704b，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案1006a可用于制造具有m个鳍的有源区域，并且有源区域布局图案1006b可用于制造具有n个鳍的有源区域，其中n和m是整数。
导电部件布局图案1024类似于图5A-图5B中的导电部件布局图案520c或图7A-图7B中的导电部件布局图案220b，因此省略了类似的详细描述。距离d10和d11类似于图5A-图5B中的对应距离d3和d4或图7A-图7B中的距离d1和d2，因此省略了类似的详细描述。
导电部件布局图案1024在有源区域布局图案1006a和有源区域布局图案1006b之间。
在一些实施例中，布局设计1000C是在执行方法1100(图11)的操作1106之后的布局设计。例如，在一些实施例中，布局设计1000C示出，在满足操作1106的设计准则的情况下，导电部件布局图案1024在具有m个鳍的有源区域布局图案(例如，有源区域布局图案1006a)和具有n个鳍的有源区域布局图案(例如，有源区域布局图案1006b)之间的放置。例如，在一些实施例中，布局设计1000C示出，在满足操作1106的设计准则的情况下，导电部件布局图案1024在有源区域布局图案集合1006之间的放置。
图10D是有源区域集合1008和导电部件布局图案1026的布局设计1000D的示意图。
有源区域布局图案集合1008至少包括有源区域布局图案1008a或1008b。有源区域布局图案1008a或1008b类似于对应的有源区域布局图案204a或204b，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案1008a或1008b可用于制造具有m个鳍的有源区域，其中m是整数。在一些实施例中，有源区域布局图案集合1008类似于本公开中具有m个鳍的其他有源区域布局图案集合，因此省略了类似的详细描述。
导电部件布局图案1026类似于导电部件布局图案220b，因此省略了类似的详细描述。距离d10和d11类似于对应的距离d1和d2，因此省略了类似的详细描述。
导电部件布局图案1026在有源区域布局图案1008a和有源区域布局图案1008b之间。
在一些实施例中，布局设计1000D是在执行方法1100(图11)的操作1106之后的布局设计。例如，在一些实施例中，布局设计1000D示出，在满足操作1106的设计准则的情况下，导电部件布局图案1026在具有m个鳍的有源区域布局图案(例如，有源区域布局图案1008a和1008b)之间的放置。例如，在一些实施例中，布局设计1000D示出，在满足操作1106的设计准则的情况下，导电部件布局图案1026在有源区域布局图案集合1008之间的放置。
在一些实施例中，通过将导电部件布局图案1020、1022、1024或1026放置在对应的有源区域布局图案集合1002、1004、1006或1008之间，减小了距离d10和d11之间的差，从而使对应电流I1、I2、I3或I4到达对应的有源区域布局图案集合1002、1004、1006或1008行进的距离减小，从而对应的有源区域布局图案集合1002、1004、1006或1008以及对应的导电部件布局图案1020、1022、1024或1026的IR轮廓更加平衡，从而比具有不平衡IR轮廓或IR降的其他方法产生更好的性能。
图10E是在执行方法1100(图11)的操作1108之后的布局设计1000E的示意图。
布局设计1000E包括栅格线集合1048、1050、1052和1054、有源区域集合1010、导电部件布局图案集合1028和导电部件布局图案集合1040、1042和1044。
有源区域布局图案集合1010至少包括有源区域布局图案1010a、1010b、1010c或1010d。有源区域布局图案1010a、1010b、1010c或1010d类似于对应的有源区域布局图案204a、204b、206a或206b，因此省略了类似的详细描述。在一些实施例中，有源区域布局图案1010a、1010b、1010c或1010d中的每个可用于制造具有n或m个鳍的有源区域，其中n和m是不同的整数。
导电部件布局图案集合1028至少包括导电部件布局图案1028a或1028b。导电部件布局图案1028a或1028b类似于对应的导电部件布局图案220b或220c，因此省略了类似的详细描述。导电部件布局图案集合1028中的每个导电部件布局图案在第二方向Y上具有对应的宽度W3。在一些实施例中，宽度W3不同于宽度W1。在一些实施例中，宽度W3等于2*W1。
导电部件布局图案集合1040至少包括导电部件布局图案1040a或1040b。导电部件布局图案1040a或1040b类似于对应的导电部件布局图案230b或230c，因此省略了类似的详细描述。
导电部件布局图案集合1042至少包括导电部件布局图案1042a、1042b、1042c、1042d、1042e或1042f。导电部件布局图案1042a、1042b、1042c、1042d、1042e或1042f类似于对应的导电部件布局图案230d、230e、230f、232a、232b或232c，因此省略了类似的详细描述。
导电部件布局图案集合1044至少包括导电部件布局图案1044a或1044b。导电部件布局图案1044a或1044b类似于对应的导电部件布局图案232d或232e，因此省略了类似的详细描述。
栅格线集合1048、1050、1052和1054中的每个沿第一方向X延伸。
栅格线集合1048至少包括栅格线1048a或1048b。栅格线1048a和1048b在第二方向Y上彼此隔开一间距(未标记)。在一些实施例中，每条栅格线1048a或1048b限定对应的导电部件布局图案1028a或1028b所处的区域。
栅格线集合1050至少包括栅格线1050a或1050b。栅格线1050a和1050b在第二方向Y上彼此隔开间距P1。在一些实施例中，每条栅格线1050a或1050b限定对应的导电部件布局图案1040a或1040b所处的区域。
栅格线集合1052至少包括栅格线1052a、1052b、1052c、1052d、1052e或1052f。每条栅格线1052a、1052b、1052c、1052d、1052e或1052f在第二方向Y上与相邻栅格线1052a、1052b、1052c、1052d、1052e或1052f隔开间距P1。在一些实施例中，每条栅格线1052a、1052b、1052c、1052d、1052e或1052f限定对应的导电部件布局图案1042a、1042b、1042c、1042d、1042e或1042f所处的区域。
栅格线集合1054至少包括栅格线1054a或1054b。栅格线1054a和1054b在第二方向Y上彼此隔开间距P1。在一些实施例中，每条栅格线1054a或1054b限定对应的导电部件布局图案1044a或1044b所处的区域。
在一些实施例中，栅格线1048a在第二方向Y上与栅格线1050b和1052a中的每个隔开距离D3。在一些实施例中，栅格线1048b在第二方向Y上与栅格线1052f和1054a中的每个隔开距离D3。在一些实施例中，栅格线集合1048、1050、1052或1054中的每个也被称为对应的布线M0轨迹集合。在一些实施例中，间距P1等于距离D3。在一些实施例中，间距P1不同于距离D3。
在一些实施例中，布局设计1000E是在执行方法1100(图11)的操作1108之后的布局设计。例如，在一些实施例中，布局设计1000E示出，在满足操作1108的设计准则的情况下，导电部件布局图案集合1040、1042和1044的布置。例如，在一些实施例中，布局设计1000E示出，在满足操作1108的设计准则的情况下，导电部件布局图案集合1042的每个导电部件布局图案的放置均匀地分布在导电部件布局图案集合1028之间。类似地，例如，在一些实施例中，布局设计1000E示出，在满足操作1108的设计准则的情况下，导电部件布局图案集合1040或1044的放置均匀地分布在导电部件布局图案集合1028的导电部件布局图案和另一导电部件布局图案集合(未示出)的导电部件布局图案之间。
图11是根据一些实施例的集成电路设计和制造流程1100的至少一部分的功能流程图。
应该理解，可以在图11中示出的方法1100之前、期间和/或之后执行附加的操作，因此本文仅简要描述其他一些的处理。在一些实施例中，方法1100可用于至少生成或放置集成电路(诸如，例如集成电路300(图3A-图3B)、600(图6A-图6B)、800(图8A-图8B)或1200A(图12A))的布局设计100(图1)、200(图2A-图2B)、500(图5A-图5B)、700(图7A-图7B)、900A-900C(图9A-图9C)、1000A-1000E(图10A-图10E)或1200B(图12B)的一个或多个布局图案。在一些实施例中，方法1100可用于制造集成电路，诸如集成电路300(图3A-图3B)、集成电路600(图6A-图6B)、集成电路800(图8A-图8B)或集成电路1200(图12A)。
在方法1100的操作1102中，在布局设计的第一层级上生成或放置有源区域布局图案集合。在一些实施例中，方法1100的布局设计至少包括布局设计100、102a、102b、104a、104b、200、500、700、900A-900C、1000A-1000E或1200B。在一些实施例中，方法1100的第一层级对应于OD层级。在一些实施例中，方法1100的第一层级对应于说明书中描述的第一层级。
在一些实施例中，方法1100的有源区域布局图案集合包括至少有源区域布局图案集合202、204、206、208、210、504、506、508、704、706、902、904、906、908、910、912、916、920、922、926、930、1002、1004、1006、1008或1010中的至少一个或多个布局图案。
在一些实施例中，方法1100的有源区域布局图案集合对应于制造集成电路的有源区域集合。在一些实施例中，方法1100的有源区域集合包括有源区域集合302、304、306、308、310、402、412、604、606、608、804或806中的至少一个或多个区域。
在一些实施例中，操作1102包括根据第一准则或设计规则集合来生成或放置有源区域布局图案集合。
关于图9A-图9C描述了操作1102的第一设计准则集合，但是可适用于本公开的每个布局设计。
在一些实施例中，方法1100的第一设计准则集合包括放置第一器件类型和第二器件类型的有源区域布局图案集合，从而减少n型finFET和p型finFET之间的器件强度失配。
在一些实施例中，操作1102的第一设计准则集合包括将第一器件类型的有源区域布局图案集合放置在单元边界901a、901b和901c处，以抵消第二器件类型的较强的器件强度。例如，在一些实施例中，如果第一器件类型是n型finFET而第二器件类型是p型finFET，并且布局设计中n型finFET的器件强度小于p型finFET的器件强度，则操作1102的设计准则包括将n型finFET的有源区域布局图案集合902、906和908放置在对应的单元边界901a、901b和901c处。
例如，在一些实施例中，如果第一器件类型是p型finFET而第二器件类型是n型finFET，并且布局设计中p型finFET的器件强度小于n型finFET的器件强度，则操作1102的设计准则包括将p型finFET的有源区域布局图案集合912、916和918放置在对应的单元边界901a、901b和901c处。
在一些实施例中，操作1102的第一设计准则集合包括将第一器件类型和第二器件类型的有源区域布局图案集合放置在单元边界901a、901b和901c处，以平衡第一器件类型和第二器件类型的器件强度。例如，在一些实施例中，如果第一器件类型是n型finFET而第二器件类型是p型finFET，并且布局设计中n型finFET的器件强度等于p型finFET的器件强度，则操作1102的设计准则包括将有源区域布局图案922b、926a和930a的n型finFET以及有源区域布局图案922a、92ba和930b的p型finFET放置在对应的单元边界901a、901b和901c处。
在一些实施例中，如果第一器件类型的有源区域布局图案集合904和908中的有源区域布局图案的数量大于第二器件类型的有源区域布局图案集合902、906和910中的有源区域布局图案的数量，则操作1102的第一设计准则集合包括将有源区域布局图案集合902、904和906中的每个放置在对应的单元边界901a、901b或901c处。
在一些实施例中，如果第一器件类型的有源区域布局图案集合904和908中的有源区域布局图案中的鳍的数量大于第二器件类型的有源区域布局图案集合902、906和910中的有源区域布局图案中的鳍的数量，则将有源区域布局图案集合902、906和910中的每个放置在对应的单元边界901a、901b或901c处。
在方法1100的操作1104中，在布局设计上生成或放置栅格线集合。在一些实施例中，方法1100的栅格线集合包括至少栅格线集合1048、1050、1052或1054中的至少一条或多条栅格线。在一些实施例中，包括来自方法1100的栅格线的栅格线集合的一个或多个元件对应于包括栅格线集合的另外的集合和/或子集。
在方法1100的操作1106中，在布局设计的第二层级上，在布局设计上生成或放置第一导电部件布局图案集合。在一些实施例中，第二层级不同于第一层级。在一些实施例中，方法1100的第二层级对应于M0层级。在一些实施例中，方法1100的第二层级对应于说明书中描述的第二层级。
在一些实施例中，方法1100的第一导电部件布局图案集合包括至少导电部件布局图案集合220、520、1020、1022、1024、1026或1028中的至少一个或多个布局图案。在一些实施例中，包括来自方法1100的第一导电部件布局图案集合的一个或多个元件对应于包括第一导电部件布局图案集合的另外的集合和/或子集。
在一些实施例中，方法1100的第一导电部件布局图案集合对应于制造集成电路的第一导电结构集合。在一些实施例中，方法1100的第一导电结构集合包括导电结构集合320或620中的至少一个或多个导电结构。在一些实施例中，方法1100的第一导电部件布局图案集合也被称为电源轨布局图案集合。
在一些实施例中，操作1106包括根据第二准则或设计规则集合生成或放置第一导电部件布局图案集合。
关于图10A-图10D描述了操作1106的第二设计准则集合，但是可适用于本公开的每个布局设计。
在一些实施例中，方法1100的第二设计准则集合包括将导电部件布局图案1020、1022、1024或1026放置在有源区域布局图案集合1002、1004、1006或1008之间，减小距离d10和d11之间的差，从而使对应电流I1、I2、I3或I4到达对应的有源区域布局图案集合1002、1004、1006或1008行进的距离减小，从而对应的有源区域布局图案集合1002、1004、1006或1008以及对应的导电部件布局图案1020、1022、1024或1026的IR轮廓更加平衡，从而比具有不平衡IR轮廓或IR降的其他方法产生更好的性能。
在方法1100的操作1108中，在第二层上的布局设计上生成或放置第二导电部件布局图案集合。
在一些实施例中，方法1100的第二导电部件布局图案集合包括至少导电部件布局图案集合230、232、1040、1042或1044中的至少一个或多个布局图案。在一些实施例中，包括来自方法1100的第二导电部件布局图案集合的一个或多个元件对应于包括第二导电部件布局图案集合的另外的集合和/或子集。
在一些实施例中，方法1100的第二导电部件布局图案集合对应于制造集成电路的第二导电结构集合。在一些实施例中，方法1100的第二导电结构集合包括导电结构集合330或332中的至少一个或多个导电结构。在一些实施例中，方法1100的第二导电部件布局图案集合也被称为引脚布局图案集合。
在一些实施例中，操作1108包括根据第三准则或设计规则集合生成或放置第二导电部件布局图案集合。
关于图10E描述了操作1108的第三设计准则集合，但是可适用于本公开的每个布局设计。在一些实施例中，方法1100的第三设计准则集合包括将导电部件布局图案集合1042均匀地放置在导电部件布局图案集合1028之间。在一些实施例中，方法1100的第三设计准则集合包括将导电部件布局图案集合1040或1044均匀地放置在导电部件布局图案集合1028的导电部件布局图案与另一导电部件布局图案集合(未示出)的导电部件布局图案之间。
在方法1100的操作1110中，根据布局设计制造集成电路。在一些实施例中，通过系统1300或IC制造系统1400制造方法1100的集成电路。在一些实施例中，方法1100的操作1110包括基于布局设计制造至少一个掩模，以及基于至少一个掩模制造集成电路。
在一些实施例中，执行方法1100的一个或多个操作以在方法1100的布局设计上生成或放置第一布局图案，然后重复方法1100的一个或多个操作以在方法1100的设计上生成或放置附加布局图案。在一些实施例中，执行方法1100的一个或多个操作以在方法1100的布局设计上生成或放置第一布局设计，然后重复方法1100的一个或多个操作以在方法1100的设计上生成或放置附加布局设计。
在一些实施例中，方法1100的至少一个或多个操作由诸如图13的系统1300的EDA工具执行。在一些实施例中，诸如以上讨论的方法1100的至少一种方法由包括系统1300的至少一个EDA系统全部或部分执行。在一些实施例中，EDA系统可用作图14的IC制造系统1400的设计室的一部分。
在一些实施例中，不执行方法1100的一个或多个操作(例如，1102-1110)。方法1100的一个或多个操作由配置为执行用于制造方法1100的集成电路的指令的处理器件执行。在一些实施例中，方法1100的一个或多个操作使用与在方法1100的一个或多个不同操作中使用的相同的处理器件执行。在一些实施例中，与用于执行方法1100的一个或多个不同的操作的处理器件相比，不同的处理器件用于执行方法1100的一个或多个操作。
图12A是根据一些实施例的集成电路1200的电路图。在一些实施例中，集成电路1200是或非(NOR)门电路。NOR门电路用于说明，包括NOR门电路的其他配置的其他类型的电路在本公开的范围内。
集成电路1200包括P型金属氧化物半导体(PMOS)晶体管MP1和MP2以及N型金属氧化物半导体(NMOS)晶体管MN1和MN2。
PMOS晶体管MP1的栅极端子和NMOS晶体管MN1的栅极端子中的每个被配置为输入节点(未标记)并且耦合在一起。PMOS晶体管MP2的栅极端子和NMOS晶体管MN2的栅极端子中的每个被配置为另一输入节点(未标记)并且耦合在一起。
PMOS晶体管MP1的源极端子耦合至电源电压VDD。PMOS晶体管MP1的漏极端子耦合至PMOS晶体管MP2的源极端子。PMOS晶体管MP2的漏极端子、NMOS晶体管MN1的漏极端子和NMOS晶体管MN2的漏极端子中的每个耦合在一起。NMOS晶体管MN1的源极端子和NMOS晶体管MN2的源极端子均耦合至参考电源电压VSS。
其他电路、其他类型的晶体管和/或晶体管的数量在各种实施例的范围内。
图12B是根据一些实施例的集成电路1200的电路图。
布局设计1200B是集成电路1200A的布局图。布局设计1200B可用于制造集成电路1200A。
布局设计1200B是图1的布局设计102a和104a或图1的布局设计102b和104b的实施例。在一些实施例中，布局设计1200B是至少布局设计200、500、700、900A-900C或1000A-1000E的实施例。
布局设计1200B包括来自图2A-图2B的有源区域布局图案202a、202b、204a和204b以及来自图2A-图2B的导电部件布局图案220a、220b、220c、220d。
第一行有源区域布局图案202a和202b对应于NMOS晶体管MN1，第二行有源区域布局图案202a和202b对应于NMOS晶体管MN2，第一行有源区域布局图案204a和204b对应于PMOS晶体管MP1，以及第二行有源区域布局图案204a和204b对应于PMOS晶体管MP2。
在图12B中，NMOS晶体管MN1和MN2以及PMOS晶体管MP1和MP2被一起分组为元件A1。类似地，类似于元件A1的其他NMOS晶体管和PMOS晶体管被分组在一起并标记为元件A2-A8，因此省略了类似的详细描述。
图13是根据一些实施例的用于设计IC布局设计和制造IC电路的系统1300的示意图。在一些实施例中，系统1300生成或放置本文所述的一个或多个IC布局设计。系统1300包括硬件处理器1302和非暂时性计算机可读存储介质1304(例如，存储器1304)，非暂时性计算机可读存储介质编码有(即，存储)计算机程序代码1306(即，可执行指令集1306)。计算机可读存储介质1304配置为用于与生产集成电路的制造机器连接。处理器1302通过总线1308电耦接至计算机可读存储介质1304。处理器1302也通过总线1308电连接至I/O接口1310。网络接口1312也通过总线1308电连接至处理器1302。网络接口1312连接至网络1314，从而，处理器1302和计算机可读存储介质1304能够通过网络1314连接至外部元件。处理器1302配置为执行编码在计算机可读存储介质1304中的计算机程序代码1306以使得系统1300可用于实施在例如方法1100中描述的一些或全部的操作。
在一些实施例中，处理器1302是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一些实施例中，计算机可读存储介质1304是电子的、磁性的、光学的、电磁的、红外的和/或半导体的系统(或装置或器件)。例如，计算机可读存储介质1304包括半导体或固相存储器、磁带、移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质1304包括只读光盘存储器(CD-ROM)、读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。
在一些实施例中，存储介质1304存储计算机程序代码1306，计算机程序代码606配置为使系统1300实施方法1100。在一些实施例中，存储介质1304还存储执行方法1100所需的信息以及在执行方法1100期间产生的信息，诸如布局设计1316、用户界面1318和制造单元1320和/或可执行指令集以执行方法1100的操作。在一些实施例中，布局设计1316包括布局设计100、200、500、700、900A-900C、1000A-1000E或1200B的一个或多个布局图案。
在一些实施例中，存储介质1304存储用于与制造机器连接的指令(例如，计算机程序代码1306)。指令(例如，计算机程序代码1306)使处理器1302能够生成制造机器可读的制造指令，以在制造过程中有效地实施方法1100。
系统1300包括I/O接口1310。I/O接口1310耦接至外部电路。在一些实施例中，I/O接口1310包括键盘、小型键盘、鼠标、轨迹球、触控板和/或向处理器1302传达信息和命令的光标方向键。
系统1300还包括耦接至处理器1302的网络接口1312。网络接口1312允许系统1300与网络1314通信，其中一个或多个其他计算机系统连接至该网络。网络接口1312包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或诸如ETHERNET、USB或IEEE-1394的有线网络接口。在一些实施例中，方法1100在两个或更多个系统1300中实现，并且诸如布局设计和用户界面的信息由网络1314在不同系统1300之间交换。
系统1300被配置为通过I/O接口1310或网络接口1312接收与布局设计有关的信息。该信息通过总线1308传送到处理器1302，以确定用于生产集成电路300、400A-400B、600、800或1200A的布局设计。然后，将布局设计作为布局设计1316存储在计算机可读介质1304中。系统1300配置为通过I/O接口1310或网络接口1312接收与用户界面有关的信息。该信息作为用户界面1318存储在计算机可读介质1304中。系统1300配置为通过I/O接口1310或网络接口1312接收与制造单元有关的信息。该信息作为制造单元1320存储在计算机可读介质1304中。在一些实施例中，制造单元1320包括系统1300使用的制造信息。在一些实施例中，制造单元1320对应于图14的掩模制造1434。
在一些实施例中，方法1100被实现为用于由处理器执行的独立软件应用。在一些实施例中，方法1100被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，方法1100被实现为软件应用的插件。在一些实施例中，方法1100被实现为作为EDA工具的一部分的软件应用。在一些实施例中，方法1100被实现为由EDA工具使用的软件应用。在一些实施例中，EDA工具用于生成集成电路器件的布局。在一些实施例中，布局被存储在非暂时性计算机可读介质上。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS公司获得的
Figure BDA0002934342160000621
或其他合适的布局生成工具的工具生成布局。在一些实施例中，基于根据原理图设计创建的网表生成布局。在一些实施例中，方法1100由制造器件实施，以使用基于由系统1300生成的一个或多个布局设计而制造的掩模集合来制造集成电路。在一些实施例中，系统1300由制造器件实施，以使用基于本公开的一个或多个布局设计而制造的掩模集合来制造集成电路。在一些实施例中，与其他方法相比，图13的系统1300生成更小的集成电路的布局设计。在一些实施例中，与其他方法相比，图13的系统1300生成的集成电路结构的布局设计占据更少的面积并提供更好的布线资源。
图14是根据本公开的至少一个实施例的集成电路(IC)制造系统1400以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，例如，使用制造系统1400来制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。
在图14中，IC制造系统1400(下文中为“系统1400”)包括在设计、开发和制造周期和/或与制造IC器件1460有关的服务中彼此相互作用的实体，诸如设计室1420、掩模室1430和IC制造商/制造厂(“fab”)1440。系统1400中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从其接收服务。在一些实施例中，设计室1420、掩模室1430和IC fab 1440中的一个或更多个由单个较大的公司拥有。在一些实施例中，设计室1420、掩模室1430和IC fab 1440中的一个或更多个共存于公共设施中并使用公共资源。
设计室(或设计团队)1420生成IC设计布局1422。IC设计布局1422包括为IC器件1460设计的各种几何图案。几何图案对应于金属、氧化物或半导体层的图案，组成要制造的IC器件1460的各种组件。各个层组合形成各种IC功能。例如，IC设计布局1422的一部分包括各种IC部件，诸如有源区域、栅电极、源电极和漏电极、层间互连的金属线或通孔以及用于在半导体衬底(诸如硅晶圆)中形成的用于焊盘的开口和设置在半导体衬底上的各种材料层。设计室1420实施适当的设计过程以形成IC设计布局1422。设计过程包括逻辑设计、物理设计或放置和布线中的一个或多个。IC设计布局1422呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局1422可以以GDSII文件格式或DFII文件格式表达。
掩模室1430包括数据准备1432和掩模制造1434。掩模室1430使用IC设计布局1422来制造一个或多个掩模1445，以用于根据IC设计布局1422制造IC器件1460的各个层。掩模室1430执行掩模数据准备1432，其中IC设计布局1422被翻译成代表性数据文件(“RDF”)。掩模数据准备1432将RDF提供给掩模制造1434。掩模制造1434包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(掩模版)1445或半导体晶圆1442。掩模布局数据准备1432处理设计布局1422以符合掩模写入器的特定特征和/或IC fab 1440的要求。在图14中，掩模数据准备1432和掩模制造1434被示为单独的元件。在一些实施例中，掩模数据准备1432和掩模制造1434可以被统称为掩模数据准备。
在一些实施例中，掩模数据准备1432包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他处理效果等引起的图像误差。OPC调整IC设计布局1422。在一些实施例中，掩模数据准备1432包括其他分辨率增强技术(RET)，诸如离轴照明、子分辨率辅助功能、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备1432包括掩模规则检查器(MRC)，其使用掩模创建规则集合来检查已经在OPC中进行过处理的IC设计布局，该掩模创建规则集合包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造1434期间的限制，这可以撤销由OPC执行的修改的一部分以满足掩模创建规则。
在一些实施例中，掩模数据准备1432包括光刻工艺检查(LPC)，其模拟将由IC fab1440实施以制造IC器件1460的工艺。LPC基于IC设计布局1422来模拟该工艺以创建模拟制造的器件，诸如IC器件1460。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑了各种因素，诸如航拍图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在通过LPC创建了模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局1422。
应该理解，为了清楚起见，掩模数据准备1432的以上描述已被简化。在一些实施例中，数据准备1432包括诸如逻辑操作(LOP)的附加特征，以根据制造规则来修改IC设计布局。附加地，可以以各种不同的顺序执行在数据准备1432期间应用于IC设计布局1422的工艺。
在掩模数据准备1432之后以及在掩模制造1434期间，基于修改的IC设计布局1422来制造掩模1445或掩模集合1445。在一些实施例中，掩模制造1434包括基于IC设计1422执行一个或多个光刻曝光。在一些实施例中，基于修改的IC设计布局1422，电子束(e-beam)或多电子束的机制用于在掩模(光掩模或掩模版)1445上形成图案。掩模1445可以以各种技术形成。在一些实施例中，掩模1445是使用二元技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，诸如紫外线(UV)束，被不透明区域阻挡并且透过透明区域。在一个示例中，掩模1445的二元版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模1445。在掩模1445的相移掩模(PSM)版本中，掩模上形成的图案中的各种特征被配置为具有适当的相差以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造1434生成的掩模被用于多种工艺中。例如，在离子注入工艺中使用这种掩模，以在半导体晶圆中形成各种掺杂区域，在蚀刻工艺中使用这种掩模，以在半导体晶圆中形成各种蚀刻区域，和/或在其他合适的工艺中使用。
IC fab 1440是IC制造实体，其包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC Fab 1440是半导体制造厂。例如，可以有制造厂用于多个IC产品的前端制造(前端(FEOL)制造)，而第二制造厂可以为IC产品的互连和封装提供后端制造(后端(BEOL)制造)，第三制造厂可以为制造实体提供其他服务。
IC fab 1440包括晶圆制造工具1452(下文中为“制造工具1452”)，该制造工具被配置为在半导体晶圆1442上执行各种制造操作，从而根据掩模(例如，掩模1445)来制造IC器件1460。在各种实施例中，制造工具1452包括晶片步进器、离子注入机、光刻胶涂布机器、处理室(例如CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或能够执行如本文所讨论的一个或多个合适的制造工艺的其他制造设备中的一个或多个。
IC fab 1440使用由掩模室1430所制造的掩模1445来制造IC器件1460。因此，ICfab 1440至少间接地使用IC设计布局1422来制造IC器件1460。在一些实施例中，半导体晶圆1442由IC fab 1440使用掩模1445制成IC器件1460。在一些实施例中，IC制造包括至少间接基于IC设计1422进行一次或多次光刻曝光。半导体晶圆1442包括具有形成在其上的材料层的硅衬底或其他适当的衬底。半导体晶圆1442还包括各种掺杂区域、电介质部件、多层互连等中的一个或多个(在随后的制造步骤中形成)。
系统1400被示出为具有设计室1420、掩模室1430或IC fab 1440作为单独的组件或实体。然而，应当理解，设计室1420、掩模室1430或IC fab 1440中的一个或多个是同一组件或实体的一部分。
关于集成电路(IC)制造系统(例如，图14的系统1400)以及与之相关联的IC制造流程的细节可以在例如2016年2月9日授权的第9,256,709号美国专利、2015年10月1日公开的第20150278429号美国预授权公开文本、2014年2月6日公开的第20140040838号美国预授权公开文本以及2007年8月21日授权的第7,260,442号美国专利中找到，其全部内容通过引用合并于此。
本说明书的一个方面涉及一种形成集成电路的方法。在一些实施例中，该方法包括：由处理器将集成电路的第一单元布局设计放置在布局设计上；以及基于布局设计来制造集成电路。在一些实施例中，第一单元布局设计具有沿第一方向延伸的第一单元边界和第二单元边界。在一些实施例中，第二单元边界在不同于第一方向的第二方向上与第一单元边界分离。在一些实施例中，放置第一单元布局设计包括根据第一规则集合与第一单元边界相邻地放置第一有源区域布局图案。在一些实施例中，第一有源区域布局图案对应于第一类型的晶体管，沿第一方向延伸并且处于第一布局层级中以及在第一方向上具有第一宽度。在一些实施例中，放置第一单元布局设计还包括根据第一规则集合与第二单元边界相邻地放置第二有源区域布局图案。在一些实施例中，第二有源区域布局图案对应于第一类型的晶体管，沿第一方向延伸、处于第一布局层级中并且在第二方向上与第一有源区域布局图案分离以及具有不同于第一宽度的第二宽度。在一些实施例中，放置第一单元布局设计还包括根据第一准则集合在第一有源区域布局图案和第二有源区域布局图案之间放置第一有源区域布局图案集合。在一些实施例中，第一有源区域布局图案集合沿第一方向延伸并且处于第一布局层级中。在一些实施例中，至少对于第一单元布局设计，第一准则集合包括选择具有第一驱动强度的第一类型的晶体管和具有与第一驱动强度不同的第二驱动强度的第二类型的晶体管，第二类型不同于第一类型。
在上述方法中，第一有源区域布局图案集合的布局图案中的每个具有第一宽度。
在上述方法中，第一类型的晶体管包括：第一类型的第一数量的鳍；和第一类型的第二数量的鳍，第二类型的晶体管包括：第二类型的第三数量的鳍。
在上述方法中，第二类型的第三数量的鳍多于第一类型的第一数量的鳍和第一类型的第二数量的鳍的总和。
在上述方法中，还包括：根据第一准则集合与第一单元边界相邻地放置第三有源区域布局图案，第三有源区域布局图案对应于第一类型的晶体管、沿第一方向延伸、处于第一布局层级中、在第二方向上与第一有源区域布局图案分离以及具有第一宽度；和根据第一准则集合与第二单元边界相邻地放置第四有源区域布局图案，第四有源区域布局图案对应于第一类型的晶体管、沿第一方向延伸、处于第一布局层级中、在第二方向上与第二有源区域布局图案分离以及具有第二宽度。
在上述方法中，还包括：根据第二准则集合在第一有源区域布局图案和第三有源区域布局图案之间放置第一电源轨布局图案，第一电源轨布局图案沿第一方向延伸、在第二方向上具有第三宽度以及处于不同于第一布局层级的第二布局层级中，第三宽度不同于第一宽度和第二宽度；和根据第二准则集合在第二有源区域布局图案和第四有源区域布局图案之间放置第二电源轨布局图案，第二电源轨布局图案沿第一方向延伸、在第二方向上具有第三宽度以及处于第二布局层级中，其中，第二准则集合包括：平衡第一有源区域布局图案和第三有源区域布局图案上的第一设计压降与第一电源轨布局图案上的第二设计压降；和平衡第二有源区域布局图案和第四有源区域布局图案上的第三设计压降与第二电源轨布局图案上的第四设计压降。
在上述方法中，平衡第一有源区域布局图案和第三有源区域布局图案上的第一设计压降与第一电源轨布局图案上的第二设计压降包括：将第一电源轨布局图案在第一方向上的中点放置为与第一有源区域布局图案和第三有源区域布局图案之间在第一方向上的中点沿第一方向对准；并且平衡第二有源区域布局图案和第四有源区域布局图案上的第三设计压降与第二电源轨布局图案上的第四设计压降包括：将第二电源轨布局图案在第一方向上的中点放置为与第二有源区域布局图案和第四有源区域布局图案之间在第一方向上的中点沿第一方向对准。
在上述方法中，还包括：根据第三准则集合在第一电源轨布局图案和第二电源轨布局图案之间放置第一导电部件布局图案集合，第一导电部件布局图案集合与沿第一方向延伸的第一栅格线集合重叠，第一导电部件布局图案集合的每个导电部件布局图案的中心与第一栅格线集合的对应栅格线对准；和第一栅格线集合的每条栅格线在第二方向上与第一栅格线集合的相邻栅格线隔开第一间距。
本说明书的另一方面涉及一种形成集成电路的方法。在一些实施例中，该方法包括：由处理器生成集成电路的第一单元布局设计；以及至少基于第一单元布局设计来制造集成电路。在一些实施例中，第一单元布局设计具有沿第一方向延伸的第一单元边界和第二单元边界。在一些实施例中，第二单元边界在不同于第一方向的第二方向上与第一单元边界分离。在一些实施例中，生成第一单元布局设计包括：生成与第一类型的第一晶体管集合对应的第一有源区域布局图案；生成与第一类型的第二晶体管集合对应的第二有源区域布局图案；生成与第二类型的第三晶体管集合对应的第三有源区域布局图案，第二类型不同于第一类型；以及生成与第二类型的第四晶体管集合对应的第四有源区域布局图案。在一些实施例中，第一有源区域布局图案沿第一方向延伸，处于第一布局层级中，并且与第一单元边界相邻。在一些实施例中，第二有源区域布局图案沿第一方向延伸，处于第一布局层级中，与第一有源区域布局图案相邻，并且在第二方向上与第一有源区域布局图案分离。在一些实施例中，第三有源区域布局图案沿第一方向延伸，处于第一布局层级中，并且与第二有源区域布局图案相邻。在一些实施例中，第四有源区域布局图案沿第一方向延伸，处于第一布局层级中，与第二单元边界相邻，并且在第二方向上与第三有源区域布局图案分离。在一些实施例中，至少第一、第二、第三或第四有源区域布局图案满足第一准则集合。在一些实施例中，第一准则集合包括使第一晶体管集合和第二晶体管集合的第一驱动强度与第三晶体管集合和第四晶体管集合的第二驱动强度平衡。在一些实施例中，第二驱动强度等于第一驱动强度。在一些实施例中，第一晶体管集合包括第一数量的鳍，第二晶体管集合包括第二数量的鳍，第三晶体管集合包括第三数量的鳍，并且第四晶体管集合包括第四数量的鳍。在一些实施例中，第三数量的鳍和第四数量的鳍之和等于第一数量的鳍和第二数量的鳍之和。
本说明书的另一方面涉及一种形成集成电路的方法。方法包括：由处理器生成集成电路的第一单元布局设计，第一单元布局设计具有沿第一方向延伸的第一单元边界和第二单元边界，第二单元边界在不同于第一方向的第二方向上与第一单元边界分离。其中生成第一单元布局设计包括：生成与第一类型的第一晶体管集合对应的第一有源区域布局图案，第一有源区域布局图案沿第一方向延伸、处于第一布局层级中以及与第一单元边界相邻；生成与第一类型的第二晶体管集合对应的第二有源区域布局图案，第二有源区域布局图案沿第一方向延伸、处于第一布局层级中、与第一有源区域布局图案相邻以及在第二方向上与第一有源区域布局图案分离；生成与不同于第一类型的第二类型的第三晶体管集合对应的第三有源区域布局图案，第三有源区域布局图案沿第一方向延伸、处于第一布局层级中以及与第二有源区域布局图案相邻；生成与第二类型的第四晶体管集合对应的第四有源区域布局图案，第四有源区域布局图案沿第一方向延伸、处于第一布局层级中、与第一单元边界相邻以及在第二方向上与第三有源区域布局图案分离。其中，至少第一有源区域布局图案、第二有源区域布局图案、第三有源区域布局图案或第四有源区域布局图案满足第一准则集合，第一准则集合包括平衡第一晶体管集合和第二晶体管集合的第一驱动强度与第三晶体管集合和第四晶体管集合的第二驱动强度，第二驱动强度等于第一驱动强度；以及至少基于第一单元布局设计来制造集成电路。
在上述方法中，第一晶体管集合包括第一数量的鳍；第二晶体管集合包括第二数量的鳍；第三晶体管集合包括第三数量的鳍；以及第四晶体管集合包括第四数量的鳍。
在上述方法中，第三数量的鳍和第四数量的鳍之和等于第一数量的鳍和第二数量的鳍之和。
在上述方法中，还包括：生成与第二类型的第五晶体管集合对应的第五有源区域布局图案，第五有源区域布局图案沿第一方向延伸、处于第一布局层级中以及与第一有源区域布局图案和第一单元边界相邻；和生成与第二类型的第六晶体管集合对应的第六有源区域布局图案，第六有源区域布局图案沿第一方向延伸、处于第一布局层级中、与第五有源区域布局图案相邻以及在第二方向上与第五有源区域布局图案分离。
在上述方法中，第一晶体管集合包括第一数量的鳍；第二晶体管集合包括第二数量的鳍；第三晶体管集合包括第三数量的鳍；第四晶体管集合包括第四数量的鳍；第五晶体管集合包括第五数量的鳍；以及第六晶体管集合包括第六数量的鳍。
在上述方法中，至少第一有源区域布局图案、第四有源区域布局图案、第五有源区域布局图案或第六有源区域布局图案具有第一宽度；至少第二有源区域布局图案或第三有源区域布局图案具有与第一宽度不同的第二宽度。
在上述方法中，还包括：生成集成电路的第二单元布局设计，第二单元布局设计具有沿第一方向延伸的第三单元边界和第四单元边界，第四单元边界在第二方向上与第三单元边界分离，第三单元边界对应于第二单元边界。其中，生成第二单元布局设计包括：生成与第一类型的第五晶体管集合对应的第五有源区域布局图案，第五有源区域布局图案沿第一方向延伸、处于第一布局层级中以及与第三单元边界相邻；生成与第一类型的第六晶体管集合对应的第六有源区域布局图案，第六有源区域布局图案沿第一方向延伸、处于第一布局层级中、与第五有源区域布局图案相邻以及在第二方向上与第五有源区域布局图案分离；生成与第二类型的第七晶体管集合对应的第七有源区域布局图案，第七有源区域布局图案沿第一方向延伸、处于第一布局层级中以及与第六有源区域布局图案相邻；和生成与第二类型的第八晶体管集合对应的第八有源区域布局图案，第八有源区域布局图案沿第一方向延伸、处于第一布局层级中、与第四单元边界相邻以及在第二方向上与第七有源区域布局图案分离。其中，至少第五有源区域布局图案、第六有源区域布局图案、第七有源区域布局图案或第八有源区域布局图案进一步满足第一准则集合，第一准则集合进一步包括平衡第五晶体管集合和第六晶体管集合的第三驱动强度与第七晶体管集合和第八晶体管集合的第四驱动强度，第三驱动强度等于第四驱动强度。
在上述方法中，还包括：根据第二准则集合在第一有源区域布局图案和第二有源区域布局图案之间放置第一电源轨布局图案，第一电源轨布局图案沿第一方向延伸、在第二方向上具有第一宽度以及处于与第一布局层级不同的第二布局层级中；根据第二准则集合在第三有源区域布局图案和第四有源区域布局图案之间放置第二电源轨布局图案，第二电源轨布局图案沿第一方向延伸、在第二方向上具有第一宽度以及处于第二布局层级中；根据第二准则集合在第五有源区域布局图案和第六有源区域布局图案之间放置第三电源轨布局图案，第三电源轨布局图案沿第一方向延伸、在第二方向上具有第一宽度以及处于第二布局层级中；和根据第二准则集合在第七有源区域布局图案和第八有源区域布局图案之间放置第四电源轨布局图案，第四电源轨布局图案沿第一方向延伸、在第二方向上具有第一宽度以及处于第二布局层级中。
本说明书的又一方面涉及一种集成电路。在一些实施例中，集成电路包括第一类型的第一晶体管集合的第一有源区域、第一类型的第二晶体管集合的第二有源区域、第一类型的第三晶体管集合的第三有源区域、第一类型的第四晶体管集合的第四有源区域、第二类型的第五晶体管集合的第五有源区域和第二类型的第六晶体管集合的第六有源区域。在一些实施例中，第二类型不同于第一类型。在一些实施例中，第一有源区域沿第一方向延伸，处于第一层级中，与第一边界相邻，并且在不同于第一方向的第二方向上具有第一宽度。在一些实施例中，第二有源区域沿第一方向延伸，处于第一层级中，与第一边界相邻，并且在第二方向上与第一有源区域分离，以及在第二方向上具有第一宽度。在一些实施例中，第三有源区域沿第一方向延伸，处于第一层级中，并且与第二边界相邻，以及在第二方向上具有与第一宽度不同的第二宽度。在一些实施例中，第四有源区域沿第一方向延伸，处于第一层级中，与第二边界相邻，并且在第二方向上与第三有源区域分离，以及具有第二宽度。在一些实施例中，第五有源区域沿第一方向延伸，处于第一层级中，在第二有源区域和第三有源区域之间，并且具有第一宽度。在一些实施例中，第六有源区域沿第一方向延伸，处于第一层级中，并且在第二有源区域和第三有源区域之间。在一些实施例中，第一晶体管集合、第二晶体管集合、第三晶体管集合和第四晶体管集合的第一驱动强度的总和小于第五晶体管集合和第六晶体管集合的第二驱动强度的总和，第二驱动强度不同于第一驱动强度。
本说明书的又一方面涉及一种集成电路，包括：第一类型的第一晶体管集合的第一有源区域，第一有源区域沿第一方向延伸、处于第一层级中、与第一边界相邻以及在不同于第一方向的第二方向上具有第一宽度；第一类型的第二晶体管集合的第二有源区域，第二有源区域沿第一方向延伸、处于第一层级中、与第一边界相邻、在第二方向上与第一有源区域分离以及具有第一宽度；第一类型的第三晶体管集合的第三有源区域，第三有源区域沿第一方向延伸、处于第一层级中、与第二边界相邻以及具有与第一宽度不同的第二宽度；第一类型的第四晶体管集合的第四有源区域，第四有源区域沿第一方向延伸、处于第一层级中、与第二边界相邻、在第二方向上与第三有源区域分离以及具有第二宽度；和与第一类型不同的第二类型的第五晶体管集合的第五有源区域，第五有源区域沿第一方向延伸、处于第一层级中、在第二有源区域和第三有源区域之间以及具有第一宽度。
在上述集成电路中，还包括：第二类型的第六晶体管集合的第六有源区域，第六有源区域沿第一方向延伸、处于第一层级中、在第二有源区域和第三有源区域之间以及具有第一宽度。
在上述集成电路中，第二晶体管集合和第三晶体管集合的第一驱动强度的总和小于第五晶体管集合和第六晶体管集合的第二驱动强度的总和，第二驱动强度不同于第一驱动强度。
在上述集成电路中，还包括：第一电源轨，沿第一方向延伸、在第二方向上具有第三宽度、在第一有源区域和第二有源区域之间、处于第二层级中以及被配置为提供第一电源电压；和第二电源轨，沿第一方向延伸、在第二方向上具有第三宽度、在第五有源区域和第六有源区域之间、处于第二层级中以及被配置为提供与第一电源电压不同的第二电源电压，第三电源轨，沿第一方向延伸、在第二方向上具有第三宽度、在第三有源区域和第四有源区域之间、处于第二层级中以及被配置为提供第一电源电压，其中，第二层级不同于第一层级，并且第三宽度不同于第一宽度和第二宽度。
描述了许多实施例。然而，应该理解，可以在不脱离本发明的精神和范围的情况下做出多种修改。例如，为了说明的目的，将各个晶体管示出为特定的掺杂剂类型(如，N型或P型金属氧化物半导体(NMOS或PMOS))。本发明的实施例不限于特定的类型。对于特定的晶体管选择不同的掺杂剂类型，这在各个实施例的范围内。以上描述中使用的多种信号的低或高逻辑值也是为了说明。各种实施例不限于信号被激活和/或未被激活时的特定的逻辑值。选择不同的逻辑值在各个实施例的范围内。在各种实施例中，晶体管用作开关。代替晶体管使用的开关电路在各种实施例的范围内。在各种实施例中，晶体管的源极可以被配置为漏极，并且漏极可以被配置为源极。这样，术语源极和漏极可互换使用。各种信号由对应的电路生成，但是为简单起见，未示出电路。
各个附图示出了使用分立电容器进行说明的电容性电路。可以使用等效电路。例如，可以使用电容性器件、电路或网络(例如，电容器、电容性元件、器件、电路等的组合)代替分立电容器。以上所示包括示例性操作或步骤，但是没有必要以所示出的顺序执行该步骤。根据所公开的实施例的精神和范围，可以适当地添加、替换、改变顺序和/或删除步骤。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种形成集成电路的方法，所述方法包括：
由处理器将所述集成电路的第一单元布局设计放置在布局设计上，所述第一单元布局设计具有沿第一方向延伸的第一单元边界和第二单元边界，所述第二单元边界在不同于所述第一方向的第二方向上与所述第一单元边界分离，其中放置所述第一单元布局设计包括：
根据第一准则集合与所述第一单元边界相邻地放置第一有源区域布局图案，所述第一有源区域布局图案对应于第一类型的晶体管、沿所述第一方向延伸、处于第一布局层级中并且在所述第一方向上具有第一宽度；
根据所述第一准则集合与所述第二单元边界相邻地放置第二有源区域布局图案，所述第二有源区域布局图案对应于第一类型的晶体管、沿所述第一方向延伸、处于所述第一布局层级中、在所述第二方向上与所述第一有源区域布局图案分离以及具有不同于所述第一宽度的第二宽度；和
根据所述第一准则集合在所述第一有源区域布局图案和所述第二有源区域布局图案之间放置第一有源区域布局图案集合，所述第一有源区域布局图案集合对应于与第一类型不同的第二类型的晶体管、沿所述第一方向延伸以及处于所述第一布局层级中，
其中，至少对于所述第一单元布局设计，所述第一准则集合包括选择具有第一驱动强度的第一类型的晶体管和选择具有与第一驱动强度不同的第二驱动强度的第二类型的晶体管；以及
基于所述布局设计制造所述集成电路。
2.根据权利要求1所述的方法，其中，所述第一有源区域布局图案集合的布局图案中的每个具有所述第一宽度。
3.根据权利要求2所述的方法，其中
所述第一类型的晶体管包括：
所述第一类型的第一数量的鳍；和
所述第一类型的第二数量的鳍，
所述第二类型的晶体管包括：
所述第二类型的第三数量的鳍。
4.根据权利要求3所述的方法，其中，所述第二类型的第三数量的鳍多于所述第一类型的第一数量的鳍和所述第一类型的第二数量的鳍的总和。
5.根据权利要求1所述的方法，还包括：
根据所述第一准则集合与所述第一单元边界相邻地放置第三有源区域布局图案，所述第三有源区域布局图案对应于第一类型的晶体管、沿所述第一方向延伸、处于所述第一布局层级中、在所述第二方向上与所述第一有源区域布局图案分离以及具有所述第一宽度；和
根据所述第一准则集合与所述第二单元边界相邻地放置第四有源区域布局图案，所述第四有源区域布局图案对应于第一类型的晶体管、沿所述第一方向延伸、处于所述第一布局层级中、在所述第二方向上与所述第二有源区域布局图案分离以及具有所述第二宽度。
6.根据权利要求5所述的方法，还包括：
根据第二准则集合在所述第一有源区域布局图案和所述第三有源区域布局图案之间放置第一电源轨布局图案，所述第一电源轨布局图案沿所述第一方向延伸、在所述第二方向上具有第三宽度以及处于不同于所述第一布局层级的第二布局层级中，所述第三宽度不同于所述第一宽度和所述第二宽度；和
根据所述第二准则集合在所述第二有源区域布局图案和所述第四有源区域布局图案之间放置第二电源轨布局图案，所述第二电源轨布局图案沿所述第一方向延伸、在所述第二方向上具有所述第三宽度以及处于所述第二布局层级中，其中，所述第二准则集合包括：
平衡所述第一有源区域布局图案和所述第三有源区域布局图案上的第一设计压降与所述第一电源轨布局图案上的第二设计压降；和
平衡所述第二有源区域布局图案和所述第四有源区域布局图案上的第三设计压降与所述第二电源轨布局图案上的第四设计压降。
7.根据权利要求6所述的方法，其中
平衡所述第一有源区域布局图案和所述第三有源区域布局图案上的第一设计压降与所述第一电源轨布局图案上的第二设计压降包括：
将所述第一电源轨布局图案在所述第一方向上的中点放置为与所述第一有源区域布局图案和所述第三有源区域布局图案之间在所述第一方向上的中点沿所述第一方向对准；并且
平衡所述第二有源区域布局图案和所述第四有源区域布局图案上的第三设计压降与所述第二电源轨布局图案上的第四设计压降包括：
将所述第二电源轨布局图案在所述第一方向上的中点放置为与所述第二有源区域布局图案和所述第四有源区域布局图案之间在所述第一方向上的中点沿所述第一方向对准。
8.根据权利要求6所述的方法，还包括：
根据第三准则集合在所述第一电源轨布局图案和所述第二电源轨布局图案之间放置第一导电部件布局图案集合，所述第一导电部件布局图案集合与沿所述第一方向延伸的第一栅格线集合重叠，所述第一导电部件布局图案集合的每个导电部件布局图案的中心与所述第一栅格线集合的对应栅格线对准；和
所述第一栅格线集合的每条栅格线在所述第二方向上与所述第一栅格线集合的相邻栅格线隔开第一间距。
9.一种形成集成电路的方法，所述方法包括：
由处理器生成所述集成电路的第一单元布局设计，所述第一单元布局设计具有沿第一方向延伸的第一单元边界和第二单元边界，所述第二单元边界在不同于所述第一方向的第二方向上与所述第一单元边界分离，其中生成所述第一单元布局设计包括：
生成与第一类型的第一晶体管集合对应的第一有源区域布局图案，所述第一有源区域布局图案沿所述第一方向延伸、处于第一布局层级中以及与所述第一单元边界相邻；
生成与所述第一类型的第二晶体管集合对应的第二有源区域布局图案，所述第二有源区域布局图案沿所述第一方向延伸、处于所述第一布局层级中、与所述第一有源区域布局图案相邻以及在所述第二方向上与所述第一有源区域布局图案分离；
生成与不同于所述第一类型的第二类型的第三晶体管集合对应的第三有源区域布局图案，所述第三有源区域布局图案沿所述第一方向延伸、处于所述第一布局层级中以及与所述第二有源区域布局图案相邻；
生成与所述第二类型的第四晶体管集合对应的第四有源区域布局图案，所述第四有源区域布局图案沿所述第一方向延伸、处于所述第一布局层级中、与所述第一单元边界相邻以及在所述第二方向上与所述第三有源区域布局图案分离；
其中，至少所述第一有源区域布局图案、所述第二有源区域布局图案、所述第三有源区域布局图案或所述第四有源区域布局图案满足第一准则集合，所述第一准则集合包括平衡所述第一晶体管集合和所述第二晶体管集合的第一驱动强度与所述第三晶体管集合和所述第四晶体管集合的第二驱动强度，所述第二驱动强度等于所述第一驱动强度；以及
至少基于所述第一单元布局设计来制造所述集成电路。
10.一种集成电路，包括：
第一类型的第一晶体管集合的第一有源区域，所述第一有源区域沿第一方向延伸、处于第一层级中、与第一边界相邻以及在不同于所述第一方向的第二方向上具有第一宽度；
第一类型的第二晶体管集合的第二有源区域，所述第二有源区域沿所述第一方向延伸、处于所述第一层级中、与所述第一边界相邻、在所述第二方向上与所述第一有源区域分离以及具有所述第一宽度；
第一类型的第三晶体管集合的第三有源区域，所述第三有源区域沿所述第一方向延伸、处于所述第一层级中、与第二边界相邻以及具有与所述第一宽度不同的第二宽度；
第一类型的第四晶体管集合的第四有源区域，所述第四有源区域沿所述第一方向延伸、处于所述第一层级中、与所述第二边界相邻、在所述第二方向上与所述第三有源区域分离以及具有所述第二宽度；和
与所述第一类型不同的第二类型的第五晶体管集合的第五有源区域，所述第五有源区域沿所述第一方向延伸、处于所述第一层级中、在所述第二有源区域和所述第三有源区域之间以及具有所述第一宽度。
CN202110157558.0A 2020-03-05 2021-02-04 集成电路及其形成方法 Pending CN113363212A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202062985391P 2020-03-05 2020-03-05
US62/985,391 2020-03-05
US17/031,547 2020-09-24
US17/031,547 US11651133B2 (en) 2020-03-05 2020-09-24 Integrated circuit and method of forming same

Publications (1)

Publication Number Publication Date
CN113363212A true CN113363212A (zh) 2021-09-07

Family

ID=77388782

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110157558.0A Pending CN113363212A (zh) 2020-03-05 2021-02-04 集成电路及其形成方法

Country Status (3)

Country Link
US (1) US20230297754A1 (zh)
CN (1) CN113363212A (zh)
DE (1) DE102020125839A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing

Also Published As

Publication number Publication date
DE102020125839A1 (de) 2021-09-09
US20230297754A1 (en) 2023-09-21

Similar Documents

Publication Publication Date Title
US11756999B2 (en) Double height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same
US11188703B2 (en) Integrated circuit, system, and method of forming the same
US11018142B2 (en) Memory cell and method of manufacturing the same
US11159164B2 (en) Integrated circuit and method of manufacturing the same
US11688731B2 (en) Integrated circuit device and method
US11296070B2 (en) Integrated circuit with backside power rail and backside interconnect
CN115528023A (zh) 集成电路装置及其制造方法
US20240088129A1 (en) Integrated circuit device
JP2022025049A (ja) 集積回路デバイス、方法及びシステム
KR102450739B1 (ko) 집적 회로 및 그 형성 방법
US20230154917A1 (en) Non-transitory computer-readable medium, integrated circuit device and method
US20230067734A1 (en) Integrated circuit device, method and system
CN113363212A (zh) 集成电路及其形成方法
CN113345888A (zh) 集成电路器件和形成方法
CN113314529A (zh) 集成电路装置
TW202002391A (zh) 相移器
US11984441B2 (en) Integrated circuit with backside power rail and backside interconnect
US20230385504A1 (en) Integrated circuit and method of forming the same
US20230069137A1 (en) Integrated circuits and methods for power delivery
TW202303856A (zh) 積體電路及其形成方法
CN115394747A (zh) 半导体装置及其制造方法及系统
CN118042817A (zh) 集成电路器件、存储器宏及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination