JP2022025049A - 集積回路デバイス、方法及びシステム - Google Patents

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文傑 林
Wun-Jie Lin
國基 陳
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Abstract

Figure 2022025049000001
【課題】集積回路デバイス及びシステムにおいてＴＡＰセルの配置方法を提供する。
【解決手段】集積回路（ＩＣ）デバイスは、第１の方向及び第１の方向と直交する第２の方向に間隔をおいて配置された複数のＴＡＰセル１１１～１１５、１２１～１２６を含む。複数のＴＡＰセルは、少なくとも１つの第１のＴＡＰ１１１～１１４セルを含む。第１のＴＡＰセルは、Ｙ’－Ｙ方向に連続して配置された２つの第１の端部エリア１６１、１６２と、第１の中間エリア１６３と、を含む。第１の中間エリアは、第１のタイプの第１のウェル領域１３１’に注入された第１のタイプの第１のドーパントを含む。第１の端部エリアは、第１の中間エリアの第２の方向の反対側に配置される。第１の端部エリアの夫々は、第１のウェル領域に注入された、第１のタイプと異なる第２のタイプの第２のドーパントを含む。
【選択図】図１Ａ

Description

本発明は、集積回路デバイス、方法及びシステムに関する。
集積回路（ＩＣ）は、通常、ＩＣレイアウト図に表される複数の半導体デバイスを含む。ＩＣレイアウト図は階層化されており、半導体デバイスの設計仕様に基づいて上位の機能を実行するモジュールが含まれている。モジュールは多くの場合、特定の機能を実行するように構成された１つ以上の半導体構造を表すセルの組み合わせにより構築される。スタンダードセルと呼ばれることもある、予め設計されたレイアウト図を有するセルは、スタンダードセルライブラリ（以下、簡略化のため、「ライブラリ」又は「セルライブラリ」という）に格納され、ＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）ツールなどの様々なツールによってアクセスでき、ＩＣの設計を生成、最適化、検証することができる。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。業界の標準的技法に従って、様々なフィーチャが一定のスケールで描かれていないことに注意すべきである。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
いくつかの実施形態に係る、ＩＣレイアウト図の模式図である。 いくつかの実施形態に係る、ＩＣレイアウト図におけるウェル領域の模式図である。 図１Ａと同様の模式図であり、いくつかの実施形態に係る、ＩＣレイアウト図のさらなるフィーチャを示す。 いくつかの実施形態に係る、異なるタイプのＴＡＰセルの模式図である。 いくつかの実施形態に係る、異なるタイプのＴＡＰセルの模式図である。 いくつかの実施形態に係る、ＩＣレイアウト図の一部の模式的な拡大図である。 いくつかの実施形態に係る、ＩＣレイアウト図の模式図である。 いくつかの実施形態に係る、ＩＣデバイスの模式的な電気回路図と組み合わせた模式的な断面図である。 いくつかの実施形態に係る、ＩＣレイアウト図を生成する方法のフローチャートである。 いくつかの実施形態に係る、ＩＣデバイスを製造する方法のフローチャートである。 いくつかの実施形態に係る、フィンフィーチャを有するトランジスタの一例の斜視図である。 いくつかの実施形態に係る、ＥＤＡシステムのブロック図である。 いくつかの実施形態に係る、ＩＣ製造システムとそれに関連するＩＣ製造フローのブロック図である。
以下の開示は、提供された主題の異なる特徴を実施するための多くの異なる実施形態又は例を提供する。本開示を分かりやすく説明するために、構成要素、材料、値、ステップ、動作、材料、配置などの具体的な例を以下に説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。他の構成要素、値、操作、材料、配置などが企図される。例えば、以下の説明における第２のフィーチャの上又は第２のフィーチャ上に第１のフィーチャを形成することは、第１及び第２のフィーチャが直接接触して形成される実施形態を含んでもよく、また、第１及び第２のフィーチャが直接接触していなくてもよいように、第１及び第２のフィーチャの間に追加のフィーチャが形成されてもよい実施形態を含んでもよい。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、単純さと明快さを目的としており、それ自体では、説明した様々な実施形態及び／又は構成の間の関係を示すものではない。
さらに、図示されているように、ここで、ある要素又は構造と別の要素又は構造との関係を説明しやすくするために、「下方」、「下」、「下部」、「上方」、「上部」などのような空間的に相対的な用語を使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
ウェルタップセル（以下、「ＴＡＰセル」という）は、ドーピングされたウェルが電源電圧などのバイアス電圧に結合されるドーピングされたウェル内の領域を規定するスタンダードセルである。ＴＡＰセルは、ＩＣレイアウト図に含まれて、レイアウト図に従って製造されたＩＣのラッチアップ耐性を向上させる。
半導体デバイスの微細化が進む中、ＩＣを製造するためのレイアウト図にＴＡＰセルを配置することは、リソグラフィーの臨界寸法（ＣＤ）の減少によるプロセスのボトルネックや、混成チャネル効果など、様々な検討事項を引き起こす可能性がある。このような検討事項を解決するために、いくつかの実施形態に係るＩＣレイアウト図では、異なるタイプのＴＡＰセルが２つの横方向にインターリーブ方式で配置され、及び／又は、各ＴＡＰセルが二重セルの高さを有するように構成される。その結果、少なくとも１つの実施形態では、プロセス制約の緩和、ウェルタップエリアの縮小によるラッチアップ耐性の向上、ウェルタップ抵抗の低減、タップ集電効率の向上を含むが、これらに限定されない１つ以上の効果を実現することが可能となる。
図１Ａは、いくつかの実施形態に係る、ＩＣデバイスのＩＣレイアウト図１００の模式図である。
ＩＣレイアウト図１００は、第１の方向、例えば、Ｘ’－Ｘ方向と、Ｘ’－Ｘ方向と直交する第２の方向、例えば、Ｙ’－Ｙ方向とに間隔をおいて配置された複数のＴＡＰセルを含む。複数のＴＡＰセルは、少なくとも１つの第１のＴＡＰセルを含む。例えば、複数のＴＡＰセルは、第１のタイプの複数の第１のＴＡＰセル１１１～１１４を含む。複数のＴＡＰセルは、少なくとも１つの第２のＴＡＰセルをさらに含む。例えば、複数のＴＡＰセルは、第１のタイプと異なる第２のタイプの複数の第２のＴＡＰセル１２１～１２６を含む。第１のＴＡＰセル１１１～１１４は、Ｘ’－Ｘ方向に延びている複数の第１の行と、Ｙ’－Ｙ方向に延びている複数の第１の列とに配置される。同様に、第２のＴＡＰセル１２１～１２６は、Ｘ’－Ｘ方向に延びている複数の第２の行と、Ｙ’－Ｙ方向に延びている複数の第２の列に配置される。図１Ａの構成例では、第１のＴＡＰセル１１１～１１４の２つの第１の行と２つの第１の列があり、第２のＴＡＰセル１２１～１２６の２つの第２の行と３つの第２の列がある。第１のＴＡＰセル１１１～１１４の第１の列と、第２のＴＡＰセル１２１～１２６の第２の列は、Ｘ’－Ｘ方向に交互に配置される。例えば、第１のＴＡＰセル１１１、１１３を含む第１の列は、Ｘ’－Ｘ方向において、２つの第２のＴＡＰセルの第２の列、すなわち、第２のＴＡＰセル１２１、１２４を含む第２の列と、第２のＴＡＰセル１２２、１２５を含む別の第２の列との間に配置される。同様に、第２のＴＡＰセル１２２、１２５を含む第２の列は、Ｘ’－Ｘ方向において、第１のＴＡＰセルの２つの第１の列、すなわち、第１のＴＡＰセル１１１、１１３を含む第１の列と、第１のＴＡＰセル１１２、１１４を含む別の第１の列との間に配置される。第１の行の第１のＴＡＰセルは、Ｘ’－Ｘ方向において、対応する第２の行の第２のＴＡＰセルと部分的に重なっている。例えば、第１の行の第１のＴＡＰセル１１１、１１２は、Ｘ’－Ｘ方向において、対応する第２の行の第２のＴＡＰセル１２１、１２２、１２３と部分的に重なっている。なお、図１Ａに関して上述した構成は一例であり、他の構成は様々な実施形態の範囲内にある。例えば、いくつかの実施形態では、第１の行又は第２の行のそれぞれに、又は第１の列又は第２の列のそれぞれに、異なる数の第１又は第２のＴＡＰセルが含まれる。
ＩＣレイアウト図１００は、複数のウェル領域をさらに含む。図１Ｂは、いくつかの実施形態に係る、ＩＣレイアウト図１００におけるウェル領域の模式図である。
ＩＣレイアウト図１００のウェル領域は、第１のタイプの第１のウェル領域１３１～１３４と、第２のタイプの第２のウェル領域１４１～１４５とを含む。第１のウェル領域１３１～１３４及び第２のウェル領域１４１～１４５は、Ｘ’－Ｘ方向に延びており、Ｙ’－Ｙ方向に交互に配置される。図１Ｂのウェル領域は、対応するドーパントでドーピングされ、図１Ａでは同じ参照数字であるがプライム記号で示されている対応するドーピングされたウェル領域となる。例えば、図１Ｂのウェル領域１３１は、図１Ａのドーピングされたウェル領域１３１’に対応する。以下、説明を簡単にするために、ドーピングされたウェル領域１３１’～１３４’及び１４１’～１４５’を、それぞれウェル領域１３１～１３４及び１４１～１４５という。
ＩＣレイアウト図１００は、第１のタイプの複数の第１の接続ウェル領域と、第２のタイプの複数の第２の接続ウェル領域とをさらに含む。図１Ｂの構成例では、第１の接続ウェル領域の例は１３６～１３９として示めされ、第２の接続ウェル領域の例は１４６～１５１として示される。各第１の接続ウェル領域は、Ｙ’－Ｙ方向において、一対の隣接する第１のウェル領域の間で、第２のウェル領域を横切って延びている。例えば、第１の接続ウェル領域１３６又は１３８は、Ｙ’－Ｙ方向において、隣接する第１のウェル領域１３１、１３２の間で、第２のウェル領域１４２を横切って延びている。少なくとも１つの実施形態では、各第１の接続ウェル領域、例えば、１３６又は１３８は、対応する隣接する第１のウェル領域、例えば、１３１、１３２に連続している。各第２の接続ウェル領域は、Ｙ’－Ｙ方向において、一対の隣接する第２のウェル領域の間で、第１のウェル領域を横切って延びている。例えば、第２の接続ウェル領域１４６、１４８又は１５０は、Ｙ’－Ｙ方向において、隣接する第２のウェル領域１４１、１４２の間で、第１のウェル領域１３１を横切って延びている。少なくとも１つの実施形態では、各第２の接続ウェル領域、例えば、１４６、１４８又は１５０は、対応する隣接する第２のウェル領域、例えば、１４１、１４２に連続している。
図１Ａ及び図１Ｂの両方を参照すると、ＩＣレイアウト図１００の各ＴＡＰセルは、第１の接続ウェル領域又は第２の接続ウェル領域に対応して配置される。例えば、図１Ｂは、第１の接続ウェル領域１３６及び第２の接続ウェル領域１４６にそれぞれ対応して配置された第１のＴＡＰセル１１２及び第２のＴＡＰセル１２２の境界を示す。図１Ａに示すように、第１のＴＡＰセル１１２は、Ｙ’－Ｙ方向に連続して配置された２つの第１の端部エリア１６１、１６２と第１の中間エリア１６３のすべてを含む。第１の中間エリア１６３は、第１のＴＡＰセル１１２に対応する第１の接続ウェル領域１３６（図１Ｂ）に配置される。第１の端部エリア１６１、１６２は、第１の中間エリア１６３のＹ’－Ｙ方向の反対側に配置され、第１の接続ウェル領域１３６によって接続された第１のウェル領域１３１、１３２のエリア１６４、１６５（図１Ｂ）にそれぞれ配置される。その結果、図１Ａに示すように、第１のＴＡＰセル１１２は、Ｙ’－Ｙ方向において、１つの第１のウェル領域１３１から、第２のウェル領域１４２を横切って隣接する第１のウェル領域１３２まで延びている。他の第１のＴＡＰセルも同様に配置及び／又は構成される。図１Ａに示すように、第２のＴＡＰセル１２２は、Ｙ’－Ｙ方向に連続して配置された２つの第２の端部エリア１７１、１７２と第２の中間エリア１７３のすべてを含む。第２の中間エリア１７３は、第２のＴＡＰセル１２２に対応する第２の接続ウェル領域１４６（図１Ｂ）に配置される。第２の端部エリア１７１、１７２は、第２の中間エリア１７３のＹ’－Ｙ方向の反対側に配置され、第２の接続ウェル領域１４６によって接続された第２のウェル領域１４１、１４２のエリア１７４、１７５（図１Ｂ）にそれぞれ配置される。その結果、図１Ａに示すように、第２のＴＡＰセル１２２は、Ｙ’－Ｙ方向において、１つの第２のウェル領域１４１から、第１のウェル領域１３１を横切って隣接する第２のウェル領域１４２まで延びている。他の第２のＴＡＰセルも同様に配置及び／又は構成される。
本明細書で述べたように、第１の行の第１のＴＡＰセルと、対応する第２の行の第２のＴＡＰセルは重なっている。例えば、図１Ａに示すように、第１のＴＡＰセル１１２の一方の第１の端部エリア、すなわち、第１の端部エリア１６１は、Ｘ’－Ｘ方向において、第２のＴＡＰセル１２２の第２の中間エリア１７３と重なっている。第１のＴＡＰセル１１２の他方の第１の端部エリア１６２は、Ｘ’－Ｘ方向において、第２のＴＡＰセル１２２の第２の中間エリア１７３、又はそれ以外の部分と重なっていない。第２のＴＡＰセル１２２の一方の第２の端部エリア、すなわち第２の端部エリア１７２は、Ｘ’－Ｘ方向において、第１のＴＡＰセル１１２の第１の中間エリア１６３と重なっている。第２のＴＡＰセル１２２の他方の第２の端部エリア１７１は、Ｘ’－Ｘ方向において、第１のＴＡＰセル１１２の第１の中間エリア１６３、又はそれ以外の部分と重なっていない。
図１Ａ～１Ｅの構成例では、第１のタイプはＮ型であり、第２のタイプはＰ型である。換言すれば、第１のウェル領域１３１～１３４及び第１の接続ウェル領域１３６～１３９は、Ｎ型のウェル領域（以下、「Ｎウェル」という）であり、第２のウェル領域１４１～１４５及び第２の接続ウェル領域１４６～１５１は、Ｐ型のウェル領域（以下、「Ｐウェル」という）であり、第１のＴＡＰセル１１１～１１４は、Ｎ型のＴＡＰセル（以下、「ＮＴＡＰセル」という）であり、第２のＴＡＰセル１２１～１２６は、Ｐ型のＴＡＰセル（以下、「ＰＴＡＰセル」という）である。また、Ｎウェルとは、Ｎ型ドーパントを含む領域であり、Ｐウェルとは、Ｐ型ドーパントを含む領域である。図面では、Ｎウェルは、「ＮＷ」、又は「Ｎウェル」、又はウェルタイプ「Ｎ」で表記され、Ｐウェルは、「ＰＷ」、又は「Ｐウェル」、又はウェルタイプ「Ｐ」で表記し、Ｎ型ドーパントは、「ＮＰ」で表記され、Ｐ型ドーパントは、「ＰＰ」で表記される。
ＮＴＡＰとは、Ｎウェル内の領域であるが、Ｎウェル自体よりもＮ型ドーパントの濃度が高い領域である。例えば、第１のＴＡＰセル１１２の第１の中間エリア１６３は、Ｎウェルであって、ＮＴＡＰ１６３が形成される第１の接続ウェル領域１３６よりもＮ型ドーパントの濃度が高いＮＴＡＰ（以下、「ＮＴＡＰ１６３」という）を含む。本明細書で説明するように、第１のＴＡＰセル１１２は、ＮＴＡＰ１６３に加えて、第１のウェル領域１３１、１３２からそれぞれＮＴＡＰ１６３へのリーク電流（又はボディ電流）を集めるように構成された第１の端部エリア１６１、１６２をさらに含む。他のＮＴＡＰセルも同様に配置及び／又は構成される。ＰＴＡＰセルは、Ｐウェル内の領域であるが、Ｐウェル自体よりもＰ型ドーパントの濃度が高い領域である。例えば、第２のＴＡＰセル１２２の第２の中間エリア１７３は、Ｐウェルであって、ＰＴＡＰ１７３が形成される第２の接続ウェル領域１４６よりもＰ型ドーパントの濃度が高いＰＴＡＰ（以下、「ＰＴＡＰ１７３」という）を含む。本明細書で説明するように、第２のＴＡＰセル１２２は、ＰＴＡＰ１７３に加えて、第２のウェル領域１４１、１４２からそれぞれボディ電流をＰＴＡＰ１７３に集めるように構成された第２の端部エリア１７１、１７２をさらに含む。他のＰＴＡＰセルも同様に配置及び／又は構成される。
Ｎウェルでは、Ｐ型ドーパントを用いたＰ型活性領域が配置されて、１つ以上の回路素子を形成する。Ｐウェルでは、Ｎ型ドーパントを用いたＮ型活性領域が配置されて、１つ以上の回路素子を形成する。回路素子の例としては、トランジスタ及びダイオードが含まれるが、これらに限定されない。トランジスタの例としては、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ、バイポーラ接合トランジスタ（ＢＪＴ）、高電圧トランジスタ、高周波トランジスタ、Ｐチャネル及び／又はＮチャネル電界効果トランジスタ（ＰＦＥＴ／ＮＦＥＴ）など、ＦｉｎＦＥＴ、隆起ソース／ドレインを有するプレーナＭＯＳトランジスタなどが含まれるが、これらに限定されない。例えば、Ｎウェル１３１～１３４では、Ｐ型の活性領域が配置されて、ＰＭＯＳトランジスタを形成するためのＰチャネル金属酸化膜半導体（ＰＭＯＳ）領域を規定する。また、Ｐウェル１４１～１４５では、Ｎ型の活性領域が配置されて、ＮＭＯＳトランジスタを形成するためのＮチャネル酸化膜金属半導体（ＮＭＯＳ）領域が形成される。なお、図面では、ＮＭＯＳトランジスタを形成するためのＮＭＯＳ領域は、ＭＯＳタイプ「Ｎ」で示され、ＰＭＯＳトランジスタを形成するためのＰＭＯＳ領域は、ＭＯＳタイプ「Ｐ」で示される。
予め設計されたレイアウト図を有するセルは、セルライブラリから読み取られ、また、セルのＮＭＯＳトランジスタ又はデバイスがＮＭＯＳ領域に配置され、セルのＰＭＯＳトランジスタ又はデバイスがＰＭＯＳ領域に配置されるように、ＩＣレイアウト図１００に配置される。ＮＴＡＰ、ＰＴＡＰ、Ｎ型活性領域及びＰ型活性領域は、一般的に、酸化物（ＯＤ）領域という場合があり、図２では「ＯＤ」というラベルで模式的に示される。
ＩＣレイアウト図１００は、ポリシリコンなどの導電性材料を含むゲート領域（図１Ａには示されていないが、本明細書では図２に関して説明する）をさらに含み、図２では「ポリ」というラベルで模式的に示される。金属などのゲート領域のための他の導電性材料は、様々な実施形態の範囲内にある。ゲート領域は、ＯＤ領域を横切ってＹ’－Ｙ方向に延びているか、又は細長くなっている。Ｙ’－Ｙ方向は、本明細書ではポリ方向ともいう。いくつかの実施形態では、各ＯＤ領域は、その中に配置された１つ以上のフィンフィーチャを有する。そのようなフィンフィーチャは、Ｘ’－Ｘ方向に延びているか、又は細長くなっており、Ｙ’－Ｙ方向に互いに間隔をおいて配置される。本明細書では、Ｘ’－Ｘ方向は「フィン方向」ともいう。フィンフィーチャの一例を図６に関して説明する。いくつかの実施形態に係るＩＣレイアウト図１００の一部に対応するＩＣデバイスの模式断面図を図４に関して説明する。ＩＣレイアウト図１００のこの部分は、図１Ａ及び図１Ｂにおいて、ＴＡＰセル１１１及び１２４の中間エリア１１５及び１１６の間にそれぞれ延びている矢印Ｙ１→Ｙ２によって示される。
図１Ｃは、図１Ａと同様の模式図であり、いくつかの実施形態に係るＩＣレイアウト図１００のさらなるフィーチャを示す図である。少なくとも１つの実施形態において、デバイスセルは、ＴＡＰセル以外のセルである。セルのセル高さとは、ポリ方向におけるセルの寸法である。デバイスセルのセル高さは、デバイスセルの高さという。本明細書では、セルライブラリからのデバイスセルは、デバイスセルのＮＭＯＳトランジスタ又はデバイスがＮＭＯＳ領域に配置され、デバイスセルのＰＭＯＳトランジスタ又はデバイスがＰＭＯＳ領域に配置されるように、ＩＣレイアウト図１００に配置される。例えば、Ｙ’－Ｙ方向にデバイスセルの高さＡを有するデバイスセルは、Ｐウェル１４１に配置されたＮＭＯＳトランジスタ又はデバイスと、Ｎウェル１３１の一方の半分に配置されたＰＭＯＳトランジスタ又はデバイスとを含む。Ｙ’－Ｙ方向にデバイスセルの高さＢを有するデバイスセルは、Ｎウェル１３１の他方の半分に配置されたＰＭＯＳトランジスタ又はデバイスと、Ｐウェル１４２の一方の半分に配置されたＮＭＯＳトランジスタ又はデバイスとを含む。Ｙ’－Ｙ方向にデバイスセルの高さＣを有するデバイスセルは、Ｐウェル１４２の他方の半分に配置されたＮＭＯＳトランジスタ又はデバイスと、Ｎウェル１３２の一方の半分に配置されたＰＭＯＳトランジスタ又はデバイスとを含む。Ｙ’－Ｙ方向にデバイスセルの高さＤを有するデバイスセルは、Ｎウェル１３２の他方の半分に配置されたＰＭＯＳトランジスタ又はデバイスと、Ｐウェル１４３の一方の半分に配置されたＮＭＯＳトランジスタ又はデバイスとを含む。少なくとも１つの実施形態では、デバイスセルの高さＡ～Ｄのうちの少なくとも１つは、デバイスセルの高さＡ～Ｄのうちの少なくとも別の１つとは異なる。少なくとも１つの実施形態では、すべてのデバイスセル高さＡ～Ｄが同じである。デバイスセルの高さＡ～Ｄは、製造プロセスの制約、回路設計などを含むがこれらに限定されない１つ以上のファクターに依存する。少なくとも１つの実施形態では、デバイスセルの高さＡ～Ｄのそれぞれは、いくつかの特定の高度な製造プロセスノードにおいて有利な０．０２５μｍ～０．３００μｍである。
Ｙ’－Ｙ方向において、各ＴＡＰセルは、二重セルの高さを有し、すなわち、セルの高さがデバイスセルの高さの２倍である。例えば、ＮＴＡＰセル１１２、１１４は、（Ｂ＋Ｃ）のセル高さを有し、ＰＴＡＰセル１２２、１２５は、（Ａ＋Ｂ）のセル高さを有する。少なくとも１つの実施形態では、ＴＡＰセルのセル高さは、０．０５μｍ～０．６００μｍである。
各ＮＴＡＰについて、ＤＸｎは、Ｘ方向の最大デバイスＴＡＰ間距離であり、ＤＸｎ’は、Ｘ’方向の最大デバイスＴＡＰ間距離であり、ＤＹｎはＹ方向の最大デバイスＴＡＰ間距離であり、そしてＤＹｎ’はＹ’方向の最大デバイスＴＡＰ間距離である。例えば、ＮＴＡＰ１６３について、ＤＸｎは、ＮＴＡＰ１６３の中点又は中心からＰＴＡＰセル１２３内の隣接するＰＴＡＰまでのＸ方向の距離であり、ＤＸｎ’は、ＮＴＡＰ１６３の中点又は中心からＰＴＡＰセル１２２内の隣接するＰＴＡＰまでのＸ’方向の距離であり、ＤＹｎは、ＮＴＡＰ１６３から隣接するＰウェル１４１までのＹ方向の距離であり、そしてＤＹｎ’は、ＮＴＡＰ１６３から隣接するＰウェル１４３までのＹ’方向の距離である。少なくとも１つの実施形態では、ＤＸｎはＤＸｎ’と異なり、及び／又はＤＹｎはＤＹｎ’と異なる。少なくとも１つの実施形態では、ＤＸｎは、ＤＸｎ’と同じであり、及び／又はＤＹｎはＤＹｎ’と同じである。ＤＸｎがＤＸｎ’と同じであり、及び／又はＤＹｎがＤＹｎ’と同じである場合、Ｘ’－Ｘ方向及び／又はＹ’－Ｙ方向において、それぞれ均一なラッチアップ耐性が達成可能である。
各ＰＴＡＰについて、ＤＸｐは、Ｘ方向の最大デバイスＴＡＰ間距離であり、ＤＸｐ’は、Ｘ’方向の最大デバイスＴＡＰ間距離であり、ＤＹｐは、Ｙ方向の最大デバイスＴＡＰ間距離であり、そしてＤＹｐ’は、Ｙ’方向の最大デバイスＴＡＰ間距離である。例えば、ＰＴＡＰセル１２５内のＰＴＡＰ１８３について、ＤＸｐは、ＰＴＡＰ１８３の中点又は中心からＮＴＡＰセル１１４内の隣接するＮＴＡＰまでのＸ方向の距離であり、ＤＸｐ’は、ＰＴＡＰ１８３の中点又は中心からＮＴＡＰセル１１３内の隣接するＮＴＡＰまでのＸ’方向の距離であり、ＤＹｐは、ＰＴＡＰ１８３から隣接するＮウェル１３２までのＹ方向の距離であり、そしてＤＹｐ’は、ＰＴＡＰ１８３から隣接するＮウェル１３４までのＹ’方向の距離である。少なくとも１つの実施形態では、ＤＸｐはＤＸｐ’と異なり、及び／又はＤＹｐはＤＹｐ’と異なる。少なくとも１つの実施形態では、ＤＸｐはＤＸｐ’と同じであり、及び／又はＤＹｐはＤＹｐ’と同じである。ＤＸｐがＤＸｐ’と同じであり、及び／又はＤＹｐがＤＹｐ’と同じである場合、Ｘ’－Ｘ方向及び／又はＹ’－Ｙ方向において、それぞれ均一なラッチアップ耐性が達成可能である。
いくつかの実施形態では、ＤＸｎ、ＤＸｎ’、ＤＸｐ、ＤＸｐ’のうちの少なくとも１つは、１μｍ～３００μｍである。ＤＸｎ、ＤＸｎ’、ＤＸｐ、ＤＸｐ’のうちの１つ以上が１μｍ未満である状況では、ＴＡＰセルが占めるチップエリアが過度に大きくなり、他の機能を有するセルのための残りのチップエリアが著しく減少する。また、ＤＸｎ、ＤＸｎ’、ＤＸｐ、ＤＸｐ’のうちの１つ以上が３００μｍ以上である状況では、ラッチアップの危険性が高くなる。
いくつかの実施形態では、隣接するＰＴＡＰ又はＮＴＡＰの間のＸ’－Ｘ方向のＴＡＰ間距離は、それぞれ（ＤＸｎ＋ＤＸｎ’）又は（ＤＸｐ＋ＤＸｐ’）であり、２μｍ～６００μｍである。いくつかの実施形態では、ＤＹｎ＝（Ａ＋Ｂ）／２、ＤＹｎ’＝（Ｃ＋Ｄ）／２、ＤＹｐ＝（Ａ＋Ｄ）／２、及びＤＹｐ’＝（Ｂ＋Ｃ）／２である。ＤＹｎ、ＤＹｎ’、ＤＹｐ、ＤＹｐ’のうちの少なくとも１つは、０．０２５μｍ～０．３００μｍである。ＤＹｎ、ＤＹｎ’、ＤＹｐ、ＤＹｐ’のうちの１つ以上が０．０２５μｍ未満である状況では、ＴＡＰセルが占めるチップエリアが過度に大きくなり、他の機能を有するセルのための残りのチップエリアが著しく減少する。また、ＤＹｎ、ＤＹｎ’、ＤＹｐ、ＤＹｐ’のうちの１つ以上が０．３００μｍ以上である状況では、ラッチアップの危険性が高くなる。
いくつかの実施形態では、各ＮＴＡＰは、（ＤＸｎ＊ＤＹｎ＋ＤＸｎ’＊ＤＹｎ＋ＤＸｎ＊ＤＹｎ’＋ＤＸｎ’＊ＤＹｎ’）で規定されるエリアからボディ電流を集めるように構成される。これらのエリアは、図１Ｃで１９１、１９２として示されるＰＭＯＳ領域であり、４行のボディ電流に対応する。集められたボディ電流は、ＪＮｂｏｄｙ＊（ＤＸｎ＊ＤＹｎ＋ＤＸｎ’＊ＤＹｎ＋ＤＸｎ＊ＤＹｎ’＋ＤＸｎ’＊ＤＹｎ’）として規定され、ＪＮｂｏｄｙは、Ｐウェルのレイアウトエリア当たりのデバイスボディ電流密度である。いくつかの実施形態では、各ＰＴＡＰは、（ＤＸｐ＊ＤＹｐ＋ＤＸｐ’＊ＤＹｐ＋ＤＸｐ＊ＤＹｐ’＋ＤＸｐ’＊ＤＹｐ’）として規定されるエリアからボディ電流を集めるように構成される。これらのエリアは、図１Ｃで１９３、１９４として示されるＮＭＯＳ領域であり、４行のボディ電流に対応する。集められたボディ電流は、ＪＰｂｏｄｙ＊（ＤＸｐ＊ＤＹｐ＋ＤＸｐ’＊ＤＹｐ＋ＤＸｐ＊ＤＹｐ’＋ＤＸｐ’＊ＤＹｐ’）として規定され、ＪＰｂｏｄｙは、Ｎウェルのレイアウトエリア当たりのデバイスボディ電流密度である。
すべてのＤＸｎ、ＤＸｎ’、ＤＸｐ、ＤＸｐ’がＤＸに等しく、すべてのＤＹｎ、ＤＹｎ’、ＤＹｐ、ＤＹｐ’がＤＹに等しく、ＪＮｂｏｄｙ、ＪＰｂｏｄｙが両方ともＪｂｏｄｙに等しい簡略化された構成では、ＩＣレイアウト図１００に対応するＩＣデバイスのＬＵＰ耐性インデックスは、以下の関係で決定される
Ｖ＝Ｖ（ＤＸ，ＤＹ）＋４＊Ｊｂｏｄｙ（ＤＸ＊ＤＹ）＊Ｒ（ＤＨ）
式中、
Ｖは、ＩＣデバイスに流れるボディ電流Ｊｂｏｄｙによる電圧降下で表されるＬＵＰ耐性インデックスであり、
Ｖ（ＤＸ，ＤＹ）は、ＴＡＰ、例えば、ＮＴＡＰ１６３から、Ｘ方向、Ｙ方向にそれぞれＤＸ、ＤＹの距離にある点（ＤＸ，ＤＹ）、例えば、図１Ｃの点１９７における電位であり、そして
Ｒ（ＤＨ）は、二重セルの高さを有するＴＡＰセル、例えば、ＴＡＰセル１１１～１１４及び１２１～１２６のいずれかのＴＡＰ抵抗である。
電圧降下Ｖが低いほど、ＩＣデバイスのＬＵＰ耐性が高くなる。
他のアプローチでは、単一のセル高さを有する、すなわち、セル高さがデバイスセルの高さと同じであるＴＡＰセル（例えば、図１ＣのＡ、Ｂ、Ｃ、Ｄのいずれか１つ）を使用する。そのような他のアプローチでは、単一セルの高さを有するＴＡＰセルのＴＡＰ抵抗Ｒ（ＳＨ）は、いくつかの実施形態によれば、二重セル高さを有するＴＡＰセルのＴＡＰ抵抗Ｒ（ＤＨ）の４倍よりも大きい。換言すれば、Ｒ（ＳＨ）＞４＊Ｒ（ＤＨ）である。少なくとも１つの実施形態では、Ｒ（ＳＨ）は、Ｒ（ＤＨ）の少なくとも１０倍以上である。いくつかの実施形態に係るＴＡＰ抵抗低減の説明を図２に関して提供する。二重セルの高さを有するＴＡＰセルにおけるＴＡＰ抵抗の大幅な低減により、いくつかの実施形態に係るＩＣデバイスのＬＵＰ耐性インデックスＶは、他のアプローチに比べて低減される。換言すれば、いくつかの実施形態に係るＩＣデバイスのＬＵＰ耐性が改善される。
さらに、本明細書に説明するように、いくつかの実施形態に係るＴＡＰセルは、図１ＣのＮＴＡＰセル１１２のＰＭＯＳ領域１９１、１９２によって例示されるように、４行のボディ電流に対応するエリアからボディ電流を集めるように構成される。その結果、少なくとも１つの実施形態では、他のアプローチよりも広いエリアからボディ電流を集めることが可能となり、これにより、意図されたＬＵＰ耐性に必要なウェルタップエリアを減少させる一方で、他の機能のための他のセル及び／又はデバイスのためのエリアを増加させることが可能となる。
図１Ｄは、いくつかの実施形態に係る、ＮＴＡＰセルである第１のＴＡＰセル１１２の模式図である。本明細書で説明するように、ＮＴＡＰセル１１２は、Ｙ’－Ｙ方向に連続して配置された２つの第１の端部エリア１６１、１６２と、第１の中間エリア１６３とを含む。第１の中間エリア１６３は、第１のタイプ、例えば、Ｎ型のドーパントを含む。第１の端部エリア１６１、１６２は、第１の中間エリア１６３のＹ’－Ｙ方向の反対側に配置され、第２のタイプ、例えばＰ型のドーパントを含む。ＮＴＡＰセル１１２のエリア１６１～１６３のＮ型及びＰ型のドーパントはいずれも、第１の接続ウェル領域１３６と第１のウェル領域１３１、１３２のエリア１６４、１６５とを含む連続したＮウェル内にそれぞれ注入される。第１の中間エリア１６３は、図３に関して説明したように、第１の接続ウェル領域１３６を第１の電源電圧、例えばＶＤＤに結合するためのＮＴＡＰとして構成される。第１の端部エリア１６１、１６２は、第１の接続ウェル領域１３６に結合された第１のウェル領域１３１、１３２のエリア１６４、１６５をそれぞれ有し、それぞれ第１のウェル領域１３１、１３２から第１の中間エリア１６３内のＮＴＡＰにボディ電流を集めるように構成される。Ｙ’－Ｙ方向において、ＮＴＡＰセル１１２の高さは、（Ｂ＋Ｃ）、すなわち、デバイスセルの高さの２倍である。また、ＮＴＡＰを有する第１の中間エリア１６３の高さは、ＮＴＡＰセル１１２の高さの半分、すなわち（Ｂ＋Ｃ）／２である。
図１Ｅは、いくつかの実施形態に係る、ＰＴＡＰセルである第２のＴＡＰセル１２２の模式図である。本明細書で説明するように、ＰＴＡＰセル１２２は、Ｙ’－Ｙ方向に連続して配置された２つの第２の端部エリア１７１、１７２と、第２の中間エリア１７３とを含む。第２の中間エリア１７３は、第２のタイプ、例えばＰ型のドーパントを含む。第２の端部エリア１７１、１７２は、第２の中間エリア１７３のＹ’－Ｙ方向の反対側に配置され、第１のタイプ、例えばＮ型のドーパントを含む。ＰＴＡＰセル１２２のエリア１７１～１７３のＮ型及びＰ型のドーパントはいずれも、第２の接続ウェル領域１４６と第２のウェル領域１４１、１４２のエリア１７４、１７５とを含む連続したＰウェル内にそれぞれ注入される。第２の中間エリア１７３は、図３に関して説明したように、第２の接続ウェル領域１４６を第２の電源電圧、例えば、ＶＳＳに結合するＰＴＡＰとして構成される。第２の端部エリア１７１、１７２は、第２の接続ウェル領域１４６に結合された第２のウェル領域１４１、１４２のエリア１７４、１７５をそれぞれ有し、それぞれ第２のウェル領域１４１、１４２から第２の中間エリア１７３のＰＴＡＰにボディ電流を集めるように構成される。Ｙ’－Ｙ方向において、ＰＴＡＰセル１２２の高さは、（Ａ＋Ｂ）、すなわち、デバイスセルの高さの２倍である。ＰＴＡＰを有する第２の中間エリア１７３の高さは、ＰＴＡＰセル１２２の高さの半分、すなわち（Ａ＋Ｂ）／２である。
図２は、いくつかの実施形態に係る、ＩＣレイアウト図の一部の模式的な拡大図である。具体的には、図２は、ＩＣレイアウト図１００のＰＴＡＰセル１２５の模式的な拡大図である。ＰＴＡＰセル１２５は、第２の接続ウェル領域１４７上に形成された活性領域２３０とゲート領域２４０とを含むＰＴＡＰ１８３を含む。第２の接続ウェル領域１４７は、Ｐウェル１４３、１４４に連続して延びているＰウェルである。ＰＴＡＰ１８３は、Ｎウェル１３３とＸ’－Ｘ方向に同一の行に形成される。活性領域及びゲート領域は、Ｎウェル１３２、１３３、１３４及びＰウェル１４３、１４４の１つ以上にも存在するが、図２では簡略化のために示されていない。
ＰＴＡＰセル１２５は、二重セルの高さを有し、したがってＰＴＡＰ１８３内の活性領域２３０も、単一セルの高さを有するＴＡＰセルを有する他のアプローチに比べて、Ｙ’－Ｙ方向に大きな幅又は高さＷを有する。より大きな高さＷは、図１Ｃに関して説明したように、ゲート領域２４０との接触エリアを増加させ、ＴＡＰ抵抗を減少させ、ＬＵＰ耐性を向上させる活性領域２３０のフィンの数を増加させる。少なくとも１つの実施形態では、ＴＡＰ当たりのフィンの数が増加すると、フィン当たりのＴＡＰ抵抗が減少し、電流クラウディング効果なしに改善されたＴＡＰフィン数の直線性が得られる。
また、ＰＴＡＰセル１２５の二重セルの高さは、単一セルの高さを有するＴＡＰセルを用いた他のアプローチと比較して、ＰＴＡＰ１８３のウェルエンクロージャーを拡張する。ＰＴＡＰ１８３のウェルエンクロージャーは、図２において、活性領域２３０からＹ方向に最も近いＮウェル１３２まで（又はＹ’方向に最も近いＮウェル１３４まで）の距離ｄとして示され、他のアプローチにおける対応するウェルエンクロージャーよりも大きい。少なくとも１つの実施形態では、拡張されたウェルエンクロージャーは、輪郭ドーパント効果を抑制することにより、ＴＡＰ抵抗のさらなる低減に寄与する。
図２の構成例では、ＰＴＡＰ１８３の活性領域２３０のＸ’－Ｘ方向の長さＬが、Ｙ’－Ｙ方向の高さＷよりも大きい。このようにＰＴＡＰ１８３がＸ’－Ｘ方向に細長い形状をしていることで、Ｙ’－Ｙ方向にＰＴＡＰ１８３が集めるボディ電流の量が増加する。ボディ電流の収集が不均一で、主にＸ’－Ｘ方向に発生する他のアプローチと比較して、少なくとも１つの実施形態におけるウェルタップによるボディ電流の集電は、Ｙ方向のボディ電流の集電量を増加させることで、Ｘ’－Ｘ方向とＹ’－Ｙ方向の両方で均一になるように構成される。その結果、１つ以上の実施形態では、ボディ電流の集電効率が改善される。
本明細書で説明するように、ＴＡＰセルの配置のためのいくつかの他のアプローチは、いくつかの潜在的な問題がある。例えば、第１のアプローチでは、ＴＡＰセルは、ＰウェルとＮウェルとの間の境界を越えて、半分のセルの高さで配置される。このような半分のセルの高さの配置は、特に１００ｎｍ以下のＣＤでは製造上の問題がある。対照的に、いくつかの実施形態では、ＴＡＰセルは、それぞれのウェル領域内に、拡張されたウェルエンクロージャーで囲まれているため、半分のセルの高さの配置に伴う製造上の困難を回避する。別の例として、説明した第１のアプローチと異なる第２のアプローチでは、近接して配置されたＮＴＡＰとＰＴＡＰとの間の注入の不連続性に起因する混合チャネル効果に関する懸念がある。このような混合チャネル効果の懸念は、図１Ａ～１Ｃに関して説明したように、隣接するＮＴＡＰ及びＰＴＡＰが互いに間隔をおいて配置される１つ以上の実施形態によって回避される。いくつかの実施形態では、特に高度な製造プロセスノードにおけるプロセス制約の緩和、ラッチアップ耐性の改善、ＴＡＰセルによって占められるエリアの減少、及びＴＡＰセル以外のスタンダードセルが配置可能なエリアの増加を含むがこれらに限定されない１つ以上の効果を達成することが可能である。一例では、ＴＡＰセルが占めるエリアは、少なくとも１つの実施形態では、他のアプローチで観察されるエリアの約４５％に減少し、ＬＵＰ耐性は約５０％改善する。
図３は、いくつかの実施形態に係る、ＩＣレイアウト図３００の模式図である。ＩＣレイアウト図３００は、Ｘ’－Ｘ方向及びＹ’－Ｙ方向に一定の間隔で配置される複数の部分３０１、３０１、．．．３０ｎを含む。ＴＡＰセルは同様の方法で部分３０１、３０１、．．．３０ｎのそれぞれに配置される。例えば、少なくとも１つの実施形態では、部分３０１、３０１、．．．３０ｎのそれぞれにおいて、ＴＡＰセルは、図１Ａ～１Ｅ及び２の１つ以上に関して説明したように配置される。他のＴＡＰセルの配置は、様々な実施形態の範囲内にある。その結果、ＴＡＰセルは、一定の間隔で、ＩＣレイアウト図３００の上で繰り返しパターンで配置されて、ＩＣレイアウト図３００の上で意図されたＬＵＰ耐性を確保する。いくつかの実施形態では、図１Ａ～１Ｅ及び２の１つ以上に関して説明する１つ以上の利点又は効果は、ＩＣレイアウト図３００において達成可能である。
図４は、いくつかの実施形態に係る、ＩＣデバイス４００の模式断面図である。また、図４の断面図は、ＩＣデバイス４００の模式的な電気回路図と組み合わされる。いくつかの実施形態では、ＩＣデバイス４００は、図１Ａ及び図１Ｂの矢印Ｙ１→Ｙ２で示されるＩＣレイアウト図１００の一部に対応する。ＩＣデバイス４００は、ＴＡＰセル、ウェル領域、活性領域、ゲート領域、フィンフィーチャが形成される基板４５１を含む。例えば、ＩＣデバイス４００は、基板４５１上に、図１Ｂに最もよく見られるように、接続ウェル領域１３８で接続されたウェル領域１３２を含むＮウェルを含む。ＩＣデバイス４００は、さらに、基板４５１上に、図１Ｂに最もよく見られるように、接続ウェル領域１４９と接続されたウェル領域１４３を含むＰウェルを含む。Ｐ型活性領域４５２、４５３は、Ｎウェルのウェル領域１３２の上に形成される。ゲート領域４５４は、Ｐ型活性領域４５２、４５３の上に形成され、Ｐ型活性領域４５２、４５３とともに、図１Ａのドーピングされたウェル領域１３２’のトランジスタに対応するＰＭＯＳを規定する。Ｎウェルの接続ウェル領域１３８の上には、図１ＡのＴＡＰセル１１１の中間エリアに対応するＮＴＡＰ１１５が形成される。Ｐウェルのウェル領域１４３の上には、Ｎ型活性領域４５５、４５６が形成される。ゲート領域４５７は、Ｎ型活性領域４５５、４５６の上に形成され、Ｎ型活性領域４５５、４５６とともに、図１Ａのドーピングされたウェル領域１４３’のトランジスタに対応するＮＭＯＳを規定する。また、Ｐウェルの接続ウェル領域１４９の上には、図１ＡのＴＡＰセル１２４の中間エリアに対応するＰＴＡＰ１１６が形成される。ＩＣデバイス４００は、隣接するＰウェルとＮウェルとの間に、複数の分離領域４５８をさらに含む。ＰＭＯＳのＰ型活性領域４５２は、第１の電源電圧ＶＤＤに結合される。ＮＭＯＳのＮ型活性領域４５６は、少なくとも１つの実施形態では、グランドである第２の電源電圧ＶＳＳに結合される。基板４５１は、Ｐ型基板である。少なくとも１つの実施形態では、ＩＣデバイス４００は、Ｐ型基板４５１の代わりに、Ｎ型基板上に形成される。
図４のＩＣデバイス４００の模式的な電気回路図は、寄生トランジスタＱ１、Ｑ２を示す。寄生トランジスタＱ１は、Ｐ型活性領域４５２、Ｎウェル領域１３２、及びＰ型基板４５１によって形成されるＰＮＰトランジスタである。寄生トランジスタＱ２は、Ｎウェル領域１３２、Ｐウェル領域１４３、及びＮ型活性領域４５６によって形成されるＮＰＮトランジスタである。ＮＴＡＰ１１５及び／又はＰＴＡＰ１１６が存在しない場合、ＩＣデバイス４００のＰ型基板４５１、Ｐウェル及びＮウェルのうちの１つ以上に流れるボディ電流が、寄生トランジスタＱ１及びＱ２の両方をオンにし、ＶＤＤから、オンになった寄生トランジスタＱ１及びＱ２を経てＶＳＳに至る電流経路を形成するのに十分であることが懸念される。このようなＶＤＤとＶＳＳの間の電流経路は、ＩＣデバイス４００の性能に悪影響を与えるラッチアップ状況となる。
ＶＤＤに結合されたＮＴＡＰ１１５とＶＳＳに結合されたＰＴＡＰ１１６を設けることで、ラッチアップ状況の可能性を低減し、ＩＣデバイス４００のＬＵＰ耐性を向上させることができる。図４のＩＣデバイス４００の模式的な電気回路図において、抵抗器ＲＮＷは、ＮＴＡＰ１１５で表されるＩＣデバイス４００のＮＴＡＰと寄生トランジスタＱ１のベースとの間のＴＡＰセル抵抗を表し、一方、抵抗器ＲＰｓｕｂは、ＰＴＡＰ１１６で表されるＩＣデバイス４００のＰＴＡＰと寄生トランジスタＱ２のベースとの間のＴＡＰセル抵抗を表す。抵抗器ＲＮＷ及びＲＰｓｕｂの抵抗が低いほど、寄生トランジスタＱ１及びＱ２がそれぞれオンになる可能性が低くなり、ＩＣデバイス４００のＬＵＰ耐性が向上する。なお、抵抗器ＲＮＷの抵抗は、ＩＣデバイス４００のＮＴＡＰの構成及び／又は配置に依存する。また、抵抗器ＲＰｓｕｂの抵抗は、ＩＣデバイス４００のＰＴＡＰの構成及び／又は配置に依存する。本明細書に説明するように、ＮＴＡＰ及び／又はＰＴＡＰを構成及び／又は配置することにより、少なくとも１つの実施形態では、本明細書に説明する１つ以上の他の効果を伴って、低減されたＴＡＰエリアでＩＣデバイス４００のＬＵＰ耐性を改善することが可能である。
図５Ａは、いくつかの実施形態に係る、ＩＣレイアウト図におけるＴＡＰセル配置のための方法５００Ａのフローチャートである。少なくとも１つの実施形態では、方法５００Ａは、本明細書に説明されるプロセッサによって全体又は一部が実行され、ＩＣレイアウト図１００に対応するＩＣレイアウト図を生成する。
動作５０５では、第１のタイプの複数の第１のＴＡＰセルは、ＩＣレイアウト図において、複数の第１の列及び複数の第１の行に配置される。例えば、図１Ａ～１Ｃに関して説明したように、ＩＣレイアウト図１００において、複数の第１のＴＡＰセル１１１～１１４は、２つの列及び２つの行に配置される。第１のＴＡＰセル１１１～１１４は、第１のタイプ、例えば、Ｎ型である。
動作５１５では、第２のタイプの複数の第２のＴＡＰセルは、ＩＣレイアウト図において、複数の第２の列及び複数の第２の行に配置される。例えば、図１Ａ～１Ｃに関して説明したように、ＩＣレイアウト図１００において、複数の第２のＴＡＰセル１２１～１２６は、３つの列及び２つの行に配置される。第２のＴＡＰセル１２１～１２６は、第１のタイプと異なる第２のタイプ、例えば、Ｐ型である。第１のＴＡＰセル１１１～１１４の第１の行と、第２のＴＡＰセル１２１～１２６の第２の行とは、第１の方向、例えば、Ｘ’－Ｘ方向に延びている。第１のＴＡＰセル１１１～１１４の第１の列と、第２のＴＡＰセル１２１～１２６の第２の列は、Ｘ’－Ｘ方向に交互に配置され、互いに間隔をおいて配置され、Ｘ’－Ｘ方向と直交する第２の方向、例えば、Ｙ’－Ｙ方向に延びている。各第１の行の第１のＴＡＰセル、例えば、１１１、１１２は、Ｘ’－Ｘ方向において、対応する第２の行の第２のＴＡＰセル、例えば、１２１、１２２、１２３と部分的に重なっている。
少なくとも１つの実施形態では、動作５０５及び５１５は、例えば、ＩＣ製造フローの配置及び経路動作では、同時に発生する。１つ以上の実施形態では、第１のＴＡＰセル及び／又は第２のＴＡＰセルは、１つ以上のセルライブラリに記憶され、そこから読み取られたスタンダードセルである。いくつかの実施形態では、動作５０５及び５１５は、図３に関して説明したように、ＴＡＰセルを一定の間隔で、ＩＣレイアウト図の上に繰り返しパターンで配置するために実行される。
図５Ｂは、いくつかの実施形態に係る、ＩＣデバイスを製造する方法５００Ｂのフローチャートである。少なくとも１つの実施形態では、方法５００Ａによって生成されたＩＣレイアウト図１００に基づいて、製造方法５００Ｂに従ってＩＣデバイスが製造される。
動作５２５では、第１のウェル領域、第２のウェル領域、第１の接続ウェル領域、及び第２の接続ウェル領域が、基板の上に形成される。例えば、図１Ｂに関して説明したように、第１のウェル領域１３１～１３４、第２のウェル領域１４１～１４５、第１の接続ウェル領域１３６～１３９、及び第２の接続ウェル領域１４６～１５１は、図４に関して説明した基板４５１の上に形成される。少なくとも１つの実施形態では、Ｎウェルである第１のウェル領域１３１～１３４及び第１の接続ウェル領域１３６～１３９は、同時に形成される。少なくとも１つの実施形態では、Ｐウェルである第２のウェル領域１４１～１４５及び第２の接続ウェル領域１４６～１５１が同時に形成される。
いくつかの実施形態では、基板は、半導体材料（例えば、シリコン、ドーピングされたシリコン、ＧａＡｓ、又は他の半導体材料）である。いくつかの実施形態では、基板は、Ｐドーピング基板である。いくつかの実施形態では、基板は、Ｎドーピング基板である。いくつかの実施形態では、基板は、ＩＣが製造される半導体材料（例えば、ダイヤモンド、サファイア、酸化アルミニウム（Ａｌ２Ｏ３）など）以外の硬質結晶材料である。いくつかの実施形態では、Ｎ型ドーパント及びＰ型ドーパントが基板に添加されて、それぞれＮウェル及びＰウェルが形成される。いくつかの実施形態では、ドーパントは、例えば、イオン注入ツールによって基板に添加される。いくつかの実施形態では、図４に関して説明した分離領域４５８などの分離構造は、ドライエッチング又はプラズマエッチングプロセスで基板にトレンチをエッチングし、その後、トレンチに誘電体材料、例えば酸化ケイ素、又はスピンオンガラスを充填することによって、隣接するＰウェルとＮウェルとの間に形成される。
動作５３５では、第１のウェル領域、第２のウェル領域、第１の接続ウェル領域、及び第２の接続ウェル領域の上に、第１のＴＡＰセル及び第２のＴＡＰセルが形成される。例えば、図１Ａに関して説明したように、ＮＴＡＰセルである第１のＴＡＰセル１１１～１１４は、Ｎウェルである第１のウェル領域１３１～１３４及び第１の接続ウェル領域１３６～１３９の上に形成される。ＰＴＡＰセルである第２のＴＡＰセル１２１～１２６は、図１Ａに関して説明したように、Ｐウェルである第２のウェル領域１４１～１４５及び第２の接続ウェル領域１４６～１５１の上に形成される。その結果、図１Ａに関して説明したように、第１のＴＡＰセル１１１～１１４と第２のＴＡＰセル１２１～１２６は、Ｙ’－Ｙ方向に沿って交互に列をなして配置され、Ｘ’－Ｘ方向には互いに重なっている。
動作５４５では、第１のウェル領域と第２のウェル領域の上に活性領域が形成される。少なくとも１つの実施形態では、Ｐ型活性領域は、ＴＡＰセルによって占められていない部分のＮウェルの上に形成される。例えば、Ｐ型活性領域４５２、４５３は、図４に関して説明したように、ＮＴＡＰ１１５によって占められていない部分のＮウェル１３２の上に形成される。少なくとも１つの実施形態では、Ｎ型活性領域は、ＴＡＰセルによって占められていない部分のＰウェルの上に形成される。例えば、図４を参照して説明したように、Ｎ型活性領域４５５、４５６は、ＰＴＡＰ１１６によって占められていない部分のＰウェル１４３の上に形成される。
いくつかの実施形態では、ＴＡＰセルと活性領域は、例えば、イオン注入によってともに形成される。例えば、図１Ａに示すように、第１のＴＡＰセル１１２の中間エリア１６３は、Ｎ型ドーパントを含み、同じくＮ型ドーパントを含むＮ型活性領域とともに、同一のイオン注入プロセスで形成される。一方、第１のＴＡＰセル１１２の端部エリア１６１、１６２は、Ｐ型ドーパントを含み、同じくＰ型ドーパントを含むＰ型活性領域とともに、同一のイオン注入プロセスで形成される。さらに一例を挙げると、第２のＴＡＰセル１２２の中間エリア１７３は、Ｐ型ドーパントを含み、同じくＰ型ドーパントを含むＰ型活性領域とともに形成される。一方、第２のＴＡＰセル１２２の端部エリア１７１、１７２は、Ｎ型ドーパントを含み、同じくＮ型ドーパントを含むＮ型活性領域とともに形成される。
動作５５５では、ゲート領域は、活性領域の上に形成される。例えば、図４に関して説明したように、ＰＭＯＳを規定するために、Ｐ型活性領域４５２、４５３の上にゲート領域４５４が形成され、ＮＭＯＳを規定するために、Ｎ型活性領域４５５、４５６の上にゲート領域４５７が形成される。いくつかの実施形態では、活性領域の上にゲート酸化物が堆積され、次いで、ゲート酸化物の上に導電性ゲート電極が堆積されてゲート領域を形成する。ゲート酸化物の例示的な材料は、ＨｆＯ２、ＺｒＯ２などを含む。また、ゲート電極の材料としては、ポリシリコン、金属などが挙げられる。
いくつかの実施形態では、方法５００Ｂは、ＴＡＰセル、活性領域及びゲート領域へのコンタクトを形成することをさらに含む。例えば、ゲート領域を形成した後に、層間絶縁膜（ＩＬＤ）層を基板上に堆積させる。その後、ＩＬＤ層をＴＡＰセル、活性領域、及びゲート領域に対応する部分をエッチングし、エッチングされた部分に金属などの導電性材料を充填して導電性ビアを形成する。さらに、このビアの上に金属層を堆積させ、パターニングして、ＴＡＰセル、活性領域、及びゲート領域への配線を形成する。少なくとも１つの実施形態では、説明されたプロセスを複数回繰り返すことで、複数のビア層で接続された様々な金属層を形成し、製造中のＩＣ内の様々な接続及び／又はＩＣデバイスの外部にある他の機器との接続を形成する。
説明された方法には例示の操作が含まれるが、必ずしも示された順序で実行される必要はない。動作は、本開示の実施形態の精神及び範囲に応じて、適宜、追加、置換、順序変更、及び／又は排除することができる。異なるフィーチャ及び／又は異なる実施形態を組み合わせた実施形態は、本開示の範囲内にあり、本開示を検討した後、当業者には明らかになる。
図６は、いくつかの実施形態に係る、フィンフィーチャを有する例示的な回路素子６００の斜視図である。図６の構成例では、回路素子６００は、フィン電界効果トランジスタ（ＦＩＮＦＥＴ）である。ＦＩＮＦＥＴ６００は、基板６０２と、基板６０２からＺ方向に延びている少なくとも１つのフィンフィーチャ（又はフィン）６０４と、フィン６０４の表面に沿ったゲート誘電体６０６と、ゲート誘電体６０６上のゲート電極６０８とを含む。ソース領域６１０及びドレイン領域６１２は、フィン６０４の反対側の基板６０２の上に配置される。フィン６０４、ソース領域６１０及びドレイン領域６１２は、１つ以上の実施形態では、図１Ａ～４に関して説明した任意の活性領域に対応する活性領域（又はＯＤ領域）に属する。少なくとも１つの実施形態では、ゲート電極６０８は、図１Ａ～４に関して説明した任意のゲート領域に対応する。活性領域におけるフィンフィーチャの説明した構成は、一例である。他の構成は、様々な実施形態の範囲内にある。
いくつかの実施形態では、上述した方法の一部又は全部が、ＩＣレイアウト図生成システムによって実行される。いくつかの実施形態では、ＩＣレイアウト図生成システムは、後述するＩＣ製造システムの設計ハウスの一部として使用可能である。
図７は、いくつかの実施形態に係る電子設計自動化（ＥＤＡ）システム７００のブロック図である。
いくつかの実施形態では、ＥＤＡシステム７００は、ＡＰＲシステムを含む。１つ以上の実施形態に係る、配線配置を表すレイアウト図を設計する本明細書で説明した方法は、例えば、いくつかの実施形態に係るＥＤＡシステム７００を使用して実装可能である。
いくつかの実施形態では、ＥＤＡシステム７００は、ハードウェアプロセッサ７０２と、非一時的なコンピュータ読み取り可能な記憶媒体７０４とを含む、汎用コンピューティングデバイスである。記憶媒体７０４は、とりわけ、コンピュータプログラムコード７０６、すなわち、実行可能な命令のセットでコード化され、すなわち、記憶されている。ハードウェアプロセッサ７０２による命令７０６の実行は、１つ以上の実施形態（以下、記録されたプロセス及び／又は方法）に従って、本明細書に説明した方法の一部又は全部を実施するＥＤＡツールを（少なくとも部分的に）表す。
プロセッサ７０２は、バス７０８によってコンピュータ読み取り可能な記憶媒体７０４に電気的に結合される。また、プロセッサ７０２は、バス７０８によってＩ／Ｏインタフェース７１０に電気的に結合される。ネットワークインタフェース７１２も、バス７０８を介してプロセッサ７０２に電気的に接続される。ネットワークインタフェース７１２は、ネットワーク７１４に接続されるため、プロセッサ７０２及びコンピュータ読み取り可能な記憶媒体７０４は、ネットワーク７１４を介して外部要素に接続することが可能である。プロセッサ７０２は、システム７００が、指摘されたプロセス及び／又は方法の一部又は全部を実行するために使用可能であるようにするために、コンピュータ読み取り可能な記憶媒体７０４にコード化されたコンピュータプログラムコード７０６を実行するように構成される。１つ以上の実施形態では、プロセッサ７０２は、中央処理装置（ＣＰＵ）、マルチプロセッサ、分散処理システム、特定用途向け集積回路（ＡＳＩＣ）、及び／又は適切な処理装置である。
１つ以上の実施形態では、コンピュータ読み取り可能な記憶媒体７０４は、電子、磁気、光学、電磁、赤外線、及び／又は半導体システム（又は、装置やデバイス）である。例えば、コンピュータ読み取り可能な記憶媒体７０４は、半導体又はソリッドステートメモリ、磁気テープ、リムーバブルコンピュータディスケット、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、リジッド磁気ディスク、及び／又は光ディスクを含む。光ディスクを使用する１つ以上の実施形態では、コンピュータ読み取り可能な記憶媒体７０４は、コンパクトディスク読み取り専用メモリ（ＣＤ－ＲＯＭ）、コンパクトディスク読み取り／書き込み（ＣＤ－Ｒ／Ｗ）、及び／又はデジタルビデオディスク（ＤＶＤ）を含む。
１つ以上の実施形態では、記憶媒体７０４は、システム７００（そのような実行が（少なくとも部分的に）ＥＤＡツールを表す場合）を、記録されたプロセス及び／又は方法の一部又は全部を実行するために使用可能にするように構成されたコンピュータプログラムコード７０６を記憶する。１つ以上の実施形態では、記憶媒体７０４は、記録されたプロセス及び／又は方法の一部又は全部の実行を容易にする情報も記憶する。１つ以上の実施形態では、記憶媒体７０４は、本明細書に開示されるようなスタンダードセルを含むスタンダードセルライブラリ７０７を記憶する。
ＥＤＡシステム７００は、Ｉ／Ｏインタフェース７１０を含む。Ｉ／Ｏインタフェース７１０は、外部回路に結合される。１つ以上の実施形態では、Ｉ／Ｏインタフェース７１０は、情報及びコマンドをプロセッサ７０２に通信するためのキーボード、キーパッド、マウス、トラックボール、トラックパッド、タッチスクリーン、及び／又はカーソル方向キーを含む。
ＥＤＡシステム７００はまた、プロセッサ７０２に結合されたネットワークインタフェース７１２を含む。ネットワークインタフェース７１２は、システム７００が、１つ以上の他のコンピュータシステムが接続されるネットワーク７１４と通信することを可能にする。ネットワークインタフェース７１２は、ＢＬＵＥＴＯＯＴＨ、ＷＩＦＩ、ＷＩＭＡＸ、ＧＰＲＳ、又はＷＣＤＭＡなどの無線ネットワークインタフェース、又はＥＴＨＥＲＮＥＴ、ＵＳＢ、又はＩＥＥＥ－１３６４などの有線ネットワークインタフェースを含む。１つ以上の実施形態では、記録されたプロセス及び／又は方法の一部又は全部が２つ以上のシステム７００で実施される。
システム７００は、Ｉ／Ｏインタフェース７１０を介して情報を受信するように構成される。Ｉ／Ｏインタフェース７１０を介して受信した情報は、プロセッサ７０２による処理のための命令、データ、設計ルール、スタンダードセルのライブラリ、及び／又は他のパラメータのうちの１つ以上を含む。情報は、バス７０８を介してプロセッサ７０２に転送される。ＥＤＡシステム７００は、Ｉ／Ｏインタフェース７１０を介して、ＵＩに関連する情報を受信するように構成される。この情報は、ユーザインタフェース（ＵＩ）７４２としてコンピュータ読み取り可能な媒体７０４に記憶される。
いくつかの実施形態では、記録されたプロセス及び／又は方法の一部又は全部がプロセッサによって実行されるスタンドアロンのソフトウェアアプリケーションとして実装される。いくつかの実施形態では、記録されたプロセス及び／又は方法の一部又は全部は、追加のソフトウェアアプリケーションの一部であるソフトウェアアプリケーションとして実装される。いくつかの実施形態では、記録されたプロセス及び／又は方法の一部又は全部は、ソフトウェアアプリケーションのプラグインとして実装される。いくつかの実施形態では、記録されたプロセス及び／又は方法の少なくとも１つは、ＥＤＡツールの一部であるソフトウェアアプリケーションとして実装される。いくつかの実施形態では、記録されたプロセス及び／又は方法の一部又は全部は、ＥＤＡシステム７００によって使用されるソフトウェアアプリケーションとして実装される。いくつかの実施形態では、スタンドセルを含むレイアウト図は、ＣＡＤＥＮＣＥ ＤＥＳＩＧＮ ＳＹＳＴＥＭＳ， Ｉｎｃ．から入手可能なＶＩＲＴＵＯＳＯ（登録商標）などのツール、又は他の適切なレイアウト生成ツールを使用して生成される。
いくつかの実施形態では、プロセスは、非一時的なコンピュータ読み取り可能な記録媒体に記憶されたプログラムの機能として実現される。非一時的なコンピュータ読み取り可能な記録媒体の例としては、外部／取り外し可能及び／又は内部／内蔵の記憶装置又はメモリユニット、例えば、ＤＶＤなどの光ディスク、ハードディスクなどの磁気ディスク、ＲＯＭなどの半導体メモリ、ＲＡＭ、メモリカードなどの１つ以上が挙げられるが、これらに限定されない。
図８は、いくつかの実施形態に係る、集積回路（ＩＣ）製造システム８００、及びそれに関連するＩＣ製造フローのブロック図である。いくつかの実施形態では、レイアウト図に基づいて、製造システム８００を用いて、（Ａ）１つ以上の半導体マスク、又は（Ｂ）半導体集積回路の層内の少なくとも１つのコンポーネントの少なくとも１つが製造される。
図８では、ＩＣ製造システム８００は、設計ハウス８２０、マスクハウス８３０、及びＩＣ製造業者／製作者（「ファブ」）８５０などのエンティティを含み、設計、開発、製造サイクル及び／又はＩＣデバイス８６０の製造に関連するサービスにおいて、相互に作用する。システム８００内のエンティティは、通信ネットワークによって接続される。いくつかの実施形態では、通信ネットワークは、単一のネットワークである。いくつかの実施形態では、通信ネットワークは、イントラネット及びインターネットなど、様々な異なるネットワークである。通信ネットワークは、有線及び／又は無線の通信チャネルを含む。各エンティティは、１つ以上の他のエンティティと相互作用し、１つ以上の他のエンティティにサービスを提供し、及び／又は、１つ以上の他のエンティティからサービスを受信する。いくつかの実施形態では、設計ハウス８２０、マスクハウス８３０、及びＩＣファブ８５０のうちの２つ以上は、単一の大企業によって所有される。いくつかの実施形態では、設計ハウス８２０、マスクハウス８３０、及びＩＣファブ８５０のうちの２つ以上は、共通の施設内に共存し、共通のリソースを使用する。
設計ハウス（又は設計チーム）８２０は、ＩＣ設計レイアウト図８２２を生成する。ＩＣ設計レイアウト図８２２は、ＩＣデバイス８６０のために設計された様々な幾何学的パターンを含む。幾何学的パターンは、製造されるＩＣデバイス８６０の様々なコンポーネントを構成する金属層、酸化物層、又は半導体層のパターンに対応する。様々な層は、様々なＩＣフィーチャを形成するために組み合わされる。例えば、ＩＣ設計レイアウト図８２２の一部には、半導体基板（シリコンウェハなど）に形成される活性領域、ゲート電極、ソース及びドレイン、層間配線のメタルライン又はビア、ボンディングパッド用の開口部などの様々なＩＣフィーチャと、半導体基板上に配置される様々な材料層とが含まれる。デザインハウス８２０は、適切な設計手順を実施して、ＩＣ設計レイアウト図８２２を形成する。設計手順は、論理設計、物理設計、又は配置配線のうちの１つ以上を含む。ＩＣ設計レイアウト図８２２は、幾何学的パターンの情報を有する１つ以上のデータファイルで提示される。例えば、ＩＣ設計レイアウト図８２２は、ＧＤＳＩＩファイルフォーマットやＤＦＩＩファイルフォーマットで表現することができる。
マスクハウス８３０は、データ準備８３２及びマスク製造８４４を含む。マスクハウス８３０は、ＩＣ設計レイアウト図８２２を使用して、ＩＣ設計レイアウト図８２２に従ってＩＣデバイス８６０の様々な層を製造するために使用される１つ以上のマスク８４５を製造する。マスクハウス８３０は、マスクデータ準備８３２を行い、ＩＣ設計レイアウト図８２２を代表的なデータファイル（「ＲＤＦ」）に変換する。マスクデータ準備８３２は、ＲＤＦをマスク製造８４４に提供する。マスク製造８４４は、マスクライタを含む。マスクライタは、ＲＤＦを、マスク（レチクル）８４５又は半導体ウェハ８５３などの基板上の画像に変換する。設計レイアウト図８２２は、マスクデータ準備８３２によって、マスクライタの特定の特性及び／又はＩＣファブ８５０の要件に適合するように操作される。図８では、マスクデータ準備８３２とマスク製造８４４が別個の要素として示される。いくつかの実施形態では、マスクデータ準備８３２及びマスク製造８４４は、まとめてマスクデータ準備ということができる。
いくつかの実施形態では、マスクデータ準備８３２は、リソグラフィ強化技術を使用して、回折、干渉、他のプロセス効果などから生じる可能性のある画像エラーを補正する光学的近接補正（ＯＰＣ）を含む。ＯＰＣは、ＩＣ設計レイアウト図８２２を調整する。いくつかの実施形態では、マスクデータ準備８３２は、オフアクシス照明、サブレゾリューションアシストフィーチャ、位相シフトマスク、他の適切な技術など、又はそれらの組み合わせなど、さらなる解像度向上技術（ＲＥＴ）を含む。いくつかの実施形態では、ＯＰＣを逆イメージング問題として扱う逆リソグラフィ技術（ＩＬＴ）も使用される。
いくつかの実施形態では、マスクデータ準備８３２は、ＯＰＣでの処理を経たＩＣ設計レイアウト図８２２を、十分なマージンを確保するため、半導体製造プロセスの変動性を考慮するため、特定の幾何学的及び／又は接続性の制限を含むマスク作成ルールのセットでチェックする、マスクルールチェッカ（ＭＲＣ）を含む。いくつかの実施形態では、ＭＲＣは、マスク製造８４４の間に制限を補うためにＩＣ設計レイアウト図８２２を修正し、これは、マスク作成ルールを満たすためにＯＰＣによって実行された修正の一部を元に戻すことができる。
いくつかの実施形態では、マスクデータ準備８３２は、ＩＣデバイス８６０を製造するためにＩＣファブ８５０によって実施される処理をシミュレートするリソグラフィプロセスチェック（ＬＰＣ）を含む。ＬＰＣは、ＩＣ設計レイアウト図８２２に基づいてこの処理をシミュレーションして、ＩＣデバイス８６０などのシミュレートされた製造デバイスを作成する。ＬＰＣシミュレーションにおける処理パラメータは、ＩＣ製造サイクルの様々なプロセスに関連するパラメータ、ＩＣの製造に使用されるツールに関連するパラメータ、及び／又は製造プロセスの他の側面を含むことができる。ＬＰＣは、空中画像のコントラスト、焦点深度（「ＤＯＦ」）、マスク・エラー・エンハンスメント・ファクター（「ＭＥＥＦ」）、他の適切なファクターなどの様々なファクター、又はそれらの組み合わせを考慮に入れる。いくつかの実施形態では、ＬＰＣによってシミュレートされた製造デバイスが作成された後、シミュレートされたデバイスの形状が設計ルールを満たすのに十分に近くない場合、ＯＰＣ及び／又はＭＲＣが繰り返され、ＩＣ設計レイアウト図８２２をさらに洗練させる。
なお、マスクデータ準備８３２の上記の説明は、明確にする目的で簡略化されていることを理解すべきである。いくつかの実施形態では、データ準備８３２は、製造ルールに従ってＩＣ設計レイアウト図８２２を修正するための論理演算（ＬＯＰ）などの追加のフィーチャを含む。さらに、データ準備８３２の間にＩＣ設計レイアウト図８２２に適用される処理は、様々な異なる順序で実行されてもよい。
マスクデータ準備８３２の後、マスク製造８４４の間に、修正されたＩＣ設計レイアウト図８２２に基づいて、マスク８４５又はマスク８４５のグループが製造される。いくつかの実施形態では、マスク製造８４４は、ＩＣ設計レイアウト図８２２に基づいて１つ以上のリソグラフィ露光を行うことを含む。いくつかの実施形態では、電子ビーム（ｅ－ｂｅａｍ）又は複数の電子ビームの機構は、修正されたＩＣ設計レイアウト図８２２に基づいて、マスク（フォトマスク又はレチクル）８４５上にパターンを形成するために使用される。マスク８４５は、様々な技術で形成することができる。いくつかの実施形態では、マスク８４５は、バイナリ技術を用いて形成される。いくつかの実施形態では、マスクパターンは、不透明な領域と透明な領域とを含む。ウエハ上に塗布された感光材料層（例えば、フォトレジスト）を露光するために使用される紫外線（ＵＶ）ビームなどの放射線ビームは、不透明領域によって遮断され、透明領域を透過する。一例では、マスク８４５のバイナリマスクバージョンは、透明基板（例えば、溶融石英）と、バイナリマスクの不透明領域にコーティングされた不透明材料（例えば、クロム）とを含む。別の例では、マスク８４５は、位相シフト技術を用いて形成される。マスク８４５の位相シフトマスク（ＰＳＭ）バージョンでは、位相シフトマスク上に形成されたパターンの様々なフィーチャは、解像度及びイメージング品質を高めるために適切な位相差を有するように構成される。様々な例では、位相シフトマスクは、減衰ＰＳＭ又は交替ＰＳＭであり得る。マスク製造８４４によって生成されたマスクは、様々なプロセスで使用される。例えば、このようなマスクは、半導体ウェハ８５３に様々なドーピング領域を形成するためのイオン注入プロセス、半導体ウェハ８５３に様々なエッチング領域を形成するためのエッチングプロセス、及び／又は他の適切なプロセスにおいて使用される。
ＩＣファブ８５０は、様々な異なるＩＣ製品を製造するための１つ以上の製造施設を含む、ＩＣ製造事業である。いくつかの実施形態では、ＩＣファブ８５０は、半導体ファウンドリである。例えば、複数のＩＣ製品のフロントエンド製造（ロントエンドオブライン（ＦＥＯＬ）製造）のための製造施設があり、一方で、第２の製造施設がＩＣ製品の配線及びパッケージングのためのバックエンド製造（バックエンドオブライン（ＢＥＯＬ）製造）を提供し、第３の製造施設がファウンドリ事業のための他のサービスを提供することができる場合がある。
ＩＣファブ８５０は、マスク、例えばマスク８４５に従ってＩＣデバイス８６０が製造されるように、半導体ウェハ８５３上で様々な製造操作を実行するように構成された製造ツール８５２を含む。様々な実施形態では、製造ツール８５２は、ウェハステッパ、イオン注入装置、フォトレジストコータ、プロセスチャンバ、例えばＣＶＤチャンバ又はＬＰＣＶＤ炉、ＣＭＰシステム、プラズマエッチングシステム、ウェハ洗浄システム、又は本明細書で論じられるような１つ以上の適切な製造プロセスを実行することができる他の製造装置のうちの１つ以上を含む。
ＩＣファブ８５０は、マスクハウス８３０によって製造されたマスク８４５を使用して、ＩＣデバイス８６０を製造する。したがって、ＩＣファブ８５０は、ＩＣデバイス８６０を製造するために、少なくとも間接的にＩＣ設計レイアウト図８２２を使用する。いくつかの実施形態では、半導体ウェハ８５３は、ＩＣデバイス８６０を形成するために、マスク８４５を使用してＩＣファブ８５０によって製造される。いくつかの実施形態では、ＩＣ製造は、ＩＣ設計レイアウト図８２２に少なくとも間接的に基づいて、１つ以上のリソグラフィ露光を実行することを含む。半導体ウェハ８５３は、その上に形成された材料層を有するシリコン基板又は他の適切な基板を含む。半導体ウェハ８５３は、（後続の製造ステップで形成された）様々なドーピング領域、誘電体フィーチャ、多層配線などの１つ以上をさらに含む。
集積回路（ＩＣ）製造システム（例えば、図８のシステム８００）、及びそれに関連するＩＣ製造フローに関する詳細は、例えば、２０１６年２月９日に付与された米国特許第９，２５６，７０９号、２０１５年１０月１日に公開された米国付与前の公表第２０１５０２７８４２９号、２０１４年２月６日に公開された米国付与前の公表２０１４００４０８３８号、及び２００７年８月２１日に付与された米国特許第７，２６０，４４２号に記載されており、これらのそれぞれの全体が参照により本明細書に組み込まれる。
いくつかの実施形態では、集積回路（ＩＣ）デバイスは、第１の方向及び第１の方向と直交する第２の方向に間隔をおいて配置された複数のＴＡＰセルを含む。複数のＴＡＰセルは、少なくとも１つの第１のＴＡＰセルを含む。第１のＴＡＰセルは、第２の方向に連続して配置された２つの第１の端部エリアと第１の中間エリアとを含む。第１の中間エリアは、第１のタイプの第１のウェル領域に注入された第１のタイプの第１のドーパントを含む。第１の端部エリアは、第１の中間エリアの第２の方向の反対側に配置される。第１の端部エリアのそれぞれは、第１のウェル領域に注入された、第１のタイプと異なる第２のタイプの第２のドーパントを含む。
いくつかの実施形態では、方法は、基板の上に、複数の第１の列及び複数の第１の行に、第１のタイプの複数の第１のＴＡＰセルを形成し、基板の上に、複数の第２の列及び複数の第２の行に、第２のタイプの複数の第２のＴＡＰセルを形成することを含む。第２のタイプは、第１のタイプと異なる。複数の第１の行及び複数の第２の行は、第１の方向に延びている。複数の第１の列及び複数の第２の列は、第１の方向に交互に配置され、互いに間隔をおいて配置され、第１の方向と直交する第２の方向に延びている。複数の第１の行のうちの各第１の行の第１のＴＡＰセルは、第１の方向において、複数の第２の行のうちの対応する第２の行の第２のＴＡＰセルと部分的に重なっている。
いくつかの実施形態では、システムは、第１のタイプの複数の第１のウェル領域と、第１のタイプとは異なる第２のタイプの複数の第２のウェル領域とを配置し、第１のタイプの複数の第１の接続ウェル領域を配置し、そして複数の第１のＴＡＰセルを配置することにより、集積回路（ＩＣ）レイアウト図においてＴＡＰセル配置を実行するように構成されたプロセッサを含む。複数の第１のウェル領域及び複数の第２のウェル領域は、第１の方向に延びており、第１の方向と直交する第２の方向に交互に配置される。複数の第１の接続ウェル領域のうちの各第１の接続ウェル領域は、第２の方向において、複数の第１のウェル領域のうちの一対の隣接する第１のウェル領域の間、及び、複数の第２のウェル領域のうちの第２のウェル領域を横切って延びている。複数の第１のＴＡＰセルのうちの各第１のＴＡＰセルは、複数の第１の接続ウェル領域のうちの第１の接続ウェル領域に対応して配置される。
前述のことは、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、置換例及び修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。

Claims (20)

  1. 第１の方向及び前記第１の方向と直交する第２の方向に間隔をおいて配置された複数のＴＡＰセルを含み、
    前記複数のＴＡＰセルは、少なくとも１つの第１のＴＡＰセルを含み、
    前記第１のＴＡＰセルは、前記第２の方向に連続して配置された２つの第１の端部エリアと第１の中間エリアとを含み、
    前記第１の中間エリアは、第１のタイプの第１のウェル領域に注入された第１のタイプの第１のドーパントを含み、そして
    前記第１の端部エリアは、前記第１の中間エリアの前記第２の方向の反対側に配置され、前記第１の端部エリアのそれぞれは、前記第１のウェル領域に注入された、第１のタイプと異なる第２のタイプの第２のドーパントを含む、集積回路（ＩＣ）デバイス。
  2. 前記複数のＴＡＰセルは、少なくとも１つの第２のＴＡＰセルをさらに含み、
    前記第２のＴＡＰセルは、前記第２の方向に連続して配置された２つの第２の端部エリアと第２の中間エリアとを含み、
    前記第２の中間エリアは、前記第２のタイプの第２のウェル領域に注入された前記第２のドーパントを含み、
    前記第２の端部エリアは、前記第２の中間エリアの前記第２の方向の反対側に配置され、前記第２の端部エリアのそれぞれは、前記第２のウェル領域に注入された第１のドーパントを含む、請求項１に記載のＩＣデバイス。
  3. 前記第１のＴＡＰセルの前記第２の方向の高さの半分である、前記第１の中間エリアの第２の方向の高さと、
    前記第２のＴＡＰセルの前記第２の方向の高さの半分である、前記第２の中間エリアの前記第２の方向の高さと、の少なくとも１つを含む請求項２に記載のＩＣデバイス。
  4. 前記第１のＴＡＰセル又は前記第２のＴＡＰセルの少なくとも１つの前記第２の方向の高さは、デバイスセルの高さの２倍である、請求項３に記載のＩＣデバイス。
  5. 前記デバイスセルの高さは、０．０２５μｍ～０．３００μｍであり、
    前記第１のＴＡＰセル又は前記第２のＴＡＰセルの少なくとも１つの前記第２の方向の高さは、０．０５μｍ～０．６００μｍである、請求項４に記載のＩＣデバイス。
  6. 前記第１のＴＡＰセルの一方の前記第１の端部エリアは、前記第１の方向において、前記第２のＴＡＰセルの前記第２の中間エリアと重なっており、
    前記第２のＴＡＰセルの一方の前記第２の端部エリアは、前記第１の方向において、前記第１のＴＡＰセルの前記第１の中間エリアと重なっている、請求項２に記載のＩＣデバイス。
  7. 前記第１のＴＡＰセルの他方の前記第１の端部エリアは、前記第１の方向において、前記第２のＴＡＰセルの前記第２の中間エリアと重なっておらず、
    前記第２のＴＡＰセルの他方の前記第２の端部エリアは、前記第１の方向において、前記第１のＴＡＰセルの前記第１の中間エリアと重なっていない、請求項６に記載のＩＣデバイス。
  8. 前記少なくとも１つの第１のＴＡＰセルは、前記第２の方向に延びている複数の第１の列に配置された複数の第１のＴＡＰセルを含み、
    前記少なくとも１つの第２のＴＡＰセルは、前記第２の方向に延びている複数の第２の列に配置された複数の第２のＴＡＰセルを含み、そして
    前記複数の第１の列と前記複数の第２の列は、前記第１の方向に交互に配置される、請求項２に記載のＩＣデバイス。
  9. 前記複数の第１のＴＡＰセルのうちの第１のＴＡＰセルから、前記複数の第２のＴＡＰセルのうちの隣接する第２のＴＡＰセルまで、又は、前記複数の第２のＴＡＰセルのうちの第２のＴＡＰセルから、前記複数の第１のＴＡＰセルのうちの隣接する第１のＴＡＰセルまでの、第１の方向の第１の最大デバイスＴＡＰ間距離は、１μｍ～３００μｍであり、
    前記複数の第１のＴＡＰセルのうちの第１のＴＡＰセルの第１の中間エリアから前記第２のタイプの隣接するウェル領域まで、又は前記複数の第２のＴＡＰセルのうちの第２のＴＡＰセルの第２の中間エリアから第１のタイプの隣接するウェル領域までの、第２の方向の第２の最大デバイスＴＡＰ間距離は、０．０２５μｍ～０．３００μｍである、請求項８に記載のＩＣデバイス。
  10. 前記複数の第１のＴＡＰセルのそれぞれは、前記第１の方向において、前記複数の第２のＴＡＰセルのうちの２つの隣接する第２のＴＡＰセルの間に配置され、前記各第１のＴＡＰセルの第１のウェル領域は、前記２つの隣接する第２のＴＡＰセルの間の第１のタイプのウェル領域に連続して延びており、
    前記複数の第２のＴＡＰセルのそれぞれは、前記第１の方向において、前記複数の第１のＴＡＰセルのうちの２つの隣接する第１のＴＡＰセルの間に配置され、前記各第２のＴＡＰセルの前記第２のウェル領域は、前記２つの隣接する第１のＴＡＰセルの間の第２のタイプのウェル領域に連続して延びている、請求項８に記載のＩＣデバイス。
  11. 前記２つの隣接する第１のＴＡＰセルの間の前記第２タイプのウェル領域は、前記第１タイプの第１のトランジスタを含み、前記各第２のＴＡＰセルは、前記２つの隣接する第１のＴＡＰセルの間の前記第２のタイプのウェル領域にある前記第１のトランジスタのボディ電流を集めるように構成され、
    前記２つの隣接する第２のＴＡＰセルの間の前記第１のタイプのウェル領域は、前記第２のタイプの第２のトランジスタを含み、前記各第１のＴＡＰセルは、前記２つの隣接する第２のＴＡＰセルの間の前記第１のタイプのウェル領域にある前記第２のトランジスタのボディ電流を集めるように構成される、請求項１０に記載のＩＣデバイス。
  12. 基板の上に、第１のタイプの複数のＴＡＰセルを複数の第１の列及び複数の第１の行に形成し、
    前記基板の上に、前記第１のタイプと異なる第２のタイプの複数の第２のＴＡＰセルを、複数の第２の列及び複数の第２の行に形成することを含み、
    前記複数の第１の行及び前記複数の第２の行は、第１の方向に延びており、
    前記複数の第１の列及び前記複数の第２の列は、前記第１の方向に交互に配置され、互いに間隔をおいて配置され、前記第１の方向と直交する第２の方向に延びている。
    前記複数の第１の行のうちの各第１の行の第１のＴＡＰセルは、前記第１の方向において、前記複数の第２の行のうちの対応する第２の行の第２のＴＡＰセルと部分的に重なっている、方法。
  13. 前記複数の第１のＴＡＰセルを形成する前に、及び前記複数の第２のＴＡＰセルを形成する前に、
    前記基板の上に、第１のタイプの複数の第１のウェル領域と、第２のタイプの複数の第２のウェル領域とを形成することをさらに含み、
    前記複数の第１のウェル領域と前記複数の第２のウェル領域は、前記第１の方向に延びて、前記第２の方向に交互に配置され、
    前記複数の第１のＴＡＰセルを形成する際に、前記複数の第１のＴＡＰセルのうちの各第１のＴＡＰセルは、前記第２の方向において、前記複数の第１のウェル領域のうちの１つの第１のウェル領域から、前記複数の第２のウェル領域のうちの第２のウェル領域を横切って隣接する第１のウェル領域まで延びているように形成され、
    前記複数の第２のＴＡＰセルを形成する際に、前記複数の第２のＴＡＰセルのうちの各第２のＴＡＰセルは、前記第２方向において、前記複数の第２のウェル領域のうちの１つの第２のウェル領域から、前記複数の第１のウェル領域のうちの第１のウェル領域を横切って隣接する第２のウェル領域まで延びているように形成される、請求項１２に記載の方法。
  14. 前記複数の第１のＴＡＰセルを形成する前に、及び前記複数の第２のＴＡＰセルを形成する前に、
    前記基板の上に、第１のタイプの複数の第１のウェル領域と、第２のタイプの複数の第２のウェル領域とを形成し、
    前記基板の上に、第１のタイプの複数の第１の接続ウェル領域と、第２のタイプの複数の第２の接続ウェル領域とを形成することをさらに含み、
    前記複数の第１のウェル領域と前記複数の第２のウェル領域は、前記第１の方向に延びて、前記第２の方向に交互に配置され、
    前記複数の第１の接続ウェル領域のうちの各第１の接続ウェル領域は、前記第２の方向において、前記複数の第１のウェル領域のうちの一対の隣接する第１のウェル領域の間、及び、前記複数の第２のウェル領域のうちの第２のウェル領域を横切って延びており、
    前記複数の第２の接続ウェル領域のうちの各第２の接続ウェル領域は、前記第２の方向において、前記複数の第２のウェル領域のうちの一対の隣接する第２のウェル領域の間、及び、前記複数の第１のウェル領域のうちの第１のウェル領域を横切って延びている、請求項１２に記載の方法。
  15. 前記複数の第１のＴＡＰセルを形成する際に、前記複数の第１のＴＡＰセルのうちの各第１のＴＡＰセルは、前記複数の第１の接続ウェル領域のうちの第１の接続ウェル領域の上に形成され、
    前記複数の第２のＴＡＰセルを形成する際に、前記複数の第２のＴＡＰセルのうちの各第２のＴＡＰセルは、前記複数の第２の接続ウェル領域のうちの第２の接続ウェル領域の上に形成される、請求項１４に記載の方法。
  16. 前記各第１のＴＡＰセルは、前記第２の方向に連続して配置された２つの第１の端部エリアと第１の中間エリアとを含み、
    前記第１の端部エリアは、前記第１の中間エリアの前記第２の方向の反対側に配置され、前記各第１のＴＡＰセルに対応する前記第１の接続ウェル領域が延びている前記隣接する第１のウェル領域の上にそれぞれ形成され、
    前記第１の中間エリアは、前記各第１のＴＡＰセルに対応する前記第１の接続ウェル領域の上に形成され、
    前記各第２のＴＡＰセルは、前記第２の方向に連続して配置された２つの第２の端部エリアと第２の中間エリアとを含み、
    前記第２の端部エリアは、前記第２の中間エリアの前記第２の方向の反対側に配置され、前記各第２のＴＡＰセルに対応する前記第２の接続ウェル領域が延びている前記隣接する第２のウェル領域の上にそれぞれ形成され、
    前記第２の中間エリアは、前記各第２のＴＡＰセルに対応する前記第２の接続ウェル領域の上に形成される、請求項１５に記載の方法。
  17. 前記複数の第１のＴＡＰセルのうちの第１のＴＡＰセルの一方の第１の端部エリアは、前記第１の方向において、前記複数の第２のＴＡＰセルのうちの第２のＴＡＰセルの第２の中間エリアと重なっており、
    前記第２のＴＡＰセルの一方の前記第２の端部エリアは、前記第１の方向において、前記第１のＴＡＰセルの前記第１の中間エリアと重なっている、請求項１６に記載の方法。
  18. 前記第１のＴＡＰセルの他方の前記第１の端部エリアは、前記第１の方向において、前記第２のＴＡＰセルの前記第２の中間エリアと重なっておらず、
    前記第２のＴＡＰセルの他方の前記第２の端部エリアは、前記第１の方向において、前記第１のＴＡＰセルの前記第１の中間エリアと重なっていない、請求項１７に記載の方法。
  19. 第１のタイプの複数の第１のウェル領域と、前記第１のタイプとは異なる第２のタイプの複数の第２のウェル領域とを配置するステップであって、前記複数の第１のウェル領域及び前記複数の第２のウェル領域が第１の方向に延びており、前記第１の方向と直交する第２の方向に交互に配置されるステップと、
    前記第１のタイプの複数の第１の接続ウェル領域を配置するステップであって、前記複数の第１の接続ウェル領域のうちの各第１の接続ウェル領域が、前記第２の方向において、前記複数の第１のウェル領域のうちの一対の隣接する第１のウェル領域の間、及び、前記複数の第２のウェル領域のうちの第２のウェル領域を横切って延びているステップと、
    複数の第１のＴＡＰセルを配置するステップであって、前記複数の第１のＴＡＰセルのうちの各第１のＴＡＰセルが前記複数の第１の接続ウェル領域のうちの第１の接続ウェル領域に対応して配置されるステップとによって、集積回路（ＩＣ）レイアウト図においてＴＡＰセル配置を実行するように構成されたプロセッサを含む、システム。
  20. 前記プロセッサは、さらに、
    前記第２のタイプの複数の第２の接続ウェル領域を配置するステップであって、前記複数の第２の接続ウェル領域のうちの各第２の接続ウェル領域が、前記第２の方向において、前記複数の第２のウェル領域のうちの一対の隣接する第２のウェル領域の間、及び、前記複数の第１のウェル領域のうちの第１のウェル領域を横切って延びているステップと、
    複数の第２のＴＡＰセルを配置するステップであって、前記複数の第２のＴＡＰセルのうちの各第２のＴＡＰセルが、前記複数の第２の接続ウェル領域のうちの第２の接続ウェル領域に対応して配置されるステップとによって、ＴＡＰセル配置を実行するように構成される、請求項１９に記載のシステム。
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