TW202205132A - 積體電路元件 - Google Patents

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林文傑
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Abstract

一種積體電路元件包括在第一方向及與第一方向橫向的第二方向上間隔佈置的複數個TAP單元。複數個TAP單元包括至少一個第一TAP單元。第一TAP單元包括在第二方向上連續佈置的兩個第一端部區及第一中間區。第一中間區包括植入在第一類型之第一阱區中的第一類型之第一摻雜劑。將第一端部區佈置在第二方向上的第一中間區的相對側上。第一端部區中之每一者包括植入在第一阱區中的第二類型的第二摻雜劑，此第二類型不同於第一類型。

Description

積體電路元件、方法及系統
無
積體電路(integrated circuit，IC)通常包括在IC佈局圖中表示的多個半導體元件。IC佈局圖為階層式的，並包括根據半導體元件之設計規範執行高階功能的模組。此些模組經常由單元組合構造，其中每一者表示配置以執行特定功能之一個或多個半導體結構。具有預設計佈局圖之單元，有時稱為標準單元，被儲存在標準單元庫（以下為簡單起見稱為「庫」或「單元庫」）中並可由多種工具存取，工具諸如電子設計自動化(electronic design automation，EDA)工具，以產生、最佳化及檢驗IC之設計。
無
以下揭示內容提供許多不同實施例或實例，以便實現所提供標的的不同特徵。下文描述部件、材料、值、步驟、操作、材料、佈置、或類似項之特定實例，以簡化本揭示案之一些實施例。當然，此等實例僅為實例且不意欲為限制性。考慮其他部件、值、操作、材料、佈置、或類似項。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上第一特徵的形成可包括第一及第二特徵形成為直接接觸的實施例，以及亦可包括額外特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸的實施例。另外，本揭示案之一些實施例在各實例中可重複元件符號及/或字母。此重複為出於簡單清楚的目的，並且本身不指示所論述各實施例及/或配置之間的關係。
另外，空間相對術語，諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者，在此為便於描述可用於描述諸圖中所圖示一個元件或特徵與另一（些）元件或（多個）特徵的關係。除圖形中描繪的定向外，空間相對術語意圖是包含元件在使用或操作中的不同定向。設備可為不同朝向（旋轉90度或在其他的方向）及可因此同樣地解釋在此使用的空間相對的描述詞。
阱分接單元(well tap cell)，本文中稱為「TAP單元」，是在摻雜阱中界定區的標準單元，在此區中此摻雜阱耦接至偏壓，諸如電源電壓。TAP單元被包含在IC佈局圖中，以改善根據IC佈局圖製造之IC的閂鎖抗擾性(latch-up immunity)。
在按比例縮小半導體元件之當前趨勢下，在用於製造IC之IC佈局圖中放置TAP單元會增加一個或多個考慮，包括但不限於由於減小的微影蝕刻臨界尺寸(critical dimension，CD)而導致之製程瓶頸，及混合的通道效應。為解決一個或多個此種考慮，在根據一些實施例之IC佈局圖中，將不同類型之TAP單元在兩個橫向方向上以交錯方式佈置，且/或每個TAP單元經配置以具有雙倍單元高度(double cell height)。因而，在至少一個實施例中，完成一個或多個效應是可能的，包括但不限於鬆綁製程約束，在減小阱分接區中增大閂鎖抗擾性，減小阱分接電阻，及提高分接電流收集效率。
第1A圖為根據一些實施例的IC元件之IC佈局圖100之示意圖。
IC佈局圖100包括在第一方向上及第二方向上間隔佈置之複數個TAP單元。第一方向例如X’-X方向。第二方向例如Y’-Y方向，橫向於X’-X方向。複數個TAP單元包括至少一個第一TAP單元。例如，複數個TAP單元包括第一類型之複數個第一TAP單元111-114。複數個TAP單元進一步包括至少一個第二TAP單元。例如，複數個TAP單元包括不同於第一類型之第二類型的複數個第二TAP單元121-126。將第一TAP單元111-114佈置在沿X’-X方向延伸之複數個第一列中及沿Y’-Y方向延伸之複數個第一行中。類似地，將第二TAP單元121-126佈置在沿X’-X方向延伸之複數個第二列中及沿Y’-Y方向延伸之複數個第二行中。在第1A圖中示例配置中，存在兩個第一列及兩個第一行之第一TAP單元111-114，且存在兩個第二列及三個第二行之第二TAP單元121-126。將第一行之第一TAP單元111-114及第二行之第二TAP單元121-126沿X’-X方向交替佈置。例如，將包括第一TAP單元111、113之第一行在X’-X方向上佈置在兩個第二行之第二TAP單元之間，亦即包括第二TAP單元121、124之第二行與包括第二TAP單元122、125之另一第二行之間。類似地，將包括第二TAP單元122、125之第二行在X’-X方向上佈置在兩個第一行之第一TAP單元之間，亦即包括第一TAP單元111、113之第一行與包括第一TAP單元112、114之另一第一行之間。第一列中之第一TAP單元在X’-X方向上部分地交疊對應第二列中之第二TAP單元。例如，第一列中之第一TAP單元111、112在X’-X方向上部分地交疊對應第二列中之第二TAP單元121、122、123。上文關於第1A圖描述之配置是一實例，且其他配置在各種實施例之範疇內。例如，一些實施例包括在每一第一列或第二列，或者在每一第一行或第二行中的不同數量之第一或第二TAP單元。
IC佈局圖100進一步包括複數個阱區。第1B圖為根據一些實施例的IC佈局圖100中阱區之示意圖。
IC佈局圖100之阱區包括第一類型之第一阱區131-134，及第二類型之第二阱區141-145。第一阱區131-134及第二阱區141-145在X’-X方向上延伸，且在Y’-Y方向上交替佈置。第1B圖之阱區由對應摻雜劑摻雜並變成對應摻雜阱區，此等對應摻雜阱區在第1A圖由相同元件符號指示但具有符號「’」。例如，第1B圖中阱區131對應於第1A圖中的摻雜阱區131’。為簡單起見，摻雜阱區131’-134’及141’-145’在下文也分別稱為阱區131-134及141-145。
IC佈局圖100進一步包括第一類型之複數個第一連接阱區及第二類型之複數個第二連接阱區。在第1B圖中的示例配置中，示例第一連接阱區經指示為136-139及示例第二連接阱區經指示為146-151。每個第一連接阱區在Y’-Y方向上，在一對相鄰第一阱區之間並橫跨第二阱區延伸。例如，第一連接阱區136或138在Y’-Y方向上，在相鄰第一阱區131、132之間並橫跨第二阱區142延伸。在至少一個實施例中，每個第一連接阱區（例如，第一連接阱區136或138）與對應相鄰第一阱區（例如，第一阱區131、132）是連續的。每個第二連接阱區在Y’-Y方向上，在一對相鄰第二阱區之間並橫跨第一阱區延伸。例如，第二連接阱區146、148或150在Y’-Y方向上，在相鄰第二阱區141、142並橫跨第一阱區131延伸。在至少一個實施例中，每個第二連接阱區（例如，第二連接阱區146、148或150）與對應相鄰第二阱區（例如，第二阱區141、142）是連續的。
參看第1A圖及第1B圖兩者，將IC佈局圖100之每個TAP單元對應於第一或第二連接阱區放置。例如，第1B圖圖示分別對應於第一連接阱區136及第二連接阱區146放置之第一TAP單元112及第二TAP單元122的邊界。如第1A圖圖示，第一TAP單元112包括在Y’-Y方向上全部連續佈置之兩個第一端部區161、162及第一中間區163。將第一中間區163放置在對應於第一TAP單元112之第一連接阱區136（第1B圖）中。將第一端部區161、162佈置在Y’-Y方向上的第一中間區163之相對側上，並分別放置在由第一連接阱區136連接之第一阱區131、132之區164、165（第1B圖）中。因而且如第1A圖圖示，在Y’-Y方向上，第一TAP單元112自一個第一阱區131至相鄰第一阱區132橫跨第二阱區142延伸。類似地放置及/或配置其他第一TAP單元。如第1A圖圖示，第二TAP單元122包括在Y’-Y方向上全部連續佈置之兩個第二端部區171、172及第二中間區173。將第二中間區173放置在對應於第二TAP單元122之第二連接阱區146（第1B圖）中。將第二端部區171、172佈置在Y’-Y方向上的第二中間區173之相對側上，並分別放置在由第二連接阱區146連接之第二阱區141、142之區174、175（第1B圖）中。因而且如第1A圖圖示，在Y’-Y方向上，第二TAP單元122自一個第二阱區141至相鄰第二阱區142橫跨第一阱區131延伸。類似地放置及/或配置其他第二TAP單元。
如本文註明，第一列中之第一TAP單元與對應第二列中之第二TAP單元交疊。例如，如第1A圖圖示，在X’-X方向上第一TAP單元112之第一端部區中之一者，亦即第一端部區161交疊第二TAP單元122之第二中間區173。第一TAP單元112之另一第一端部區162在X’-X方向上並不交疊第二TAP單元122之第二中間區173或任意其他部分。第二TAP單元122之第二端部區中之一者，亦即第二端部區172在X’-X方向上交疊第一TAP單元112之第一中間區163。第二TAP單元122之另一第二端部區171在X’-X方向上並不交疊第一TAP單元112之第一中間區163或任意其他部分。
在第1A圖至第1E圖中示例配置中，第一類型為N型及第二類型為P型。換言之，第一阱區131-134及第一連接阱區136-139為N型阱區（以下為「N阱」），第二阱區141-145及第二連接阱區146-151為P型阱區（以下為「P阱」），第一TAP單元111-114為N型TAP單元（以下為「NTAP單元」），及第二TAP單元121-126為P型TAP單元（以下為「PTAP單元」）。N阱為包括N型摻雜劑之區，而P阱為包括P型摻雜劑之區。在圖式中，N阱經標記為「NW」或「N阱」或由阱型「N」標記，P阱經標記為「PW」或「P阱」或由阱型「P」標記，N型摻雜劑經標記為「NP」及P型摻雜劑經標記為「PP」。
NTAP為N阱中之區，但具有比N阱本身更高濃度之N型摻雜劑。例如，第一TAP單元112之第一中間區163包括NTAP（以下稱為「NTAP 163」），其中N型摻雜劑的濃度比第一連接阱區136的濃度更高，第一連接阱區136為N阱且其中形成NTAP 163。如本文描述，除NTAP 163外，第一TAP單元112進一步包括第一端部區161、162，其經配置以分別收集自第一阱區131及132至NTAP 163的漏電流（或主體電流）。類似地放置及/或配置其他NTAP單元。PTAP單元為P阱中之區，但具有比P阱本身更高濃度之P型摻雜劑。例如，第二TAP單元122之第二中間區173包括PTAP（以下稱為「PTAP 173」），其中P型摻雜劑的濃度比第二連接阱區146的濃度更高，第二連接阱區146為P阱且其中形成PTAP 173。如本文描述，除PTAP 173外，第二TAP單元122進一步包括第二端部區171、172，其經配置以分別收集自第二阱區141及142至PTAP 173的主體電流。類似地放置及/或配置其他PTAP單元。
在N阱中，將具有P型摻雜劑之P型主動區佈置成形成一個或多個電路元件。在P阱中，將具有N型摻雜劑之N型主動區佈置成形成一個或多個電路元件。電路元件的實例包括但不限於電晶體及二極體。電晶體的實例包括但不限於金屬氧化物半導體場效應電晶體(metal oxide semiconductor field effect transistors; MOSFET)、互補金屬氧化物半導體(complementarymetal oxide semiconductor; CMOS)電晶體、雙極接面電晶體(bipolar junction transistors; BJT)、高壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(PFET/NFET等)、FinFET、具有提高的源極/汲極的平面MOS電晶體、或類似者。例如，在N阱131-134中，將P型主動區佈置成界定用於形成PMOS電晶體之P通道金屬氧化物半導體（P-channel metal-oxide semiconductor; PMOS）區。在P阱141-145中，將N型主動區佈置成界定用於形成NMOS電晶體之N通道金屬氧化物半導體(N-channel metal-oxide semiconductor; NMOS)區。在圖式中，用於形成NMOS電晶體之NMOS區由MOS型「N」指示，而用於形成PMOS電晶體之PMOS區由MOS型「P」指示。
具有預設計佈局圖之單元自單元庫讀取並放置在IC佈局圖100中，使得單元之NMOS電晶體或元件佈置在NMOS區中，而單元之PMOS電晶體或元件佈置在PMOS區中。NTAP、PTAP、N型主動區及P型主動區有時常稱為氧化物定義(oxide-definition; OD)區，且在第2圖中由標籤「OD」示意性圖示。
IC佈局圖100進一步包括閘極區（未示於第1A圖中，但本文關於第2圖描述）。閘極區包括導電材料，諸如多晶矽，且在第2圖中由標籤「多晶矽(Poly)」示意性圖示。閘極區之其他導電材料（諸如金屬）在各種實施例之範疇內。閘極區在Y’-Y方向上橫跨OD區延伸或被延長。Y’-Y方向在本文中亦稱為多晶矽方向。在一些實施例中，每個OD區具有在其中佈置之一個或多個鰭特徵。此種鰭特徵在X’-X方向上延伸或被延長，且在Y’-Y方向上彼此間隔開。X’-X方向在本文中亦稱為鰭方向。鰭特徵之實例是關於第6圖描述。IC元件對應於根據一些實施例之IC佈局圖100的部分的示例性剖面圖是關於第4圖描述。IC佈局圖100之此部分在第1A圖及第1B圖中由箭頭Y1→Y2指示，此部分分別在TAP單元111及124之中間區115及116之間延伸。
第1C圖為根據一些實施例的類似於第1A圖之示意圖，且圖示IC佈局圖100之進一步特徵。在至少一個實施例中，元件單元為除了TAP單元外之單元。單元之單元高度為單元在多晶矽方向上之尺寸。元件單元之單元高度稱為元件單元高度。如本文描述，將來自單元庫之元件單元放置在IC佈局圖100中，使得元件單元之NMOS電晶體或元件佈置在NMOS區中，而元件單元之PMOS電晶體或元件佈置在PMOS區中。例如，在Y’-Y方向上具有元件單元高度A之元件單元包括佈置在P阱141中之NMOS電晶體或元件，及佈置在N阱131之一半中的PMOS電晶體或元件。在Y’-Y方向上具有元件單元高度B之元件單元包括佈置在N阱131之另一半中之PMOS電晶體或元件，及佈置在P阱142之一半中的NMOS電晶體或元件。在Y’-Y方向上具有元件單元高度C之元件單元包括佈置在P阱142之另一半中之NMOS電晶體或元件，及佈置在N阱132之一半中的PMOS電晶體或元件。在Y’-Y方向上具有元件單元高度D之元件單元包括佈置在N阱132之另一半中之PMOS電晶體或元件，及佈置在P阱143之一半中的NMOS電晶體或元件。在至少一個實施例中，元件單元高度A-D中之至少一者不同於元件單元高度A-D中之至少另一者。在至少一個實施例中，所有元件單元高度A-D為相同的。元件單元高度A-D取決於一個或多個因素，包括但不限於製造製程約束、電路系統設計或類似者。在至少一個實施例中，元件單元高度A-D中之每一者為自0.025 μm至0.300 μm，其在一些特定先進製造製程節點中是有利的。
在Y’-Y方向上，每個TAP單元具有雙倍單元高度，亦即單元高度為元件單元高度之兩倍。例如，NTAP單元112、114具有(B+C)之單元高度，PTAP單元122、125具有(A+B)之單元高度。在至少一個實施例中，TAP單元之單元高度為自0.05 μm至0.600 μm。
對於每個NTAP，DXn為X方向上之元件至TAP最大距離，DXn’為X’方向上之元件至TAP最大距離，DYn為Y方向上之元件至TAP最大距離，及DYn’為Y’方向上之元件至TAP最大距離。例如，對於NTAP 163，DXn為在X方向上自NTAP 163之中點或中心至PTAP單元123中之相鄰PTAP的距離，DXn’為在X’方向上自NTAP 163之中點或中心至PTAP單元122中之相鄰PTAP的距離，DYn為在Y方向上自NTAP 163至相鄰P阱141的距離，及DYn’為在Y’方向上自NTAP 163至相鄰P阱143的距離。在至少一個實施例中，DXn不同於DXn’及/或DYn不同於DYn’。在至少一個實施例中，DXn與DXn’相同及/或DYn與DYn’相同。當DXn與DXn’相同及/或DYn與DYn’相同時，均勻的閂鎖抗擾性分別在X’-X方向及Y’-Y方向上可實現。
對於每個PTAP，DXp為X方向上之元件至TAP最大距離，DXp’為X’方向上之元件至TAP最大距離，DYp為Y方向上之元件至TAP最大距離，及DYp’為Y’方向上之元件至TAP最大距離。例如，對於PTAP單元125中之PTAP 183，DXp為在X方向上自PTAP 183之中點或中心至NTAP單元114中之相鄰NTAP的距離，DXp’為在X’方向上自PTAP 183之中點或中心至NTAP單元113中之相鄰NTAP的距離，DYp為在Y方向上自PTAP 183至相鄰N阱132的距離，及DYp’為在Y’方向上自PTAP 183至相鄰N阱134的距離。在至少一個實施例中，DXp不同於DXp’及/或DYp不同於DYp’。在至少一個實施例中，DXp與DXp’相同及/或DYp與DYp’相同。當DXp與DXp'相同及/或DYp與DYp'相同時，均勻的閂鎖抗擾性分別在X’-X方向及Y’-Y方向上可實現。
在一些實施例中，DXn、DXn’、DXp、DXp’中之至少一者為自1 μm至300 μm。在其中DXn、DXn’、DXp、DXp’中之一或更多者小於1 μm的一些情況下，由TAP單元佔據之晶片區非常大，且顯著減少具有其他功能之單元的剩餘晶片區。在其中DXn、DXn’、DXp、DXp’中之一或更多者大於300 μm的一些情況下，存在增大之閂鎖風險。
在一些實施例中，相鄰PTAP或NTAP之間的在X’-X方向上的TAP至TAP距離分別為(DXn+DXn’)或(DXp+DXp’)，且為自2 μm至600 μm。在一些實施例中，DYn=(A+B)/2，DYn’=(C+D)/2，DYp=(A+D)/2，及DYp’=(B+C)/2。在一些實施例中，DYn、DYn’、DYp、DYp’中之至少一者為自0.025 μm至0.300 μm。在其中DYn、DYn’、DYp、DYp’中之一或更多者小於0.025 μm的一些情況下，由TAP單元佔據之晶片區非常大，且顯著減少具有其他功能之單元的剩餘晶片區。在其中DYn、DYn’、DYp、DYp’中之一或更多者大於0.300 μm的一些情況下，存在增大之閂鎖風險。
在一些實施例中，每個NTAP經配置以從由(DXn * DYn+ DXn’ * DYn + DXn * DYn’ + DXn’ * DYn’)定義之區收集主體電流。這些區為由第1C圖中191、192指示之PMOS區，對應於四列主體電流。所收集主體電流由JNbody *(DXn * DYn+ DXn’ * DYn + DXn * DYn’ + DXn’ * DYn’)定義，其中JNbody為每P阱佈局區之元件主體電流密度。在一些實施例中，每個PTAP經配置以從由(DXp * DYp+ DXp’ * DYp + DXp * DYp’ + DXp’ * DYp’)定義之區收集主體電流。這些區為由第1C圖中193、194指示之NMOS區，對應於四列主體電流。所收集主體電流由JPbody *(DXp * DYp+ DXp’ * DYp + DXp * DYp’ + DXp’ * DYp’)定義，其中JPbody為每N阱佈局區之元件主體電流密度。
在其中所有DXn、DXn’、DXp、DXp’等於DX之簡化配置中，所有DYn、DYn’、DYp、DYp’等於DY，及JNbody及JPbody兩者等於Jbody，對應於IC佈局圖100之IC元件的LUP抗擾性指數由以下關係式決定：
V=V(DX,DY)+4*Jbody (DX*DY)*R(DH)
其中：
V為由電壓降表示之LUP抗擾性指數，此電壓降由IC元件中之主體電流Jbody導致，
V(DX,DY)是在點(DX,DY)，例如第1C圖中之點197處的電壓電位，其分別為X方向及Y方向上距離TAP（例如，NTAP 163）之距離DX及DY，及
R(DH)為具有雙倍單元高度之TAP單元（例如，TAP單元111-114及121-126中之任一者）的TAP電阻。
電壓降V越低，IC元件之LUP抗擾性越佳。
其他方法使用具有單個單元高度，亦即單元高度等於元件單元高度（例如，第1C圖中之任意單個A、或B、或C或D）的TAP單元。在此種其他方法中，根據一些實施例，具有單個單元高度之TAP單元的TAP電阻R(SH)大於四倍的具有雙倍單元高度之TAP單元之TAP電阻R(DH)。換言之，R(SH) ＞ 4 * R(DH)。在至少一個實施例中，R(SH)至少十倍大於R(DH)。根據一些實施例之TAP電阻減小之解釋是關於第2圖提供的。由於具有雙倍單元高度之TAP單元中的TAP電阻的顯著減小，相比於另一些方法，根據一些實施例之IC元件之LUP抗擾性指數V減小。換言之，根據一些實施例之IC元件之LUP抗擾性得到改善。
此外，如本文所述，根據一些實施例之TAP單元經配置以從對應於四列主體電流之區收集主體電流，如第1C圖中之NTAP單元112的PMOS區191、192例證。因而，在至少一個實施例中，相比於其他方法，從更廣區中收集主體電流是可能的，這進而減少所期望LUP抗擾性需要之阱分接區，同時增加用於其他功能性之其他單元及/或元件的區。
第1D圖為根據一些實施例的第一TAP單元112之示意圖，第一TAP單元112為NTAP單元。如本文描述，NTAP單元112包括在Y’-Y方向上連續佈置之兩個第一端部區161、162及第一中間區163。第一中間區163包括第一類型（例如，N型）之摻雜劑。第一端部區161、162佈置在Y’-Y方向上的第一中間區163之相對側上，且包含第二類型（例如，P型）摻雜劑。NTAP單元112之區161-163的N型及P型摻雜劑全部植入在連續的N阱中，連續的N阱分別包括第一連接阱區136及第一阱區131、132之區164、165。第一中間區163經配置為NTAP以將第一連接阱區136耦接至第一電源電壓，例如VDD，如關於第3圖描述。第一端部區161、162具有分別耦接至第一連接阱區136之第一阱區131、132之區164、165，且經配置以收集分別自第一阱區131及132至第一中間區163中NTAP的主體電流。在Y’-Y方向上，NTAP單元112之高度為(B+C)，亦即元件單元高度之兩倍。具有NTAP之第一中間區163之高度為NTAP單元112之高度的一半，亦即(B+C)/2。
第1E圖為根據一些實施例的第二TAP單元122之示意圖，第二TAP單元122為PTAP單元。如本文描述，PTAP單元122包括在Y’-Y方向上連續佈置之兩個第二端部區171、172及第二中間區173。第二中間區173包括第二類型（例如，P型）之摻雜劑。第二端部區171、172佈置在Y’-Y方向上的第二中間區173之相對側上，且包含第一類型（例如，N型）之摻雜劑。PTAP單元122之區171-173的N型及P型摻雜劑全部植入在連續的P阱中，連續的P阱分別包括第二連接阱區146及第二阱區141、142之區174、175。第二中間區173經配置為PTAP以將第二連接阱區146耦接至第二電源電壓，例如VSS，如關於第3圖描述。第二端部區171、172具有分別耦接至第二連接阱區146之第二阱區141、142之區174、175，且經配置以收集分別自第二阱區141及142至第二中間區173中PTAP的主體電流。在Y’-Y方向上，PTAP單元122之高度為(A+B)，亦即元件單元高度之兩倍。具有PTAP之第二中間區173之高度為PTAP單元122之高度的一半，亦即(A+B)/2。
第2圖為根據一些實施例的IC佈局圖之部分的示意性放大圖。具體地，第2圖為IC佈局圖100之PTAP單元125之示意性放大圖。PTAP單元125包括PTAP 183，PTAP 183包括形成於第二連接阱區147上方之主動區230及閘極區240。第二連接阱區147為連續延伸進P阱143、144中的P阱。PTAP 183在X’-X方向上在同一列中形成為N阱133。主動區及閘極區亦存在於N阱132、133、134及P阱143、144之一或更多者中，但為了簡單起見並未示於第2圖中。
PTAP單元125具有雙倍單元高度，且因此，相比於針對具有單個單元高度之TAP單元的其他方法，PTAP 183中之主動區230在Y’-Y方向上亦具有更大寬度或高度W。更大高度W增加主動區230中鰭的數量，其增大與閘極區240之接觸區、減小TAP電阻及改善LUP抗擾性，如關於第1C圖描述。在至少一個實施例中，當每TAP之鰭之數量增加，每鰭之TAP電阻減小，這在沒有電流擁塞效應的情況下提供了改善的TAP鰭數量線性。
相比於針對具有單個單元高度之TAP單元的其他方法，雙倍單元高度之PTAP單元125亦延伸PTAP 183之阱外殼。PTAP 183之阱外殼在第2圖中經指示為自主動區230至Y方向上最近N阱132（或至Y’方向上最近N阱134）的距離d，且在其他方法中大於對應阱外殼。在至少一個實施例中，延伸之阱外殼有助於藉由抑制輪廓摻雜效應而進一步減小TAP電阻。
在第2圖中示例配置中，PTAP 183之主動區230在X’-X方向上的長度L大於Y’-Y方向上之高度W。PTAP 183在X’-X方向上延長的形狀增加了PTAP 183在Y’-Y方向上所收集的主體電流量。相比於主體電流收集是不均勻的且主要發生在X’-X方向上的其他方法，在至少一個實施例中由阱分接器收集的主體電流可經配置為藉由在Y方向上增加主體電流收集而在X’-X方向及Y’-Y方向兩者上是均勻的。因而，在一個或多個實施例中提高了主體電流收集效率。
如本文描述，用於TAP單元放置之一些其他方法遭遇一些潛在問題。例如，在第一方法中，橫跨P阱與N阱之間的邊界以半單元高度佈置來放置TAP單元。此種半單元高度佈置面對製造困難，尤其在低於100 nm之CD處。相反，一些實施例中的TAP單元被裝入各別阱區內且由延伸之阱外殼包圍，因此避免了與半單元高度佈置關聯之製造困難。對於另一實例，在所述第一方法及不同的第二方法中，由於緊密佈置的NTAP與PTAP之間的植入不連續性而擔憂混合通道效應。對於混合通道效應的這種擔憂可藉由其中以彼此間隔的方式佈置相鄰NTAP及PTAP的一個或多個的實施例而排除，如關於第1A圖至第1C圖描述。在一些實施例中，實現一個或多個效應是可能的，包括但不限於：尤其在先進製造製程節點處鬆綁製程約束、提高閂鎖抗擾性、減少由TAP單元佔據的區，及增加可放置除了TAP單元外的標準單元的區。在一實例中，將由TAP單元佔據之區在至少一個實施例中減少至其他方法中觀察到的區的約45%，同時提高LUP抗擾性約50%。
第3圖為根據一些實施例的IC佈局圖300之示意圖。IC佈局圖300包括在X’-X方向及Y’-Y方向上以規律間隔佈置的複數個部分301、301、...30n。以類似方式將TAP單元放置在部分301、301、...30n中之每一者中。例如，在部分301、301、...30n之每一者中，在至少一個實施例中關於第1A圖至第1E圖及第2圖描述地放置TAP單元。其他TAP單元放置在各種實施例之範疇內。因而，以規律間隔且以重複圖案將TAP單元放置在IC佈局圖300上，以確保IC佈局圖300上之期望LUP抗擾性。在一些實施例中，關於第1A圖至第1E圖及第2圖描述之一個或多個優點或效應在IC佈局圖300中可實現。
第4圖為根據一些實施例的IC元件400之示意性剖面圖。第4圖之剖面圖亦與IC元件400之示意性電路圖組合。在一些實施例中，IC元件400對應於由第1A圖及第1B圖中箭頭Y1→Y2指示的IC佈局圖100的部分。IC元件400包括基板451，在基板451上形成TAP單元、阱區、主動區、閘極區、鰭特徵。例如，IC元件400包括在基板451上的N阱，N阱包括與連接阱區138連接的阱區132，如第1B圖中最佳所示。IC元件400進一步包括在基板451上的P阱，P阱包括與連接阱區149連接的阱區143，如第1B圖中最佳所示。P型主動區452、453形成於N阱之阱區132上方。閘極區454形成於P型主動區452、453上方，且與P型主動區452、453一起界定對應於第1A圖中摻雜阱區132’中電晶體的PMOS。對應於第1A圖中TAP單元111之中間區的NTAP 115形成於N阱之連接阱區138上方。N型主動區455、456形成於P阱之阱區143上方。閘極區457形成於N型主動區455、456上方，且與N型主動區455、456一起界定對應於第1A圖中摻雜阱區143’中電晶體的NMOS。對應於第1A圖中TAP單元124之中間區的PTAP 116形成於P阱之連接阱區149上方。IC元件400進一步包括在相鄰P阱與N阱之間的複數個隔離區458。PMOS之P型主動區452耦接至第一電源電壓VDD。NMOS之N型主動區456耦接至第二電源電壓VSS，其在至少一個實施例中接地。基板451為P型基板。在至少一個實施例中，IC元件400形成於N型基板上而不是P型基板451上。
第4圖中IC元件400之示意性電路圖示出寄生電晶體Q1及Q2。寄生電晶體Q1為由P型主動區452、N阱區132及P型基板451形成的PNP電晶體。寄生電晶體Q2為由N阱區132、P阱區143、及N型主動區456形成之NPN電晶體。在缺乏NTAP 115及/或PTAP 116的情況下，存在一個問題，亦即在IC元件400之P型基板451、P阱及N阱中之一或更多者中的主體電流足以導致寄生電晶體Q1及Q2兩者開啟，並產生自VDD通過所開啟寄生電晶體Q1及Q2至VSS的電流路徑。VDD與VSS之間的這種電流路徑為不利地影響IC元件400之效能的閂鎖位置。
耦接至VDD之NTAP 115及耦接至VSS之PTAP 116的提供減小了閂鎖位置的可能性並提高了IC元件400之LUP抗擾性。在第4圖中IC元件400的示意性電路圖中，電阻器RNW 表示IC元件400之NTAP（由NTAP 115表示）與寄生電晶體Q1之基座之間的TAP單元電阻，而電阻器RPsub 表示IC元件400之PTAP（由PTAP 116表示）與寄生電晶體Q2之基座之間的TAP單元電阻。電阻器RNW 及RPsub 之電阻越小，分別打開寄生電晶體Q1及Q2的可能性越低，則IC元件400之LUP抗擾性越好。電阻器RNW 之電阻取決於IC元件400之NTAP的配置及/或佈置。電阻器RPsub 之電阻取決於IC元件400之PTAP的配置及/或佈置。藉由如本文所述配置及/或佈置NTAP及/或PTAP，在至少一個實施例中可能利用本文所述之一個或多個其他效應在減小之TAP區中提高IC元件400的LUP抗擾性。
第5A圖為根據一些實施例的用於IC佈局圖中之TAP單元放置的方法500A的流程圖。在至少一個實施例中，方法500A由如本文所述之處理器完全或部分地執行，以產生對應於IC佈局圖100之IC佈局圖。
在操作505中，在IC佈局圖中，在複數個第一行及複數個第一列中放置第一類型之複數個第一TAP單元。例如，如關於第1A圖至第1C圖描述，在IC佈局圖100中將複數個第一TAP單元111-114放置成兩行及兩列。第一TAP單元111-114具有第一類型，例如N型。
在操作515中，在IC佈局圖中，在複數個第二行及複數個第二列中放置第二類型之複數個第二TAP單元。例如，如關於第1A圖至第1C圖描述，在IC佈局圖100中將複數個第二TAP單元121-126放置成三行及兩列。第二TAP單元121-126具有不同於第一類型之第二類型，例如P型。第一列之第一TAP單元111-114及第二列之第二TAP單元121-126在第一方向，例如X’-X方向上延伸。第一行之第一TAP單元111-114及第二行之第二TAP單元121-126在X’-X方向上交替佈置並彼此間隔開，且在橫向於X’-X方向的第二方向，例如Y’-Y方向上延伸。在每個第一列中之第一TAP單元（例如，111、112）在X’-X方向上交疊在對應第二列中之第二TAP單元，例如121、122、123。
在至少一個實施例中，例如在IC製造流程之放置及佈局操作中，操作505及操作515同時發生。在一個或多個實施例中，第一TAP單元及/或第二TAP單元為儲存在一個或多個單元庫中及從一個或多個單元庫中讀取的標準單元。在一些實施例中，執行操作505及操作515以在IC佈局圖上以規律間隔及重複圖案放置TAP單元，如關於第3圖描述。
第5B圖為根據一些實施例的製造IC元件之方法500B的流程圖。在至少一個實施例中，基於由方法500A產生之IC佈局圖100，根據製造方法500B製造IC元件。
在操作525，在基板上方形成第一阱區、第二阱區、第一連接阱區、及第二連接阱區。例如，在關於第4圖描述之基板451上形成第一阱區131-134、第二阱區141-145、第一連接阱區136-139、及第二連接阱區146-151，如關於第1B圖描述。在至少一個實施例中，同時形成第一阱區131-134及第一連接阱區136-139，這些為N阱。在至少一個實施例中，同時形成第二阱區141-145及第二連接阱區146-151，這些為P阱。
在一些實施例中，基板為半導體材料（例如，矽、摻雜矽、砷化鎵、或另一半導體材料）。在一些實施例中，基板為P型摻雜基板。在一些實施例中，基板為N型摻雜基板。在一些實施例中，基板為除了半導體材料外之剛性晶體材料（例如，金鋼石、藍寶石、氧化鋁(Al2 O3 )、或類似者），在此基板上製造IC。在一些實施例中，添加N型及P型摻雜劑至基板以分別形成N阱及P阱。在一些實施例中，藉由例如離子植入工具將摻雜劑添加至基板。在一些實施例中，隔離結構，諸如關於第4圖描述之隔離區458，形成於相鄰P阱與N阱之間，這是藉由以下步驟實現：利用乾式或電漿蝕刻製程在基板中蝕刻溝槽，接著用介電質，例如氧化矽或旋塗玻璃填充溝槽。
在操作535中，第一TAP單元及第二TAP單元形成於第一阱區、第二阱區、第一連接阱區、及第二連接阱區於上方。例如，第一TAP單元111-114（其為NTAP單元）形成於第一阱區131-134及第一連接阱區136-139（其為N阱）上方，如關於第1A圖描述。第二TAP單元121-126（其為PTAP單元）形成於第二阱區141-145及第二連接阱區146-151（其為P阱）上方，如關於第1A圖描述。因而，第一TAP單元111-114及第二TAP單元121-126沿Y’-Y方向在交替行中佈置，且在X’-X方向上彼此交疊，如關於第1A圖描述。
在操作545，在第一阱區及第二阱區上方形成主動區。在至少一個實施例中，在未由TAP單元佔據之部分中，P型主動區形成於N阱上方。例如，在未由NTAP 115佔據之部分中，P型主動區452、453形成於N阱132上方，如關於第4圖描述。在至少一個實施例中，在未由TAP單元佔據之部分中，N型主動區形成於P阱上方。例如，在未由PTAP 116佔據之部分中，N型主動區455、456形成於P阱143上方，如關於第4圖描述。
在一些實施例中，例如藉由離子植入一起形成TAP單元及主動區。例如，如第1A圖圖示，第一TAP單元112之中間區163包括N型摻雜劑，並與N型主動區在同一離子植入製程中一起形成，N型主動區亦包括N型摻雜劑。另一方面，第一TAP單元112之端部區161、162包括P型摻雜劑，並與P型主動區在同一離子植入製程中一起形成，P型主動區亦包括P型摻雜劑。對於另一實例，第二TAP單元122之中間區173包括P型摻雜劑，並與P型主動區一起形成，P型主動區亦包括P型摻雜劑。另一方面，第二TAP單元122之端部區171、172包括N型摻雜劑，並與包括N型摻雜劑之N型主動區一起形成。
在操作555，在主動區上方形成閘極區。例如，閘極區454形成於P型主動區452、453上方以界定PMOS，及閘極區457形成於N型主動區455、456上方以界定NMOS，如關於第4圖描述。在一些實施例中，閘極氧化物沉積於主動區上方，接著導電閘電極沉積於閘極氧化物上方以形成閘極區。閘極氧化物之示例材料包括HfO2 、ZrO2 、或類似者。閘電極之示例材料包括多晶矽、金屬或類似者。
在一些實施例中，方法500B進一步包括形成到TAP單元、主動區及閘極區之接觸的步驟。例如，在形成閘極區之後，層間介電質(interlayer dielectric; ILD)層沉積於基板上方。接著在對應於TAP單元、主動區及閘極區的部分中蝕刻ILD層，所蝕刻部分充滿導電材料（諸如金屬）以形成導電通孔。另一金屬層沉積於通孔上方並經圖案化以界定到TAP單元、主動區及閘極區之互連。在至少一個實施例中，重複多次所述製程以形成由多個通孔層連接的不同金屬層，以在正在製造之IC內界定各種連接及/或界定具有超出IC元件之其他裝備之外部連接。
所述方法包括示例性操作，但它們不一定按示出的順序執行。根據本揭示案之一些實施例的精神和範圍，可視情況可對操作驟進行添加、替換、改變順序、及/或去除。組合不同特徵及/或不同實施例之實施例在本揭示案之一些實施例的範疇內，且在檢查本揭示案之一些實施例後對於熟習本領域者而言是顯而易見的。
第6圖為根據一些實施例的具有鰭特徵之示例電路元件600的透視圖。在第6圖中示例配置中，電路元件600為鰭式場效電晶體(fin field-effect transistor; FINFET)。FINFET 600包括基板602、在Z方向上自基板602延伸之至少一個鰭特徵（或鰭）604、沿鰭604之表面的閘極介電質606、及於閘極介電質606上方之閘電極608。源極區610及汲極區612設置在鰭604之相對側上的基板602上方。鰭604、源極區610及汲極區612屬於主動區（或OD區），其在一個或多個實施例中對應於關於第1A圖至第4圖描述之任何主動區。在至少一個實施例中，閘電極608對應於關於第1A圖至第4圖描述之任何閘極區。主動區中鰭特徵的所述配置為實例。其他配置在各種實施例之範疇內。
在一些實施例中，上文論述之一些或所有方法是藉由IC佈局圖產生系統來執行。在一些實施例中，IC佈局圖產生系統可用作下文論述之IC製造系統之設計室的部分。
第7圖為根據一些實施例的電子設計自動化(EDA)系統700之方塊圖。
在一些實施例中，EDA系統700包括APR系統。根據一個或多個實施例中，設計佈局圖之本文所述方法表示電線路徑佈置，例如，根據一些實施例可使用EDA系統700實施。
在一些實施例中，EDA系統700為通用計算元件，包括硬體處理器702及非短暫電腦可讀儲存媒體704。儲存媒體(即，記憶體)704使用電腦程式代碼706編碼，亦即儲存電腦程式代碼706，電腦程式代碼706即為可執行指令組。硬體處理器702執行指令706表示（至少部分地）EDA工具，其根據一個或多個（以下，提及之製程及/或方法）實施例本文所述方法的部分或全部。
處理器702經由匯流排708電耦接至電腦可讀儲存媒體704。處理器702亦經由匯流排708電耦接至I/O(輸入/輸出)介面710。網路介面712亦經由匯流排708電連接至處理器702。網路介面712連接至網路714，以便處理器702及電腦可讀儲存媒體704能夠經由網路714連接至外部元件。處理器702經配置以執行在電腦可讀儲存媒體704中編碼的電腦程式代碼706，以致使系統700對於執行所述製程及/或方法的部分或全部是有用的。在一個或多個實施例中，處理器702為中央處理器(central processing unit; CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit; ASIC)、及/或適當處理單元。
在一個或多個實施例中，電腦可讀儲存媒體704為電子、磁性的、光學的、電磁的、紅外線及/或半導體系統（或設備或元件）。例如，電腦可讀儲存媒體704包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(random access memory; RAM)、唯讀記憶體(read-only memory; ROM)、剛性磁碟及/或光碟。在使用光碟的一個或多個實施例中，電腦可讀儲存媒體704包括唯讀光碟記憶體(compact disk read only memory; CD-ROM)、讀/寫光碟(compact disk-read/write; CD-R/W)、及/或數位視訊光碟(digital video disc; DVD)。
在一個或多個實施例中，儲存媒體704儲存電腦程式代碼706，此電腦程式代碼706經配置以致使系統700（其中此種執行表示（至少部分地）EDA工具）對於執行所述製程及/或方法之部分或全部是有用的。在一個或多個實施例中，儲存媒體704亦儲存促進執行所述製程及/或方法的部分或全部的資訊。在一個或多個實施例中，儲存媒體704儲存包括如本文揭示之此種標準單元之標準單元庫707。
EDA系統700包括I/O介面710。I/O介面710耦接至外部電路系統。在一個或多個實施例中，I/O介面710包括鍵盤、鍵板、滑鼠、軌跡球、軌跡板、觸控螢幕、及/或游標方向鍵以用於與處理器702交換資訊及命令。
EDA系統700亦包括耦接至處理器702的網路介面712。網路介面712允許系統700與網路714通信，一個或多個其他電腦系統連接至此網路。網路介面712包括無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、 GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一個或多個實施例中，在兩個或更多個系統700中實施所述製程及/或方法的部分或全部。
系統700經配置以經由I/O介面710接收資訊。經由I/O介面710接收的資訊包括指令、資料、設計規則、標準單元庫、及/或用於藉由處理器702處理的其他參數的一或多者。資訊經由匯流排708傳遞至處理器702。EDA系統700經配置以經由I/O介面710接收有關UI之資訊。資訊作為使用者介面(user interface; UI) 742儲存在電腦可讀媒體704中。
在一些實施例中，所述製程及/或方法的部分或全部實施為藉由處理器執行的獨立軟體應用。在一些實施例中，所述製程及/或方法的部分或全部實施為一軟體應用，此軟體應用為附加軟體應用的部分。在一些實施例中，所述製程及/或方法的部分或全部實施為一軟體應用的外掛程式。在一些實施例中，所述製程及/或方法的至少一個實施為一軟體應用，此軟體應用為EDA工具的部分。在一些實施例中，所述製程及/或方法之部分或全部實施為由EDA系統700使用之軟體應用。在一些實施例中，包括標準單元的佈局圖使用諸如VIRTUOSO®的工具或另一適當佈局產生工具產生，VIRTUOSO®可從CADENCE DESIGN SYSTEMS公司購得。
在一些實施例中，製程作為在非暫態電腦可讀取媒體中儲存的程式的函數實現。非短暫電腦可讀取記錄媒體的實例包括但不限制於，外部的/可移動的及/或內部的/植入的儲存器或記憶體單元，例如，諸如DVD的光碟、諸如硬碟的磁碟、諸如ROM、RAM、記憶體卡等的半導體記憶體的一或多者。
第8圖為根據一些實施例的積體電路(IC)製造系統800及與其關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統800製造一或多個半導體光罩(A)或半導體積體電路層中之至少一個元件(B)的至少一者。
在第8圖中，IC製造系統800包括實體，諸如設計室820、光罩室830及IC製造商/製造者(fabricator; 「fab」) 850，其與製造IC元件860相關的設計、發展及製造循環及/或服務彼此相互作用。系統800中的實體由通信網路連接。在一些實施例中，通信網路為單一網路。在一些實施例中，通信網路為各種不同網路，諸如內部網路及網際網路。通信網路包括有線及/或無線通信通道。每個實體與一或多個其他實體相互作用並且提供服務至一或多個其他實體及/或從一或多個其他實體接收服務。在一些實施例中，設計室820、光罩室830及IC fab 850的兩個或更多個由單個更大公司所擁有。在一些實施例中，設計室820、光罩室830及IC fab 850的兩個或更多個共存於公用設施中且使用公共資源。
設計室（或設計組）820產生IC設計佈局圖822。IC設計佈局圖822包括為IC元件860設計的各種幾何圖案。幾何圖案對應於組成待製造的IC元件860的各種部件的金屬、氧化物或半導體層的圖案。各種層組合以形成各種IC特徵。例如，IC設計佈局圖822的部分包括各種IC特徵，諸如主動區、閘電極、源極及汲極、層間互連的金屬線或通孔、及用於接合墊的開口，此等IC特徵形成於半導體基板（諸如矽晶圓）中及各種材料層（設置於此半導體基板上）中。設計室820實施適合的設計程式以形成IC設計佈局圖822。設計程式包括邏輯設計、實體設計及/或佈局與佈局的一或更多者。IC設計佈局圖822存在於具有幾何圖案資訊的一個或多個資料檔案中。例如，IC設計佈局圖822可以GDSII檔案格式或DFII檔案格式表示。
光罩室830包括資料準備832及光罩製造844。光罩室830使用IC設計佈局圖822製造一或多個光罩845，光罩845待用於根據IC設計佈局圖822製造IC元件860的各種層。光罩室830執行光罩資料準備832，其中IC設計佈局圖822轉換成代表性資料檔案(representative data file;「RDF」)。光罩資料準備832提供RDF至光罩製造844。光罩製造844包括光罩寫入器。光罩寫入器將RDF轉換成一基板上的影像，基板諸如光罩（主光罩）845或半導體晶圓853。設計佈局圖822由光罩資料準備832操縱以符合光罩寫入器的特定特性及/或IC fab 850的必要條件。在第8圖中，光罩資料準備832及光罩製造844圖示為分離元件。在一些實施例中，光罩資料準備832及光罩製造844可統一稱為光罩資料準備。
在一些實施例中，光罩資料準備832包括光學鄰近校正(optical proximity correction; OPC)，其使用光刻增強技術以補償像差，諸如可能由繞射、干涉、其他製程效應等引起的像差。OPC調整IC設計佈局圖822。在一些實施例中，光罩資料準備832包括另外解析度增強技術(resolution enhancement techniques; RET)，諸如離軸照明、亞解析度輔助特徵、相變光罩、其他適合技術等或其組合。在一些實施例中，亦使用反相微影技術(inverse lithography technology; ILT)，其將OPC處理為逆像問題。
在一些實施例中，光罩資料準備832包括光罩規則檢查器(mask rule checker; mRC)，其利用一組光罩產生規則檢查已經在OPC中經受製程的IC設計佈局圖822，此等規則包括某些幾何及/或連接性限制以確保充足餘量，以解決半導體製造製程中的變化性等等。在一些實施例中，MRC修改IC設計佈局圖822以補償光罩製造844期間的限制，其可取消由OPC執行的修改的部分以滿足光罩產生規則。
在一些實施例中，光罩資料準備832包括光刻過程檢查(lithography process checking; LPC)，其模擬將由IC fab 850實施的處理以製造IC元件860。LPC基於IC設計佈局圖822模擬此過程以創造模擬製造元件，諸如IC元件860。LPC模擬中的處理參數可包括與IC製造週期的各種製程關聯的參數、與用於製造IC的工具關聯的參數、及/或製造製程的其他態樣。LPC考慮了各種因素，諸如空間成像對比、焦深(depth of focus;「DOF」)、光罩錯誤改進因素(mask error enhancement factor;「MEEF」)、其他適當因素等或其組合。在一些實施例中，在由LPC已經創造模擬製造的元件後，若模擬元件不足夠接近形狀以滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖822。
應理解，為了簡明的目的，光罩資料準備832的以上描述已經簡化。在一些實施例中，資料準備832包括諸如邏輯操作(logic operation; LOP)的附加特徵以根據製造規則更改IC設計佈局圖822。另外，在資料準備832期間應用於IC設計佈局圖822的製程可以各種不同順序執行。
在光罩資料準備832之後及光罩製造844期間，基於修改的IC設計佈局圖822製造光罩845或光罩組845。在一些實施例中，光罩製造844包括基於IC設計佈局圖822執行一或更多次微影曝光。在一些實施例中，使用電子束(electron-beam; e-beam)或多個電子束的機構以基於修改的IC設計佈局圖822在光罩（光罩或主光罩）845上形成圖案。光罩845可以各種技術形成。在一些實施例中，使用二元技術形成光罩845。在一些實施例中，光罩圖案包括暗區及透明區。用於曝光已經塗覆在晶圓上的影像敏感材料層（例如，光阻劑）的輻射束，諸如紫外線(UV)束，由暗區阻斷及透射穿過透明區。在一個實例中，光罩845的二元光罩版本包括透明基板（例如，熔凝石英）、及塗覆在二元光罩的暗區中的不透明材料（例如，鉻）。在另一實例中，使用相轉移技術形成光罩845。在光罩845的相轉移光罩(phase shiftmask; PSM)版本中，形成於相轉移光罩上的圖案中的各種特徵，經配置以具有適當的相位差以提高解析度及成像品質。在各種實例中，相轉移光罩可為衰減PSM或交替PSM。由光罩製造844產生的光罩用於各種製程中。例如，此種光罩用於離子注入製程中以在半導體晶圓853中形成各種摻雜區，用於蝕刻製程中以在半導體晶圓853中形成各種蝕刻區，及/或用於其他適當製程中。
IC fab 850為IC製造公司，包括用於製造各種不同IC產品的一或多個製造設施。在一些實施例中，IC Fab 850為半導體製造廠。例如，可能存在用於複數個IC產品的前端製造（前段(front-end-of-line; FEOL)製造）的製造設施，而第二製造設施可為IC產品的互連及包裝提供後端製造（後段(back-end-of-line; BEOL)製造）時，且第三製造設施可為製造公司提供其他服務。
IC Fab 850包括配置以在半導體晶圓853執行各種製造操作使得根據光罩（例如，光罩845）製造IC元件860的製造工具852。在各種實施例中，製造工具852包括以下各項之一或更多者：晶圓步進器、離子植入器、光刻膠塗佈器、製程腔室，例如CVD腔室或LPCVD熔爐、CMP系統、電漿蝕刻系統、晶圓清洗系統，或能夠執行如本文論述之一個或多個製造製程的其他製造設備。
IC fab 850使用由光罩室830製造的光罩845製造IC元件860。因而，IC fab 850至少間接地使用IC設計佈局圖822製造IC元件860。在一些實施例中，半導體晶圓853藉由IC fab 850使用光罩845形成IC元件860來製造。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖822而執行一或多個微影曝光。半導體晶圓853包括矽基板或具有形成於其上的材料層的其他適合基板。半導體晶圓853進一步包括各種摻雜區、介電質特徵、多級互連等（在後續製造步驟中形成）的一或更多者。
關於積體電路(IC)製造系統（例如，第8圖的系統800）的細節及與其關聯的IC製造流程在以下檔中找到：例如，2016年2月9日授權的美國專利第9,256,709號；2015年10月1日公開的美國預授權公開案第20150278429號；2014年2月6日公開的美國預授權公開案第20140040838號；及2007年8月21日授權的美國專利第7,260,442號，以上各者的內容以引用方式整個併入本文中。
在一些實施例中，積體電路(IC)元件包括在第一方向及與第一方向橫向的第二方向上間隔佈置的複數個TAP單元。複數個TAP單元包括至少一個第一TAP單元。第一TAP單元包括在第二方向上連續佈置的兩個第一端部區及第一中間區。第一中間區包括植入在第一類型之第一阱區中的第一類型之第一摻雜劑。將第一端部區佈置在第二方向上的第一中間區的相對側上。第一端部區中之每一者包括植入在第一阱區中的第二類型的第二摻雜劑，此第二類型不同於第一類型。
在一些實施例中，TAP單元進一步包括至少一個第二TAP單元。第二TAP單元包括在第二方向上連續佈置的兩個第二端部區及一第二中間區。第二中間區包括植入在第二類型之一第二阱區中的第二摻雜劑。第二端部區佈置在第二方向上的第二中間區之相對側上，此些第二端部區中之每一者包括植入在第二阱區中之第一摻雜劑。
在一些實施例中，IC元件包括以下各項之至少一個：第一中間區在第二方向上的高度為第一TAP單元在第二方向上的高度的一半，或第二中間區在第二方向上的高度為第二TAP單元在第二方向上的高度的一半。
在一些實施例中，第一TAP單元或第二TAP單元中之至少一者在第二方向上的高度為一元件單元高度的兩倍。
在一些實施例中，元件單元高度為自0.025 μm至0.300 μm。第一TAP單元或第二TAP單元中之至少一者在第二方向上的高度為自0.05 μm至0.600 μm。
在一些實施例中，第一TAP單元之此些第一端部區中之一者在第一方向上交疊第二TAP單元的第二中間區。第二TAP單元之此些第二端部區中之一者在第一方向上交疊第一TAP單元的第一中間區。
在一些實施例中，第一TAP單元之此些第一端部區中之另一者在第一方向上並不交疊第二TAP單元的第二中間區。第二TAP單元之此些第二端部區中之另一者在第一方向上並不交疊第一TAP單元的第一中間區。
在一些實施例中，至少一個第一TAP單元包括佈置在沿第二方向延伸之複數個第一行中的複數個第一TAP單元。至少一個第二TAP單元包括佈置在沿第二方向延伸之複數個第二行中的複數個第二TAP單元。此些第一行及此些第二行在第一方向上交替佈置。
在一些實施例中，在第一方向上自此些第一TAP單元中之第一TAP單元至此些第二TAP單元中之相鄰第二TAP單元的第一最大元件至TAP距離，或者自此些第二TAP單元中之第二TAP單元至此些第一TAP單元中之相鄰第一TAP單元的第一最大元件至TAP距離，為自1 μm至300 μm。在第二方向上自此些第一TAP單元中之第一TAP單元之第一中間區至第二類型之相鄰阱區的第二最大元件至TAP距離，或者自此些第二TAP單元中之第二TAP單元之第二中間區至第一類型之相鄰阱區的第二最大元件至TAP距離，為自0.025 μm至0.300 μm。
在一些實施例中，將此些第一TAP單元中之每一者沿第一方向上佈置在此些第二TAP單元中之兩個相鄰第二TAP單元之間，並且每個第一TAP單元之第一阱區連續延伸至此些兩個相鄰第二TAP單元之間的第一類型之阱區中。將此些第二TAP單元中之每一者沿第一方向上佈置在此些第一TAP單元中之兩個相鄰第一TAP單元之間，並且每個第二TAP單元之第二阱區連續延伸至此些兩個相鄰第一TAP單元之間的第二類型之一阱區中。
在一些實施例中，在此些兩個相鄰第一TAP單元之間的第二類型之阱區包括第一類型之第一電晶體，並且每個第二TAP單元經配置以在此些兩個相鄰第一TAP單元之間的第二類型之阱區中收集此些第一電晶體之主體電流。在此些兩個相鄰第二TAP單元之間的第一類型之阱區包括第二類型之第二電晶體，並且每個第一TAP單元經配置以在此些兩個相鄰第二TAP單元之間的第一類型之阱區中收集此些第二電晶體之主體電流。
在一些實施例中，方法包括以下步驟：在基板上方，在複數個第一行及複數個第一列中形成第一類型之複數個第一TAP單元；及在基板上方，在複數個第二行及複數個第二列中形成第二類型之複數個第二TAP單元。第二類型不同於第一類型。複數個第一列及複數個第二列在第一方向上延伸。複數個第一列及複數個第二列在第一方向上交替佈置並彼此間隔開，並且在與第一方向橫向之第二方向上延伸。在第一方向上，複數個第一列中之每個第一列中的第一TAP單元部分地交疊複數個第二列中之對應第二列中的第二TAP單元。
在一些實施例中，方法進一步包括以下步驟：在形成此些第一TAP單元之步驟及形成此些第二TAP單元之步驟之前，在基板上方，形成第一類型之複數個第一阱區及第二類型之複數個第二阱區。此些第一阱區及此些第二阱區在第一方向上延伸並在第二方向上交替佈置。在形成此些第一TAP單元之步驟中，將此些第一TAP單元中之每個第一TAP單元形成為在第二方向上，自此些第一阱區中之一個第一阱區至此些第一阱區中之相鄰第一阱區橫跨此些第二阱區中之第二阱區延伸。在形成此些第二TAP單元之步驟中，將此些第二TAP單元中之每個第二TAP單元形成為在第二方向上，自此些第二阱區中之一個第二阱區至此些第二阱區中之相鄰第二阱區橫跨此些第一阱區中之第一阱區延伸。
在一些實施例中，方法進一步包括以下步驟：在形成此些第一TAP單元之步驟及形成此些第二TAP單元之步驟之前，在基板上方，形成第一類型之複數個第一阱區及第二類型之複數個第二阱區；以及在基板上方，形成第一類型之複數個第一連接阱區及第二類型之複數個第二連接阱區。此些第一阱區及此些些第二阱區在第一方向上延伸並在第二方向上交替佈置。在第二方向上，此些第一連接阱區中之每個第一連接阱區在此些第一阱區中之對相鄰第一阱區之間並橫跨此些第二阱區中之第二阱區延伸。在第二方向上，此些第二連接阱區中之每個第二連接阱區在此些第二阱區中之對相鄰第二阱區之間並橫跨此些第一阱區中之第一阱區延伸。
在一些實施例中，在形成此些第一TAP單元之步驟中，此些第一TAP單元中之每個第一TAP單元形成於此些第一連接阱區中之第一連接阱區上方。在形成此些第二TAP單元之步驟中，此些第二TAP單元中之每個第二TAP單元形成於此些第二連接阱區中之第二連接阱區上方。
在一些實施例中，每個第一TAP單元包括在第二方向上連續佈置的兩個第一端部區及第一中間區。此些第一端部區佈置在第二方向上的第一中間區之相對側上，並分別形成於此些相鄰第一阱區上方，對應於每個第一TAP單元之第一連接阱區在此些相鄰第一阱區之間延伸。第一中間區形成於對應於每個第一TAP單元之第一連接阱區上方。每個第二TAP單元包括在第二方向上連續佈置的兩個第二端部區及第二中間區。此些第二端部區佈置在第二方向上的第二中間區之相對側上，並分別形成於此些相鄰第二阱區上方，對應於每個第二TAP單元之第二連接阱區在此些相鄰第二阱區之間延伸。第二中間區形成於對應於每個第二TAP單元之第二連接阱區上方。
在一些實施例中，在第一方向上，此些第一TAP單元中的第一TAP單元之此些第一端部區中之一者交疊此些第二TAP單元中的第二TAP單元之第二中間區。第二TAP單元之此些第二端部區中之一者交疊第一TAP單元之第一中間區。
在一些實施例中，第一TAP單元之此些第一端部區中之另一者在第一方向上並不交疊第二TAP單元的第二中間區。第二TAP單元之此些第二端部區中之另一者在第一方向上並不交疊第一TAP單元的第一中間區。
在一些實施例中，系統包括處理器，此處理器經配置以藉由以下步驟在積體電路(IC)佈局圖中執行TAP單元放置：放置第一類型之複數個第一阱區及不同於第一類型之第二類型的複數個第二阱區，放置第一類型之複數個第一連接阱區，及放置複數個第一TAP單元。複數個第一阱區及複數個第二阱區在第一方向上延伸並在與第一方向橫向之第二方向上交替佈置。在第二方向上，複數個第一連接阱區中之每個第一連接阱區在複數個第一阱區中自一對相鄰第一阱區之間並橫跨複數個第二阱區中之第二阱區延伸。將複數個第一TAP單元中之每個第一TAP單元對應於複數個第一連接阱區中之第一連接阱區放置。
在一些實施例中，處理器經配置以進一步藉由以下步驟執行TAP單元放置：放置第二類型之複數個第二連接阱區，其中在第二方向上，此些第二連接阱區中的每個第二連接阱區在此些第二阱區中之對相鄰第二阱區之間並橫跨此些第一阱區中之第一阱區延伸；以及放置複數個第二TAP單元，其中將此些第二TAP單元中之每個第二TAP單元對應於此些第二連接阱區中之第二連接阱區放置。
上文概述若干實施例之特徵或實例，使得熟習此項技術者可更好地理解本揭示案之一些實施例之態樣。熟習此項技術者應瞭解，可輕易使用本揭示案之一些實施例作為設計或修改其他製程及結構的基礎，以便實施本文所介紹的實施例或實例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案之一些實施例的精神及範疇，且可在不脫離本揭示案之一些實施例的精神及範疇的情況下產生本文的各種變化、替代及更改。
30n:部分 100:IC佈局圖 111:第一TAP單元 112:第一TAP單元 113:第一TAP單元 114:第一TAP單元 115:中間區 116:中間區 121:第二TAP單元 122:第二TAP單元 123:第二TAP單元 124:第二TAP單元 125:第二TAP單元 126:第二TAP單元 131:第一阱區 132:第一阱區 133:第一阱區 134:第一阱區 136:第一連接阱區 137:第一連接阱區 138:第一連接阱區 139:第一連接阱區 131’:摻雜阱區 132’:摻雜阱區 133’:摻雜阱區 134’:摻雜阱區 141:第二阱區 142:第二阱區 143:第二阱區 144:第二阱區 145:第二阱區 141’:摻雜阱區 142’:摻雜阱區 143’:摻雜阱區 144’:摻雜阱區 145’:摻雜阱區 146:第二連接阱區 147:第二連接阱區 148:第二連接阱區 149:第二連接阱區 150:第二連接阱區 151:第二連接阱區 161:第一端部區 162:第一端部區 163:第一中間區 164:區 165:區 171:第二端部區 172:第二端部區 173:第二中間區 174:區 175:區 183:PTAP 191:PMOS區 192:PMOS區 193:NMOS區 194:NMOS區 230:主動區 240:閘極區 300:IC佈局圖 301:部分 302:部分 400:IC元件 451:基板 452:P型主動區 453:P型主動區 454:閘極區 455:N型主動區 456:N型主動區 457:閘極區 458:隔離區 500A:方法 500B:方法 505:操作 515:操作 525:操作 535:操作 545:操作 555:操作 600:電路元件 602:基板 604:鰭 606:閘極介電質 608:閘電極 610:源極區 612:汲極區 700:電子設計自動化(EDA)系統 702:硬體處理器 704:非短暫電腦可讀儲存媒體 706:電腦程式代碼 707:標準單元庫 708:匯流排 710:I/O介面 712:網路介面 714:網路 742:使用者介面 800:積體電路(IC)製造系統 820:設計室 822:IC設計佈局圖 830:光罩室 832:資料準備 844:光罩製造 845:光罩 850:IC製造商/製造者(fabricator;fab) 853:半導體晶圓 860:IC元件 X’-X:方向 Y’-Y:方向 Y1→Y2:箭頭 X:方向 Y:方向 Z:方向 A:單元高度 B:單元高度 C:單元高度 DXn:距離 DXn’:距離 DYn:距離 DYn’:距離 DXp:距離 DXp’:距離 DYp:距離 DYp’:距離 w:高度 d:距離 VDD:電源電壓 VSS:電源電壓 Q1(PNP):寄生電晶體 Q2(NPN):寄生電晶體 RNW :電阻器 RPsub :電阻器
當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭示案之一些實施例的態樣。應注意，根據工業標準實踐，各種特徵未按比例繪製。事實上，為論述清楚，各特徵之尺寸可任意地增加或減小。 第1A圖為根據一些實施例的IC佈局圖之示意圖。 第1B圖為根據一些實施例的IC佈局圖中阱區之示意圖。 第1C圖為根據一些實施例的類似於第1A圖之示意圖，且圖示IC佈局圖之進一步特徵。 第1D圖及第1E圖為根據一些實施例的不同類型之TAP單元之示意圖。 第2圖為根據一些實施例的IC佈局圖之部分的示意性放大圖。 第3圖為根據一些實施例的IC佈局圖之示意圖。 第4圖為根據一些實施例的與IC元件之示意性電路圖組合的示意剖面圖。 第5A圖為根據一些實施例的產生IC佈局圖之方法的流程圖。 第5B圖為根據一些實施例的製造IC元件之方法的流程圖。 第6圖為根據一些實施例的具有鰭特徵之示例電晶體的透視圖。 第7圖為根據一些實施例的EDA系統之方塊圖。 第8圖為根據一些實施例的IC製造系統及與其關聯的IC製造流程的方塊圖。
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100:IC佈局圖
111:第一TAP單元
112:第一TAP單元
113:第一TAP單元
114:第一TAP單元
115:中間區
116:中間區
121:第二TAP單元
122:第二TAP單元
123:第二TAP單元
124:第二TAP單元
125:第二TAP單元
126:第二TAP單元
131’:摻雜阱區
132’:摻雜阱區
133’:摻雜阱區
134’:摻雜阱區
141’:摻雜阱區
142’:摻雜阱區
143’:摻雜阱區
144’:摻雜阱區
145’:摻雜阱區
161:第一端部區
162:第一端部區
163:第一中間區
171:第二端部區
172:第二端部區
173:第二中間區
X’-X:方向
Y’-Y:方向
Y1→Y2:箭頭

Claims (20)

  1. 一種積體電路(IC)元件，包括： 複數個TAP單元，間隔佈置在一第一方向及與該第一方向橫向的一第二方向上， 該些TAP單元包括至少一個第一TAP單元，且 該第一TAP單元包括在該第二方向上連續佈置的兩個第一端部區及一第一中間區， 該第一中間區包括植入在一第一類型之一第一阱區中的該第一類型之一第一摻雜劑，且 該等第一端部區佈置在該第二方向上的該第一中間區的相對側上，該等第一端部區中之每一者包括植入在該第一阱區中的一第二類型之一第二摻雜劑，該第二類型不同於該第一類型。
  2. 如請求項1所述之IC元件，其中： 該些TAP單元進一步包括至少一個第二TAP單元， 該第二TAP單元包括在該第二方向上連續佈置的兩個第二端部區及一第二中間區， 該第二中間區包括植入在該第二類型之一第二阱區中的該第二摻雜劑，且 該第二端部區佈置在該第二方向上的該第二中間區之相對側上，該等第二端部區中之每一者包括植入在該第二阱區中之該第一摻雜劑。
  3. 如請求項2所述之IC元件，包括以下各項之至少一個： 該第一中間區在該第二方向上的一高度為該第一TAP單元在該第二方向上的一高度的一半，或 該第二中間區在該第二方向上的一高度為該第二TAP單元在該第二方向上的一高度的一半。
  4. 如請求項3所述之IC元件，其中： 該第一TAP單元或該第二TAP單元中之至少一者在該第二方向上的該高度為一元件單元高度的兩倍。
  5. 如請求項4所述之IC元件，其中： 該元件單元高度為自0.025 μm至0.300 μm，且 該第一TAP單元或該第二TAP單元中之至少一者在該第二方向上的該高度為自0.05 μm至0.600 μm。
  6. 如請求項2所述之IC元件，其中： 該第一TAP單元之該等第一端部區中之一者在該第一方向上交疊該第二TAP單元的該第二中間區，且 該第二TAP單元之該等第二端部區中之一者在該第一方向上交疊該第一TAP單元的該第一中間區。
  7. 如請求項6所述之IC元件，其中： 該第一TAP單元之該等第一端部區中之另一者在該第一方向上並不交疊該第二TAP單元的該第二中間區，且 該第二TAP單元之該等第二端部區中之另一者在該第一方向上並不交疊該第一TAP單元的該第一中間區。
  8. 如請求項2所述之IC元件，其中： 該至少一個第一TAP單元包括佈置在沿該第二方向延伸之複數個第一行中的複數個第一TAP單元， 該至少一個第二TAP單元包括佈置在沿該第二方向延伸之複數個第二行中的複數個第二TAP單元，且 該些第一行及該些第二行在該第一方向上交替佈置。
  9. 如請求項8所述之IC元件，其中： 在該第一方向上自該些第一TAP單元中之一第一TAP單元至該些第二TAP單元中之一相鄰第二TAP單元的一第一最大元件至TAP距離，或者自該些第二TAP單元中之一第二TAP單元至該些第一TAP單元中之一相鄰第一TAP單元的一第一最大元件至TAP距離，為自1 μm至300 μm，且 在該第二方向上自該些第一TAP單元中之一第一TAP單元之該第一中間區至該第二類型之一相鄰阱區的一第二最大元件至TAP距離，或者自該些第二TAP單元中之一第二TAP單元之該第二中間區至該第一類型之一相鄰阱區的一第二最大元件至TAP距離，為自0.025 μm至0.300 μm。
  10. 如請求項8所述之IC元件，其中： 將該些第一TAP單元中之每一者沿該第一方向上佈置在該些第二TAP單元中之兩個相鄰第二TAP單元之間，並且該每個第一TAP單元之該第一阱區連續延伸至該等兩個相鄰第二TAP單元之間的該第一類型之一阱區中，且 將該些第二TAP單元中之每一者沿該第一方向上佈置在該些第一TAP單元中之兩個相鄰第一TAP單元之間，並且該每個第二TAP單元之該第二阱區連續延伸至該等兩個相鄰第一TAP單元之間的該第二類型之一阱區中。
  11. 如請求項10所述之IC元件，其中： 在該等兩個相鄰第一TAP單元之間的該第二類型之該阱區包括該第一類型之第一電晶體，並且該每個第二TAP單元經配置以在該等兩個相鄰第一TAP單元之間的該第二類型之該阱區中收集該等第一電晶體之一主體電流，且 在該等兩個相鄰第二TAP單元之間的該第一類型之該阱區包括該第二類型之第二電晶體，並且該每個第一TAP單元經配置以在該等兩個相鄰第二TAP單元之間的該第一類型之該阱區中收集該等第二電晶體之一主體電流。
  12. 一種方法，包括以下步驟： 在一基板上方，在複數個第一行及複數個第一列中形成一第一類型之複數個第一TAP單元；及 在該基板上方，在複數個第二行及複數個第二列中形成一第二類型之複數個第二TAP單元，該第二類型不同於該第一類型， 其中： 該些第一列及該些第二列在一第一方向上延伸， 該些第一行及該些第二行在該第一方向上交替佈置並彼此間隔開，並且在與該第一方向橫向之一第二方向上延伸，且 在該第一方向上，該些第一列中之每個第一列中的該等第一TAP單元部分地交疊該些第二列中之一對應第二列中的該等第二TAP單元。
  13. 如請求項12所述之方法，進一步包括以下步驟： 在該形成該些第一TAP單元之步驟及該形成該些第二TAP單元之步驟之前，在該基板上方，形成該第一類型之複數個第一阱區及該第二類型之複數個第二阱區， 其中： 該些第一阱區及該些第二阱區在該第一方向上延伸並在該第二方向上交替佈置， 在該形成該些第一TAP單元之步驟中，將該些第一TAP單元中之每個第一TAP單元形成為在該第二方向上，自該些第一阱區中之一個第一阱區至該些第一阱區中之一相鄰第一阱區橫跨該些第二阱區中之一第二阱區延伸，且 在該形成該些第二TAP單元之步驟中，將該些第二TAP單元中之每個第二TAP單元形成為在該第二方向上，自該些第二阱區中之一個第二阱區至該些第二阱區中之一相鄰第二阱區橫跨該些第一阱區中之一第一阱區延伸。
  14. 如請求項12所述之方法，進一步包括以下步驟： 在該形成該些第一TAP單元之步驟及該形成該些第二TAP單元之步驟之前， 在該基板上方，形成該第一類型之複數個第一阱區及該第二類型之複數個第二阱區；以及 在該基板上方，形成該第一類型之複數個第一連接阱區及該第二類型之複數個第二連接阱區， 其中： 該些第一阱區及該些第二阱區在該第一方向上延伸並在該第二方向上交替佈置， 在該第二方向上，該些第一連接阱區中之每個第一連接阱區在該些第一阱區中之一對相鄰第一阱區之間並橫跨該些第二阱區中之一第二阱區延伸，且 在該第二方向上，該些第二連接阱區中之每個第二連接阱區在該些第二阱區中之一對相鄰第二阱區之間並橫跨該些第一阱區中之一第一阱區延伸。
  15. 如請求項14所述之方法，其中： 在該形成該些第一TAP單元之步驟中，該些第一TAP單元中之每個第一TAP單元形成於該些第一連接阱區中之一第一連接阱區上方，且 在該形成該些第二TAP單元之步驟中，該些第二TAP單元中之每個第二TAP單元形成於該些第二連接阱區中之一第二連接阱區上方。
  16. 如請求項15所述之方法，其中： 該每個第一TAP單元包括在該第二方向上連續佈置的兩個第一端部區及一第一中間區， 該等第一端部區佈置在該第二方向上的該第一中間區之相對側上，並分別形成於該等相鄰第一阱區上方，對應於該每個第一TAP單元之該第一連接阱區在該等相鄰第一阱區之間延伸， 該第一中間區形成於對應於該每個第一TAP單元之該第一連接阱區上方， 該每個第二TAP單元包括在該第二方向上連續佈置的兩個第二端部區及一第二中間區， 該等第二端部區佈置在該第二方向上的該第二中間區之相對側上，並分別形成於該等相鄰第二阱區上方，對應於該每個第二TAP單元之該第二連接阱區在該等相鄰第二阱區之間延伸，且 該第二中間區形成於對應於該每個第二TAP單元之該第二連接阱區上方。
  17. 如請求項16所述之方法，其中： 在該第一方向上，該些第一TAP單元中的一第一TAP單元之該等第一端部區中之一者交疊該些第二TAP單元中的一第二TAP單元之該第二中間區，且 該第二TAP單元之該等第二端部區中之一者交疊該第一TAP單元之該第一中間區。
  18. 如請求項17所述之方法，其中： 該第一TAP單元之該等第一端部區中之另一者在該第一方向上並不交疊該第二TAP單元的該第二中間區，且 該第二TAP單元之該等第二端部區中之另一者在該第一方向上並不交疊該第一TAP單元的該第一中間區。
  19. 一種系統，包括配置以藉由以下步驟在一積體電路(IC)佈局圖中執行TAP單元放置的一處理器： 放置一第一類型之複數個第一阱區及不同於該第一類型之一第二類型的複數個第二阱區，其中該些第一阱區及該些第二阱區在一第一方向上延伸並在與該第一方向橫向之一第二方向上交替佈置； 放置該第一類型之複數個第一連接阱區，其中在該第二方向上，該些第一連接阱區中的每個第一連接阱區在該些第一阱區中之一對相鄰第一阱區之間並橫跨該些第二阱區中之一第二阱區延伸；以及 放置複數個第一TAP單元，其中將該些第一TAP單元中之每個第一TAP單元對應於該些第一連接阱區中之一第一連接阱區放置。
  20. 如請求項19所述之系統，其中該處理器經配置以進一步藉由以下步驟執行該TAP單元放置： 放置該第二類型之複數個第二連接阱區，其中在該第二方向上，該些第二連接阱區中的每個第二連接阱區在該些第二阱區中之一對相鄰第二阱區之間並橫跨該些第一阱區中之一第一阱區延伸；以及 放置複數個第二TAP單元，其中將該些第二TAP單元中之每個第二TAP單元對應於該些第二連接阱區中之一第二連接阱區放置。
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