TWI660584B - 多工器電路、對電壓進行多工的裝置及其操作方法 - Google Patents

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Abstract

一種對多個電源供應（PS）電壓進行多工的多工器電路包括：多個可選擇的指狀電路，對應於多個電源供應電壓，每一可選擇的指狀電路：具有針對特定指狀電路的輸入節點、以及對於多個指狀電路而言共用的輸出節點；且被配置成自輸入節點接收一個電源供應電壓；以及若對應的一個電源供應電壓的第一型式被選擇，則將對應的一個電源供應電壓的第一型式提供至輸出節點。每一可選擇的指狀電路包括：串聯連接於輸入節點與輸出節點之間的為第一導電性類型的非增強模式電晶體與為第二導電性類型的增強模式第一電晶體及增強模式第二電晶體。

Description

多工器電路、對電壓進行多工的裝置及其操作方法
本發明實施例是有關於一種多工器電路、對電壓進行多工的裝置及其操作方法。
儘管降低功耗一直是設計半導體裝置的目標，最近行動計算/電子裝置的發展使得對此目標的關注增多。對於由安裝至印刷電路板(printed circuit board，PCB)的分立組件構成的系統，可藉由以不同的電壓位準及/或不同的頻率操作不同的組件來降低功耗。對於系統晶片(system-on-chip，SoC)，使用功率島(power island)(或電壓島(voltage island))作為降低功耗的技術，其中功率島代表對應的功率域，所述功率域中的一些或所有者以不同的電壓位準及/或不同的頻率進行操作。
本發明實施例的對多個電源供應電壓進行多工的多工器電路包括：多個可選擇的指狀電路，對應於所述多個電源供應電壓，所述多個可選擇的指狀電路中的每一者具有針對特定指狀電路的輸入節點、以及對於所述多個指狀電路而言共用的輸出節點；且包括串聯連接於所述輸入節點與所述輸出節點之間的為第一導電性類型的非增強模式電晶體與為第二導電性類型的增強模式第一電晶體及增強模式第二電晶體。所述多個可選擇的指狀電路中的每一者被配置成：自所述輸入節點接收所述多個電源供應電壓中的對應的一個電源供應電壓；以及若所述對應的一個電源供應電壓的第一型式被選擇，則將所述對應的一個電源供應電壓的所述第一型式提供至所述輸出節點。
本發明實施例的對多個電源供應電壓進行多工的半導體裝置包括：為第一導電性類型的基底；第一區域，被配置用於非增強模式金屬氧化物半導體場效電晶體；第二區域及第三區域，被配置用於增強模式金屬氧化物半導體場效電晶體。所述第一區域包括：多個區，形成於所述基底中，為第二導電性類型；以及閘極電極，對應地形成於所述第一區中，界定對應的第二導電性類型電晶體。所述第二區域及所述第三區域中的每一者包括：相對大的井，形成於所述基底中，為所述第二導電性類型；相對小的井，形成於所述相對大的井中，為所述第一導電性類型；閘極電極，形成於所述相對小的井中，界定對應的第一導電性型電晶體；以及環， 形成於所述相對小的井的周邊周圍及所述相對大的井的周邊內，為所述第二導電性類型。所述半導體裝置被組織成多個可選擇的指狀電路。所述指狀電路中的每一者包括來自所述第一區域、所述第二區域、及所述第三區域中的每一者的電晶體。對於所述指狀電路中的每一者，其中的所述電晶體是串聯連接的。
本發明實施例的對多個電源供應電壓進行多工的方法包括：選擇多個指狀電路中與所述多個電源供應電壓對應的被選取的一個指狀電路，可選擇的所述多個指狀電路中的每一者包括串聯連接於輸入節點與輸出節點之間的為第一導電性類型的非增強模式電晶體及為第二導電性類型的增強模式第一電晶體及增強模式第二電晶體，所述選擇所述多個指狀電路中的被選取的一個指狀電路包括：接通所述被選取的指狀電路的所述非增強模式電晶體、所述增強模式第一電晶體、及所述增強模式第二電晶體中的每一者。對多個電源供應電壓進行多工的方法更包括：不選擇所述多個指狀電路中除所述被選取的指狀電路外的其他指狀電路，所述不選擇所述多個指狀電路中的其他指狀電路包括：對於不被選擇的所述指狀電路中的每一者，關斷所述非增強模式電晶體、所述增強模式第一電晶體、及所述增強模式第二電晶體中的每一者。對多個電源供應電壓進行多工的方法更包括：對於所述多個指狀電路中的每一者，將所述增強模式第一電晶體及所述增強模式第二電晶體中的每一者的本體設定成與所述被選取的指狀電路對應的所述電源供應電壓。
100‧‧‧半導體裝置
101‧‧‧巨集
102、202A、202B、302A、302B、502B‧‧‧多工器電路
303A、303B、503B‧‧‧電晶體網路
304A(0)、304A(1)、304A(N-2)、304A(N-1)‧‧‧指狀電路
304B(0)、 304B(1)、304B(2)、304B(3)、504B(0)、504B(1)、504B(2)、504B(3)‧‧‧指狀電路
306A、308A、310A、511B‧‧‧群組
306B‧‧‧防洩漏電晶體
307B(0)、307B(1)、307B(2)、307B(3)、580‧‧‧節點
310B、410B‧‧‧驅動器電晶體
312A、312B、512B‧‧‧偏壓軌條
314A、314B、514B‧‧‧輸出節點
316A、316B、516B‧‧‧選擇邏輯
402B1、402B2、807‧‧‧佈局圖
404B(0)、404B(1)、404B(2)、404B(3)‧‧‧指狀電路圖案
406B‧‧‧防洩漏電晶體
406B’、406B”‧‧‧防洩漏區域圖案
408B’‧‧‧選擇器區域圖案
410B’‧‧‧驅動器區域圖案
420‧‧‧基底圖案
422(1,1)、422(1,2)、422(1,3)、422(1,4)‧‧‧區圖案
424(1,1)、424(1,2)、424(1,3)、424(1,4)、444(2,1)、444(2,2)、444(2,3)、444(2,4)、464(3,1)、464(3,2)、464(3,3)、464(3,4)‧‧‧閘極電極圖案
426(1,4)‧‧‧根圖案
428(1,4,1)、428(1,4,2)、428(1,4,3)、428(1,4,4)‧‧‧釘齒圖案
430(1)、430(2)、430(3)、452、472‧‧‧環圖案
441、461‧‧‧相對大的井圖案
442、462‧‧‧相對小的井圖案
481A、481B、481C、481D、482A、482B、482C、482D、483A、483B、483C、483D、484A、484B、484C、484D‧‧‧導體圖案
600、700‧‧‧方法
602、604、606、612、614、616、618、620、622A、622B、624A、624B、624C、702、704、706、708、710、712、714、716、720、722、724、726、730、732、734、736、738、740、742、744、750、752、760、762‧‧‧步驟
800‧‧‧電子設計自動化系統
802‧‧‧處理器
804‧‧‧儲存媒體
808‧‧‧匯流排
810‧‧‧輸入/輸出介面
812‧‧‧網路介面
814‧‧‧網路
842‧‧‧使用者介面
900‧‧‧積體電路製造系統
920‧‧‧設計機構
922‧‧‧積體電路設計佈局圖
930‧‧‧遮罩機構
932‧‧‧遮罩資料準備
934‧‧‧遮罩製作
940‧‧‧製造廠
942‧‧‧半導體晶圓
960‧‧‧積體電路裝置
A、B、L1、L2、Wb、Wg、Wn‧‧‧距離
CTRLFS、CTRLgate(ij)、SEL、SEL(0)、SEL(1)、SEL(M-1)‧‧‧控制訊號
D、S‧‧‧間距
FSP1、FSP2‧‧‧故障安全PMOS電晶體
N11、N12、N13、N14‧‧‧電晶體
N1(N-1)、N1(N)、N41、N42、N43、N44‧‧‧電晶體
P21、P22、P23、P24、P2(N-1)、P2(N)、P31、P32、P33、P34、P3(N-1)、P3(N)‧‧‧電晶體
Sb‧‧‧間距
VDD(0)、VDD(1)、VDD(2)、VDD(3)、VDD(i)、VDD(N-2)、VDD(N-1)‧‧‧電壓
VSS‧‧‧參考電壓
Wp1、Wp2‧‧‧長度
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據本發明至少一個實施例的半導體裝置的方塊圖。
圖2A是根據本發明至少一個實施例的多工器電路的方塊圖。
圖2B是根據本發明至少一個實施例的多工器電路的方塊圖。
圖3A是根據本發明至少一個實施例的多工器電路的電路圖。
圖3B是根據本發明至少一個實施例的多工器電路的電路圖。
圖3C至圖3F是根據本發明至少一個實施例的由圖3B所示選擇邏輯產生的控制訊號的示意圖。
圖4A是根據本發明至少一個實施例的對多個電壓進行多工的多工器電路的佈局圖。
圖4B是根據本發明至少一個實施例的對多個電壓進行多工(multiplexing)的多工器電路的佈局圖。
圖5是根據本發明至少一個實施例的多工器電路的電路圖。
圖6A是根據本發明至少一個實施例的對多個電源供應(power supply，PS)電壓進行多工的方法的流程圖。
圖6B是根據本發明至少一個實施例的更詳細地闡述圖6A所示方塊的流程圖。
圖6C是根據本發明至少一個實施例的更詳細地闡述圖6A所示方塊的流程圖。
圖6D是根據本發明至少一個實施例的更詳細地闡述圖6A所示方塊的流程圖。
圖6E是根據本發明至少一個實施例的更詳細地闡述圖6A所示方塊604的流程圖。
圖6F是根據本發明至少一個實施例的更詳細地闡述圖6A所示方塊的流程圖。
圖7A是根據本發明至少一個實施例的產生對多個電源供應(PS)電壓進行多工的半導體裝置的佈局圖的方法的流程圖。
圖7B是根據本發明至少一個實施例的更詳細地闡述圖7A所示方塊的流程圖。
圖7C是根據本發明至少一個實施例的更詳細地闡述圖7A所示方塊的流程圖。
圖7D是根據本發明至少一個實施例的更詳細地闡述圖7A所示方塊的流程圖。
圖7E是根據本發明至少一個實施例的更詳細地闡述圖7A所示方塊的流程圖。
圖8是根據本發明至少一個實施例的電子設計自動化(electronic design automation，EDA)系統的方塊圖。
圖9是根據本發明至少一個實施例的積體電路(integrated circuit，IC)製造系統及與其相關聯的積體電路製造流程的方塊圖。
以下揭露內容提供用於實作所提供主題的不同特徵的諸多不同的實施例或實例。以下闡述組件、值、操作、材料、排列等的具體實例以簡化本發明。當然，該些僅為實例且不旨在進行限制。預期存在其他組件、值、操作、材料、排列等。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，但自身並不表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在一些實施例中，提供一種對多個電源供應(PS)電壓進行多工的多工器，所述多工器包括與所述多個電源供應電壓對 應的多個可選擇的指狀電路，其中所述多個可選擇的指狀電路中的每一者包括防洩漏電晶體(anti-leak transistor)、選擇器電晶體(selector transistor)、及驅動器電晶體(driver transistor)。在一些實施例中，防洩漏電晶體為N通道金屬氧化物半導體(n-channel metal oxide semiconductor，NMOS)電晶體。在不被選擇的指狀電路中，若不存在NMOS電晶體，則選擇器電晶體及驅動器電晶體將表現為正向偏壓二極體(forward-biased diode)且代表(A)選擇器電晶體及驅動器電晶體的本體與(B)對應電源供應電壓之間的洩漏路徑。防洩漏電晶體(NMOS電晶體)的一優點是此種洩漏路徑即便不能被防止，也會被減少。在一些實施例中，防洩漏電晶體為本質(intrinsic)NMOS電晶體。在至少一些實施例中，防洩漏電晶體為本質電晶體(本質NMOS電晶體)的一優點是所述防洩漏電晶體兩端的壓降(voltage drop)為小的(即便並非可忽略不計)，此會提高對應指狀電路的電流承受能力(current capability)。在一些實施例中，選擇器電晶體及驅動器電晶體的本體被偏壓為所述多個電源供應電壓中的被選擇的一者。若(作為替代地)選擇器電晶體及驅動器電晶體的本體被偏壓至所述多個電源供應電壓中的最大的一個電源供應電壓(PSmax)，則‘其他’指狀電路(其用於選擇所述多個電源供應電壓中除所述最大的電源供應電壓外的電源供應電壓)中的一些或所有者若被選擇則將展現出不良的電流驅動能力，乃因所述‘其他’指狀電路中的選擇器電晶體及驅動器電晶體的本體將以將大於對應的所接收電源供應電壓的 PSmax電壓進行偏壓，藉此引發所述選擇器電晶體及驅動器電晶體中的至少一些選擇器電晶體及驅動器電晶體在對應的截斷區(cutoff region)中進行操作。因此，在至少一些實施例中，將選擇器電晶體及驅動器電晶體的本體偏壓至所述多個電源供應電壓中的被選擇的一者的一優點是所述選擇器電晶體及驅動器電晶體均不被引發以在對應的截斷區中進行操作。
圖1是根據本發明至少一個實施例的半導體裝置100的方塊圖。
在圖1中，半導體裝置100包括電路巨集/模組(circuit macro/module)(在下文中稱為巨集)101等。在一些實施例中，巨集101為系統晶片(SoC)巨集。巨集101包括多工器電路102，其中多工器電路102被配置成對多個電壓進行多工。在一些實施例中，多工器電路102被配置成對不同的電源供應電壓進行多工(參見下文論述的圖2A所示的多工器電路202A、圖2B所示的多工器電路202B等項)。
在一些實施例中，巨集101是在類比於其中子常式/程序被主程式(或被其他子常式)調用來施行給定計算功能的模組化程式設計的架構階層的技術背景中進行理解。在此技術背景中，半導體裝置100使用巨集101來執行一或多個給定功能。因此，在此技術背景中且就架構階層而言，半導體裝置100類比於主程式且巨集(在下文中稱為巨集)101類比於子常式/程序。在一些實施例中，巨集101為軟巨集(soft macro)。在一些實施例中，巨集101 為硬巨集(hard macro)。在一些實施例中，巨集101為以暫存器轉移層階(register-transfer level，RTL)碼來描述/表達的軟巨集。在一些實施例中，有待對巨集101執行合成(synthesis)、放置及路由(placement and routing)，進而使得所述軟巨集可被合成、放置及路由以用於各種製程節點。在一些實施例中，巨集101是以二進制檔案格式(例如，圖形資料庫系統II(Graphic Database System II，GDSII)串流格式)來描述/表達的硬巨集，其中二進制檔案格式代表巨集101的呈階層形式的一或多個佈局圖的平面幾何形狀、文本標簽、其他資訊、及類似特徵。在一些實施例中，已對巨集101執行合成、放置及路由，進而使得硬巨集專門針對特定製程節點。
圖2A是根據本發明至少一個實施例的對多個電壓進行多工的多工器電路202A的方塊圖。在一些實施例中，多工器電路202A是圖1所示多工器電路102的實例。
在圖2A中，多工器電路202A被配置成選擇N個不同的電壓中的一者並輸出所述N個電壓中的被選擇的一者，其中N是整數且N2。更具體而言，多工器電路202A被配置成：接收N個電壓VDD(0)、電壓VDD(1)、...、電壓VDD(N-2)及電壓VDD(N-1)、以及M個控制訊號SEL(0)、...、控制訊號SEL(M-1)，其中M是整數且M1；根據控制訊號SEL(0)至控制訊號SEL(M-1)來選擇電壓VDD(0)至電壓VDD(N-1)中的一者；並且輸出被選擇的電壓VDD(i)，其中i是與整數0、1、...、N-2、及N-1中的被選擇的一 者對應的整數。儘管圖2A示出至少兩個控制訊號，然而在一些實施例中，M=1，進而使得存在一個控制訊號SEL。
在圖2A中，電壓VDD(0)至電壓VDD(N-1)代表電源供應電壓。在一些實施例中，電壓VDD(0)至電壓VDD(N-1)代表與不同的系統晶片巨集對應的電源供應電壓。在一些實施例中，電壓VDD(0)至電壓VDD(N-1)代表除電源供應電壓外的電壓。
圖2B是根據本發明至少一個實施例的對多個電壓進行多工的多工器電路202B的方塊圖。在一些實施例中，多工器電路202B是圖1所示多工器電路102的實例。
圖2B所示多工器電路202B是圖2A所示多工器電路202A的實作方案，其中為使闡釋簡潔起見，M=2且N=4。因此，多工器電路202B被配置成：接收四個(N=4)電壓VDD(0)、電壓VDD(1)、電壓VDD(2)及電壓VDD(3)、以及兩個(M=2)控制訊號SEL(0)及控制訊號SEL(1)；根據控制訊號SEL(0)至控制訊號SEL(1)來選擇電壓VDD(0)至電壓VDD(3)中的一者；並且輸出被選擇的電壓VDD(i)，其中VDD(i)等於電壓VDD(0)至電壓VDD(3)中的被選擇的所述一者。
圖3A是根據本發明至少一個實施例的對多個電壓進行多工的多工器電路302A的電路圖。在一些實施例中，多工器電路302A是圖1所示多工器電路102的實例。在一些實施例中，多工器電路302A是圖2A所示多工器電路202A的實例。
在圖3A中，多工器電路302A被配置成選擇N個不同 的電壓中的一者並輸出所述N個電壓中的被選擇的所述一者，其中N是整數且N>2。更具體而言，多工器電路302A被配置成：接收N個電壓VDD(0)、電壓VDD(1)、...、電壓VDD(N-2)及電壓VDD(N-1)、以及M個控制訊號SEL(0)、...、控制訊號SEL(M-1)，其中M是整數且M1；根據控制訊號SEL(0)至控制訊號SEL(M-1)來選擇電壓VDD(0)至電壓VDD(N-1)中的一者；並且輸出被選擇的電壓VDD(i)，其中i是與整數0、1、...、N-2、及N-1中的被選擇的所述一者對應的整數。在一些實施例中，M=1，進而使得存在一個控制訊號SEL。
多工器電路302A包括：電晶體網路303A；偏壓軌條(bias rail)312A；輸出節點314A；以及選擇邏輯316A。電晶體網路303A包括被配置成接收對應電壓VDD(0)、電壓VDD(1)、...、電壓VDD(N-2)、及電壓VDD(N-1)的可選擇的指狀電路304A(0)、指狀電路304A(1)、...、指狀電路304A(N-2)、及指狀電路304A(N-1)。
指狀電路304A(0)、指狀電路304A(1)、...、指狀電路304A(N-2)、及指狀電路304A(N-1)中的每一者包括三個串聯連接的電晶體。指狀電路304A(0)包括串聯連接的NMOS電晶體N11、p通道金屬氧化物半導體(p-channel metal oxide semiconductor，PMOS)電晶體P21、及PMOS電晶體P31。指狀電路304A(1)包括串聯連接的電晶體N12、電晶體P22、及電晶體P32。指狀電路304A(N-2)包括串聯連接的電晶體N1(N-1)、電晶體P2(N-1)、及電 晶體P3(N-1)。指狀電路304A(N-1)包括串聯連接的電晶體N1(N)、電晶體P2(N)、及電晶體P3(N)。在一些實施例中，指狀電路304A(0)、指狀電路304A(1)、...、指狀電路304A(N-2)、及指狀電路304A(N-1)中的每一者包括多於三個串聯連接的電晶體。
NMOS電晶體N11、NMOS電晶體N12、...、NMOS電晶體N1(N-1)、及NMOS電晶體N1(N)為：非增強模式(non-enhancement mode)NMOS電晶體；並且包括防洩漏電晶體的群組306A。在一些實施例中，作為替代，電晶體N11、電晶體N12、...、電晶體N1(N-1)、及電晶體N1(N)為非增強模式PMOS電晶體P11、非增強模式PMOS電晶體P12、...、非增強模式PMOS電晶體P1(N-1)、及非增強模式PMOS電晶體P1(N)。
在一些實施例中，非增強模式防洩漏電晶體的群組306A是由本質NMOS電晶體構成。本質電晶體是以下一種電晶體：所述電晶體經受少量(若有的話)通道摻雜(channel doping)，且因此所述電晶體的本體(或主體)決定通道的導電特性且藉此決定臨限電壓。在NMOS電晶體的中，本質NMOS電晶體展現出較非本質NMOS電晶體低的臨限電壓。在一些實施例中，本質NMOS電晶體的臨限電壓在零伏特左右。
在一些實施例中，非增強模式防洩漏電晶體的群組306A是由空乏模式電晶體(depletion mode transistor)構成。對於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)技術，在電晶體的源極區與汲極區之間存在 中間區。空乏模式電晶體為‘常開型(normally-ON)’的電晶體，乃因在電晶體的製作期間形成穿過中間區的導電路徑(通道)進而使得所述通道以預設方式存在。在空乏模式電晶體的製作期間，以足夠高/大的摻雜劑濃度對中間區進行植入及/或擴散進而使得所述通道以預設方式存在，因此所述空乏模式電晶體被視為‘常開型’。因此，對空乏模式電晶體的閘極電極選擇性地施加電壓以自中間區排除電荷載子，此會選擇性地(儘管是暫時地)破壞所述通道且藉此選擇性地關斷所述空乏模式電晶體。
在NMOS電晶體的中：當對閘極電極施加小的電壓(0伏特)時，穿過中間區的通道保持存在進而使得空乏模式NMOS電晶體保持接通；且當對閘極電極施加負電壓時，穿過中間區的通道被破壞進而使得空乏模式NMOS電晶體關斷。在PMOS電晶體的中：當對閘極電極施加大的電壓(VDD伏特)時，穿過中間區的通道保持存在進而使得空乏模式PMOS電晶體保持接通；且當對閘極電極施加非常大的電壓(>>VDD)時，穿過中間區的通道被破壞進而使得空乏模式PMOS電晶體關斷。
PMOS電晶體P21、PMOS電晶體P22、...、PMOS電晶體P2(N-1)、及PMOS電晶體P2(N)為：增強模式電晶體；並且包括選擇器電晶體的群組308A。PMOS電晶體P31、PMOS電晶體P32、...、PMOS電晶體P3(N-1)、及PMOS電晶體P3(N)包括：驅動器電晶體的群組310A。在一些實施例中，作為替代，電晶體P21、電晶體P22、...、電晶體P2(N-1)及電晶體P2(N)、以及電晶體P31、 電晶體P32、...、電晶體P3(N-1)及電晶體P3(N)為對應的增強模式NMOS電晶體。
就增強模式而言，對於MOSFET技術，同樣地，在電晶體的源極區與汲極區之間存在中間區。增強模式電晶體為‘常關型(normally-OFF)’的電晶體，乃因在電晶體的製作期間不形成穿過中間區的導電路徑(通道)進而使得所述通道不以預設方式存在且使得增強模式電晶體預設為關斷。為接通增強模式電晶體，對閘極電極選擇性地施加電壓以將電荷載子吸引至中間區，此會選擇性地(儘管是暫時地)創建/形成所述通道且藉此選擇性地接通所述增強模式電晶體。
在NMOS電晶體的中：當對閘極電極施加較臨限電壓(threshold voltage，Vt)小的電壓時，不引發穿過中間區的通道，進而使得增強模式NMOS電晶體保持關斷；並且當對閘極電極施加等於或大於臨限電壓的電壓時，引發穿過中間區的通道，進而使得增強模式NMOS電晶體接通。在PMOS電晶體的中：當對閘極電極施加較臨限電壓大的電壓時，不引發穿過中間區的通道，進而使得增強模式PMOS電晶體保持關斷；並且當對閘極電極施加等於或小於臨限電壓的電壓時，引發穿過中間區的通道，進而使得增強模式PMOS電晶體接通。
圖3A所示選擇邏輯316A被配置成接收M個控制訊號SEL(0)、...、控制訊號SEL(M-1)，且產生3*N個控制訊號CTRLgate(ij)，所述3*N個控制訊號CTRLgate(ij)被輸出至電晶體網路303A的對 應電晶體N11、電晶體N12、...、電晶體N1(N-1)、電晶體N1(N)、電晶體P21、電晶體P22、...、電晶體P2(N-1)、電晶體P2(N)、電晶體P31、電晶體P32、...、電晶體P3(N-1)、及電晶體P3(N)的閘極電極。電晶體網路被組織成由列及行構成的陣列，進而使得例如位於列1與行1的交叉部位處的電晶體為N11，位於列2與行2的交叉部位處的電晶體為P22，或者達成類似的構造。因此，選擇邏輯316A被配置成產生：控制訊號CTRLgate(11)並將控制訊號CTRLgate(11)輸出至電晶體N11；控制訊號CTRLgate(22)並將CTRLgate(22)輸出至電晶體P22；或者進行類似的操作。下文在對圖3B所示選擇邏輯316B的論述及對圖3C至圖3F的相關論述中提供有關於選擇邏輯316A的更多細節。在一些實施例中，其中指狀電路304A(0)、指狀電路304A(1)、...、指狀電路304A(N-2)、及指狀電路304A(N-1)中的每一者包括多於三個串聯連接的電晶體，則選擇邏輯316A對應地產生並輸出多於3*N個控制訊號CTRLgate(ij)。在一些實施例中，若指狀電路304A(0)、指狀電路304A(1)、...、指狀電路304A(N-2)、及指狀電路304A(N-1)中的每一者包括四個串聯連接的電晶體，則選擇邏輯316A對應地產生並輸出多於4*N個控制訊號CTRLgate(ij)。
圖3B是根據本發明至少一個實施例的對多個電壓進行多工的多工器電路302B的電路圖。在一些實施例中，多工器電路302B是圖1所示多工器電路102的實例。在一些實施例中，多工器電路302B是圖2B所示多工器電路202B的實例。
圖3B所示多工器電路302B是圖3A所示多工器電路302A的實作方案，其中為使闡釋簡潔起見，M=2且N=4。因此，多工器電路302B被配置成：接收四個(N=4)電壓VDD(0)、VDD(1)、電壓VDD(2)及電壓VDD(3)、以及兩個(M=2)控制訊號SEL(0)及控制訊號SEL(1)；根據控制訊號SEL(0)至控制訊號SEL(1)來選擇電壓VDD(0)至電壓VDD(3)中的一者；並且輸出被選擇的電壓VDD(i)，其中VDD(i)等於電壓VDD(0)至電壓VDD(3)中的被選擇的所述一者。此外，如下文就圖3C至圖3F而更詳細地論述，選擇邏輯316B被配置成產生十二個控制訊號CTRLgate(ij)。在一些實施例中，選擇邏輯316B被配置成產生除十二個控制訊號外的正數(positive number)個控制訊號。
電晶體網路303B的可選擇的指狀電路304A(0)、指狀電路304A(1)、指狀電路304A(2)、及指狀電路304A(3)中的每一者具有用於接收對應電壓VDD(0)、電壓VDD(1)、電壓VDD(2)、及電壓VDD(3)的針對特定指狀電路的輸入節點。可選擇的指狀電路304A(0)、指狀電路304A(1)、指狀電路304A(2)、及指狀電路304A(3)中的每一者共用輸出節點314B。在圖3B中，電壓VDD(0)=5V、電壓VDD(1)=1.15V、電壓VDD(2)=1.5V、且電壓VDD(3)=1.15V。在一些實施例中，電壓VDD(0)至電壓VDD(3)中的一或多者代表除圖3B中所示對應電壓外的電壓。
就指狀電路304B(0)而言，本質電晶體N11連接於電壓VDD(0)與節點307B(0)之間。電晶體P21連接於節點307B(0)與代 表偏壓軌條312B的節點之間。電晶體P31連接於偏壓軌條312B與輸出節點314B之間。就指狀電路304B(1)而言，本質電晶體N12連接於電壓VDD(1)與節點307B(1)之間。電晶體P22連接於節點307B(1)與代表偏壓軌條312B的節點之間。電晶體P32連接於偏壓軌條312B與輸出節點314B之間。就指狀電路304B(2)而言，本質電晶體N13連接於電壓VDD(2)與節點307B(2)之間。電晶體P23連接於節點307B(2)與代表偏壓軌條312B的節點之間。電晶體P33連接於偏壓軌條312B與輸出節點314B之間。就指狀電路304B(3)而言，本質電晶體N14連接於電壓VDD(3)與節點307B(3)之間。電晶體P23連接於節點307B(3)與代表偏壓軌條312B的節點之間。電晶體P33連接於偏壓軌條312B與輸出節點314B之間。
在圖3B中，電晶體P21至電晶體P24及電晶體P31至電晶體P34的本體被偏壓至偏壓軌條312B上的電壓。在一些實施例中，電晶體P21至電晶體P24及電晶體P31至電晶體P34的本體被偏壓至除偏壓軌條312B上的電壓外的電壓。在圖3B中，電晶體N11至電晶體N14的本體被偏壓至參考電壓VSS。在一些實施例中，電晶體N11至N14的本體被偏壓至除參考電壓VSS外的電壓。
圖3B假定以下情境：其中已選擇指狀電路304B(3)進而使得選擇邏輯316B在指狀電路304B(0)至指狀電路304B(2)的電晶體關斷的同時進行控制以接通指狀電路304B(3)的電晶體。
圖3C是根據本發明至少一個實施例的由選擇邏輯316B 產生的控制訊號CTRLgate(ij)的示意圖。
圖3C所示表假定已選擇指狀電路304B(3)。如此一來，選擇邏輯316B產生控制訊號CTRLgate(11)至控制訊號CTRLgate(34)並將控制訊號CTRLgate(11)至控制訊號CTRLgate(34)提供至對應電晶體N11至電晶體N14、電晶體P21至電晶體P24、及電晶體P31至電晶體P34的閘極電極以接通電晶體N14、電晶體P24、及電晶體P34，且如下關斷電晶體N11至電晶體N13、電晶體P21至電晶體P23、及電晶體P31至電晶體P33。在一些實施例中，選擇邏輯316B是以一或多個反及(NAND)電路、一或多個反或(NOR)電路、及一或多個反相器的組合(圖中未示出)來實作。
為接通指狀電路304B(3)的電晶體，選擇邏輯316B如下產生訊號：將控制訊號CTRLgate(14)設定成等於電壓VDD(0)至電壓VDD(3)中的最大的一個電壓，且將控制訊號CTRLgate(14)提供至電晶體N14的閘極電極，藉此接通電晶體N14。在一些實施例中，設計規則要求將最大的電壓指派至電壓VDD(0)。在圖3B中，假定VDD(0)為電壓VDD(0)至電壓VDD(3)中的最大的一個電壓。在一些實施例中，電壓VDD(0)至電壓VDD(3)中的除電壓VDD(0)外的一者將為最大的電壓。將控制訊號CTRLgate(24)設定成等於零伏特，且將控制訊號CTRLgate(24)提供至電晶體P24的閘極電極，藉此接通電晶體P24。將控制訊號CTRLgate(34)設定成等於零伏特，且將控制訊號CTRLgate(34)提供至電晶體P34的閘極電極，藉此接通電晶體P34。
為關斷指狀電路304B(0)至指狀電路304B(2)的電晶體，選擇邏輯316B如下產生控制訊號：將控制訊號CTRLgate(11)、控制訊號CTRLgate(12)、及控制訊號CTRLgate(13)設定成等於零伏特，且將控制訊號CTRLgate(11)、控制訊號CTRLgate(12)、及控制訊號CTRLgate(13)提供至對應電晶體N11、電晶體N12、及電晶體N13的閘極電極，藉此關斷電晶體N11、電晶體N12、及電晶體N13。NMOS電晶體會洩漏(例如，即便閘極電壓為0伏特)。舉例而言，若指狀電路304B(0)被設置成電壓VDD(1)=1.15V，則節點307B(0)可高於1.15V，乃因本質電晶體N11會洩漏且電晶體P21被接通。在理解本質NMOS電晶體會洩漏的條件下，將控制訊號CTRLgate(21)、控制訊號CTRLgate(22)、及控制訊號CTRLgate(23)設定成等於電壓VDD(0)至電壓VDD(3)中的最大的一個電壓，且將控制訊號CTRLgate(21)、控制訊號CTRLgate(22)、及控制訊號CTRLgate(23)提供至對應電晶體P21、電晶體P22、及電晶體P23的閘極電極，藉此關斷電晶體P21、電晶體P22、及電晶體P23。將控制訊號CTRLgate(31)、控制訊號CTRLgate(32)、及控制訊號CTRLgate(33)設定成等於偏壓軌條312B上的電壓，且將控制訊號CTRLgate(31)、控制訊號CTRLgate(32)、及控制訊號CTRLgate(33)提供至電晶體P31、電晶體P32、及電晶體P33的閘極電極，藉此關斷電晶體P31、電晶體P32、及電晶體P33。由於圖3B假定其中已選擇指狀電路304B(3)的情境，因此偏壓軌條312B上的電壓為電壓VDD(3)。
圖3D是根據本發明至少一個實施例的由選擇邏輯316B 產生的控制訊號CTRLgate(ij)的示意圖。
除圖3D所示表假定已選擇指狀電路304B(0)外，圖3D所示的示意圖相似於圖3C所示的示意圖。為簡明起見，不再對圖3D予以贅述。
圖3E是根據本發明至少一個實施例的由選擇邏輯316B產生的控制訊號CTRLgate(ij)的示意圖。
除圖3E所示表假定已選擇指狀電路304B(1)外，圖3E所示表相似於圖3C所示表。為簡明起見，不再對圖3E予以贅述。
圖3F是根據本發明至少一個實施例的由選擇邏輯316B產生的控制訊號CTRLgate(ij)的示意圖。
除圖3F所示表假定已選擇指狀電路304B(2)外，圖3F所示表相似於圖3C所示表。為簡明起見，不再對圖3F予以贅述。
返回至對圖3B的論述，若不存在防洩漏電晶體306B而是將電晶體P21至電晶體P24的源極端子直接連接至對應電壓VDD(0)至電壓VDD(3)，則(指狀電路304B(0)至指狀電路304B(3)中的不被選擇的指狀電路中的)電晶體P21至電晶體P24中的不被選擇的電晶體將表現為正向偏壓二極體且代表電壓VDD(0)至電壓VDD(3)與對應的不被選擇的指狀電路的本體之間的洩漏路徑。因此，防洩漏電晶體306B(即，電晶體N11至電晶體N14)的一優點為其即便不能防止也能減少此種洩漏路徑。若防洩漏電晶體306B被實作成非本質NMOS電晶體而非本質NMOS電晶體，則在所述非本質NMOS電晶體中的給定一者兩端將存在顯著的壓 降，此將降低對應指狀電路的載流能力(current capability)。因此，防洩漏電晶體306B(即，電晶體N11至N14)為本質NMOS電晶體的一優點為在電晶體N11至電晶體N14兩端的壓降為小的(即便並非可忽略不計)，此會提高對應指狀電路304B(0)至指狀電路304B(3)的載流能力。
在圖3B中，若電晶體P21至電晶體P24及電晶體P31至電晶體P34的本體被偏壓至電壓VDD(0)至電壓VDD(3)中的最大的一個電壓，則指狀電路304B(1)及指狀電路304B(3)在被選擇時將展現出不良的電流驅動能力。考慮到圖3B假定電壓VDD(0)=5V、電壓VDD(1)=1.15V、且電壓VDD(3)=1.15V，則將電晶體P22及電晶體P32以及電晶體P24及電晶體P34的本體偏壓至電壓VDD(0)=5V，將引發電晶體P22及電晶體P32以及電晶體P24及電晶體P34在其對應的截斷區中進行操作。因此，將電晶體P21至電晶體P24及電晶體P31至電晶體P34的本體偏壓至偏壓軌條312B上的電壓的一優點是電晶體P21至電晶體P24及電晶體P31至電晶體P34均不被引發以在其對應的截斷區中進行操作。
圖4A是根據本發明至少一個實施例的對多個電壓進行多工的多工器電路的佈局圖402B1。在一些實施例中，自佈局圖402B1得來的多工器電路的實例為圖1所示多工器電路102。在一些實施例中，自佈局圖402B1得來的多工器電路的實例為圖2B所示多工器電路202B。在一些實施例中，自佈局圖402B1得來的多 工器電路的實例為圖3B所示多工器電路302B，進而使得M=2且N=4。在一些實施例中，其中更一般地N為整數，N2，M為整數且M1，自佈局圖402B1得來的多工器電路的實例為圖3A所示多工器電路302A。所屬領域中具有通常知識者應可將佈局圖402B1理解為自佈局圖402B1得來的多工器電路的一系列剖視圖的代替圖。
在圖4A中，佈局圖402B1包括基底圖案420、防洩漏區域圖案406B’、選擇器區域圖案408B’、及驅動器區域圖案410B’。自防洩露區域圖案406B’得來的防洩漏電晶體的實例為防洩漏電晶體406B，其中防洩漏電晶體406B對應於圖3B所示的防洩漏電晶體306B。自選擇器區域圖案408B’得來的選擇器電晶體的實例為選擇電晶體408B，其中選擇電晶體408B對應於圖3B所示的選擇器電晶體3086B。自驅動器區域圖案410B’得來的驅動器電晶體的實例為驅動器電晶體410B，其中驅動器電晶體410B對應於圖3B所示驅動器電晶體310B。在圖4A中，基底圖案420被示出為具有P型導電性。
防洩露區域圖案406B’被配置用於空乏模式MOSFET，且包括以下部分。在基底(基底圖案)420中形成有區圖案422(1,1)、區圖案422(1,2)、區圖案422(1,3)、及區圖案422(1,4)，區圖案422(1,1)、區圖案422(1,2)、區圖案422(1,3)、及區圖案422(1,4)為主動區且在圖4A中被示出為具有N型導電性。在一些實施例中，區圖案422(1,1)、區圖案422(1,2)、區圖案422(1,3)、及區圖案 422(1,4)具有由絕緣材料(例如，氧化物)界定的邊界。在圖4A中，區圖案422(1,1)、區圖案422(1,2)、區圖案422(1,3)、及區圖案422(1,4)的長軸平行於垂直方向。更具體而言，區圖案422(1,1)、區圖案422(1,2)、區圖案422(1,3)、及區圖案422(1,4)被示出為具有比較大的井圖案441(以下所論述)的摻雜劑濃度高的摻雜劑濃度而成為N+。閘極電極圖案424(1,1)、閘極電極圖案424(1,2)、閘極電極圖案424(1,3)、及閘極電極圖案424(1,4)相應地形成於區圖案422(1,1)、區圖案422(1,2)、區圖案422(1,3)、及區圖案422(1,4)上，且界定對應的本質NMOS電晶體圖案。自由閘極電極圖案424(1,1)、閘極電極圖案424(1,2)、閘極電極圖案424(1,3)、及閘極電極圖案424(1,4)界定的本質NMOS電晶體圖案得來的本質NMOS電晶體的實例為圖3B所示對應電晶體N11、電晶體N12、電晶體N13、及電晶體N14。當將區圖案422(1,1)、區圖案422(1,2)、區圖案422(1,3)、及區圖案422(1,4)視為表示一群組時，在所述群組的周邊外形成有環圖案430(1)，環圖案430(1)具有P型導電性且具有較基底(基底圖案)420的摻雜劑濃度高的摻雜劑濃度而成為P+，以充當用於提高電阻來進行閂鎖(latch up)的保護環(guard ring)。
在圖4A中，閘極電極圖案424(1,1)、閘極電極圖案424(1,2)、閘極電極圖案424(1,3)、及閘極電極圖案424(1,4)中的每一者具有叉/梳形狀(fork/comb shape)。舉例而言，閘極電極圖案424(1,4)包括根圖案(root pattern)426(1,4)，自根圖案426(1,4) 延伸出釘齒圖案(tine pattern)428(1,4,1)、釘齒圖案428(1,4,2)、釘齒圖案428(1,4,3)、及釘齒圖案428(1,4,4)，進而使得釘齒圖案428(1,4,1)、釘齒圖案428(1,4,2)、釘齒圖案428(1,4,3)、及釘齒圖案428(1,4,4)藉由根圖案426(1,4)電性連接於一起。在圖4A中，根圖案426(1,4)的長軸平行於水平方向且釘齒圖案428(1,4,1)、釘齒圖案428(1,4,2)、釘齒圖案428(1,4,3)、及釘齒圖案428(1,4,4)的長軸平行於垂直方向。在一些實施例中，閘極電極圖案424(1,1)、閘極電極圖案424(1,2)、閘極電極圖案424(1,3)、及閘極電極圖案424(1,4)中的每一者具有包含除4個外的數量的釘齒圖案的叉/梳形狀。在一些實施例中，閘極電極圖案424(1,1)、閘極電極圖案424(1,2)、閘極電極圖案424(1,3)、及閘極電極圖案424(1,4)中的每一者具有除叉/梳形狀外的形狀。在一些實施例中，閘極電極圖案424(1,1)、閘極電極圖案424(1,2)、閘極電極圖案424(1,3)、及閘極電極圖案424(1,4)中的每一者包括一或多個釘齒圖案但不包括連接所述釘齒圖案的根圖案。
選擇器區域圖案408B’被配置用於增強模式MOSFET，且包括以下部分。在基底(基底圖案)420中形成有相對大的井圖案441，相對大的井圖案441具有N型導電性且具有較環圖案452(下文所論述)的摻雜劑濃度小的摻雜劑濃度並且大於相對小的井圖案442(下文所論述)。在相對大的井圖案441中形成有相對小的井圖案442，相對小的井圖案442具有P型導電性且具有較基底(基底圖案)420的摻雜劑濃度高的摻雜劑濃度而成為P+， 並且小於較大的井圖案421。在圖4A中，相對大的井圖案441及相對小的井圖案442中的每一者的長軸平行於水平方向。閘極電極圖案444(2,1)、閘極電極圖案444(2,2)、閘極電極圖案444(2,3)、及閘極電極圖案444(2,4)形成於相對小的井圖案442上，且界定對應的PMOS電晶體圖案。自由閘極電極圖案444(2,1)、閘極電極圖案444(2,2)、閘極電極圖案444(2,3)、及閘極電極圖案444(2,4)界定的PMOS電晶體圖案得來的PMOS電晶體的實例為圖3B所示的對應電晶體P21、電晶體P22、電晶體P23、及電晶體P24。閘極電極圖案444(2,1)、閘極電極圖案444(2,2)、閘極電極圖案444(2,3)、及閘極電極圖案444(2,4)中的每一者具有與閘極電極圖案424(1,1)、閘極電極圖案424(1,2)、閘極電極圖案424(1,3)、及閘極電極圖案424(1,4)的叉/梳形狀相似的叉/梳形狀。然而，應注意，閘極電極圖案444(2,1)、閘極電極圖案444(2,2)、閘極電極圖案444(2,3)、及閘極電極圖案444(2,4)的釘齒顯著短於(在圖4A所示垂直方向上)閘極電極圖案424(1,1)、閘極電極圖案424(1,2)、閘極電極圖案424(1,3)、及閘極電極圖案424(1,4)的對應釘齒。在一些實施例中，閘極電極圖案444(2,1)、閘極電極圖案444(2,2)、閘極電極圖案444(2,3)、及閘極電極圖案444(2,4)中的每一者具有包含除4個外的數量的釘齒圖案的叉/梳形狀。在一些實施例中，閘極電極圖案444(2,1)、閘極電極圖案444(2,2)、閘極電極圖案444(2,3)、及閘極電極圖案444(2,4)中的每一者具有除叉/梳形狀以外的形狀。在一些實施例中，閘極電極圖案444(2,1)、閘極電極圖 案444(2,2)、閘極電極圖案444(2,3)、及閘極電極圖案444(2,4)中的每一者包括一或多個釘齒圖案但不包括連接所述釘齒圖案的根圖案。在相對小的井圖案442的周邊周圍及較大的井圖案441的周邊內形成有環圖案452，環圖案452具有N型導電性且具有比較大的井圖案441的摻雜劑濃度高的摻雜劑濃度而成為N+，以充當用於提高電阻來進行閂鎖的拾取環(pickup ring)。在相對大的井圖案441的周邊外形成有環圖案430(2)，環圖案430(2)具有P型導電性且具有較基底(基底圖案)420的摻雜劑濃度高的摻雜劑濃度而成為P+，以充當保護環。環圖案430(2)與環圖案430(1)共用一側。
驅動器區域圖案410B’被配置用於增強模式MOSFET，且包括以下部分。在基底(基底圖案)420中形成有相對大的井圖案461，相對大的井圖案461具有N型導電性且具有較環圖案472(下文所論述)的摻雜劑濃度小的摻雜劑濃度，並且大於相對小的井圖案462(下文所論述)。在相對大的井圖案461中形成有相對小的井圖案462，相對小的井圖案462具有P型導電性且具有較基底(基底圖案)420的摻雜劑濃度高的摻雜劑濃度而成為P+。在圖4A中，相對大的井圖案461及相對小的井圖案462中的每一者的長軸平行於水平方向。閘極電極圖案464(3,1)、閘極電極圖案464(3,2)、閘極電極圖案464(3,3)、及閘極電極圖案464(3,4)形成於相對小的井圖案442上，且界定對應的PMOS電晶體圖案。自由閘極電極圖案464(3,1)、閘極電極圖案464(3,2)、閘極電極圖案 464(3,3)、及閘極電極圖案464(3,4)界定的PMOS電晶體圖案得來的PMOS電晶體的實例為圖3B所示的對應電晶體P31、電晶體P32、電晶體P33、及電晶體P34。閘極電極圖案464(3,1)、閘極電極圖案464(3,2)、閘極電極圖案464(3,3)、及閘極電極圖案464(3,4)中的每一者具有與閘極電極圖案424(1,1)、閘極電極圖案424(1,2)、閘極電極圖案424(1,3)、及閘極電極圖案424(1,4)的叉/梳形狀相似的叉/梳形狀。然而，應注意，閘極電極圖案464(3,1)、閘極電極圖案464(3,2)、閘極電極圖案464(3,3)、及閘極電極圖案464(3,4)的釘齒顯著地短於(在圖4A所示垂直方向上)閘極電極圖案424(1,1)、閘極電極圖案424(1,2)、閘極電極圖案424(1,3)、及閘極電極圖案424(1,4)的對應釘齒。在一些實施例中，閘極電極圖案464(3,1)、閘極電極圖案464(3,2)、閘極電極圖案464(3,3)、及閘極電極圖案464(3,4)中的每一者具有包含除4個外的數量的釘齒圖案的叉/梳形狀。在一些實施例中，閘極電極圖案464(3,1)、閘極電極圖案464(3,2)、閘極電極圖案464(3,3)、及閘極電極圖案464(3,4)中的每一者具有除叉/梳形狀外的形狀。在一些實施例中，閘極電極圖案464(3,1)、閘極電極圖案464(3,2)、閘極電極圖案464(3,3)、及閘極電極圖案464(3,4)中的每一者包括一或多個釘齒圖案但不包括連接所述釘齒圖案的根圖案。在相對小的井圖案462的周邊周圍及相對大的井圖案461的周邊內形成有環圖案472，環圖案472具有N型導電性且具有比相對大的井圖案461的摻雜劑濃度高的摻雜劑濃度而成為N+，以充當保護環。在相對大的井圖案461的 周邊外形成有環圖案430(3)，環圖案430(3)具有P型導電性且具有較基底(基底圖案)420的摻雜劑濃度高的摻雜劑濃度而成為P+，以充當保護環。環圖案430(3)與環圖案430(2)共用一側。
佈局圖402B1被組織成可選擇的指狀電路圖案404B(0)、指狀電路圖案404B(1)、指狀電路圖案404B(2)、及指狀電路圖案404B(3)。自指狀電路圖案404B(0)、指狀電路圖案404B(1)、指狀電路圖案404B(2)、及指狀電路圖案404B(3)得來的指狀電路的實例為圖3B所示對應指狀電路304B(0)、指狀電路圖案304B(1)、指狀電路圖案304B(2)、指狀電路圖案及304B(3)。考慮到指狀電路的電晶體串聯連接於例如(舉例而言)圖3B所示指狀電路304B(0)、指狀電路圖案304B(1)、指狀電路圖案304B(2)、及指狀電路圖案304B(3)中的任一者中，佈局圖402B1包括導體圖案(圖中未示出)，所述導體圖案串聯連接對應指狀電路圖案404B(0)、指狀電路圖案404B(1)、指狀電路圖案404B(2)、及指狀電路圖案404B(3)的電晶體圖案。
在圖4A中，若作為替代將相對小的井圖案442實作為與閘極電極圖案444(2,1)至閘極電極圖案444(2,4)對應的四個更小的井‘小圖案(patternette)’(圖中未示出)，則所得選擇器區域(圖中未示出)將例如由於在‘小圖案’之間設置有隔離/絕緣區而具有較選擇器區域408B’的佔用面積(footprint)大的佔用面積。因此，使用相對小的井圖案442而非四個更小的井‘小圖案’(同樣未示出)的一優點是選擇器區域408B’的佔用面積小於選擇器區 域408B”(同樣未示出)，此使得佈局圖402B1的佔用面積較小。
此外在圖4A中，若作為替代將相對小的井圖案462實作為與閘極電極圖案464(2,1)至閘極電極圖案464(2,4)對應的四個更小的井‘小圖案’(圖中未示出)，則所得驅動器區域圖案(圖中未示出)將例如由於在‘小圖案’之間設置有隔離/絕緣區而具有較驅動器區域圖案410B’的佔用面積大的佔用面積。因此，使用相對小的井圖案462而非四個更小的井‘小圖案’(同樣未示出)的一優點是驅動器區域圖案410B’的佔用面積小於驅動器區域圖案的佔用面積(同樣未示出)，此使得佈局圖402B1的佔用面積較小。
就具有叉/梳形狀閘極電極(包括藉由根圖案而連接於一起的一定數目的釘齒圖案)的MOSFET電晶體而言，且對於所述釘齒中的給定一者，所述給定釘齒的與下伏主動區域圖案交疊的一部分界定‘小通道(channelette)’。使用具有叉/梳形狀閘極電極的MOSFET電晶體的一益處是在通道的垂直方向上的有效距離是所述小通道中的每一者在所述垂直方向上的距離之和。在一些實施例中，由於使用叉/梳形狀閘極電極，因此在防洩露區域圖案406B’的電晶體圖案中的每一者的垂直方向上的通道距離WCH為Q406B’*Wn，其中Q406B’是防洩露區域圖案406B’的電晶體圖案中的每一者的釘齒圖案的數目且其中Wn是在與釘齒圖案(例如，閘極電極圖案424(1,4)的釘齒圖案428(1,4,1)、釘齒圖案428(1,4,2)、釘齒圖案428(1,4,3)、及釘齒圖案428(1,4,4))對應的小通道的垂 直方向上的距離。在圖4A中，Q406B’=4，進而使得防洩露區域圖案406B’的電晶體圖案中的每一者的WCH為4*Wn。在一些實施例中，選擇器區域圖案408B’的電晶體圖案中的每一者的通道距離WCH為Q408B’*Wp1，其中Q408B’為選擇器區域圖案408B’的電晶體圖案中的每一者中的釘齒圖案的數目且Wp1是在與所述釘齒圖案對應的小通道的垂直方向上的長度。在圖4A中，Q408B’=4，進而使得選擇器區域圖案408B’的電晶體圖案中的每一者的WCH為4*Wp1。在一些實施例中，驅動器區域圖案410B’的電晶體圖案中的每一者的通道距離WCH為Q410B’*Wp2，其中Q410B’為驅動器區域圖案410B’的電晶體圖案中的每一者中的釘齒圖案的數目且Wp2是在與所述釘齒圖案對應的小通道的垂直方向上的長度。在圖4A中，Q410B’=4，進而使得選擇器區域圖案410B’的電晶體圖案中的每一者的WCH為4*Wp2。
在一些實施例中，在防洩露區域圖案406B’、選擇器區域圖案408B’、及驅動器區域圖案410B’的電晶體圖案中的每一者的垂直方向上的通道距離WCH，且距離WCH (2.5*L1)，其中L1是在閘極電極圖案的釘齒的水平方向上的距離。在一些實施例中，L1(2.5微米(μm))。在一些實施例中，其中電晶體P31至P34相當於在矽控整流器(silicon controlled rectifier，SCR)(圖中未示出)的陽極的垂直方向上的間距S，且間距S(2.5*L1)。在一些實施例中，在環圖案430(1)、環圖案430(2)、及環圖案430(3)中的每一者的垂直方向上的距離Wg符合(0.2*L1)Wg(7.5*L1) 的關係式。在一些實施例中，(0.4微米)Wg(15微米)。
在一些實施例中，在垂直方向上的距離(長度Wp1)與在所述垂直方向上的距離A之間的比率Wp1/A處於(50%)(Wp1/A)(90%)範圍內。在一些實施例中，在垂直方向上的距離Wn與在水平方向上的距離L2之間的比率Wn/L2處於(2)(Wn/L2)(20)範圍內。在一些實施例中，在垂直方向上的Wn與距離B之間的比率Wn/B處於(50%)(Wn/B)(95%)範圍內。在一些實施例中，在區圖案422(1,1)、區圖案422(1,2)、區圖案422(1,3)、及區圖案422(1,4)中的相鄰區圖案之間在水平方向上的間距D符合D(2.5*L1)的關係式。在一些實施例中，間距D(5微米)。
圖4B是根據本發明至少一個實施例的對多個電壓進行多工的多工器電路的佈局圖402B2。在一些實施例中，自佈局圖402B2得來的多工器電路的實例為圖1所示多工器電路102。在一些實施例中，自佈局圖402B2得來的多工器電路的實例為圖2B所示多工器電路202B。在一些實施例中，自佈局圖402B2得來的多工器電路的實例為圖3B所示多工器電路302B，進而使得M=2且N=4。在一些實施例中，其中更一般地N為整數，N2，M為整數且M1，自佈局圖402B2得來的多工器電路的實例為圖3A所示多工器電路302A。所屬領域中具有通常知識者應能將佈局圖402B2理解為自佈局圖402B2得來的多工器電路的一系列剖視圖的代替圖。
除佈局圖402B2更包括位於防洩露區域圖案406B’之上的導體圖案481A至導體圖案481D、導體圖案482A至導體圖案482D、導體圖案483A至導體圖案483D、及導體圖案484A至導體圖案484D(此使得形成防洩露區域圖案406B”)外，圖4B所示佈局圖402B2相似於圖4A所示佈局圖402B1。如此一來，為使說明簡潔起見，圖4B示出防洩露區域圖案406B”來作為防洩露區域圖案406B’的分解圖，其中金屬化層的導體圖案481A至導體圖案481D、導體圖案482A至導體圖案482D、導體圖案483A至導體圖案483D、及導體圖案484A至導體圖案484D被定位於防洩露區域圖案406B’之上，使得形成防洩露區域圖案406B”。導體圖案481A至導體圖案481D、導體圖案482A至導體圖案482D、導體圖案483A至導體圖案483D、及導體圖案484A至導體圖案484D的長軸平行於水平方向。自導體圖案481A至導體圖案481D得來的導體提供電壓VDD(0)。
在圖4B中，自導體圖案482A至導體圖案482D得來的導體提供電壓VDD(1)。自導體圖案483A至導體圖案483D得來的導體提供電壓VDD(2)。自導體圖案484A至導體圖案484D得來的導體提供電壓VDD(3)。在圖4B中，導體圖案481A至導體圖案481D、導體圖案482A至導體圖案482D、導體圖案483A至導體圖案483D、及導體圖案484A至導體圖案484D相對於垂直方向以重複序列排列進而均勻地分佈於防洩露區域圖案406B’上方，其中所述序列為：導體圖案484A、導體圖案484B、導體圖案 481A、導體圖案481B、導體圖案482A、導體圖案482B、導體圖案483A、及導體圖案483B。在一些實施例中，導體圖案481A至導體圖案481D、導體圖案482A至導體圖案482D、導體圖案483A至導體圖案483D、及導體圖案484A至導體圖案484D以不同的序列排列。
在一些實施例中，在垂直方向上的間距Sb處於(0.25*L1)Sb(5*L1)範圍內。在一些實施例中，(0.5微米)Sb(10微米)。在一些實施例中，導體圖案481A至導體圖案481D、導體圖案482A至導體圖案482D、導體圖案483A至導體圖案483D、及導體圖案484A至導體圖案484D中的每一者的距離Wb處於(0.5*L1)Wb(12.5*L1)範圍內。在一些實施例中，(1微米)Wb(25微米)。在一些實施例中，導體圖案481A至導體圖案481D、導體圖案482A至導體圖案482D、導體圖案483A至導體圖案483D、及導體圖案484A至導體圖案484D的密度比率Wb/(Wb+Sb)處於(50%)(Wb/(Wb+Sb))(85%)範圍內。在一些實施例中，導體圖案481A至導體圖案481D、導體圖案482A至導體圖案482D、導體圖案483A至導體圖案483D、及導體圖案484A至導體圖案484D的覆蓋比率(Wb*Z)/Wn處於((Wb*Z)/Wn)>(50%)範圍內，其中Z是代表導體圖案481A至導體圖案481D、導體圖案482A至導體圖案482D、導體圖案483A至導體圖案483D、及導體圖案484A至導體圖案484D的計數的正整數。此種範圍具有包括增強金屬利用率、減小靜電放電(electro-static discharge， ESD)匯流排電阻等優點。在一些實施例中，金屬利用率提高30%。在一些實施例中，靜電放電匯流排電阻減小10%。
圖5是根據本發明至少一個實施例的對多個電壓進行多工的多工器電路502B的電路圖。在一些實施例中，多工器電路502B是圖1所示多工器電路102的實例。在一些實施例中，多工器電路502B是圖2B所示多工器電路202B的實例。
圖5所示多工器電路502B是多工器電路(圖中未示出，但其相似於圖3A所示多工器電路302A)的實作方案，其中為使闡釋簡潔起見，M=2且N=4。多工器電路502B相似於圖3B所示多工器電路302B，其中此種相似性是藉由將圖5中的參考編號相對於圖3B中的對應元件的參考編號增大200來指示。為簡明起見，對多工器電路502B的論述將集中於與多工器電路302B的不同之處上。
多工器電路502B支援除正常操作模式外的故障安全操作模式(failsafe mode of operation)，其中所述正常操作模式對應於圖3B所示多工器電路302B的操作模式。在其中有外部裝置(圖中未示出)連接至輸出節點514B的情境中，故障安全操作模式即便不能防止也能夠減少自所述外部來源洩漏至多工器電路502B中的電流。
多工器電路502B包括NMOS電晶體N41、NMOS電晶體N42、NMOS電晶體N43、及NMOS電晶體N44，NMOS電晶體N41、NMOS電晶體N42、NMOS電晶體N43、及NMOS電晶 體N44包括隔離器電晶體的群組511B。電晶體網路503B的可選擇的指狀電路504A(0)、指狀電路504A(1)、指狀電路504A(2)、及指狀電路504A(3)中的每一者包括電晶體N41、電晶體N42、電晶體N43、及電晶體N44中的對應一者。
電晶體N41、電晶體N42、電晶體N43、及電晶體N44中的每一者連接於輸出節點514B與參考電壓VSS之間。選擇邏輯516B產生16個控制訊號CTRLgate(ij)。在圖5中，電晶體N41、電晶體N42、電晶體N43、及電晶體N44中的每一者的閘極電極自選擇邏輯516B接收對應的控制訊號CTRLgate(ij)。在圖5中，指狀電路504B(3)被選擇成使得例如藉由為閘極電極供應0伏特來關斷電晶體N41~電晶體N43。電晶體N44的接通/關斷狀態取決於電晶體P34的接通/關斷狀態。若電晶體P34接通，則電晶體N44關斷，且輸出節點514B被上拉至VDD(3)。若電晶體P34關斷，則電晶體N44接通，且輸出節點514B被下拉至0伏特。
電晶體網路503B更包括故障安全PMOS電晶體FSP1及故障安全PMOS電晶體FSP2。電晶體(故障安全PMOS電晶體)FSP1連接於偏壓軌條512B與節點580之間。電晶體FSP2連接於輸出節點514B與節點580之間。電晶體(故障安全PMOS電晶體)FSP1至電晶體FSP2、電晶體P21至電晶體P24、及電晶體P31至電晶體P34的本體連接至節點580。電晶體(故障安全PMOS電晶體)FSP1的閘極電極被配置成接收由選擇邏輯516B產生的控制訊號CTRLFS。電晶體FSP2的閘極電極被配置成接收偏壓軌 條512B上的訊號。
在正常操作模式中，控制訊號CTRLFS被配置成接通電晶體(故障安全PMOS電晶體)FSP1，電晶體(故障安全PMOS電晶體)FSP1將電晶體(故障安全PMOS電晶體)FSP1至電晶體(故障安全PMOS電晶體)FSP2、電晶體P21至電晶體P24、及電晶體P31至電晶體P34的本體連接至偏壓軌條512B上的電壓，其中偏壓軌條512B上的電壓為電壓VDD(0)至電壓VDD(3)中的被選擇的所述一者。此外，在正常模式操作中，電晶體FSP2‘浮置(float)’，乃因電晶體FSP2的源極端子及汲極端子中的每一者連接至偏壓軌條512B上的電壓。
在故障安全操作模式中，控制訊號CTRLFS被配置成關斷電晶體(故障安全PMOS電晶體)FSP1。此外，在故障安全模式操作中，被選擇的指狀電路504B(i)的電壓VDD(i)存在/接通，進而使得偏壓軌條512B處於電壓VDD(i)且電晶體FSP2關斷。在故障安全中，被選擇的指狀電路504B(i)的電壓VDD(i)不存在/關斷，進而使得偏壓軌條512B處於約零伏特且電晶體FSP2接通。
圖6A是根據本發明至少一個實施例的對多個電源供應(PS)電壓進行多工的方法600的流程圖。
可應用方法600的多工器電路的實例包括多工器電路102(圖1)、多工器電路202A(圖2A)、多工器電路202B(圖2B)、多工器電路302A(圖3A)、多工器電路302B(圖3B)、或多工器電路502B(圖5)、自對應的佈局圖402B1(圖4A)或佈局圖402B2 (圖4B)得來的多工器電路、或者類似的多工器電路。所述多個電源供應電壓的實例包括圖2A及圖3A所示電壓VDD(0)至電壓VDD(N-1)、圖2B、圖3B、及圖5所示電壓VDD(0)至電壓VDD(3)、或類似的電壓。
在圖6A中，方法600包括方塊602至方塊606。在方塊602處，選擇所述多個指狀電路中的被選取的一個指狀電路。指狀電路的實例包括圖3A所示指狀電路304A(0)至指狀電路304A(N-1)、圖3B所示指狀電路304B(0)至指狀電路304B(3)、圖5B所示指狀電路504B(0)至指狀電路504B(3)、自指狀電路圖案404B(0)至指狀電路404B(3)得來的指狀電路、或者類似的指狀電路。方塊602包括方塊612。在方塊612處，藉由接通所述多個指狀電路中的被選取的所述一個指狀電路中的本質NMOS電晶體以及第一PMOS電晶體及第二PMOS電晶體中的每一者來選擇所述多個指狀電路中的被選取的所述一個指狀電路。本質NMOS電晶體的實例包括圖3B及圖5B所示電晶體N11至電晶體N14、自圖4A所示防洩露區域圖案406B’得來的電晶體、或者類似的電晶體。第一PMOS電晶體的實例包括圖3B及圖5B所示電晶體P21至電晶體P24、自圖4A所示選擇器區域圖案408B’得來的電晶體、或者類似的電晶體。第二PMOS電晶體的實例包括圖3B及圖5B所示電晶體P31至電晶體P34、自圖4A所示驅動器區域圖案410B’得來的電晶體、或者類似的電晶體。流程自方塊612退出方塊602且進行至方塊604。
在方塊604處，不選擇所述多個指狀電路中的其他指狀電路。方塊604包括方塊614。在方塊614處，藉由關斷所述多個指狀電路中的其他指狀電路中的每一者中的本質NMOS電晶體以及第一PMOS電晶體及第二PMOS電晶體中的每一者來不選擇所述多個指狀電路中的其他指狀電路中的每一者。流程自方塊614退出方塊604且進行至方塊606。
在方塊606處，對於每一指狀電路，將第一PMOS電晶體及第二PMOS電晶體中的每一者的本體連接至與被選擇的指狀電路對應的電源供應電壓。方塊606包括方塊616至方塊620。在方塊616處，在中間節點處將第一PMOS電晶體連接至第二PMOS電晶體。流程自方塊616進行至方塊618。在方塊618處，將中間節點連接至偏壓軌條。中間節點的實例為由圖3B所示偏壓軌條312B代表的節點。流程自方塊618進行至方塊620。在方塊620處，將第一PMOS電晶體及第二PMOS電晶體中的每一者的本體設定至偏壓軌條。流程自方塊620退出方塊606。
圖6B是根據本發明至少一個實施例的更詳細地闡述圖6A所示方塊602的流程圖。
在圖6B中，方塊602包括方塊622A。在方塊622A處，對於所述多個指狀電路中的被選取的所述一個指狀電路，為本質NMOS電晶體的閘極電極提供所述多個電源供應電壓中的最大的一個電源供應電壓作為控制訊號以進行接通。
圖6C是根據本發明至少一個實施例的更詳細地闡述圖 6A所示方塊604的流程圖。
在圖6C中，方塊604包括方塊624A。在方塊624A處，對於所述多個指狀電路中的其他指狀電路中的每一者，為本質NMOS電晶體的閘極電極提供約零伏特的控制訊號以進行關斷。
圖6D是根據本發明至少一個實施例的更詳細地闡述圖6A所示方塊602的流程圖。
在圖6D中，方塊602包括方塊622B。在方塊622B處，對於所述多個指狀電路中的被選取的所述一個指狀電路，為第一PMOS電晶體及第二PMOS電晶體的閘極電極提供約零伏特的控制訊號以進行接通。
圖6E是根據本發明至少一個實施例的更詳細地闡述圖6A所示方塊604的流程圖。
在圖6E中，方塊604包括方塊624B。在方塊624B處，對於所述多個指狀電路中的其他指狀電路中的每一者，為第一PMOS電晶體的閘極電極提供所述多個電源供應電壓中的最大的一個電源供應電壓作為控制訊號以進行關斷。
圖6F是根據本發明至少一個實施例的更詳細地闡述圖6A所示方塊604的流程圖。
在圖6F中，方塊604包括方塊624C。在方塊624C處，對於所述多個指狀電路中的其他指狀電路中的每一者，為第二PMOS電晶體的閘極電極提供與被選擇的指狀電路對應的電源供應電壓作為控制訊號以進行關斷。
圖7A是根據本發明至少一個實施例的產生對多個電源供應(PS)電壓進行多工的半導體裝置的佈局圖的方法700的流程圖。
由方法700產生的佈局圖的實例包括對應的佈局圖402B1(圖4A)或佈局圖402B2(圖4B)、或者類似的佈局圖。自藉由方法700而產生的佈局圖得來的多工器電路的實例包括多工器電路102(圖1)、多工器電路202A(圖2A)、多工器電路202B(圖2B)、多工器電路302A(圖3A)、多工器電路302B(圖3B)、或多工器電路502B(圖5)、自對應的佈局圖402B1(圖4A)或佈局圖402B2(圖4B)得來的多工器電路、或者類似的多工器電路。電源供應電壓的實例包括圖2A及圖3A所示電壓VDD(0)至電壓VDD(N-1)、圖2B、圖3B、及圖5所示電壓VDD(0)至電壓VDD(3)、或類似的電壓。
在圖7A中，方法700包括方塊702至方塊714。在方塊702處，產生為第一導電性(C1)類型(C1型)的基底圖案。基底圖案的實例為圖4A所示具有P型導電性的基底圖案420。流程自方塊702進行至方塊704。在方塊704處，產生第一區域圖案，其中所述第一區域圖案被配置用於非增強模式MOSFET。第一區域圖案的實例為圖4A所示被配置用於本質NMOS電晶體的防洩漏圖案406B’。流程自方塊704進行至方塊706。在方塊706處，產生第二區域圖案，其中所述第二區域圖案被配置用於增強模式MOSFET。第二區域圖案的實例為圖4A所示選擇器區域圖案 408B’。流程自方塊706進行至方塊708。在方塊708處，產生第三區域圖案，其中所述第三區域圖案被配置用於增強模式MOSFET。第三區域圖案的實例為圖4A所示驅動器區域圖案410B’。流程自方塊708進行至方塊710。
在圖7A所示方塊710處，將佈局圖組織成可選擇的指狀電路圖案。可選擇的指狀電路圖案的實例為圖4A所示指狀電路圖案404B(0)至指狀電路圖案404B(3)、或者類似的指狀電路圖案。流程自方塊710進行至方塊712。在方塊712處，將每一指狀電路排列成包括來自第一區域、第二區域、及第三區域中的每一者的電晶體圖案。流程自方塊712進行至方塊714。在方塊714處，對於每一指狀電路圖案，產生導體圖案，其中所述導體圖案對電晶體圖案進行串聯連接。導體圖案的實例包括圖4B所示導體圖案481A至導體圖案481D、導體圖案482A至導體圖案482D、導體圖案483A至導體圖案483D、及導體圖案484A至導體圖案484D。流程自方塊714進行至方塊716。在方塊716處，基於所述佈局圖來製作以下中的至少一者：(A)一或多個半導體遮罩或者(B)初期半導體積體電路的層中的至少一個組件。用於製作一或多個半導體遮罩的設施的實例為圖9所示的遮罩機構930(下文所論述)。用於製作初期半導體積體電路(IC)的層中的至少一個組件的設施的實例為圖9所示的製造廠(fab)940(下文所論述)。
圖7B是根據本發明至少一個實施例的更詳細地闡述圖7A所示方塊704的流程圖。
在圖7B中，方塊704包括方塊720至方塊726。在方塊722處，產生具有第二導電性(C2)類型(C2型)的區圖案。區圖案的實例為圖4A所示為N+的區圖案422(1,1)、區圖案422(1,2)、區圖案422(1,3)、區圖案422(1,4)。流程自方塊720進行至方塊722。在方塊722處，將區圖案定位於基底圖案上。流程自方塊722進行至方塊724。在方塊724處，產生閘極電極圖案。閘極電極圖案的實例包括圖4A所示閘極電極圖案424(1,1)至閘極電極圖案424(1,4)。流程自方塊724進行至方塊726。在方塊726處，將閘極電極圖案對應地定位於第一區圖案上，以界定對應的電晶體圖案。
圖7C是根據本發明至少一個實施例的更詳細地闡述圖7A所示方塊706的流程圖。
在圖7C中，方塊706包括方塊730至方塊744。在方塊730處，產生為C2型的相對大的井圖案。所述相對大的井圖案的實例為圖4A所示為N型導電性的相對大的井圖案441。流程自方塊706進行至方塊732。在方塊732處，將所述相對大的井圖案定位於基底圖案上。流程自方塊732進行至方塊734。在方塊734處，產生為C1型的相對小的井圖案。所述相對小的井圖案的實例為圖4A所示具有P型導電性且為P+的相對小的井圖案442。流程自方塊734進行至方塊736。在方塊736處，將所述相對小的井圖案定位於所述相對大的井圖案上。流程自方塊736進行至方塊738。
在方塊738處，產生閘極電極圖案以界定對應的C1型電晶體。閘極電極圖案的實例包括圖4A所示閘極電極圖案444(1,1)至閘極電極圖案444(1,4)。流程自方塊738進行至方塊740。在方塊740處，將閘極電極圖案定位於所述相對小的井圖案上。流程自方塊740進行至方塊742。在方塊742處，產生為C2型的環圖案。環圖案的實例為圖4A所示區域(選擇器區域圖案)408B’中的具有N型導電性且為N+的環圖案452。流程自方塊742進行至方塊744。在方塊744處，將環圖案定位於所述相對小的井圖案的周邊外及所述相對大的井圖案的周邊內。
儘管圖7C是更詳細地闡述圖7A所示方塊706的流程圖，然而根據本發明的至少一個實施例，圖7C易於被修改以更詳細地闡述方塊708。經修改的圖7C中包括圖7C所示方塊730至744。對經修改的圖7C的上下文中的方塊730至744使用與在圖7C的上下文中使用的實例不同的實例。
經修改的圖7C(同樣未示出)的上下文中的實例包括以下部分。在經修改的圖7C的方塊730的上下文中，所述相對大的井圖案的實例為圖4A所示為N型導電性的相對大的井圖案461。在經修改的圖7C的方塊734的上下文中，所述相對小的井圖案的實例為圖4A所示具有P型導電性且為P+的相對小的井圖案462。在經修改的圖7C的方塊738的上下文中，閘極電極圖案的實例包括圖4A所示閘極電極圖案464(1,1)至閘極電極圖案464(1,4)。在經修改的圖7C的方塊742的上下文中，環圖案的實例為圖4A所 示區域(選擇器區域圖案)408B’中的具有N型導電性且為N+的環圖案472。
圖7D是根據本發明至少一個實施例的更詳細地闡述圖7A所示方塊704的流程圖。
在圖7D中，方塊704包括方塊750至方塊752。在方塊750處，產生為C1型的環圖案。環圖案的實例為圖4A所示區域(防洩漏區域圖案)406B’中的具有P型導電性且為P+的環圖案430(1)。流程自方塊750進行至方塊752。在方塊752處，假定第一區域圖案的多個區表示一群組，則將環圖案定位於所述區的所述群組的周邊外。
圖7E是根據本發明至少一個實施例的更詳細地闡述圖7A所示方塊706的流程圖。
在圖7E中，方塊704包括方塊760至方塊762。在方塊760處，產生為C1型的環圖案。環圖案的實例為圖4A所示區域(選擇器區域圖案)408B’中的具有P型導電性且為P+的環圖案430(2)。流程自方塊760進行至方塊762。在方塊762處，將環圖案定位於所述相對大的井圖案的周邊外。
儘管圖7E是更詳細地闡述圖7A所示方塊706的流程圖，然而根據本發明的至少一個實施例，圖7E易於被修改，以更詳細地闡述方塊708。經修改的圖7E中包括圖7E所示方塊760至方塊762。對經修改的圖7E的上下文中的方塊760至方塊762使用與在圖7E的上下文中使用的實例不同的實例。在經修改的圖 7E的方塊706的上下文中，環圖案的實例為圖4A所示區域(驅動器區域圖案)410B’中的具有P型導電性且為P+的環圖案430(3)。
圖8是根據本發明至少一個實施例的電子設計自動化(electronic design automation，EDA)系統800的方塊圖。
在一些實施例中，電子設計自動化系統800包括自動放置及路由(automatic placement and routing，APR)系統。根據一些實施例，例如使用電子設計自動化系統800來實作圖4所示流程圖所示的方法。
在一些實施例中，電子設計自動化系統800是包括硬體處理器802及非暫時性電腦可讀取儲存媒體804的通用計算裝置。除其他形式之外，儲存媒體804編碼有(即，儲存)電腦程式碼806(即，一組可執行指令)。由硬體處理器802執行指令806(至少部分地)代表用於實作根據一或多個實施例的例如圖4所示方法(在下文中稱為所述過程及/或方法)的一部分或全部的電子設計自動化工具。
處理器802藉由匯流排808而電性耦合至電腦可讀取儲存媒體804。處理器802亦藉由匯流排808而電性耦合至輸入/輸出(input/output，I/O)介面810。網路介面812亦藉由匯流排808而電性耦合至處理器802。網路介面812連接至網路814，以使得處理器802及電腦可讀取儲存媒體804能夠藉由網路814而連接至外部元件。處理器802被配置成執行編碼於電腦可讀取儲存媒體804中的電腦程式碼806，以使得系統(電子設計自動化系統) 800可用於執行所述過程及/或方法中的一部分或全部。電腦可讀取儲存媒體804亦包括根據所述過程及/或方法中的一部分或全部而產生的一或多個佈局圖807。在一或多個實施例中，處理器802是中央處理單元(central processing unit，CPU)、多處理器(multi-processor)、分佈式處理系統、應用專用積體電路(application specific integrated circuit，ASIC)及/或合適的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體804是電子系統、磁性系統、光學系統、電磁系統、紅外線系統及/或半導體系統(或者設備或裝置)。舉例而言，電腦可讀取儲存媒體804包括半導體或固態記憶體、磁帶、可移除電腦磁片、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、硬式磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體804包括唯讀記憶光碟(compact disk-read only memory，CD-ROM)、光碟讀/寫機(compact disk-read/write，CD-R/W)及/或數位影音光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體804儲存電腦程式碼806，電腦程式碼806用以使系統(電子設計自動化系統)800(其中此種執行(至少部分地)代表電子設計自動化工具)能夠用於執行所述過程及/或方法中的一部分或所有者。在一或多個實施例中，儲存媒體804亦儲存有助於執行所述過程及/或方法中的一部分或全部的資訊。在一或多個實施例中，儲存媒體804儲存由標準胞元形成的庫(圖中未示出)。
電子設計自動化系統800包括輸入/輸出介面810。輸入/輸出介面810耦合至外部電路系統。在一或多個實施例中，輸入/輸出介面810包括用於向處理器802傳送資訊及命令的鍵盤、小鍵盤(keypad)、滑鼠、軌跡球(trackball)、軌跡墊(trackpad)、觸控螢幕、及/或遊標方向鍵。
同樣地，電子設計自動化系統800包括網路介面812。網路介面812包括例如藍芽(BLUETOOTH)、無線保真(WIFI)、全球互通微波存取(WIMAX)、通用封包無線電服務(GPRS)、或寬頻分碼多重存取(WCDMA)等無線網路介面；或者例如乙太網路(ETHERNET)、通用序列匯流排(USB)、或電氣及電子工程師學會-1364(IEEE-1364)標準等有線網路介面。在一或多個實施例中，在兩個或更多個系統(電子設計自動化系統)800中實作所述過程及/或方法中的一部分或所有者。
系統(電子設計自動化系統)800被配置成藉由輸入/輸出介面810接收資訊。藉由輸入/輸出介面810接收的資訊包括供處理器802來進行處理的指令、資料、設計規則、標準胞元庫及/或其他參數中的一或多者。所述資訊經由匯流排808而傳遞至處理器802。電子設計自動化系統800被配置成藉由輸入/輸出介面810接收與使用者介面(user interface，UI)相關的資訊。所述資訊在電腦可讀取儲存媒體804中被儲存為使用者介面(UI)842。
在一些實施例中，所述過程及/或方法中的一部分或全部被實作為用於由處理器執行的獨立軟體應用。在一些實施例中，所 述過程及/或方法中的一部分或全部被實作為作為附加軟體應用的一部分的軟體應用。在一些實施例中，所述過程及/或方法中的一部分或全部被實作為軟體應用的插件(plug-in)。在一些實施例中，所述過程及/或方法中的至少一者被實作為作為電子設計自動化工具的一部分的軟體應用。在一些實施例中，所述過程及/或方法中的一部分或全部被實作為由電子設計自動化系統800使用的軟體應用。在一些實施例中，使用例如可自凱登斯設計系統公司(CADENCE DESIGN SYSTEMS,Inc.)購得的VIRTUOSO®等工具或者另一適合的佈局圖產生工具來產生佈局圖。
在一些實施例中，所述過程被達成為儲存於非暫時性電腦可讀取記錄媒體中的程式的功能。非暫時性電腦可讀取記錄媒體的實例包括但不僅限於外部的/可移除的及/或內部的/內建的(built-in)儲存器或記憶體單元，例如光碟(例如，數位視訊光碟)、磁碟(例如，硬碟)、半導體記憶體(例如，唯讀記憶體、隨機存取記憶體、記憶卡(memory card))等中的一或多者。
圖9是根據本發明至少一個實施例的積體電路(IC)製造系統900及與其相關聯的積體電路製造流程的方塊圖。
在圖9中，積體電路製造系統900包括例如設計機構(design house)920、遮罩機構(mask house)930、及積體電路製造商/製造廠(「fab」)940等實體，所述實體在與製造積體電路裝置960相關的設計、開發、及製造循環及/或服務中彼此進行交互。系統(積體電路製造系統)900中的各實體是由通訊網路進行連接。 在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為各種不同的網路，例如內部網路(intranet)及網際網路(Internet)。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一或多者進行交互並向其他實體中的一或多者提供服務及/或自其他實體中的所述一或多者接收服務。在一些實施例中，設計機構920、遮罩機構930、及積體電路製造廠940中的兩者或更多者由單一的較大的公司擁有。在一些實施例中，設計機構920、遮罩機構930、及積體電路製造廠940中的兩者或更多者同時存在於共用設施中且使用共用資源。
設計機構(或設計團隊)920產生積體電路設計佈局圖922。積體電路設計佈局圖922包括為積體電路裝置960設計的各種幾何圖案。所述幾何圖案對應於構成欲被製作的積體電路裝置960的各種組件的金屬層的、氧化物層的、或半導體層的圖案。各種層進行組合以形成各種積體電路特徵。舉例而言，積體電路設計佈局圖922的一部分包括欲形成於半導體基底(例如，矽晶圓)中的例如主動區(active region)、閘極電極、源極及汲極、層間內連線的金屬線或通孔、以及結合接墊(bonding pad)的開口等各種積體電路特徵、以及設置於所述半導體基底上的各種材料層。設計機構920實作恰當的設計過程以形成積體電路設計佈局圖922。設計過程包括邏輯設計、實體設計、或放置及路由中的一或多者。積體電路設計佈局圖922是以具有幾何圖案的資訊的一或多個資料檔案來呈現。舉例而言，積體電路設計佈局圖922可被表達成GDSII 檔案格式或DFII檔案格式。
遮罩機構930包括遮罩資料準備(mask data preparation)932及遮罩製作(mask fabrication)934。遮罩機構930使用積體電路設計佈局圖922以根據積體電路設計佈局圖922來製造欲用於製作積體電路裝置960的各種層的一或多個遮罩。遮罩機構930執行遮罩資料準備932，其中積體電路設計佈局圖922被轉譯成代表性資料檔案(「representative data file，RDF」)。遮罩資料準備932向遮罩製作934提供代表性資料檔案。遮罩製作934包括遮罩寫入器(mask writer)。遮罩寫入器將代表性資料檔案轉換成基底上的影像，基底例如是遮罩(罩版(reticle))或半導體晶圓。設計佈局圖藉由遮罩資料準備932來進行調處以遵從遮罩寫入器的特定特性及/或積體電路製造廠940的要求。在圖9中，遮罩資料準備932及遮罩製作934被示作單獨的要件。在一些實施例中，遮罩資料準備932及遮罩製作934可被統稱作遮罩資料準備。
在一些實施例中，遮罩資料準備932包括光學近接修正(optical proximity correction，OPC)，光學近接修正使用微影增強技術(lithography enhancement technique)來補償影像誤差(image error)，例如可能因繞射(diffraction)、干涉、其他製程效應等引起的影像誤差。光學近接修正對積體電路設計佈局圖922進行調整。在一些實施例中，遮罩資料準備932更包括解析度增強技術(resolution enhancement technique，RET)，例如離軸照明(off-axis illumination)、次解析度輔助特徵(sub-resolution assist feature)、 相移遮罩(phase-shifting mask)、其他適合的技術等、或其組合。在一些實施例中，亦使用將光學近接修正作為逆向成像問題進行處理的逆向微影技術(inverse lithography technology，ILT)。
在一些實施例中，遮罩資料準備932包括遮罩規則檢查器(mask rule checker，MRC)，所述遮罩規則檢查器以含有某些幾何約束條件及/或連接性約束條件的一組遮罩創建規則(mask creation rule)來檢查已歷經光學近接修正中的各過程之後的積體電路設計佈局圖，以確保具有足夠的餘裕(margin)來補償半導體製造製程中的可變性(variablity)等。在一些實施例中，遮罩規則檢查修改積體電路設計佈局圖以補償遮罩製作934期間的限制，此可解除由光學近接修正執行的修改中的一部分以滿足遮罩創建規則。
在一些實施例中，遮罩資料準備932包括微影製程檢查(lithography process checking，LPC)，所述微影製程檢查對將由積體電路製造廠940實作的加工進行模擬以製作積體電路裝置960。微影製程檢查基於積體電路設計佈局圖922來模擬此加工以創建模擬製造的裝置(例如，積體電路裝置960)。微影製程檢查模擬中的加工參數可包括與積體電路製造循環的各種製程相關聯的參數、與用於製造積體電路的工具相關聯的參數、及/或製造製程的其他態樣。微影製程檢查慮及各種因數，例如空中影像對比(aerial image contrast)、焦點深度(「depth of focus，DOF」)、遮罩誤差增強因數(「mask error enhancement factor，MEEF」)、其他 適合的因數等、或其組合。在一些實施例中，在已藉由微影製程檢查而創建模擬製造的裝置之後，若所述模擬裝置的形狀不夠接近於滿足設計規則，則重複進行光學近接修正及/或遮罩規則檢查以進一步完善積體電路設計佈局圖922。
應理解，為清晰起見，已對以上對遮罩資料準備932的說明進行了簡化。在一些實施例中，遮罩資料準備932包括例如邏輯運算(logic operation，LOP)等其他特徵以根據製造規則來修改積體電路設計佈局圖。另外，在遮罩資料準備932期間施加至積體電路設計佈局圖922的製程可以各種不同的次序執行。
在遮罩資料準備932之後及在遮罩製作934期間，基於經修改積體電路設計佈局來製作遮罩或由遮罩形成的群組。在一些實施例中，使用電子束(electron-beam，e-beam)或多重電子束機制，以基於經修改積體電路設計佈局在遮罩(光罩或罩版)上形成圖案。所述遮罩可以各種技術形成。在一些實施例中，所述遮罩是使用二元技術(binary technology)來形成。在一些實施例中，遮罩圖案包括不透明區及透明區。用於將已塗佈於晶圓上的影像敏感性材料層(例如，光阻)曝光的輻射束(例如，紫外光(ultraviolet，UV)束)被不透明區遮擋且透射過透明區。在一個實例中，二元遮罩(binary mask)包括透明基底(例如，熔融石英(fused quartz))及塗佈於所述遮罩的不透明區中的不透明材料(例如，鉻)。在另一實例中，遮罩是使用相移技術(phase shift technology)來形成。在相移遮罩(phase shift mask，PSM)中，形成於所述遮罩上的圖 案中的各種特徵被配置成具有恰當的相差(phase difference)以增強解析度及成像品質。在各種實例中，相移遮罩可為衰減式相移遮罩(attenuated PSM)或交替式相移遮罩(alternating PSM)。藉由遮罩製作934而產生的一或多個遮罩被用於各種製程中。舉例而言，所述一或多個遮罩被用於在半導體晶圓中形成各種摻雜區的離子植入製程(ion implantation process)中、在半導體晶圓中形成各種蝕刻區的蝕刻製程(etching process)中、及/或其他適合的製程中。
積體電路製造廠940為包括用於製作各種不同積體電路產品的一或多個製造設施的積體電路製作工廠。在一些實施例中，積體電路製造廠940為半導體代工廠。舉例而言，可存在一種用於多個積體電路產品的前端製作(生產線前端(front-end-of-line，FEOL)製作)的製造設施，同時第二種製造設施可提供用於積體電路產品的內連及封裝的後端製作(生產線後端(back-end-of-line，BEOL)製作)，且第三種製造設施可提供其他代工工廠服務。
積體電路製造廠940使用由遮罩機構930製作的遮罩(或多個遮罩)來製作積體電路裝置960。因此，積體電路製造廠940至少間接地使用積體電路設計佈局圖922來製作積體電路裝置960。在一些實施例中，積體電路製造廠940使用所述遮罩(或多個遮罩)來製作半導體晶圓942，以形成積體電路裝置960。半導體晶圓942包括矽基底或上面形成有材料層的其他恰當的基底。半導體晶圓更包括(在後續製造步驟處形成的)各種摻雜區、介電 特徵、多級內連線(multilevel interconnect)等中的一或多者。
例如在於2016年2月9日獲得授權的美國專利第9,256,709號、於2015年10月1日公開的美國預先授權公開案第201502128429號、於2014年2月6日公開的美國預先授權公開案第20140040838號、及於2012年8月21日獲得授權的美國專利第7,260,448號中能找到與積體電路(IC)製造系統(例如，圖9所示系統(積體電路製造系統)900)及與其相關聯的積體電路製造流程有關的細節，所述美國專利及美國預先授權公開案中的每一者的全文併入本案供參考。
本發明的態樣是有關於一種對多個電源供應(PS)電壓進行多工的多工器電路，所述多工器電路包括：多個可選擇的指狀電路，對應於所述多個電源供應電壓。所述多個可選擇的指狀電路中的每一者：具有針對特定指狀電路的輸入節點、以及對於所述多個指狀電路而言共用的輸出節點；包括串聯連接於輸入節點與輸出節點之間的為第一導電性(C1)類型的非增強模式電晶體(C1型電晶體)與為第二導電性(C2)類型的增強模式第一電晶體及增強模式第二電晶體(C2型電晶體)；且被配置成：自輸入節點接收所述多個電源供應電壓中的對應的一個電源供應電壓；以及若所述對應的一個電源供應電壓的第一型式被選擇，則將所述對應的一個電源供應電壓的所述第一型式提供至輸出節點。就此種多工器電路而言，其中對於所述多個可選擇的指狀電路中的每一者：C1型電晶體連接於輸入節點與第一中間節點之間；第一C2型電 晶體連接於第一中間節點與第二中間節點之間；且第二C2型電晶體連接於第二中間節點與輸出節點之間。此種多工器電路更包括：第一C1型井及第二C1型井；偏壓軌條，連接至所述多個可選擇的指狀電路中的每一者的第二中間節點；以及第一故障安全(FS)電晶體及第二故障安全電晶體；其中：所述多個可選擇的指狀電路中的每一者的每一第一C2型電晶體形成於第一C1型井中；所述多個可選擇的指狀電路中的每一者的每一第二C2型電晶體形成於第二C1型井中；第一C1型井及第二C1型井連接於第三中間節點處；第一故障安全電晶體連接於第三中間節點與偏壓軌條之間；第一故障安全電晶體的閘極電極被配置成接收故障安全控制訊號；第二故障安全電晶體連接於第三中間節點與輸出節點之間；且第二故障安全電晶體的閘極電極被配置成接收偏壓軌條上的訊號。此種多工器電路更包括：C1型井；其中所述多個可選擇的指狀電路中的每一者的C1型電晶體形成於C1型井中。就此種多工器電路而言，C1型井被偏壓於參考電壓VSS。就此種多工器電路而言，C1型是N型；且所述多個可選擇的指狀電路中的每一者的N型電晶體被配置成接收所述多個電源供應電壓中的最大的一個電源供應電壓作為控制訊號以進行接通。此種多工器電路更包括：第一C1型井及第二C1型井；其中：所述多個可選擇的指狀電路中的每一者的每一第一C2型電晶體形成於第一C1型井中；且所述多個可選擇的指狀電路中的每一者的每一第二C2型電晶體形成於第二C1型井中。此種多工器電路更包括：偏壓軌條，連接至 第一C1型井及第二C1型井中的每一者。就此種多工器電路而言，偏壓軌條被配置成接收與所述多個可選擇的指狀電路中的被選擇的一者對應的所述多個電源供應電壓的第二型式。就此種多工器電路而言，下列中的至少一者成立：所述多個可選擇的指狀電路中的每一者的第一C2型電晶體被配置成接收所述多個電源供應電壓中的最大的一個電源供應電壓作為控制訊號以進行關斷；或者所述多個可選擇的指狀電路中的每一者的第二C2型電晶體被配置成接收所述多個電源供應電壓中的最大的一個電源供應電壓作為控制訊號以進行關斷。就此種多工器電路而言，所述多個可選擇的指狀電路中的每一者更包括：增強模式C1型電晶體，連接於所述輸出節點與參考電壓VSS之間。
本發明的另一態樣是有關於一種對多個電源供應(PS)電壓進行多工的半導體裝置，所述半導體裝置包括：為第一導電性(C1)類型(C1型)的基底；第一區域，被配置用於非增強模式MOSFET，所述第一區域包括：多個區，形成於基底中，為第二導電性(C2)類型(C2型)；以及閘極電極，對應地形成於第一區中，界定對應的C2型電晶體。所述半導體裝置更包括：第二區域及第三區域，被配置用於增強模式MOSFET，所述第二區域及所述第三區域中的每一者包括：相對大的井，形成於基底中，為C2型；相對小的井，形成於所述相對大的井中，為C1型；閘極電極，形成於所述相對小的井中，界定對應的C1型電晶體；以及環，形成於所述相對小的井的周邊周圍及所述相對大的井的周邊內，具 有C2型；其中：所述半導體裝置被組織成多個可選擇的指狀電路；指狀電路中的每一者包括來自第一區域、第二區域、及第三區域中的每一者的電晶體；且對於指狀電路中的每一者，其中的電晶體是串聯連接的。就此種半導體裝置而言，C1型是P型；且C2型是N型。就此種半導體裝置而言，第一區域更被配置用於本質NMOS電晶體。就此種半導體裝置而言，當將第一區域的所述多個區視為代表一群組時，所述第一區域包括：環，形成於所述多個區的所述群組的周邊外，具有C1型。就此種半導體裝置而言，第二區域及第三區域中的每一者包括：環，形成於所述相對大的井的周邊外，具有C1型。
本發明的另一態樣是有關於一種對多個電源供應(PS)電壓進行多工的方法，所述方法包括：選擇多個指狀電路中與所述多個電源供應電壓對應的被選取的一個指狀電路，可選擇的所述多個指狀電路中的每一者包括串聯連接於輸入節點與輸出節點之間的為第一導電性(C1)類型的非增強模式電晶體(C1型電晶體)及為第二導電性(C2)類型的增強模式第一電晶體及增強模式第二電晶體(C2型電晶體)，所述選擇所述多個指狀電路中的被選取的一個指狀電路包括接通被選取的指狀電路的C1型電晶體、第一C2型電晶體、及第二C2型電晶體中的每一者；以及不選擇所述多個指狀電路中除被選取的指狀電路外的其他指狀電路，所述不選擇所述多個指狀電路中的其他指狀電路包括對於不被選擇的指狀電路中的每一者，關斷C1型電晶體、第一C2型電晶體、及第 二C2型電晶體中的每一者；以及對於所述多個指狀電路中的每一者，將第一C2型電晶體及第二C2型電晶體中的每一者的本體設定成與被選取的指狀電路對應的電源供應電壓。就此種方法而言，C1型是N型；非增強模式C1型電晶體是本質NMOS電晶體；且選擇指狀電路中的被選取的一個指狀電路更包括：為本質NMOS電晶體的閘極電極提供所述多個電源供應電壓中的最大的一個電源供應電壓作為控制訊號以進行接通。就此種方法而言，C2型是P型；增強模式C2型電晶體是PMOS電晶體；且不選擇所述多個指狀電路中的其他指狀電路更包括：為本質NMOS電晶體的閘極電極提供約零伏特的控制訊號以進行關斷。就此種方法而言，C2型是P型；增強模式C2型電晶體是PMOS電晶體；且選擇所述多個指狀電路中的被選取的一個指狀電路更包括：對於所述多個指狀電路中的每一者，為第一PMQS電晶體的閘極電極及第二PMOS電晶體的閘極電極提供約零伏特的控制訊號以進行接通。就此種方法而言，不選擇所述多個指狀電路中的其他指狀電路更包括：為第一PMOS電晶體的閘極電極提供所述多個電源供應電壓中的最大的一個電源供應電壓作為控制訊號以進行關斷。就此種方法而言，不選擇所述多個指狀電路中的其他指狀電路更包括：為第二PMOS電晶體的閘極電極提供與被選擇的指狀電路對應的電源供應電壓作為控制訊號以進行關斷。
本發明的另一態樣是有關於一種產生對多個電源供應(PS)電壓進行多工的半導體裝置的佈局圖的方法，所述方法包 括：產生第一導電性(C1)類型(C1型)的基底圖案；產生第一區域圖案，所述第一區域圖案被配置用於非增強模式MOSFET，所述產生第一區域圖案包括：產生區圖案，定位於基底圖案上，為第二導電性(C2)類型(C2型)；將區圖案定位於基底圖案上；產生閘極電極圖案；將閘極電極圖案對應地定位於第一區圖案上以界定對應的C2型電晶體圖案。所述方法更包括：產生第二區域圖案，所述第二區域圖案被配置用於增強模式MOSFET；產生第三區域圖案，被配置用於增強模式MOSFET；產生第二區域圖案及產生第三區域圖案中的每一者包括：產生為C2型的相對大的井圖案；將所述相對大的井圖案定位於基底圖案上；產生為C1型的相對小的井圖案；將所述相對小的井圖案定位於所述相對大的井圖案上；產生閘極電極圖案以界定對應的C1型電晶體；將閘極電極圖案定位於所述相對小的井圖案上；以及產生為C2型的環圖案；將環圖案定位於所述相對小的井圖案的周邊外及所述相對大的井圖案的周邊內。所述方法更包括：將佈局圖組織成可選擇的指狀電路圖案；將每一指狀電路圖案排列成包括來自第一區域、第二區域、及第三區域中的每一者的電晶體圖案；以及對於每一指狀電路圖案，產生多個導體圖案，所述多個導體圖案對電晶體圖案進行串聯連接；其中所述方法中的至少一者是由電腦的處理器執行。此種方法更包括：將C1型設定成P型；以及將C2型設定成N型。就此種方法而言，產生第一區域圖案更包括：將第一區域圖案配置用於本質NMOS電晶體。就此種方法而言，第一區域圖案的多個區 表示一群組；且產生第一區域圖案更包括：產生為C1型的環圖案；將環圖案定位於所述區的所述群組的周邊外。就此種方法而言，產生第二區域圖案及產生第三區域圖案中的每一者更包括：產生為C1型的環圖案；以及將環圖案定位於相對大的井圖案的周邊外。此種方法更包括：基於佈局圖來製作以下中的至少一者：(A)一或多個半導體遮罩或者(B)初期半導體積體電路的層中的至少一個組件。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。

Claims (18)

  1. 一種對多個電源供應電壓進行多工的多工器電路，所述多工器電路包括：多個可選擇的指狀電路，對應於所述多個電源供應電壓，所述多個可選擇的指狀電路中的每一者：具有針對特定指狀電路的輸入節點、以及對於所述多個指狀電路而言共用的輸出節點；且包括串聯連接於所述輸入節點與所述輸出節點之間的為第一導電性類型的非增強模式電晶體與為第二導電性類型的增強模式第一電晶體及增強模式第二電晶體，且被配置成：自所述輸入節點接收所述多個電源供應電壓中的對應的一個電源供應電壓；以及若所述對應的一個電源供應電壓的第一型式被選擇，則將所述對應的一個電源供應電壓的所述第一型式提供至所述輸出節點。
  2. 如申請專利範圍第1項所述的多工器電路，其中對於所述多個可選擇的指狀電路中的每一者：所述非增強模式電晶體連接於所述輸入節點與第一中間節點之間；所述增強模式第一電晶體連接於所述第一中間節點與第二中間節點之間；且所述增強模式第二電晶體連接於所述第二中間節點與所述輸出節點之間。
  3. 如申請專利範圍第2項所述的多工器電路，更包括：具有第一導電性類型的第一井及第二井；偏壓軌條，連接至所述多個可選擇的指狀電路中的每一者的所述第二中間節點；以及第一故障安全電晶體及第二故障安全電晶體；其中：所述多個可選擇的指狀電路中的每一者的每一所述增強模式第一電晶體形成於所述第一井中；所述多個可選擇的指狀電路中的每一者的每一所述增強模式第二電晶體形成於所述第二井中；所述第一井及所述第二井連接於第三中間節點處；所述第一故障安全電晶體連接於所述第三中間節點與所述偏壓軌條之間；所述第一故障安全電晶體的閘極電極被配置成接收故障安全控制訊號；所述第二故障安全電晶體連接於所述第三中間節點與所述輸出節點之間；且所述第二故障安全電晶體的所述閘極電極被配置成接收所述偏壓軌條上的訊號。
  4. 如申請專利範圍第1項所述的多工器電路，更包括：具有所述第一導電性類型的井；其中所述多個可選擇的指狀電路中的每一者的所述非增強模式電晶體形成於所述井中。
  5. 如申請專利範圍第4項所述的多工器電路，其中：所述井被偏壓於參考電壓。
  6. 如申請專利範圍第1項所述的多工器電路，其中：所述第一導電性類型是N型；且所述多個可選擇的指狀電路中的每一者的所述非增強模式電晶體被配置成接收所述多個電源供應電壓中的最大的一個電源供應電壓作為控制訊號以進行接通。
  7. 如申請專利範圍第1項所述的多工器電路，更包括：具有第一導電性類型的第一井及第二井；其中：所述多個可選擇的指狀電路中的每一者的每一所述增強模式第一電晶體形成於所述第一井中；且所述多個可選擇的指狀電路中的每一者的每一所述增強模式第二電晶體形成於所述第二井中。
  8. 如申請專利範圍第7項所述的多工器電路，更包括：偏壓軌條，連接至所述第一井及所述第二井中的每一者。
  9. 如申請專利範圍第8項所述的多工器電路，其中：所述偏壓軌條被配置成接收與所述多個可選擇的指狀電路中的被選擇的一者對應的所述多個電源供應電壓的第二型式。
  10. 如申請專利範圍第1項所述的多工器電路，其中下列中的至少一者成立：所述多個可選擇的指狀電路中的每一者的所述增強模式第一電晶體被配置成接收所述多個電源供應電壓中的最大的一個電源供應電壓作為控制訊號以進行關斷；或者所述多個可選擇的指狀電路中的每一者的所述增強模式第二電晶體被配置成接收所述多個電源供應電壓中的最大的一個電源供應電壓作為控制訊號以進行關斷。
  11. 如申請專利範圍第1項所述的多工器電路，其中：所述多個可選擇的指狀電路中的每一者更包括：增強模式第一導電性類型電晶體，連接於所述輸出節點與參考電壓之間。
  12. 一種對多個電源供應電壓進行多工的半導體裝置，所述半導體裝置包括：為第一導電性類型的基底；第一區域，被配置用於非增強模式金屬氧化物半導體場效電晶體，所述第一區域包括：多個區，形成於所述基底中，為第二導電性類型；以及閘極電極，對應地形成於所述第一區中，界定對應的第二導電性類型電晶體；第二區域及第三區域，被配置用於增強模式金屬氧化物半導體場效電晶體，所述第二區域及所述第三區域中的每一者包括：相對大的井，形成於所述基底中，為所述第二導電性類型；相對小的井，形成於所述相對大的井中，為所述第一導電性類型；閘極電極，形成於所述相對小的井中，界定對應的第一導電性型電晶體；以及環，形成於所述相對小的井的周邊周圍及所述相對大的井的周邊內，為所述第二導電性類型；其中：所述半導體裝置被組織成多個可選擇的指狀電路；所述指狀電路中的每一者包括來自所述第一區域、所述第二區域、及所述第三區域中的每一者的電晶體；且對於所述指狀電路中的每一者，其中的所述電晶體是串聯連接的。
  13. 如申請專利範圍第12項所述的半導體裝置，其中：所述第一區域更被配置用於本質N通道金屬氧化物半導體電晶體。
  14. 如申請專利範圍第12項所述的半導體裝置，其中：當將所述第一區域的所述多個區視為代表一群組時，所述第一區域包括：環，形成於所述多個區的所述群組的周邊外，且具有所述第一導電性類型；或其中所述第二區域及所述第三區域中的每一者包括：環，形成於所述相對大的井的所述周邊外，且具有所述第一導電性類型。
  15. 一種對多個電源供應電壓進行多工的方法，所述方法包括：選擇多個指狀電路中與所述多個電源供應電壓對應的被選取的一個指狀電路，可選擇的所述多個指狀電路中的每一者包括串聯連接於輸入節點與輸出節點之間的為第一導電性類型的非增強模式電晶體及為第二導電性類型的增強模式第一電晶體及增強模式第二電晶體，所述選擇所述多個指狀電路中的被選取的一個指狀電路包括：接通所述被選取的指狀電路的所述非增強模式電晶體、所述增強模式第一電晶體、及所述增強模式第二電晶體中的每一者；以及不選擇所述多個指狀電路中除所述被選取的指狀電路外的其他指狀電路，所述不選擇所述多個指狀電路中的其他指狀電路包括：對於不被選擇的所述指狀電路中的每一者，關斷所述非增強模式電晶體、所述增強模式第一電晶體、及所述增強模式第二電晶體中的每一者；以及對於所述多個指狀電路中的每一者，將所述增強模式第一電晶體及所述增強模式第二電晶體中的每一者的本體設定成與所述被選取的指狀電路對應的所述電源供應電壓。
  16. 如申請專利範圍第15項所述的對多個電源供應電壓進行多工的方法，其中：所述第一導電性類型是N型；所述非增強模式電晶體是本質N通道金屬氧化物半導體電晶體；且所述選擇所述指狀電路中的被選取的一個指狀電路更包括：為所述本質N通道金屬氧化物半導體電晶體的閘極電極提供所述多個電源供應電壓中的最大的一個電源供應電壓作為控制訊號以進行接通。
  17. 如申請專利範圍第16項所述的對多個電源供應電壓進行多工的方法，其中：所述第二導電性類型是P型；所述增強模式第一電晶體與所述增強模式第二電晶體是P通道金屬氧化物半導體電晶體；且所述不選擇所述多個指狀電路中的其他指狀電路更包括：為所述本質N通道金屬氧化物半導體電晶體的閘極電極提供約零伏特的控制訊號以進行關斷。
  18. 如申請專利範圍第15項所述的對多個電源供應電壓進行多工的方法，其中所述第二導電性類型是P型；所述增強模式第一電晶體與所述增強模式第二電晶體是P通道金屬氧化物半導體電晶體；且所述選擇所述多個指狀電路中的被選取的一個指狀電路更包括：對於所述多個指狀電路中的每一者，為所述增強模式第一電晶體的閘極電極及所述增強模式第二電晶體的閘極電極提供約零伏特的控制訊號以進行接通。
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