KR102450739B1 - 집적 회로 및 그 형성 방법 - Google Patents

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Abstract

집적 회로를 형성하는 방법은, 집적 회로의 제1 셀 레이아웃 설계를 레이아웃 설계 상에 배치하는 단계 및 레이아웃 설계에 기초하여 집적 회로를 제조하는 단계를 포함한다. 제1 셀 레이아웃 설계를 배치하는 단계는, 제1 세트의 가이드라인들을 따라, 제1 셀 경계에 인접한 제1 활성 영역 레이아웃 패턴을 배치하는 단계, 제2 셀 경계에 인접한 제2 활성 영역 레이아웃 패턴을 배치하는 단계, 및 제1 및 제2 활성 영역 레이아웃 패턴들 사이에 제1 세트의 활성 영역 레이아웃 패턴들을 배치하는 단계를 포함한다. 제1 세트의 가이드라인들은 제1 구동 강도를 갖는 제1 유형의 트랜지스터들 및 제2 구동 강도를 갖는 제2 유형의 트랜지스터들을 선택하는 단계를 포함한다. 일부 실시예들에서, 제1, 제2 및 제1 세트의 활성 영역 레이아웃 패턴들은 제1 방향에서 연장되고, 제1 레이아웃 레벨에 있다.

Description

집적 회로 및 그 형성 방법{INTEGRATED CIRCUIT AND METHOD OF FORMING SAME}
본 출원은 2020년 3월 5일에 출원된 미국 가출원 제62/985,391호의 이익을 주장하며, 상기 가출원은 그 전체가 참조로 본 명세서에 통합된다.
반도체 집적 회로(IC) 산업은 다수의 상이한 영역들에서의 문제들을 처리하기 위해 광범위한 디지털 디바이스들을 생산해 왔다. IC들을 소형화하는 최근의 추세는 더 적은 전력을 소비하지만 더 빠른 속도로 더 많은 기능을 제공하는 더 작은 디바이스들을 도출해 왔다. 소형화 프로세스는 또한 더 엄격한 설계 및 제조 규격들 뿐만 아니라 신뢰도 문제를 야기하였다. 다양한 전자 설계 자동화(EDA) 도구들은 집적 회로들에 대한 표준 셀 레이아웃 설계들을 생성, 최적화 및 검증하는 동시에 레이아웃 설계들 및 제조 규격들이 충족되는 것을 보장한다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 특징부들은 축척대로 도시되지 않음에 유의한다. 실제로, 다양한 특징부의 치수는 논의의 명확성을 위해 임의적으로 증가되거나 축소될 수 있다.
도 1은 일부 실시예에 따른 레이아웃 설계의 도면이다.
도 2a 및 도 2b는 일부 실시예들에 따른 집적 회로의 레이아웃 설계의 도면들이다.
도 3a 및 도 3b는 일부 실시예들에 따른 집적 회로의 상면도의 도면들이다.
도 4a 및 도 4b는 일부 실시예들에 따른 finFET들의 사시도들이다.
도 5a 및 도 5b는 일부 실시예에 따른 레이아웃 설계의 도면들이다.
도 6a 및 도 6b는 일부 실시예들에 따른 집적 회로의 상면도의 도면들이다.
도 7a 및 도 7b는 일부 실시예에 따른 레이아웃 설계의 도면들이다.
도 8a 및 도 8b는 일부 실시예들에 따른 집적 회로의 상면도의 도면들이다.
도 9a 내지 도 9c는 일부 실시예들에 따른 집적 회로들의 레이아웃 설계들의 개략도들이다.
도 10a 내지 도 10e는 일부 실시예들에 따른 집적 회로들의 레이아웃 설계들의 개략도들이다.
도 11은 일부 실시예들에 따른 집적 회로 설계 및 제조 흐름의 적어도 일부에 대한 기능 흐름도이다.
도 12a는 일부 실시예에 따른 집적 회로의 회로도이다.
도 12b는 일부 실시예에 따른 집적 회로의 회로도이다.
도 13은 일부 실시예들에 따른, IC 레이아웃 설계를 설계하고 IC를 제조하기 위한 시스템의 개략도이다.
도 14는 일부 실시예들에 따른 집적 회로(IC) 제조 시스템, 및 그와 연관된 IC 제조 흐름의 블록도이다.
이하의 개시는 제공된 요지의 특징을 구현하기 위한 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들, 재료들, 값들, 단계들, 배열들 등의 특정 예들이 아래에서 설명된다. 이들은 물론 단지 예들이며 제한적인 것이 아니다. 다른 컴포넌트들, 재료들, 값들, 단계들, 배열들 등이 고려된다. 예를 들어, 후속하는 설명에서 제2 특징부 위 또는 상의 제1 특징부의 형성은, 제1 및 제2 특징부가 직접 접촉되어 형성되는 실시예들을 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 및 제2 특징부 사이에 추가적인 특징부들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명확화를 위한 것이고, 자체로, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지정하는 것이 아니다.
추가로, 공간적으로 상대적인 용어, 예를 들어, "아래", "하", "하부", "위", "상부" 등은 본원에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)과의 관계를 설명하기 위해 사용된다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 추가로 사용 또는 동작 시에 디바이스의 상이한 배향들을 포함하는 것으로 의도된다. 장치는 다른 방식으로 배향(90도 또는 다른 배향으로 회전)될 수 있고, 본원에서 사용되는 공간적으로 상대적인 설명어도 그에 따라 마찬가지로 해석될 수 있다.
일부 실시예들에 따르면, 집적 회로(IC)를 형성하는 방법은, 집적 회로의 제1셀 레이아웃 설계를 생성하는 단계 및 적어도 제1 셀 레이아웃 설계에 기초하여 집적 회로를 제조하는 단계를 포함한다.
일부 실시예들에서, 제1 셀 레이아웃 설계를 생성하는 단계는, 제1 유형의 제1 세트의 트랜지스터들에 대응하는 제1 활성 영역 레이아웃 패턴을 생성하는 단계, 제1 유형과는 상이한 제2 유형의 제2 세트의 트랜지스터들에 대응하는 제2 활성 영역 레이아웃 패턴을 생성하는 단계, 제1 유형의 제3 세트의 트랜지스터들에 대응하는 제3 활성 영역 레이아웃 패턴을 생성하는 단계, 및 제2 유형의 제4 세트의 트랜지스터들에 대응하는 제4 활성 영역 레이아웃 패턴을 생성하는 단계를 포함한다. 일부 실시예들에서, 제1 및 제2 활성 영역 레이아웃 패턴들은 제1 방향으로 연장되고, 제1 셀 레이아웃 설계의 제1 셀 경계에 인접한다. 일부 실시예들에서, 제3 및 제4 활성 영역 레이아웃 패턴들은 제1 방향으로 연장되고, 제1 셀 레이아웃 설계의 제2 셀 경계에 인접한다.
일부 실시예들에서, 적어도 제1, 제2, 제3 또는 제4 활성 영역 레이아웃 패턴은 제1 세트의 설계 가이드라인들을 충족한다. 일부 실시예들에서, 제1 세트의 설계 가이드라인들은 제1 및 제2 세트의 트랜지스터들의 제1 구동 강도를 제3 및 제4 세트의 트랜지스터들의 제2 구동 강도와 밸런싱하는 단계를 포함한다. 일부 실시예들에서, 제2 구동 강도는 제1 구동 강도와는 상이하다. 일부 실시예들에서, 제1 구동 강도를 제2 구동 강도와 밸런싱하는 것은 다른 접근법들보다 더 양호한 회로 성능을 도출한다.
일부 실시예들에서, 제1 세트의 트랜지스터들은 제1 수의 핀(fin)들을 포함하고, 제2 세트의 트랜지스터들은 제2 수의 핀들을 포함하고, 제3 세트의 트랜지스터들은 제3 수의 핀들을 포함하고, 제4 세트의 트랜지스터들은 제4 수의 핀들을 포함한다. 일부 실시예들에서, 제3 및 제4 수의 핀들의 합은 제1 및 제2 수의 핀들의 합과 동일하여, 제1 및 제2 세트의 트랜지스터들의 제1 구동 강도를 제3 및 제4 세트의 트랜지스터들의 제2 구동 강도와 밸런싱한다. 일부 실시예들에서, 제1 구동 강도를 제2 구동 강도와 밸런싱하는 것은 다른 접근법들보다 더 양호한 회로 성능을 도출한다.
도 1은 일부 실시예에 따른 레이아웃 설계(100)의 도면이다. 레이아웃 설계(100)는 도 3a 및 도 3b의 집적 회로(300), 도 6a 및 도 6b의 집적 회로(600), 또는 도 8a 및 도 8b의 집적 회로(800)와 같은 집적 회로의 레이아웃 도면이다. 일부 실시예들에서, 레이아웃 설계(100)의 적어도 일부는 집적 회로(300)(또 3a 및 도 3b), 집적 회로(600)(도 6a 및 도 6b) 또는 집적 회로(800)(도 8a 및 도 8b)를 제조하기 위해 사용가능하다.
도 1, 도 2a 및 도 2b, 도 3a 및 도 3b, 도 4a 및 도 4b, 도 5a 및 도 5b, 도 6a 및 도 6b, 도 7a 및 도 7b, 도 8a 및 도 8b, 도 9a 내지 도 9c, 도 10a 내지 도 10e, 도 11, 도 12a 및 도 12b 및 도 13 및 도 14 각각의 컴포넌트들과 동일하거나 유사한 컴포넌트들에는 동일한 참조 부호들이 주어지고, 따라서 이의 유사한 상세한 설명은 생략된다.
레이아웃 설계(100A)는 레이아웃 설계들(102a, 102b, 104a 및 104b)을 포함한다. 일부 실시예들에서, 레이아웃 설계(100A)는 도 1에 도시되지 않은 추가적인 요소들을 포함한다.
일부 실시예들에서, 레이아웃 설계들(102a 및 104a)은 적어도 도 2a 및 도 2b의 레이아웃 설계(200), 도 5a 및 도 5b의 레이아웃 설계(500) 또는 도 7a 및 도 7b의 레이아웃 설계(700)에 대응한다. 일부 실시예들에서, 레이아웃 설계들(102b 및 104b)은 적어도 도 2a 및 도 2b의 레이아웃 설계(200), 도 5a 및 도 5b의 레이아웃 설계(500) 또는 도 7a 및 도 7b의 레이아웃 설계(700)에 대응한다.
일부 실시예들에서, 적어도 레이아웃 설계(102a, 102b, 104a 또는 104b)는 셀로 지칭되고, 표준 셀 유사형이다. 일부 실시예들에서, 표준 셀 유사형은 표준 셀이 아니지만 표준 셀과 일부 유사성들을 나타내는 셀을 포함한다.
레이아웃 설계들(102a, 102b, 104a 및 104b) 각각은 적어도 제1 방향 X에서 연장된다. 레이아웃 설계들(102a, 102b, 104a 및 104b) 각각은 제2 방향 Y에서 레이아웃 설계들(102a, 102b, 104a 및 104b) 중 다른 것으로부터 분리된다. 제2 방향 Y는 제1 방향 X와는 상이하다. 일부 실시예들에서, 제2 방향 Y는 제1 방향 X와 동일하다.
레이아웃 설계(102a)는 제1 방향 X에서 연장되는 셀 경계(101a)를 갖는다. 일부 실시예들에서, 레이아웃 설계(102a)는 다른 레이아웃 설계들(예시의 용이성을 위해 도시되지 않음)에 대한 셀 경계(101a)를 따라 제1 방향에서 인접하다.
레이아웃 설계(102a)는 셀 경계(101b)를 따라 제1 방향 X에서 레이아웃 설계(104a)에 인접하다. 레이아웃 설계(104a)는 셀 경계(101c)를 따라 제1 방향 X에서 레이아웃 설계(102b)에 인접하다. 레이아웃 설계(102b)는 셀 경계(101d)를 따라 제1 방향 X에서 레이아웃 설계(104b)에 인접하다.
레이아웃 설계(104b)는 제1 방향 X에서 연장되는 셀 경계(101e)를 갖는다. 일부 실시예들에서, 레이아웃 설계(104b)는 다른 레이아웃 설계들(예시의 용이성을 위해 도시되지 않음)에 대한 셀 경계(101e)를 따라 제1 방향에서 인접하다.
레이아웃 설계들(102a, 102b, 104a 및 104b)의 다른 구성들 또는 수량들은 본 개시의 범위 내에 있다. 예를 들어, 도 1의 레이아웃 설계(100)는 셀들(예를 들어, 레이아웃 설계들(102a, 102b, 104a 및 104b))의 하나의 열(열 1) 및 4개의 행들(행들 1 내지 4)을 포함한다. 레이아웃 설계(100)에서 다른 수의 행들 및/또는 열들은 본 개시의 범위 내에 있다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(100)는 적어도, 열 1과 유사하고 열 1에 인접한 셀들의 추가적인 열을 포함한다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(100)는, 행들 3 및 4와 유사하고 셀 경계(101a)를 따라 행 1에 인접한 셀들의 추가적인 행들을 포함한다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(100)는, 행들 1 및 2와 유사하고 셀 경계(101e)를 따라 행 4에 인접한 셀들의 추가적인 행들을 포함한다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(100)는 적어도, 행 3과 유사하고 대응하는 셀 경계(101e)를 따라 행 4에 인접한 셀들의 추가적인 행을 포함한다. 일부 실시예들에서, 레이아웃 설계들(102a 및 104a)은 제2 방향 Y에서 레이아웃 설계들(102b 또는 104b)과 교번한다.
레이아웃 설계들(102a 및 102b) 각각은 제2 방향 Y에서 높이(H1)를 갖는다. 레이아웃 설계들(102a 및 102b)은 서로 동일한 레이아웃 설계이다. 일부 실시예들에서, 레이아웃 설계들(102a 및 102b)은 서로 상이한 레이아웃 설계이다.
레이아웃 설계들(104a 및 104b) 각각은 제2 방향 Y에서 높이(H2)를 갖는다. 높이(H2)는 높이(H1)와 상이하다. 레이아웃 설계들(104a 및 104b)은 서로 동일한 레이아웃 설계이다. 일부 실시예들에서, 레이아웃 설계들(104a 및 104b)은 서로 상이한 레이아웃 설계이다.
일부 실시예들에서, 레이아웃 설계들(102a 및 104a)은 높이(H1) 및 높이(H2)의 합과 동일한 제2 방향 Y에서 높이(H3)를 갖는다. 일부 실시예들에서, 레이아웃 설계들(102b 및 104b)은 높이(H1) 및 높이(H2)의 합과 동일한 제2 방향 Y에서 높이(H3)를 갖는다.
적어도 레이아웃 설계(102a 또는 102b)는 도 3a 및 도 3b의 셀(301), 도 6a 및 도 6b의 셀(601) 및 도 8a 및 도 8b의 셀(801)을 제조하기 위해 사용가능하다. 적어도 레이아웃 설계(104a 또는 104b)는 도 3a 및 도 3b의 셀(303), 도 6a 및 도 6b의 셀(603) 및 도 8a 및 도 8b의 셀(803)을 제조하기 위해 사용가능하다.
일부 실시예들에서, 레이아웃 설계들(102a, 102b, 104a 또는 104b) 중 하나 이상은 논리 게이트 셀의 레이아웃 설계이다. 일부 실시예들에서, 논리 게이트 셀은 AND, OR, NAND, NOR, XOR, INV, AND-OR-Invert(AOI), OR-AND-Invert(OAI), MUX, 플립-플롭, BUFF, 래치, 지연 또는 클럭 셀들을 포함한다. 일부 실시예들에서, 레이아웃 설계들(102a, 102b, 104a 또는 104b) 중 하나 이상은 메모리 셀의 레이아웃 설계이다. 일부 실시예들에서, 메모리 셀은 SRAM(static random access memory), DRAM(dynamic RAM), RRAM(resistive RAM), MRAM(magnetoresistive RAM) 또는 ROM(read only memory)을 포함한다. 일부 실시예들에서, 레이아웃 설계들(102a, 102b, 104a 또는 104b)은 하나 이상의 활성 또는 수동 요소들의 레이아웃 설계들을 포함한다. 활성 요소들의 예들은 트랜지스터들 및 다이오드들을 포함하지만 이에 제한되지 않는다. 트랜지스터들의 예들은 MOSFET(metal oxide semiconductor field effect transistors), CMOS(complementary metal oxide semiconductor) 트랜지스터들, BJT(bipolar junction transistors), 고전압 트랜지스터들, 고주파수 트랜지스터들, PFETs/NFETs(p-channel and/or n-channel field effect transistors), 등, finFET들, 및 상승된 소스/드레인을 갖는 평면형 MOS 트랜지스터들을 포함하지만 이에 제한되지 않는다. 수동 요소들의 예들은 커패시터들, 인덕터들, 퓨즈들, 및 저항기들을 포함하지만 이에 제한되지 않는다.
도 2a 및 도 2b는 일부 실시예에 따른 레이아웃 설계의 도면들이다.
도 2a 및 도 2b는 일부 실시예들에 따른 도 3a 및 도 3b의 집적 회로(300)의 레이아웃 설계(200)의 도면들이다.
레이아웃 설계(200)는 도 1의 레이아웃 설계들(102a 및 104a) 또는 도 1의 레이아웃 설계들(102b 및 104b)의 실시예이다.
레이아웃 설계(200)는 집적 회로(300)를 제조하기 위해 사용가능하다.
예시의 용이함을 위해, 도 2a 및 도 2b, 도 3a 및 도 3b, 도 5a 및 도 5b, 도 6a 및 도 6b, 도 7a 및 도 7b 또는 도 8a 및 도 8b의 라벨링된 요소들 중 일부는 적어도 도 2a 및 도 2b, 도 3a 및 도 3b, 도 5a 및 도 5b, 도 6a 및 도 6b, 도 7a 및 도 7b 또는 도 8a 및 도 8b에서 라벨링되지 않는다. 일부 실시예들에서, 도 2a 및 도 2b, 도 3a 및 도 3b, 도 5a 및 도 5b, 도 6a 및 도 6b, 도 7a 및 도 7b 또는 도 8a 및 도 8b는 도시되지 않은 추가적인 요소들을 포함한다.
도 2a는 예시의 용이함을 위해 단순화된 도 2a 및 도 2b의 레이아웃 설계(200)의 일부(200A)의 도면이다. 예를 들어, 도 2b와 비교하여, 도 2a의 일부(200A)는 예시의 용이함을 위해 도 2b의 전도성 피처 레이아웃 패턴들의 세트(230 및 232)를 도시하지 않는다.
레이아웃 설계(200)는 제2 방향 Y에서 높이(H3)를 갖는다. 레이아웃 설계(200)는 셀 레이아웃 설계(201) 및 셀 레이아웃 설계(203)를 포함한다. 셀 레이아웃 설계(201)는 제2 방향 Y에서 높이(H1)를 갖고, 셀 레이아웃 설계(203)는 제2 방향 Y에서 높이(H2)를 갖는다.
셀 레이아웃 설계(201)는 도 1의 레이아웃 설계(102a 또는 104a)의 실시예이다. 셀 레이아웃 설계(203)는 도 1의 레이아웃 설계(102b 또는 104b)의 실시예이다. 셀 레이아웃 설계(201 또는 203)는 일부 실시예들에 따라 대응하는 셀(301 또는 303)(도 3a 및 도 3b)의 레이아웃 설계이다. 셀 레이아웃 설계(201 또는 203)는 일부 실시예들에 따라 대응하는 셀(301 또는 303)(도 3a 및 도 3b)을 제조하기 위해 사용가능하다.
레이아웃 설계(200)는 제1 방향 X에서 연장되는 활성 영역 레이아웃 패턴들(202a 및 202b)(총괄적으로 "활성 영역 레이아웃 패턴들의 세트(202)"로 지칭됨)을 더 포함한다. 활성 영역 레이아웃 패턴들의 세트(202)의 활성 영역 레이아웃 패턴들(202a 및 202b)은 제2 방향 Y에서 서로 분리된다. 활성 영역 레이아웃 패턴(202a 또는 202b)은 활성 영역들의 세트(302)(도 3a 및 도 3b)의 대응하는 활성 영역(302a 또는 302b)을 제조하기 위해 사용가능하다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(202)는 집적 회로(400B)(도 4b)의 소스 또는 드레인 확산 영역들을 정의하는 산화물 확산(oxide diffusion; OD) 영역을 지칭한다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(202a 또는 202b)은 집적 회로(400B)의 활성 영역(412)(도 4b)을 제조하기 위해 사용가능하다.
레이아웃 설계(200)는 제1 방향 X에서 연장되는 활성 영역 레이아웃 패턴들(204a 및 204b)(총괄적으로 "활성 영역 레이아웃 패턴들의 세트(204)"로 지칭됨)을 더 포함한다. 활성 영역 레이아웃 패턴들의 세트(204)의 활성 영역 레이아웃 패턴들(204a 및 204b)은 제2 방향 Y에서 서로 분리된다. 활성 영역 레이아웃 패턴(204a 또는 204b)은 활성 영역들의 세트(304)(도 3a 및 도 3b)의 대응하는 활성 영역(304a 또는 304b)을 제조하기 위해 사용가능하다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(204)는 집적 회로(400B)(도 4b)의 소스 또는 드레인 확산 영역들을 정의한다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(204a 또는 204b)은 집적 회로(400B)의 활성 영역(412)(도 4b)을 제조하기 위해 사용가능하다.
레이아웃 설계(200)는 제1 방향 X에서 연장되는 활성 영역 레이아웃 패턴들(206a 및 206b)(총괄적으로 "활성 영역 레이아웃 패턴들의 세트(206)"로 지칭됨)을 더 포함한다. 활성 영역 레이아웃 패턴들의 세트(206)의 활성 영역 레이아웃 패턴들(206a 및 206b)은 제2 방향 Y에서 서로 분리된다. 활성 영역 레이아웃 패턴(206a 또는 206b)은 활성 영역들의 세트(306)(도 3a 및 도 3b)의 대응하는 활성 영역(306a 또는 306b)을 제조하기 위해 사용가능하다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(206)는 집적 회로(400A)(도 4a)의 소스 또는 드레인 확산 영역들을 정의한다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(206a 또는 206b)은 집적 회로(400A)의 활성 영역(402)(도 4a)을 제조하기 위해 사용가능하다.
레이아웃 설계(200)는 제1 방향 X에서 연장되는 활성 영역 레이아웃 패턴들(208a 및 208b)(총괄적으로 "활성 영역 레이아웃 패턴들의 세트(208)"로 지칭됨)을 더 포함한다. 활성 영역 레이아웃 패턴들의 세트(208)의 활성 영역 레이아웃 패턴들(208a 및 208b)은 제2 방향 Y에서 서로 분리된다. 활성 영역 레이아웃 패턴(208a 또는 208b)은 활성 영역들의 세트(308)(도 3a 및 도 3b)의 대응하는 활성 영역(308a 또는 308b)을 제조하기 위해 사용가능하다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(208)는 집적 회로(400B)(도 4b)의 소스 또는 드레인 확산 영역들을 정의한다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(208a 또는 208b)은 집적 회로(400B)의 활성 영역(412)(도 4b)을 제조하기 위해 사용가능하다.
레이아웃 설계(200)는 제1 방향 X에서 연장되는 활성 영역 레이아웃 패턴들(210a 및 210b)(총괄적으로 "활성 영역 레이아웃 패턴들의 세트(210)"로 지칭됨)을 더 포함한다. 활성 영역 레이아웃 패턴들의 세트(210)의 활성 영역 레이아웃 패턴들(210a 및 210b)은 제2 방향 Y에서 서로 분리된다. 활성 영역 레이아웃 패턴(210a 또는 210b)은 활성 영역들의 세트(310)(도 3a 및 도 3b)의 대응하는 활성 영역(310a 또는 310b)을 제조하기 위해 사용가능하다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(210)는 집적 회로(400B)(도 4b)의 소스 또는 드레인 확산 영역들을 정의한다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(210a 또는 210b)은 집적 회로(400B)의 활성 영역(412)(도 4b)을 제조하기 위해 사용가능하다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들(202a, 204a, 204b 및 206a)은 셀 레이아웃 설계(201)의 일부이다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들(206b, 208a, 208b 및 210a)은 셀 레이아웃 설계(203)의 일부이다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(202b)은 셀 레이아웃 설계(201 또는 203)와는 상이한 셀 레이아웃 설계의 일부이다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(210b)은 셀 레이아웃 설계(201 또는 203)와는 상이한 다른 셀 레이아웃 설계의 일부이다.
일부 실시예들에서, 각각, 활성 영역 레이아웃 패턴들의 세트(202, 206 및 210)는 제1 디바이스 유형의 활성 영역들의 세트(302, 306 및 310)에 대응하고, 활성 영역 레이아웃 패턴들의 세트(204 및 208)는 제1 디바이스 유형과는 상이한 제2 디바이스 유형의 활성 영역들의 세트(304 및 308)에 대응한다.
일부 실시예들에서, 제1 디바이스 유형은 n-형 finFET이고, 제2 디바이스 유형은 p-형 finFET이다. 예를 들어, 일부 실시예들에서, 각각, 활성 영역 레이아웃 패턴들(202a, 202b, 206a, 206b, 210a 및 210b)은 n-형 finFET 트랜지스터들의 활성 영역들(302a, 302b, 306a, 306b, 310a 및 310b)에 대응하고, 활성 영역 레이아웃 패턴들(204a, 204b, 208a 및 208b)은 p-형 finFET 트랜지스터들의 활성 영역들(304a, 304b, 308a 및 308b)에 대응한다. 일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(202a, 202b, 206a, 206b, 210a 및 210b)은 대응하는 활성 영역들(302a, 302b, 306a, 306b, 310a 및 310b)(예를 들어, n-형 finFET 트랜지스터들의 소스 및 드레인 영역들)을 제조하기 위해 사용가능하고, 적어도 활성 영역 레이아웃 패턴(204a, 204b, 208a 및 208b)은 대응하는 활성 영역들(304a, 304b, 308a 및 308b)(예를 들어, p-형 finFET 트랜지스터들의 소스 및 드레인 영역들)을 제조하기 위해 사용가능하다.
일부 실시예들에서, 제1 디바이스 유형은 p-형 finFET이고, 제2 디바이스 유형은 n-형 finFET이다. 예를 들어, 일부 실시예들에서, 각각, 활성 영역 레이아웃 패턴들(202a, 202b, 206a, 206b, 210a 및 210b)은 p-형 finFET 트랜지스터들의 활성 영역들(302a, 302b, 306a, 306b, 310a 및 310b)에 대응하고, 활성 영역 레이아웃 패턴들(204a, 204b, 208a 및 208b)은 n-형 finFET 트랜지스터들의 활성 영역들(304a, 304b, 308a 및 308b)에 대응한다. 일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(202a, 202b, 206a, 206b, 210a 및 210b)은 대응하는 활성 영역들(302a, 302b, 306a, 306b, 310a 및 310b)(예를 들어, p-형 finFET 트랜지스터들의 소스 및 드레인 영역들)을 제조하기 위해 사용가능하고, 적어도 활성 영역 레이아웃 패턴(204a, 204b, 208a 및 208b)은 대응하는 활성 영역들(304a, 304b, 308a 및 308b)(예를 들어, n-형 finFET 트랜지스터들의 소스 및 드레인 영역들)을 제조하기 위해 사용가능하다. 일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴들의 세트(202, 204, 206, 208 또는 210) 또는 활성 영역들의 세트(302, 304, 306, 308 또는 310)에 대한 상이한 트랜지스터 유형은 본 개시의 범위 내에 있다.
일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(202a, 202b, 204a, 204b, 208a, 208b, 210a 또는 210b)은 활성 영역(412)(도 4b)의 핀들(412a1, 412a2 및 412a3)을 제조하기 위해 사용가능하다. 일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(206a 또는 206b)은 활성 영역(402)(도 4a)의 핀들(402a1 및 402a2)을 제조하기 위해 사용가능하다.
도 2a 및 도 2b의 활성 영역 레이아웃 패턴들의 세트(202, 204, 206, 208 및 210)는 도 4a 및 도 4b의 활성 영역들(402 및 412)의 핀들을 제조하기 위해 사용가능한 것으로 설명되지만, 활성 영역(402 또는 412)의 핀들은 대응하는 나노시트(nanosheet)들 또는 나노와이어(nanowire)들로 대체될 수 있음이 이해된다. 예를 들어, 일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(202a, 202b, 204a, 204b, 208a, 208b, 210a 또는 210b)은 나노시트 트랜지스터의 활성 영역(412)에 대한 나노시트들(도시되지 않음)을 제조하기 위해 사용가능하다. 예를 들어, 일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(206a 또는 206b)은 나노시트 트랜지스터의 활성 영역(402)에 대한 나노시트들(도시되지 않음)을 제조하기 위해 사용가능하다. 예를 들어, 일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(202a, 202b, 204a, 204b, 208a, 208b, 210a 또는 210b)은 나노와이어 트랜지스터의 활성 영역(412)에 대한 나노와이어(도시되지 않음)를 제조하기 위해 사용가능하다. 예를 들어, 일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(206a 또는 206b)은 나노와이어 트랜지스터의 활성 영역(402)에 대한 나노와이어(도시되지 않음)를 제조하기 위해 사용가능하다.
활성 영역 레이아웃 패턴들(202a, 202b, 204a, 204b, 208a, 208b, 210a 및 210b) 각각은 제2 방향 Y에서 폭(W2a)을 갖는다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(202a, 202b, 204a, 204b, 208a, 208b, 210a 또는 210b) 중 적어도 하나의 폭(W2a)은 활성 영역 레이아웃 패턴(202a, 202b, 204a, 204b, 208a, 208b, 210a 또는 210b) 중 적어도 다른 것의 폭(W2b)과는 상이하다.
활성 영역 레이아웃 패턴들(206a 및 206b) 각각은 제2 방향 Y에서 폭(W2b)을 갖는다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들(206a 및 206b)의 폭들(W2b)은 서로 상이하다.
폭(W2a)은 폭(W2b) 초과이다. 일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴들(202a, 202b, 204a, 204b, 208a, 208b, 210a 및 210b)의 폭(W2a)은 활성 영역(412)의 대응하는 핀들을 제조하기 위해 사용가능한 레이아웃 패턴들(도시되지 않음)의 수와 직접 관련된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들(202a, 202b, 204a, 204b, 208a, 208b, 210a 및 210b)의 폭(W2a)은 활성 영역 레이아웃 패턴들의 세트(202, 204, 208 및 210)에 의해 제조된 전도성 디바이스들(예를 들어, 트랜지스터들)의 수 및 활성 영역들(302, 304, 308 및 310)에서 전도성 디바이스들(예를 들어, 트랜지스터들)의 대응하는 속도 및 구동 강도와 관련된다.
일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴들(206a 및 206b)의 폭(W2b)은 활성 영역(402)의 대응하는 핀들을 제조하기 위해 사용가능한 레이아웃 패턴들(도시되지 않음)의 수와 직접 관련된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들(206a 및 206b)의 폭(W2b)은 활성 영역 레이아웃 패턴들의 세트(206)에 의해 제조된 전도성 디바이스들(예를 들어, 트랜지스터들)의 수 및 활성 영역들(306)에서 전도성 디바이스들(예를 들어, 트랜지스터들)의 대응하는 속도 및 구동 강도와 관련된다.
예를 들어, 일부 실시예들에서, 활성 영역 레이아웃 패턴들(202a, 202b, 204a, 204b, 208a, 208b, 210a 및 210b)의 폭(W2a) 또는 활성 영역 레이아웃 패턴들(206a 및 206b)의 폭(W2a)의 증가는 활성 영역 레이아웃 패턴들의 세트(202, 204, 206, 208 및 210)에 의해 제조된 전도성 디바이스들(예를 들어, 트랜지스터들)의 수가 증가하게 하고, 전도성 디바이스들(예를 들어, 트랜지스터들)의 대응하는 속도 및 구동 강도가 증가한다.
예를 들어, 일부 실시예들에서, 활성 영역 레이아웃 패턴들(202a, 202b, 204a, 204b, 208a, 208b, 210a 및 210b)의 폭(W2a) 또는 활성 영역 레이아웃 패턴들(206a 및 206b)의 폭(W2a)의 감소는 활성 영역 레이아웃 패턴들의 세트(202, 204, 206, 208 및 210)에 의해 제조된 전도성 디바이스들(예를 들어, 트랜지스터들)의 수가 감소하게 하고, 전도성 디바이스들(예를 들어, 트랜지스터들)의 대응하는 속도 및 구동 강도가 감소한다.
일부 실시예들에서,폭(W2a)이 폭(W2b) 초과이기 때문에 셀 레이아웃 설계(201 또는 203) 내의 비대칭 활성 영역을 도출한다. 예를 들어, 셀 레이아웃 설계(201 또는 203) 내에서, 활성 영역 레이아웃 패턴들의 세트(202, 204, 208 및 210) 내의 활성 영역 레이아웃 패턴들의 폭(W2a) 및 활성 영역 레이아웃 패턴들의 세트(206) 내의 활성 영역 레이아웃 패턴들의 폭(W2b)은 상이하여 비대칭 또는 혼합된 폭 활성 영역 및 대응하는 활성 영역 레이아웃 패턴들을 초래한다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(202, 204, 208 또는 210) 내의 활성 영역 레이아웃 패턴들 중 적어도 하나는 m개의 핀들을 갖는 활성 영역들의 대응하는 세트(302, 304, 308 또는 310)를 제조하기 위해 사용가능하고, 활성 영역 레이아웃 패턴들의 세트(206) 내의 활성 영역 레이아웃 패턴들 중 적어도 하나는 n개의 핀들을 갖는 활성 영역들(306)의 대응하는 세트를 제조하기 위해 사용가능하고, 여기서 m은 정수이고 n은 다른 정수이다. 일부 실시예들에서, 정수 m은 정수 n과 동일하지 않아서, 셀 레이아웃 설계(201 또는 203)가 비대칭 활성 영역 레이아웃 패턴들을 갖는 것 또는 셀(301 또는 303)이 비대칭 활성 영역들을 갖는 것을 초래한다.
예를 들어, 일부 실시예들에서, 레이아웃 설계(200) 또는 집적 회로(300)에서 정수 m은 3과 동일하고 정수 n은 2와 동일하여, 활성 영역 레이아웃 패턴들의 세트(202, 204, 208 및 210)는 3개의 핀들을 갖는 활성 영역들의 대응하는 세트(302, 304, 308 및 310)를 제조하기 위해 사용가능하고, 활성 영역 레이아웃 패턴들의 세트(206)는 2개의 핀들을 갖는 대응하는 활성 영역들의 세트(306)를 제조하기 위해 사용가능하다. 적어도 정수 m 또는 정수 n에 대한 다른 값들은 본 개시의 범위 내에 있다.
일부 실시예들에서, 셀 레이아웃 설계(201 또는 203)에서, 제1 디바이스 유형의 활성 영역 레이아웃 패턴들의 세트(202, 204, 206, 208 및 210)의 폭들의 합은 제2 디바이스 유형의 활성 영역 레이아웃 패턴들의 세트(202, 204, 206, 208 및 210)의 폭들의 합과는 상이하여, 제1 디바이스 유형 및 제2 디바이스 유형이 셀 레이아웃 설계(201 또는 203) 내에서 비대칭 활성 영역 레이아웃 패턴들 또는 셀(301 및 303) 내에서 비대칭 활성 영역들을 갖는 것을 초래한다.
예를 들어, 일부 실시예들에서, 제1 디바이스 유형은 n-형 finFET이고 제2 디바이스 유형은 p-형 finFET이고, 활성 영역 레이아웃 패턴들(202a 및 206a)의 폭의 합(이는 W2a 및 W2b의 합과 동일함)은 활성 영역 레이아웃 패턴들(204a 및 204b)의 폭의 합(이는 2*W2a와 동일함) 미만이고, 따라서 셀 레이아웃 설계(201)의 경우, n-형 finFET들의 강도는 p-형 finFET들의 강도 미만이다. 이러한 실시예들에서, 셀 레이아웃 설계(203)의 경우 셀 레이아웃 설계(201)와 유사한 이유들로 n-형 finFET들의 강도는 p-형 finFET들의 강도 미만이며 간략화를 위해 생략된다.
예를 들어, 일부 실시예들에서, 제1 디바이스 유형은 p-형 finFET이고 제2 디바이스 유형은 n-형 finFET이고, 활성 영역 레이아웃 패턴들(202a 및 206a)의 폭의 합(이는 W2a 및 W2b의 합과 동일함)은 활성 영역 레이아웃 패턴들(204a 및 204b)의 폭의 합(이는 2*W2a와 동일함) 미만이고, 따라서 셀 레이아웃 설계(201)의 경우, p-형 finFET들의 강도는 n-형 finFET들의 강도 미만이다. 이러한 실시예들에서, 셀 레이아웃 설계(203)의 경우 셀 레이아웃 설계(201)와 유사한 이유들로 p-형 finFET들의 강도는 n-형 finFET들의 강도 미만이며 간략화를 위해 생략된다.
일부 실시예들에서, 셀 레이아웃 설계(201 또는 203)에서, 제1 디바이스 유형의 활성 영역 레이아웃 패턴들의 세트(202, 204, 206, 208 또는 210)에 의해 제조된 핀들의 수의 합은 제2 디바이스 유형의 활성 영역 레이아웃 패턴들의 세트(202, 204, 206, 208 또는 210)에 의해 제조된 핀들의 수의 합과는 상이하여, 제1 디바이스 유형 및 제2 디바이스 유형이 셀 레이아웃 설계(201 또는 203) 내에서 비대칭 활성 영역 레이아웃 패턴들 또는 셀(301 및 303) 내에서 비대칭 활성 영역들을 갖는 것을 초래한다.
예를 들어, 일부 실시예들에서, 제1 디바이스 유형은 n-형 finFET이고 제2 디바이스 유형은 p-형 finFET이고, 활성 영역 레이아웃 패턴들(202a 및 206a) 또는 활성 영역들(302a 및 306a)의 핀들의 합(이는 5(예를 들어, 3과 2의 합)와 동일함)은 활성 영역 레이아웃 패턴들(204a 및 204b) 또는 활성 영역들(304a 및 304b)의 핀들의 합(이는 6(예를 들어, 3과 3의 합)과 동일함) 미만이고, 따라서 셀 레이아웃 설계(201)의 경우, n-형 finFET들의 강도는 p-형 finFET들의 강도 미만이다. 이러한 실시예들에서, 셀 레이아웃 설계(203)의 경우 셀 레이아웃 설계(201)와 유사한 이유들로 n-형 finFET들의 강도는 p-형 finFET들의 강도 미만이며 간략화를 위해 생략된다.
이러한 실시예들에서, 제1 디바이스 유형이 n-형 finFET이고 제2 디바이스 유형이 p-형 finFET이면, 활성 영역 레이아웃 패턴들의 세트(202, 206 및 210)에 의해 제조된 n-형 finFET들의 수는 활성 영역 레이아웃 패턴들의 세트(204 및 208)에 의해 제조된 p-형 finFET들의 수 이하이다.
예를 들어, 일부 실시예들에서, 제1 디바이스 유형은 p-형 finFET이고 제2 디바이스 유형은 n-형 finFET이고, 활성 영역 레이아웃 패턴들(202a 및 206a) 또는 활성 영역들(302a 및 306a)의 핀들의 합(이는 5(예를 들어, 3과 2의 합)와 동일함)은 활성 영역 레이아웃 패턴들(204a 및 204b) 또는 활성 영역들(304a 및 304b)의 핀들의 합(이는 6(예를 들어, 3과 3의 합)과 동일함) 미만이고, 따라서 셀 레이아웃 설계(201)의 경우, p-형 finFET들의 강도는 n-형 finFET들의 강도 미만이다. 이러한 실시예들에서, 셀 레이아웃 설계(203)의 경우 셀 레이아웃 설계(201)와 유사한 이유들로 p-형 finFET들의 강도는 n-형 finFET들의 강도 미만이며 간략화를 위해 생략된다.
이러한 실시예들에서, 제1 디바이스 유형이 p-형 finFET이고 제2 디바이스 유형이 n-형 finFET이면, 활성 영역 레이아웃 패턴들의 세트(202, 206 및 210)에 의해 제조된 p-형 finFET들의 수는 활성 영역 레이아웃 패턴들의 세트(204 및 208)에 의해 제조된 n-형 finFET들의 수 이하이다.
따라서, 비대칭 활성 영역 레이아웃 패턴들 및 대응하는 비대칭 활성 영역들은 n-형 finFET 디바이스들과 p-형 finFET 디바이스들 사이에서 가능하게는 밸런싱되지 않은 디바이스 강도를 초래할 수 있다. 그러나, 레이아웃 설계(200)의 피처들을 사용함으로써, 폭들(W2a 및 W2b) 또는 핀들의 수(예를 들어, 정수 m 또는 정수 n)는 다른 접근법들에 비해 n-형 finFET 및 p-형 finFET 디바이스 강도들을 더 양호하게 밸런싱하도록 선택 또는 조정되어 다른 접근법들에 비해 더 양호한 회로 성능을 초래한다.
예를 들어, 일부 실시예들에서, n-형 또는 p-형 finFET 디바이스들의 위치, 예를 들어, 활성 영역 레이아웃 패턴들(202a, 206a, 206b 및 210a)이 셀 경계들(예를 들어, 셀 경계(101a, 101b, 101c, 101d 또는 101e))에 위치되어 다른 접근법들에 비해 레이아웃 설계(200)에서 폭들(W2a 및 W2b)의 수와 핀들의 수 사이의 임의의 미스매치를 더 양호하게 밸런싱한다.
일부 실시예들에서, 제1 디바이스 유형은 n-형 finFET이고, 제2 디바이스 유형은 p-형 finFET이고, n-형 finFET들의 위치, 예를 들어, 활성 영역 레이아웃 패턴들(202a, 206a, 206b 및 210a)이 셀 경계들(예를 들어, 셀 경계(101a, 101b, 101c, 101d 또는 101e))에 위치되어 다른 접근법들에 비해 레이아웃 설계(200)에서 폭들(W2a 및 W2b)의 수와 핀들의 수 사이의 미스매치를 더 양호하게 밸런싱한다.
일부 실시예들에서, 제1 디바이스 유형은 p-형 finFET이고, 제2 디바이스 유형은 n-형 finFET이고, p-형 finFET들의 위치, 예를 들어, 활성 영역 레이아웃 패턴들(202a, 206a, 206b 및 210a)이 셀 경계들(예를 들어, 셀 경계(101a, 101b, 101c, 101d 또는 101e))에 위치되어 다른 접근법들에 비해 레이아웃 설계(200)에서 폭들(W2a 및 W2b)의 수와 핀들의 수 사이의 미스매치를 더 양호하게 밸런싱한다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(202)는 제1 레벨에 위치된다. 일부 실시예들에서, 제1 레벨은 레이아웃 설계들(100, 200, 500, 700, 900A-900C, 1000A-1000E 또는 1200B)(도 1, 도 2a 및 도 2b, 도 5a 및 도 5b, 도 7a 및 도 7b, 도 9a 내지 도 9c, 도 10a 내지 도 10e 또는 도 12b) 또는 집적 회로(300, 400A-400B, 600 또는 800)(도 3a 및 도 3b, 도 4a 및 도 4b, 도 6a 및 도 6b 또는 도 8a 및 도 8b) 중 하나 이상의 활성 레벨 또는 OD 레벨에 대응한다.
적어도 활성 영역 레이아웃 패턴들의 세트(202, 204, 206, 208 또는 210) 내의 패턴들의 다른 구성들 또는 수량들은 본 개시의 범위 내에 있다.
레이아웃 설계(200A)는 제1 방향 X에서 연장되는 적어도 전도성 피처 레이아웃 패턴들(220a, 220b, 220c, 220d 또는 220e)(총괄적으로 "전도성 피처 레이아웃 패턴들의 세트(220)"로 지칭됨)을 더 포함한다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(220)는 또한 전력 레일 레이아웃 패턴들의 세트로서 지칭된다.
전도성 피처 레이아웃 패턴들의 세트(220)는 집적 회로(300)(도 3a 및 도 3b)의 전도성 구조들의 세트(320)를 제조하기 위해 사용가능하다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴들(220a, 220b, 220c, 220d 및 220e)은 집적 회로(300)(도 3a 및 도 3b)의 대응하는 전도성 구조들(320a, 320b, 320c, 320d 및 320e)을 제조하기 위해 사용가능하다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(220)는 적어도 활성 영역 레이아웃 패턴들의 세트(202, 204, 206, 208 또는 210) 위에 있다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(220)의 각각의 전도성 피처 레이아웃 패턴은 적어도 제2 방향 Y에서 전도성 피처 레이아웃 패턴들의 세트(220)의 인접한 레이아웃 패턴으로부터 분리된다.
전도성 피처 레이아웃 패턴들의 세트(220)의 각각의 전도성 피처 레이아웃 패턴은 제2 방향 Y에서 대응하는 폭(W1)을 갖는다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(220)의 적어도 하나의 전도성 피처 레이아웃 패턴은 제2 방향 Y에서 대응하는 폭(2 * W1)을 갖는다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(220)의 각각의 전도성 피처 레이아웃 패턴은 폭(W1)을 갖는다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(220)의 전도성 피처 레이아웃 패턴의 적어도 하나의 폭(W1)은 전도성 피처 레이아웃 패턴들의 세트(220)의 다른 전도성 피처 레이아웃 패턴의 적어도 하나의 폭(W1)과는 상이하다.
전도성 피처 레이아웃 패턴(220a)은 활성 영역 레이아웃 패턴(202a)과 활성 영역 레이아웃 패턴(202b) 사이에 있다. 전도성 피처 레이아웃 패턴(220b)은 활성 영역 레이아웃 패턴(204a)과 활성 영역 레이아웃 패턴(204b) 사이에 있다. 전도성 피처 레이아웃 패턴(220c)은 활성 영역 레이아웃 패턴(206a)과 활성 영역 레이아웃 패턴(206b) 사이에 있다. 전도성 피처 레이아웃 패턴(220d)은 활성 영역 레이아웃 패턴(208a)과 활성 영역 레이아웃 패턴(208b) 사이에 있다. 전도성 피처 레이아웃 패턴(220e)은 활성 영역 레이아웃 패턴(210a)과 활성 영역 레이아웃 패턴(210b) 사이에 있다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴들(220a, 220c 및 220e)은 제1 공급 전압에 대응하고, 전도성 피처 레이아웃 패턴들(220b 및 220d)은 제1 공급 전압과는 상이한 제2 공급 전압에 대응한다. 일부 실시예들에서, 제1 공급 전압은 공급 전압 VDD이고, 제2 공급 전압은 기준 공급 전압 VSS이다. 일부 실시예들에서, 제1 공급 전압은 기준 공급 전압 VSS이고, 제2 공급 전압은 공급 전압 VDD이다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(202, 204, 206, 208 및 210)의 제1 디바이스 유형 또는 제2 디바이스 유형은 전도성 피처 레이아웃 패턴들(220a, 220b, 220c, 220d 및 220e)이 공급 전압 VDD에 대응하는지 또는 기준 공급 전압 VSS에 대응하는지 여부를 결정한다. 예를 들어, 활성 영역 레이아웃 패턴들의 세트(202, 206 및 210)가 n-형 finFET들(예를 들어, 제1 디바이스 유형)에 대응하고, 활성 영역 레이아웃 패턴들의 세트(204 및 208)가 p-형 finFET들(예를 들어, 제2 디바이스 유형)에 대응하면, 제1 공급 전압은 기준 공급 전압 VSS이고, 제2 공급 전압은 공급 전압 VDD이고, 전도성 피처 레이아웃 패턴들(220a, 220c 및 220e)은 기준 공급 전압 VSS에 대응하고, 전도성 피처 레이아웃 패턴들(220b 및 220d)은 공급 전압 VDD에 대응한다.
예를 들어, 활성 영역 레이아웃 패턴들의 세트(202, 206 및 210)가 p-형 finFET들(예를 들어, 제2 디바이스 유형)에 대응하고, 활성 영역 레이아웃 패턴들의 세트(204 및 208)가 n-형 finFET들(예를 들어, 제1 디바이스 유형)에 대응하면, 제1 공급 전압은 공급 전압 VDD이고, 제2 공급 전압은 기준 공급 전압 VSS이고, 전도성 피처 레이아웃 패턴들(220a, 220c 및 220e)은 공급 전압 VDD에 대응하고, 전도성 피처 레이아웃 패턴들(220b 및 220d)은 기준 공급 전압 VSS에 대응한다.
전도성 피처 레이아웃 패턴(220a)은 셀 경계(101a 또는 101c)와 중첩한다. 전도성 피처 레이아웃 패턴(220c)은 셀 경계(101b 또는 101d)와 중첩한다. 전도성 피처 레이아웃 패턴(220e)은 셀 경계(101c 또는 101e)와 중첩한다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴(220b)은 셀 레이아웃 설계(201)의 제2 방향 Y에서 중간점과 중첩한다. 일부 실시예들에서, 레이아웃 설계(201)의 제2 방향 Y의 중간점은 제2 방향 Y에서 셀 경계(101a 또는 101c)와 셀 경계(101b 또는 101d) 사이의 중간점이다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴(220d)은 셀 레이아웃 설계(203)의 제2 방향 Y에서 제1 중간점과 중첩한다. 일부 실시예들에서, 레이아웃 설계(203)의 제2 방향 Y의 중간점은 제2 방향 Y에서 셀 경계(101b 또는 101d)와 셀 경계(101c 또는 101e) 사이의 중간점이다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴(220a)의 중심은 셀 경계(101a 또는 101c)와 정렬된다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴(220a)의 중심은 제2 방향 Y에서 활성 영역 레이아웃 패턴(202b 또는 202a)으로부터 적어도 대응하는 거리(d7 또는 d8)만큼 분리된다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴(220b)의 중심은 셀 레이아웃 설계(201)의 제2 방향 Y에서 중간점과 정렬된다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴(220b)의 중심은 제2 방향 Y에서 활성 영역 레이아웃 패턴(204a 또는 204b)으로부터 적어도 대응하는 거리(d1 또는 d2)만큼 분리된다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴(220c)의 중심은 셀 경계(101b 또는 101d)와 정렬된다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴(220c)의 중심은 제2 방향 Y에서 활성 영역 레이아웃 패턴(206a 또는 206b)으로부터 적어도 대응하는 거리(d3 또는 d4)만큼 분리된다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴(220d)의 중심은 셀 레이아웃 설계(203)의 제2 방향 Y에서 중간점과 정렬된다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴(220d)의 중심은 제2 방향 Y에서 활성 영역 레이아웃 패턴(208a 또는 208b)으로부터 적어도 대응하는 거리(d5 또는 d6)만큼 분리된다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴(220e)의 중심은 셀 경계(101c 또는 101e)와 정렬된다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴(220e)의 중심은 제2 방향 Y에서 활성 영역 레이아웃 패턴(210a 또는 210b)으로부터 적어도 대응하는 거리(d7 또는 d8)만큼 분리된다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴들(220a, 220b, 220c, 220d 및 220e)은 설계 가이드라인들의 세트(아래에서 도 10a 내지 도 10e에 설명됨)에 따라 활성 영역 레이아웃 패턴들의 대응하는 세트(202, 204, 206, 208 및 210) 사이에 배치된다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들의 대응하는 세트(202, 204, 206, 208 또는 210) 사이에 전도성 피처 레이아웃 패턴(220a, 220b, 220c, 220d 또는 220e)을 배치함으로써, 대응하는 거리들(d7과 d8, d1과 d2, d3과 d4, d5와 d6, 및 d7과 d8) 사이의 차이가 감소되어, 대응하는 n-형 또는 p-형 finFET들 및 대응하는 전도성 구조들(320a, 320b, 320c, 320d 또는 320e)에 걸친 더 밸런싱된 전류 저항(IR) 강하를 초래하고, 이에 따라 밸런싱되지 않은 IR 강하들을 갖는 다른 접근법들보다 더 양호한 성능을 도출한다.
전도성 피처 레이아웃 패턴들의 세트(220)는 제1 레벨과는 상이한 제2 레벨에 있다. 일부 실시예들에서, 제2 레벨은 레이아웃 설계들(100, 200, 500, 700, 900A-900C, 1000A-1000E 또는 1200B)(도 1, 도 2a 및 도 2b, 도 5a 및 도 5b, 도 7a 및 도 7b, 도 9a 내지 도 9c, 도 10a 내지 도 10e 또는 도 12b) 또는 집적 회로(300, 400A-400B, 600 또는 800)(도 3a 및 도 3b, 도 4a 및 도 4b, 도 6a 및 도 6b 또는 도 8a 및 도 8b) 중 하나 이상의 금속 제로(M0) 레벨에 대응한다. 전도성 피처 레이아웃 패턴들의 세트(220)의 다른 레벨들, 수량들 또는 구성들은 본 개시의 범위 내에 있다.
레이아웃 설계(200)는 제1 방향 X에서 연장되는 적어도 전도성 피처 레이아웃 패턴들(230a, 230b, 230c, 230d, 230e 또는 230f)(총괄적으로 "전도성 피처 레이아웃 패턴들의 세트(230)"로 지칭됨)을 더 포함한다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(230)는 또한 제1 세트의 핀 레이아웃 패턴들로서 지칭된다.
전도성 피처 레이아웃 패턴들의 세트(230)는 제2 레벨 상에 위치된다. 전도성 피처 레이아웃 패턴들의 세트(230)는 집적 회로(300)의 전도성 구조들의 대응하는 세트(330)(도 3a 및 도 3b)를 제조하기 위해 사용가능하다. 전도성 피처 레이아웃 패턴들(230a, 230b, 230c, 230d, 230e, 230f)은 대응하는 전도성 구조들(330a, 330b, 330c, 330d, 330e, 330f)(도 3a 및 도 3b)을 제조하기 위해 사용가능하다.
전도성 피처 레이아웃 패턴들의 세트(230)의 각각의 전도성 피처 레이아웃 패턴은 제2 방향 Y에서 전도성 피처 레이아웃 패턴들의 세트(230)의 인접한 전도성 피처 레이아웃 패턴 또는 전도성 피처 레이아웃 패턴들의 세트(220)의 인접한 전도성 피처 레이아웃 패턴으로부터 동일한 피치(라벨링되지 않음)만큼 분리되고 따라서 균등하게 분포된다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(230)의 적어도 하나의 전도성 피처 레이아웃 패턴은 제2 방향 Y에서 전도성 피처 레이아웃 패턴들의 세트(230)의 인접한 전도성 피처 레이아웃 패턴 또는 전도성 피처 레이아웃 패턴들의 세트(220)의 인접한 전도성 피처 레이아웃 패턴으로부터 동일한 피치와는 상이한 피치만큼 분리된다.
전도성 피처 레이아웃 패턴들의 세트(230)는 활성 영역 레이아웃 패턴들의 세트(202, 204 및 206)와 중첩한다. 전도성 피처 레이아웃 패턴(230a, 230c, 230d, 230f)은 대응하는 활성 영역 레이아웃 패턴(202a, 204a, 204b, 206a)과 중첩한다.
전도성 피처 레이아웃 패턴들(230a, 230b 및 230c)은 전도성 피처 레이아웃 패턴(220a)과 전도성 피처 레이아웃 패턴(220b) 사이에 있다. 전도성 피처 레이아웃 패턴들(230d, 230e 및 230f)은 전도성 피처 레이아웃 패턴(220b)과 전도성 피처 레이아웃 패턴(220c) 사이에 있다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(230)는 레이아웃 설계(200)의 다른 레이아웃 레벨들(예를 들어, MD 등)의 다른 기본적 레이아웃 패턴들(도시되지 않음)과 중첩한다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(230)의 각각의 레이아웃 패턴(230a, 230b, 230c, 230d, 230e, 230f)은 제2 방향 Y에서 폭(W3)을 갖는다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(230)의 각각의 레이아웃 패턴(230a, 230b, 230c, 230d, 230e, 230f)은 그리드라인들(도시되지 않음)의 세트의 대응하는 그리드라인(도시되지 않음)과 중첩한다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(230)의 각각의 레이아웃 패턴(230a, 230b, 230c, 230d, 230e, 230f)의 중심은 제1 방향 X에서 그리드라인들(도시되지 않음)의 세트의 대응하는 그리드라인(도시되지 않음)과 정렬된다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(230)의 레이아웃 패턴들(230a, 230b, 230c, 230d, 230e 및 230f)은 셀 레이아웃 설계(201)에서 6개의 M0 라우팅 트랙들에 대응한다. 전도성 피처 레이아웃 패턴들의 세트(230) 내의 다른 수들의 라우팅 트랙들은 본 개시의 범위 내에 있다.
전도성 피처 레이아웃 패턴들의 세트(230)는 제2 레벨에 있다. 전도성 피처 레이아웃 패턴들의 세트(230)의 다른 레벨들, 수량들 또는 구성들은 본 개시의 범위 내에 있다.
레이아웃 설계(200)는 제1 방향 X에서 연장되는 적어도 전도성 피처 레이아웃 패턴들(232a, 232b, 232c, 232d, 232e 또는 232f)(총괄적으로 "전도성 피처 레이아웃 패턴들의 세트(232)"로 지칭됨)을 더 포함한다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(232)는 또한 제2 세트의 핀 레이아웃 패턴들로서 지칭된다.
전도성 피처 레이아웃 패턴들의 세트(232)는 집적 회로(300)의 전도성 구조들의 대응하는 세트(332)(도 3a 및 도 3b)를 제조하기 위해 사용가능하다. 전도성 피처 레이아웃 패턴들(232a, 232b, 232c, 232d, 232e, 232f)은 대응하는 전도성 구조들(332a, 332b, 332c, 332d, 332e, 332f)(도 3a 및 도 3b)을 제조하기 위해 사용가능하다.
전도성 피처 레이아웃 패턴들의 세트(232)의 각각의 전도성 피처 레이아웃 패턴은 제2 방향 Y에서 전도성 피처 레이아웃 패턴들의 세트(232)의 인접한 전도성 피처 레이아웃 패턴 또는 전도성 피처 레이아웃 패턴들의 세트(220)의 인접한 전도성 피처 레이아웃 패턴으로부터 동일한 피치(라벨링되지 않음)만큼 분리되고 따라서 균등하게 분포된다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(232)의 적어도 하나의 전도성 피처 레이아웃 패턴은 제2 방향 Y에서 전도성 피처 레이아웃 패턴들의 세트(232)의 인접한 전도성 피처 레이아웃 패턴 또는 전도성 피처 레이아웃 패턴들의 세트(220)의 인접한 전도성 피처 레이아웃 패턴으로부터 동일한 피치와는 상이한 피치만큼 분리된다.
전도성 피처 레이아웃 패턴들의 세트(232)는 활성 영역 레이아웃 패턴들의 세트(206, 208 및 210)와 중첩한다. 전도성 피처 레이아웃 패턴(232a, 232c, 232d, 232f)은 대응하는 활성 영역 레이아웃 패턴(206b, 208a, 208b, 210a)과 중첩한다.
전도성 피처 레이아웃 패턴들(232a, 232b 및 232c)은 전도성 피처 레이아웃 패턴(220c)과 전도성 피처 레이아웃 패턴(220d) 사이에 있다. 전도성 피처 레이아웃 패턴들(232d, 232e 및 232f)은 전도성 피처 레이아웃 패턴(220d)과 전도성 피처 레이아웃 패턴(220e) 사이에 있다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(232)는 레이아웃 설계(200)의 다른 레이아웃 레벨들(예를 들어, MD 등)의 다른 기본적 레이아웃 패턴들(도시되지 않음)과 중첩한다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(232)의 각각의 레이아웃 패턴(232a, 232b, 232c, 232d, 232e, 232f)은 제2 방향 Y에서 폭(W3)을 갖는다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(232)의 각각의 레이아웃 패턴(232a, 232b, 232c, 232d, 232e, 232f)은 그리드라인들(도시되지 않음)의 세트의 대응하는 그리드라인(도시되지 않음)과 중첩한다. 일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(232)의 각각의 레이아웃 패턴(232a, 232b, 232c, 232d, 232e, 232f)의 중심은 제1 방향 X에서 그리드라인들(도시되지 않음)의 세트의 대응하는 그리드라인(도시되지 않음)과 정렬된다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(232)의 레이아웃 패턴들(232a, 232b, 232c, 232d, 232e 및 232f)은 셀 레이아웃 설계(203)에서 6개의 M0 라우팅 트랙들에 대응한다. 전도성 피처 레이아웃 패턴들의 세트(232) 내의 다른 수들의 라우팅 트랙들은 본 개시의 범위 내에 있다.
전도성 피처 레이아웃 패턴들의 세트(232)는 제2 레벨에 있다. 전도성 피처 레이아웃 패턴들의 세트(232)의 다른 레벨들, 수량들 또는 구성들은 본 개시의 범위 내에 있다.
도 3a 및 도 3b는 일부 실시예들에 따른 집적 회로(300)의 상면도의 도면들이다.
도 3a는 예시의 용이함을 위해 단순화된 도 3a 및 도 3b의 집적 회로(300)의 일부(300A)의 도면이다. 예를 들어, 도 3b와 비교하여, 도 3a의 일부(300A)는 예시의 용이함을 위해 도 3b의 전도성 구조들의 세트(330 및 332)를 도시하지 않는다.
일부 실시예들에서, 도 3a 및 도 3b는 예시의 용이함을 위해 집적 회로(300) 또는 레이아웃 설계(200)의 활성 영역(OD) 레벨 및 M0 레벨의 집적 회로(300)의 하나 이상의 피처들을 도시한다. 즉, 일부 실시예들에서, 집적 회로(300)는 예시의 용이함을 위해 적어도 게이트들 및 접촉부들을 도시하지 않는다.
집적 회로(300)는 레이아웃 설계(200)에 의해 제조된다. 적어도 도 3a 및 도 3b의 집적 회로(300), 도 4a 및 도 4b의 400A 및 400B, 도 6a 및 도 6b의 600, 도 8a 및 도 8b의 800의 정렬, 거리들, 길이들 및 폭들을 포함하는 구조적 관계들뿐만 아니라 구성들은 적어도 도 1의 레이아웃 설계(100), 도 2a 및 도 2b의 200, 도 5a 및 도 5b의 500, 도 7a 및 도 7b의 700, 도 9a 내지 도 9c의 900A 내지 900C, 도 10a 내지 도 10e의 1000A 내지 1000E, 또는 도 12b의 1200B의 대응하는 구조적 관계들 및 대응하는 구성들과 유사하고, 유사한 상세한 설명은 간략화를 위해 도 1, 도 2a 및 도 2b, 도 3a 및 도 3b, 도 4a 및 도 4b, 도 5a 및 도 5b, 도 6a 및 도 6b, 도 7a 및 도 7b, 도 8a 및 도 8b, 도 9a 및 도 9b, 도 10a 내지 도 10e 및 도 12b에서 설명되지 않을 것이다.
집적 회로(300)는 제2 방향 Y에서 높이(H3')를 갖는다. 집적 회로(300)는 셀(301) 및 셀(303)을 포함한다. 셀(301)은 제2 방향 Y에서 높이(H1')를 갖고, 셀(303)은 제2 방향 Y에서 높이(H2')를 갖는다. 일부 실시예들에서, 셀(301)의 높이(H1')는 셀(303)의 높이(H2')와는 상이하다.
셀(301)은 레이아웃 설계(100)의 행 1의 레이아웃 설계(102a) 또는 레이아웃 설계(100)의 행 3의 레이아웃 설계(102b)에 의해 제조된다. 셀(301)은 셀 레이아웃 설계(201)에 의해 제조된다. 셀(303)은 레이아웃 설계(100)의 행 2의 레이아웃 설계(104a) 또는 레이아웃 설계(100)의 행 4의 레이아웃 설계(104b)에 의해 제조된다. 셀(303)은 셀 레이아웃 설계(203)에 의해 제조된다.
집적 회로(300)는 적어도, 활성 영역들(302a 및 302b)(총괄적으로 "활성 영역들의 세트(302)"로 지칭됨), 활성 영역들(304a 및 304b)(총괄적으로 "활성 영역들의 세트(304)"로 지칭됨), 활성 영역들(306a 및 306b)(총괄적으로 "활성 영역들의 세트(306)"로 지칭됨), 활성 영역들(308a 및 308b)(총괄적으로 "활성 영역들의 세트(308)"로 지칭됨), 또는 활성 영역들(310a 및 310b)(총괄적으로 "활성 영역들의 세트(310)"로 지칭됨)을 더 포함한다.
일부 실시예들에서, 활성 영역들의 세트(302, 304, 308 또는 310)는 집적 회로(400B)(도 4b)의 소스 또는 드레인 확산 영역들을 정의한다. 일부 실시예들에서, 적어도 활성 영역(302a, 302b, 304a, 304b, 308a, 308b, 310a 또는 310b)은 집적 회로(400B)의 활성 영역(412)(도 4b)을 포함한다. 일부 실시예들에서, 적어도 활성 영역(302a, 302b, 304a, 304b, 308a, 308b, 310a 또는 310b)은 활성 영역(412)(도 4b)의 핀들(412a1, 412a2 및 412a3)을 포함한다.
일부 실시예들에서, 활성 영역들의 세트(306)는 집적 회로(400A)(도 4a)의 소스 또는 드레인 확산 영역들을 정의한다. 일부 실시예들에서, 적어도 활성 영역(306a 또는 306b)은 집적 회로(400A)의 활성 영역(402)(도 4a)을 포함한다. 일부 실시예들에서, 적어도 활성 영역(306a 또는 306b)은 활성 영역(402)(도 4a)의 핀들(402a1 및 402a2)을 포함한다.
일부 실시예들에서, 활성 영역들(302a, 304a, 304b 및 306a)은 셀(301)의 일부이다. 일부 실시예들에서, 활성 영역들(306b, 308a, 308b 및 310a)은 셀(303)의 일부이다. 일부 실시예들에서, 활성 영역(302b)은 셀(301 또는 303)과는 상이한 셀의 일부이다. 일부 실시예들에서, 활성 영역(312b)은 셀(301 또는 303)과는 상이한 다른 셀의 일부이다.
활성 영역들(302a, 302b, 304a, 304b, 308a, 308b, 310a 및 310b) 각각은 제2 방향 Y에서 폭(W2a')을 갖는다. 일부 실시예들에서, 활성 영역(302a, 302b, 304a, 304b, 308a, 308b, 310a 또는 310b) 중 적어도 하나의 폭(W2a')은 활성 영역(302a, 302b, 304a, 304b, 308a, 308b, 310a 또는 310b) 중 적어도 다른 것의 폭(W2a')과는 상이하다.
활성 영역들(306a 및 306b) 각각은 제2 방향 Y에서 폭(W2b')을 갖는다. 일부 실시예들에서, 활성 영역들(306a 및 306b)의 폭들(W2b')은 서로 상이하다.
폭(W2a')은 폭(W2b') 초과이다. 일부 실시예들에서, 적어도 활성 영역들(302a, 302b, 304a, 304b, 308a, 308b, 310a 및 310b)의 폭(W2a')과 활성 영역들(306a 및 306b)의 폭(W2b') 사이의 관계는 도 2a 및 도 2b의 활성 영역 레이아웃 패턴들(202a, 202b, 204a, 204b, 208a, 208b, 210a 및 210b)의 폭(W2a) 및 활성 영역 레이아웃 패턴들(206a 및 206b)의 폭(W2b)과 유사하고, 유사한 상세한 설명은 간략화를 위해 생략된다.
일부 실시예들에서, 적어도 활성 영역들(302a, 302b, 304a, 304b, 308a, 308b, 310a 및 310b)의 핀들의 수 및 결과적 구동 강도와 활성 영역들(306a 및 306b)의 핀들의 수 및 결과적 구동 강도 사이의 관계는, 활성 영역 레이아웃 패턴들(202a, 202b, 204a, 204b, 208a, 208b, 210a 및 210b)의 폭(W2a)의 핀 레이아웃 패턴들의 대응하는 수(도시되지 않음) 및 구동 강도, 및 활성 영역 레이아웃 패턴들(206a 및 206b)의 폭(W2b)의 핀 레이아웃 패턴들의 대응하는 수(도시되지 않음) 및 구동 강도와 유사하고, 유사한 상세한 설명은 간략화를 위해 생략된다.
일부 실시예들에서, 적어도 활성 영역들(302a, 302b, 304a, 304b, 308a, 308b, 310a 및 310b)의 폭(W2a')은 활성 영역(412) 내의 대응하는 핀들의 수와 직접 관련되고, 적어도 활성 영역들(306a 및 306b)의 폭(W2b')은 활성 영역(402) 내의 대응하는 핀들의 수와 직접 관련된다.
일부 실시예들에서, 활성 영역들(302a, 302b, 304a, 304b, 308a, 308b, 310a 및 310b)의 폭(W2a') 또는 활성 영역들(306a 및 306b)의 폭(W2a')의 증가(또는 감소)는 활성 영역들의 세트(302, 304, 306, 308 및 310) 내의 전도성 디바이스들(예를 들어, 트랜지스터들)의 수가 증가(또는 감소)하게 하고, 전도성 디바이스들(예를 들어, 트랜지스터들)의 대응하는 속도 및 구동 강도가 증가(또는 감소)한다.
일부 실시예들에서,폭(W2a')이 폭(W2b') 초과이기 때문에 셀(301 또는 303) 내의 비대칭 활성 영역을 도출한다. 예를 들어, 셀(301 또는 303) 내에서, 활성 영역들의 세트(302, 304, 308 및 310) 내의 활성 영역들의 폭(W2a') 및 활성 영역들의 세트(306) 내의 활성 영역들의 폭(W2b')은 상이하여 비대칭 또는 혼합된 폭 활성 영역을 초래한다.
일부 실시예들에서, 셀(301 또는 303)에서, 제1 디바이스 유형의 활성 영역들의 세트(302, 304, 306, 308 및 310)의 폭들의 합은 제2 디바이스 유형의 활성 영역들의 세트(302, 304, 306, 308 및 310)의 폭들의 합과는 상이하여, 셀(301 또는 303) 내에서 상이한 대응하는 디바이스 강도들을 갖는 비대칭 활성 영역들을 갖는 제1 디바이스 유형 및 제2 디바이스 유형을 초래하고, 도 2a 및 도 2b의 비대칭 활성 영역 레이아웃 패턴 설명과 유사하고 간략화를 위해 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 셀(301 또는 303)에서, 제1 디바이스 유형의 활성 영역들의 세트(302, 304, 306, 308 및 310)의 핀들의 수의 합은 제2 디바이스 유형의 활성 영역들의 세트(302, 304, 306, 308 및 310)의 핀들의 수의 합과는 상이하여, 셀(301 또는 303) 내에서 상이한 대응하는 디바이스 강도들을 갖는 비대칭 활성 영역들을 갖는 제1 디바이스 유형 및 제2 디바이스 유형을 초래하고, 상이한 수들의 핀들을 갖는 비대칭 활성 영역 레이아웃 패턴들의 도 2a 및 도 2b의 설명과 유사하고, 간략화를 위해 유사한 상세한 설명은 생략된다.
예를 들어, 일부 실시예들에서, 제1 디바이스 타입은 n-형 finFET이고 제2 디바이스 타입은 p-형 finFET이고, 셀(301)의 경우 셀 레이아웃 설계(201)와 유사한 이유들로 n-형 finFET들의 강도는 p-형 finFET들의 강도 미만이고, 셀(303)의 경우 셀 레이아웃 설계(203)와 유사한 이유들로 n-형 finFET들의 강도는 p-형 finFET들의 강도 미만이고 간략화를 위해 생략된다.
예를 들어, 일부 실시예들에서, 제1 디바이스 타입은 p-형 finFET이고 제2 디바이스 타입은 n-형 finFET이고, 셀(301)의 경우 셀 레이아웃 설계(201)와 유사한 이유들로 p-형 finFET들의 강도는 n-형 finFET들의 강도 미만이고, 셀(303)의 경우 셀 레이아웃 설계(203)와 유사한 이유들로 p-형 finFET들의 강도는 n-형 finFET들의 강도 미만이고 간략화를 위해 생략된다.
비대칭 활성 영역들은 n-형 finFET 디바이스들과 p-형 finFET 디바이스들 사이에서 가능하게는 밸런싱되지 않은 디바이스 강도를 초래할 수 있다. 그러나, 집적 회로(300)의 피처들을 사용함으로써, 폭들(W2a' 및 W2b') 또는 핀들의 수(예를 들어, 정수 m 또는 정수 n)는 다른 접근법들에 비해 n-형 finFET 및 p-형 finFET 디바이스 강도들을 더 양호하게 밸런싱하도록 선택 또는 조정되어 다른 접근법들에 비해 더 양호한 회로 성능을 초래한다.
예를 들어, 일부 실시예들에서, n-형 또는 p-형 finFET 디바이스들의 위치, 예를 들어, 활성 영역들(302a, 306a, 306b 및 310a)이 셀 경계들(예를 들어, 셀 경계(101a, 101b, 101c, 101d 또는 101e))에 위치되어 다른 접근법들에 비해 집적 회로(300)에서 폭들(W2a' 및 W2b')의 수와 핀들의 수 사이의 임의의 미스매치를 더 양호하게 밸런싱한다.
일부 실시예들에서, 제1 디바이스 유형은 n-형 finFET이고, 제2 디바이스 유형은 p-형 finFET이고, n-형 finFET들의 위치, 예를 들어, 활성 영역들(302a, 306a, 306b 및 310a)이 셀 경계들(예를 들어, 셀 경계(101a, 101b, 101c, 101d 또는 101e))에 위치되어 다른 접근법들에 비해 집적 회로(300)에서 폭들(W2a' 및 W2b')의 수와 핀들의 수 사이의 미스매치를 더 양호하게 밸런싱한다.
일부 실시예들에서, 제1 디바이스 유형은 p-형 finFET이고, 제2 디바이스 유형은 n-형 finFET이고, p-형 finFET들의 위치, 예를 들어, 활성 영역들(302a, 306a, 306b 및 310a)이 셀 경계들(예를 들어, 셀 경계(101a, 101b, 101c, 101d 또는 101e))에 위치되어 다른 접근법들에 비해 집적 회로(300)에서 폭들(W2a' 및 W2b')의 수와 핀들의 수 사이의 미스매치를 더 양호하게 밸런싱한다.
일부 실시예들에서, 활성 영역들의 세트(302)는 제1 레벨에 위치된다. 적어도 활성 영역들의 세트(302, 304, 306, 308 또는 310) 내의 패턴들의 다른 구성들 또는 수량들은 본 개시의 범위 내에 있다.
집적 회로(300)는 적어도 전도성 구조(320a, 320b, 320c, 320d 또는 320e)(총괄적으로 "전도성 구조들의 세트(320)"로 지칭됨), 적어도 전도성 구조(330a, 330b, 330c, 330d, 330e 또는 330f)(총괄적으로 "전도성 구조들의 세트(330)"로 지칭됨), 또는 적어도 전도성 구조(332a, 332b, 332c, 332d, 332e 또는 332f)(총괄적으로 "전도성 구조들의 세트(332)"로 지칭됨)를 더 포함한다.
일부 실시예들에서, 전도성 구조들의 세트(320)는 적어도 활성 영역들의 세트(302, 304, 306, 308 또는 310) 위에 있다. 전도성 구조들의 세트(320)의 각각의 전도성 구조는 제2 방향 Y에서 대응하는 폭(W1')을 갖는다. 일부 실시예들에서, 전도성 구조들의 세트(320)의 적어도 하나의 전도성 구조는 제2 방향 Y에서 대응하는 폭(2 * W1')을 갖는다. 일부 실시예들에서, 전도성 구조들의 세트(320)의 전도성 구조의 적어도 하나의 폭(W1')은 전도성 구조들의 세트(320)의 다른 전도성 구조의 적어도 하나의 폭(W1')과는 상이하다.
일부 실시예들에서, 전도성 구조들의 세트(320)는 또한 전력 레일들의 세트로서 지칭된다. 일부 실시예들에서, 전도성 구조들(320a, 320c 및 320e)은 제1 공급 전압을 공급하도록 구성되고, 전도성 구조들(320b 및 320d)은 제2 공급 전압을 공급하도록 구성된다. 일부 실시예들에서, 제1 공급 전압은 공급 전압 VDD이고, 제2 공급 전압은 기준 공급 전압 VSS이다. 일부 실시예들에서, 제1 공급 전압은 기준 공급 전압 VSS이고, 제2 공급 전압은 공급 전압 VDD이다.
일부 실시예들에서, 활성 영역들의 세트(302, 306 및 310)가 n-형 finFET들(예를 들어, 제1 디바이스 유형)에 대응하고, 활성 영역들의 세트(304 및 308)가 p-형 finFET들(예를 들어, 제2 디바이스 유형)에 대응하면, 제1 공급 전압은 기준 공급 전압 VSS이고, 제2 공급 전압은 공급 전압 VDD이고, 전도성 구조들(320a, 320c 및 320e)은 기준 공급 전압 VSS를 제공하고, 전도성 구조 패턴들(320b 및 320d)은 공급 전압 VDD를 제공한다.
일부 실시예들에서, 활성 영역들의 세트(302, 306 및 310)가 p-형 finFET들(예를 들어, 제2 디바이스 유형)에 대응하고, 활성 영역들의 세트(304 및 308)가 n-형 finFET들(예를 들어, 제1 디바이스 유형)에 대응하면, 제2 공급 전압은 기준 공급 전압 VSS이고, 제1 공급 전압은 공급 전압 VDD이고, 전도성 구조들(320a, 320c 및 320e)은 공급 전압 VDD를 제공하고, 전도성 구조 패턴들(320b 및 320d)은 기준 공급 전압 VSS를 제공한다.
일부 실시예들에서, 전도성 구조(320a)의 중심은 제2 방향 Y에서 활성 영역(302b 또는 302a)으로부터 적어도 대응하는 거리(d7' 또는 d8')만큼 분리된다. 일부 실시예들에서, 전도성 구조(320b)의 중심은 제2 방향 Y에서 활성 영역(304a 또는 304b)으로부터 적어도 대응하는 거리(d1' 또는 d2')만큼 분리된다. 일부 실시예들에서, 전도성 구조(320c)의 중심은 제2 방향 Y에서 활성 영역(306a 또는 306b)으로부터 적어도 대응하는 거리(d3' 또는 d4')만큼 분리된다. 일부 실시예들에서, 전도성 구조(320d)의 중심은 제2 방향 Y에서 활성 영역(308a 또는 308b)으로부터 적어도 대응하는 거리(d5' 또는 d6')만큼 분리된다. 일부 실시예들에서, 전도성 구조(320e)의 중심은 제2 방향 Y에서 활성 영역(310a 또는 310b)으로부터 적어도 대응하는 거리(d7' 또는 d8')만큼 분리된다.
일부 실시예들에서, 활성 영역들의 대응하는 세트(302, 304, 306, 308 또는 310) 사이에 전도성 구조(320a, 320b, 320c, 320d 또는 320e)를 배치함으로써, 대응하는 거리들(d7'과 d8', d1'과 d2', d3'과 d4', d5'와 d6', 및 d7'과 d8') 사이의 차이가 감소되어, 대응하는 n-형 또는 p-형 finFET들 및 대응하는 전도성 구조들(320a, 320b, 320c, 320d 또는 320e)에 걸친 더 밸런싱된 IR 강하를 초래하고, 이에 따라 밸런싱되지 않은 IR 강하들을 갖는 다른 접근법들보다 더 양호한 성능을 도출한다.
전도성 구조(330a, 330c, 330d 또는 330f)는 대응하는 활성 영역(302a, 304a, 304b 또는 306a)과 중첩한다. 전도성 구조(332a, 332c, 332d 또는 332f)는 대응하는 활성 영역(306b, 308a, 308b 또는 310a)과 중첩한다.
일부 실시예들에서, 전도성 구조들의 세트(330 또는 332)는 집적 회로(300)의 다른 레벨들(예를 들어, MD 등)의 다른 기본적 구조들(도시되지 않음)과 중첩한다.
일부 실시예들에서, 전도성 구조들의 세트(330)의 각각의 전도성 구조(330a, 330b, 330c, 330d, 330e, 330f) 또는 전도성 구조들의 세트(332)의 각각의 전도성 구조(332a, 332b, 332c, 332d, 332e, 332f)는 제2 방향 Y에서 폭(W3')을 갖는다.
일부 실시예들에서, 전도성 구조들의 세트(330)의 각각의 전도성 구조는 제2 방향 Y에서 전도성 구조들의 세트(330)의 인접한 전도성 구조 또는 전도성 구조들의 세트(320)의 인접한 전도성 구조로부터 동일한 피치(라벨링되지 않음)만큼 분리되고 따라서 균등하게 분포된다. 일부 실시예들에서, 전도성 구조들의 세트(332)의 각각의 전도성 구조는 제2 방향 Y에서 전도성 구조들의 세트(332)의 인접한 전도성 구조 또는 전도성 구조들의 세트(320)의 인접한 전도성 구조로부터 동일한 피치(라벨링되지 않음)만큼 분리되고 따라서 균등하게 분포된다.
일부 실시예들에서, 전도성 구조들의 세트(330)의 전도성 구조들(330a, 330b, 330c, 330d, 330e 및 330f) 또는 전도성 구조들의 세트(332)의 전도성 구조들(332a, 332b, 332c, 332d, 332e 및 332f)은 셀(301)에서 6개의 M0 라우팅 트랙들에 대응한다. 전도성 구조들의 세트(330 또는 332) 내의 다른 수들의 라우팅 트랙들은 본 개시의 범위 내에 있다.
전도성 구조들의 세트(320, 330 또는 332)는 제2 레벨에 있다. 전도성 구조들의 세트(320, 330 또는 332)의 다른 레벨들, 수량들 또는 구성들은 본 개시의 범위 내에 있다.
도 4a 및 도 4b는 일부 실시예들에 따른 finFET들(410 및 420)의 사시도들이다.
일부 실시예들에서, 활성 영역(402)은 2개의 핀들을 갖는 활성 영역들에 대응하고 활성 영역(412)은 3개의 핀들을 갖는 활성 영역들에 대응한다. 예를 들어, 일부 실시예들에서, 활성 영역(402)은 적어도 도 3a 및 도 3b의 활성 영역(306a 또는 306b)에 대응한다. 예를 들어, 일부 실시예들에서, 활성 영역(412)은 적어도 도 3a 및 도 3b의 활성 영역(302a, 302b, 304a, 304b, 308a, 308b, 310a 또는 310b)에 대응한다.
일부 실시예들에서, 활성 영역(402)은 적어도 도 6a 및 도 6b의 활성 영역(606b 또는 608a)에 대응한다. 일부 실시예들에서, 활성 영역(412)은 적어도 도 6a 및 도 6b의 활성 영역(302a, 302b, 604a, 604b, 606a, 608b, 310a 또는 310b)에 대응한다.
일부 실시예들에서, 활성 영역(402)은 적어도 도 8a 및 도 8b의 활성 영역(804b 또는 806a)에 대응한다. 일부 실시예들에서, 활성 영역(412)은 적어도 도 8a 및 도 8b의 활성 영역(302a, 302b, 804a, 806b, 308a, 308b, 310a 또는 310b)에 대응한다.
도 4a에서, finFET(410)는 활성 영역(402)에서 2개의 핀 구조들(402a1 및 402a2) 위에 형성된다. finFET(410)의 게이트는 핀 구조들(402a1 및 402a2) 위에서 게이트(404)에 의해 형성된다. finFET(410)의 소스 단자 또는 드레인 단자 중 하나는 핀 구조들(402a1 및 402a2) 위에서 접촉부(406)에 의해 형성된다. finFET(410)의 소스 단자 또는 드레인 단자 중 다른 하나는 핀 구조들(402a1 및 402a2) 위에서 접촉부(408)에 의해 형성된다.
도 4b에서, finFET(420)는 활성 영역(412)에서 3개의 핀 구조들(412a1, 412a2 및 412a3) 위에 형성된다. finFET(420)의 게이트는 핀 구조들(412a1, 412a2 및 412a3) 위에서 게이트(414)에 의해 형성된다. finFET(420)의 소스 단자 또는 드레인 단자 중 하나는 핀 구조들(412a1, 412a2 및 412a3) 위에서 접촉부(416)에 의해 형성된다. finFET(420)의 소스 단자 또는 드레인 단자 중 다른 하나는 핀 구조들(412a1, 412a2 및 412a3) 위에서 접촉부(418)에 의해 형성된다.
일부 실시예들에서, finFET(420) 내의 핀 구조들의 수는 finFET(410) 내의 핀 구조들의 수 초과이다. 활성 영역(402 또는 412) 내의 핀 구조들의 다른 구성들 또는 수는 본 개시의 범위 내에 있다.
일부 실시예들에서, finFET(420) 내의 게이트들의 수는 finFET(410) 내의 게이트들의 수 초과이다. 적어도 게이트(404 또는 424)에 대한 게이트들의 다른 구성들 또는 수는 본 개시의 범위 내에 있다.
도 5a 및 도 5b는 일부 실시예에 따른 레이아웃 설계의 도면들이다.
도 5a 및 도 5b는 일부 실시예들에 따른 도 6a 및 도 6b의 집적 회로(600)의 레이아웃 설계(500)의 도면들이다.
도 5a는 예시의 용이함을 위해 단순화된 도 5a 및 도 5b의 레이아웃 설계(500)의 일부(500A)의 도면이다. 예를 들어, 도 5b와 비교하여, 도 5a의 일부(500A)는 예시의 용이함을 위해 도 5b의 전도성 피처 레이아웃 패턴들의 세트(230 및 232)를 도시하지 않는다.
레이아웃 설계(500)는 도 1의 레이아웃 설계들(102a 및 104a) 또는 도 1의 레이아웃 설계들(102b 및 104b)의 실시예이다. 레이아웃 설계(500)는 집적 회로(600)를 제조하기 위해 사용가능하다.
레이아웃 설계(500)는 레이아웃 설계(200)(도 2a 및 도 2b)의 변형이고, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 레이아웃 설계(500)는, 셀들(예를 들어, 셀 레이아웃 설계들(501 및 503))의 위치가 레이아웃 설계(200)의 셀들(예를 들어, 셀 레이아웃 설계들(201 및 203))의 위치에 비해 제2 방향 Y에서 거리 D1만큼 시프트되는 예를 예시한다. 달리 말하면, 레이아웃 설계(500)는 제2 방향 Y에서 거리 D1만큼 시프트된 레이아웃 설계(200)에 대응하지만, 셀 레이아웃 설계들(501 및 503)의 위치들은 셀 레이아웃 설계들(201 및 203)의 위치와 유사한 위치들에 있다.
레이아웃 설계(500)는 셀 레이아웃 설계들(501 및 503)을 포함한다. 레이아웃 설계(200)와 비교하여, 셀 레이아웃 설계들(501 및 503)은 대응하는 셀 레이아웃 설계들(201 및 203)을 대체하고, 따라서 유사한 상세한 설명은 생략된다. 셀 레이아웃 설계(501 또는 503)는 일부 실시예들에 따라 대응하는 셀(601 또는 603)(도 6a 및 도 6b)을 제조하기 위해 사용가능하다. 셀 레이아웃 설계들(201 및 203)과 비교하여, 셀 레이아웃 설계(501)는 적어도 셀 경계(101b 또는 101d)에 대한 셀 레이아웃 설계(503)의 미러 이미지이다.
레이아웃 설계(500)는 활성 영역 레이아웃 패턴들의 세트(202), 활성 영역 레이아웃 패턴들의 세트(504), 활성 영역 레이아웃 패턴들의 세트(506), 활성 영역 레이아웃 패턴들의 세트(508), 활성 영역 레이아웃 패턴들의 세트(210), 전도성 피처 레이아웃 패턴들의 세트(520), 전도성 피처 레이아웃 패턴들의 세트(230) 및 전도성 피처 레이아웃 패턴들의 세트(232)를 더 포함한다.
도 2a 및 도 2b의 레이아웃 설계(200)와 비교하여, 활성 영역 레이아웃 패턴들의 세트(504)는, 활성 영역 레이아웃 패턴들의 세트(204)를 대체하고, 활성 영역 레이아웃 패턴들의 세트(506)는 활성 영역 레이아웃 패턴들의 세트(206)를 대체하고, 활성 영역 레이아웃 패턴들의 세트(508)는 활성 영역 레이아웃 패턴들의 세트(208)를 대체하고, 전도성 피처 레이아웃 패턴들의 세트(520)는 전도성 피처 레이아웃 패턴들의 세트(220)를 대체하고, 따라서 유사한 상세한 설명은 생략된다.
활성 영역 레이아웃 패턴들의 세트(504)는 적어도 활성 영역 레이아웃 패턴들(504a 또는 504b)을 포함한다. 활성 영역 레이아웃 패턴(504a 또는 504b)은 도 2a 및 도 2b의 대응하는 활성 영역 레이아웃 패턴(204a 또는 204b)을 대체하고, 따라서 유사한 상세한 설명은 생략된다. 활성 영역 레이아웃 패턴(204a 또는 204b)과 비교하여, 활성 영역 레이아웃 패턴(504a 또는 504b)은, 활성 영역 레이아웃 패턴들(204a 또는 204b)이 p-형 finFET 디바이스들에 대응할 때 n-형 finFET 디바이스들에 대응하고, 따라서 전도성 피처 레이아웃 패턴(520b)은 도 2a 및 도 2b의 공급 전압 VDD 대신에 기준 공급 전압 VSS에 대응한다. 유사하게, 활성 영역 레이아웃 패턴(204a 또는 204b)과 비교하여, 활성 영역 레이아웃 패턴(504a 또는 504b)은, 활성 영역 레이아웃 패턴(204a 또는 204b)이 각각 n-형 finFET 디바이스들에 대응할 때 p-형 finFET 디바이스들에 대응하고, 따라서 전도성 피처 레이아웃 패턴(520b)은 도 2a 및 도 2b의 기준 공급 전압 VSS 대신에 공급 전압 VDD에 대응한다.
활성 영역 레이아웃 패턴들의 세트(506)는 적어도 활성 영역 레이아웃 패턴들(506a 또는 506b)을 포함한다. 활성 영역 레이아웃 패턴(506a 또는 506b)은 도 2a 및 도 2b의 대응하는 활성 영역 레이아웃 패턴(206a 또는 206b)을 대체하고, 따라서 유사한 상세한 설명은 생략된다. 활성 영역 레이아웃 패턴(206a 또는 206b)과 비교하여, 활성 영역 레이아웃 패턴(506a 또는 506b)은, 활성 영역 레이아웃 패턴들(206a 또는 206b)이 n-형 finFET 디바이스들에 대응할 때 p-형 finFET 디바이스들에 대응하고, 따라서 전도성 피처 레이아웃 패턴(520b)은 도 2a 및 도 2b의 기준 공급 전압 VSS 대신에 공급 전압 VDD에 대응한다. 유사하게, 활성 영역 레이아웃 패턴(206a 또는 206b)과 비교하여, 활성 영역 레이아웃 패턴(506a 또는 506b)은, 활성 영역 레이아웃 패턴들(206a 또는 206b)이 p-형 finFET 디바이스들에 대응할 때 n-형 finFET 디바이스들에 대응하고, 따라서 전도성 피처 레이아웃 패턴(520b)은 도 2a 및 도 2b의 공급 전압 VDD 대신에 기준 공급 전압 VSS에 대응한다. 활성 영역 레이아웃 패턴(206a)과 비교하여, 활성 영역 레이아웃 패턴(506a)은 2개의 핀들을 갖는 활성 영역(606a)을 제조하기 위해 사용가능하다.
활성 영역 레이아웃 패턴들의 세트(508)는 적어도 활성 영역 레이아웃 패턴들(508a 또는 508b)을 포함한다. 활성 영역 레이아웃 패턴(508a 또는 508b)은 도 2a 및 도 2b의 대응하는 활성 영역 레이아웃 패턴(208a 또는 208b)을 대체하고, 따라서 유사한 상세한 설명은 생략된다. 활성 영역 레이아웃 패턴(208a)과 비교하여, 활성 영역 레이아웃 패턴(508a)은 2개의 핀들을 갖는 활성 영역(608a)을 제조하기 위해 사용가능하다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들(504a, 504b, 506a 및 506b)은 셀 레이아웃 설계(501)의 일부이다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들(508a, 508b, 210a 및 210b)은 셀 레이아웃 설계(503)의 일부이다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들(202a 및 202b)은 셀 레이아웃 설계(501 또는 503)와는 상이한 셀 레이아웃 설계의 일부이다.
일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(504a, 504b, 506a, 506b, 508a 또는 508b)은 적어도 대응하는 활성 영역(604a, 604b, 606a, 606b, 608a 또는 608b)(예를 들어, n-형 또는 p-형 finFET 트랜지스터들의 소스 및 드레인 영역들)을 제조하기 위해 사용가능하다.
일부 실시예들에서, 각각, 활성 영역 레이아웃 패턴들의 세트(202, 504 및 210)는 제1 디바이스 유형의 활성 영역들(302, 604 및 310)에 대응하고, 활성 영역 레이아웃 패턴들의 세트(506 및 508)는 제2 디바이스 유형의 활성 영역들의 세트(606 및 608)에 대응한다.
일부 실시예들에서, 제1 디바이스 유형은 n-형 finFET이고, 제2 디바이스 유형은 p-형 finFET이다. 예를 들어, 일부 실시예들에서, 각각, 활성 영역 레이아웃 패턴들(202a, 202b, 504a, 504b, 210a 및 210b)은 n-형 finFET 트랜지스터들의 활성 영역들(302a, 302b, 604a, 604b, 310a 및 310b)에 대응하고, 활성 영역 레이아웃 패턴들(506a, 506b, 508a 및 508b)은 p-형 finFET 트랜지스터들의 활성 영역들(606a, 606b, 608a 및 608b)에 대응한다. 일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(202a, 202b, 504a, 504b, 210a 또는 210b)은 대응하는 활성 영역(302a, 302b, 604a, 604b, 310a 또는 310b)(예를 들어, n-형 finFET 트랜지스터들의 소스 및 드레인 영역들)을 제조하기 위해 사용가능하고, 적어도 활성 영역 레이아웃 패턴(506a, 506b, 508a 또는 508b)은 대응하는 활성 영역(606a, 606b, 608a 또는 608b)(예를 들어, p-형 finFET 트랜지스터들의 소스 및 드레인 영역들)을 제조하기 위해 사용가능하다.
일부 실시예들에서, 제1 디바이스 유형은 n-형 finFET이고, 제2 디바이스 유형은 p-형 finFET이다. 이러한 실시예들에서, 제1 디바이스 유형이 n-형 finFET이고 제2 디바이스 유형이 p-형 finFET이면, 활성 영역 레이아웃 패턴들의 대응하는 세트(504 및 210)에 의해 제조된 활성 영역들의 세트(604 및 310)의 n-형 finFET들의 수는 활성 영역 레이아웃 패턴들의 대응하는 세트(506 및 508)에 의해 제조된 및 그에 따라 적어도 셀 레이아웃 설계(501 또는 503)(또는 셀(601 또는 603))에 대한 활성 영역들의 세트(606 및 608)의 p-형 finFET들의 수 초과이고, n-형 finFET들의 강도는 p-형 finFET들의 강도 초과이다.
일부 실시예들에서, 제1 디바이스 유형은 p-형 finFET이고, 제2 디바이스 유형은 n-형 finFET이다. 예를 들어, 일부 실시예들에서, 각각, 활성 영역 레이아웃 패턴들(202a, 202b, 504a, 504b, 210a 및 210b)은 p-형 finFET 트랜지스터들의 활성 영역들(302a, 302b, 604a, 604b, 310a 및 310b)에 대응하고, 활성 영역 레이아웃 패턴들(506a, 506b, 508a 및 508b)은 n-형 finFET 트랜지스터들의 활성 영역들(606a, 606b, 608a 및 608b)에 대응한다. 일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(202a, 202b, 504a, 504b, 210a 또는 210b)은 대응하는 활성 영역(302a, 302b, 604a, 604b, 310a 또는 310b)(예를 들어, p-형 finFET 트랜지스터들의 소스 및 드레인 영역들)을 제조하기 위해 사용가능하고, 적어도 활성 영역 레이아웃 패턴(506a, 506b, 508a 또는 508b)은 대응하는 활성 영역(606a, 606b, 608a 또는 608b)(예를 들어, n-형 finFET 트랜지스터들의 소스 및 드레인 영역들)을 제조하기 위해 사용가능하다.
일부 실시예들에서, 제1 디바이스 유형은 p-형 finFET이고, 제2 디바이스 유형은 n-형 finFET이다. 이러한 실시예들에서, 제1 디바이스 유형이 p-형 finFET이고 제2 디바이스 유형이 n-형 finFET이면, 활성 영역 레이아웃 패턴들의 대응하는 세트(504 및 210)에 의해 제조된 활성 영역들의 세트(604 및 310)의 p-형 finFET들의 수는 활성 영역 레이아웃 패턴들의 대응하는 세트(506 및 508)에 의해 제조된 및 그에 따라 적어도 셀 레이아웃 설계(501 또는 503)(또는 셀(601 또는 603))에 대한 활성 영역들의 세트(606 및 608)의 n-형 finFET들의 수 초과이고, p-형 finFET들의 강도는 n-형 finFET들의 강도 초과이다.
일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴들의 세트(202, 504, 506, 508 또는 210) 또는 활성 영역들의 세트(302, 604, 606, 608 또는 310)에 대한 상이한 트랜지스터 유형은 본 개시의 범위 내에 있다.
도 2a 및 도 2b와 비교하여, 일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(504a, 504b, 506a 또는 508b)은 m개의 핀들을 갖는 대응하는 활성 영역(604a, 604b, 606a 또는 608b)을 제조하기 위해 사용가능하고, 적어도 활성 영역 레이아웃 패턴(506b 또는 508a)은 n개의 핀들을 갖는 대응하는 활성 영역(606b 또는 608a)을 제조하기 위해 사용가능하고, m은 정수이고 n은 다른 정수이다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(500) 또는 집적 회로(600)에서 정수 m은 3과 동일하고 정수 n은 2와 동일하여, 활성 영역 레이아웃 패턴들의 세트(202, 504 및 210)는 각각 6개의 핀들을 갖는 활성 영역들의 대응하는 세트(302, 604 및 310)를 제조하기 위해 사용가능하고, 활성 영역 레이아웃 패턴들(506a 및 508b)은 3개의 핀들을 갖는 대응하는 활성 영역들(606a 및 608b)을 제조하기 위해 사용가능하고, 활성 영역 레이아웃 패턴들(506b 및 508a)은 2개의 핀들을 갖는 대응하는 활성 영역들(606b 및 608a)을 제조하기 위해 사용가능하다. 적어도 정수 m 또는 정수 n에 대한 다른 값들은 본 개시의 범위 내에 있다.
일부 실시예들에서, 레이아웃 설계(500)의 피처들을 사용함으로써, 활성 영역 레이아웃 패턴들의 세트(202, 504, 506, 508 및 210)의 폭들(W2a 및 W2b) 또는 핀들의 수(예를 들어, 정수 m 또는 정수 n)는 다른 접근법들에 비해 n-형 finFET 및 p-형 finFET 디바이스 강도들을 더 양호하게 밸런싱하도록 선택 또는 조정되어 다른 접근법들에 비해 더 양호한 회로 성능을 초래한다.
일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴들의 세트(504, 506 또는 508)는 제1 레벨에 위치된다. 적어도 활성 영역 레이아웃 패턴들의 세트(504, 506 또는 508) 내의 패턴들의 다른 구성들 또는 수량들은 본 개시의 범위 내에 있다.
전도성 피처 레이아웃 패턴들의 세트(520)는 적어도 전도성 피처 레이아웃 패턴(220a, 520b, 520c, 220d 또는 220e)을 포함한다. 도 2a 및 도 2b와 비교하여, 전도성 피처 레이아웃 패턴(520b 또는 520c)은 도 2a 및 도 2b의 대응하는 전도성 피처 레이아웃 패턴(220b 또는 220c)을 대체하고, 따라서 유사한 상세한 설명은 생략된다.
도 2a 및 도 2b의 전도성 피처 레이아웃 패턴들의 세트(220)와 비교하여, 일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(520)는 제2 방향 Y에서 거리(D1)만큼 시프트된다.
전도성 피처 레이아웃 패턴(220b)과 비교하여, 전도성 피처 레이아웃 패턴(520b)은, 활성 영역 레이아웃 패턴(504a 또는 504b)이 n-형 finFET 디바이스들에 대응할 때 도 2a 및 도 2b의 공급 전압 VDD 대신 기준 공급 전압 VSS에 대응한다. 유사하게, 전도성 피처 레이아웃 패턴(220b)과 비교하여, 전도성 피처 레이아웃 패턴(520b)은, 활성 영역 레이아웃 패턴(504a 또는 504b)이 p-형 finFET 디바이스들에 대응할 때 도 2a 및 도 2b의 기준 공급 전압 VSS 대신 공급 전압 VDD에 대응한다.
전도성 피처 레이아웃 패턴(220c)과 비교하여, 전도성 피처 레이아웃 패턴(520c)은, 활성 영역 레이아웃 패턴(506a 또는 506b)이 p-형 finFET 디바이스들에 대응할 때 도 2a 및 도 2b의 기준 공급 전압 VSS 대신 공급 전압 VDD에 대응한다. 유사하게, 전도성 피처 레이아웃 패턴(220c)과 비교하여, 전도성 피처 레이아웃 패턴(520c)은, 활성 영역 레이아웃 패턴(506a 또는 506b)이 n-형 finFET 디바이스들에 대응할 때 도 2a 및 도 2b의 공급 전압 VDD 대신 기준 공급 전압 VSS에 대응한다.
도 2a 및 도 2b의 레이아웃 설계(200)와 비교하여, 도 5a 및 도 5b의 기준 공급 전압 VSS 또는 공급 전압 VDD는 제2 방향 Y에서 교번하는 것에 비해 2개의 그룹들로 위치된다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(520)는 전도성 구조들의 세트(620)를 제조하기 위해 사용가능하다. 일부 실시예들에서, 적어도 전도성 피처 레이아웃 패턴(520b 또는 520c)은 적어도 대응하는 전도성 구조(620b 또는 620c)를 제조하기 위해 사용가능하다.
일부 실시예들에서, 전도성 피처 레이아웃 패턴들의 세트(520)의 적어도 하나의 전도성 피처 레이아웃 패턴은 셀 경계(101a, 101b, 101c, 101d 또는 101e)와 중첩하지 않는다.
일부 실시예들에서, 활성 영역 레이아웃 패턴의 대응하는 세트(202, 504, 506, 508 또는 210) 사이에 전도성 피처 레이아웃 패턴(220a, 520b, 520c, 220d 또는 220e)을 배치함으로써, 대응하는 거리들(d7과 d8, d1과 d2, d3과 d4, d5와 d6, 및 d7과 d8) 사이의 차이가 감소되어, 대응하는 n-형 또는 p-형 finFET들 및 대응하는 전도성 구조들(320a, 620b, 620c, 320d 또는 320e)에 걸친 더 밸런싱된 IR 강하를 초래하고, 이에 따라 밸런싱되지 않은 IR 강하들을 갖는 다른 접근법들보다 더 양호한 성능을 도출한다.
전도성 피처 레이아웃 패턴들의 세트(520)는 제2 레벨에 있다. 전도성 피처 레이아웃 패턴들의 세트(520)의 다른 레벨들, 수량들 또는 구성들은 본 개시의 범위 내에 있다.
도 6a 및 도 6b는 일부 실시예들에 따른 집적 회로(600)의 상면도의 도면들이다.
도 6a는 예시의 용이함을 위해 단순화된 도 6a 및 도 6b의 집적 회로(600)의 일부(600A)의 도면이다. 예를 들어, 도 6b와 비교하여, 도 6a의 일부(600A)는 예시의 용이함을 위해 도 6b의 전도성 구조들의 세트(330 및 332)를 도시하지 않는다.
집적 회로(600)는 레이아웃 설계(500)에 의해 제조된다.
집적 회로(600)는 집적 회로(300)(도 3a 및 도 3b)의 변형이고, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 집적 회로(600)는, 셀들(예를 들어, 셀들(601 및 603))의 위치가 집적 회로(300)의 셀들(예를 들어, 셀들(301 및 303))의 위치에 비해 제2 방향 Y에서 거리 D1'만큼 시프트되는 예를 예시한다. 달리 말하면, 집적 회로(600)는 제2 방향 Y에서 거리 D1'만큼 시프트된 집적 회로(300)에 대응하지만, 셀들(601 및 603)의 위치들은 셀들(301 및 303)의 위치와 유사한 위치들에 있다.
집적 회로(600)는 셀들(601 및 603)을 포함한다. 집적 회로(300)와 비교하여, 셀들(601 및 603)은 대응하는 셀들(301 및 303)을 대체하고, 따라서 유사한 상세한 설명은 생략된다. 셀들(301 및 303)과 비교하여, 셀(601)은 적어도 셀 경계(101b 또는 101d)에 대한 셀(603)의 미러 이미지이다.
집적 회로(600)는 활성 영역들의 세트(302), 활성 영역들의 세트(604), 활성 영역들의 세트(606), 활성 영역들의 세트(608), 활성 영역들의 세트(310), 전도성 구조들의 세트(620), 전도성 구조들의 세트(330) 및 전도성 구조들의 세트(332)를 더 포함한다.
도 3a 및 도 3b의 집적 회로(300)와 비교하여, 활성 영역들의 세트(604)는, 활성 영역들의 세트(304)를 대체하고, 활성 영역들의 세트(606)는 활성 영역들의 세트(306)를 대체하고, 활성 영역들의 세트(608)는 활성 영역들의 세트(308)를 대체하고, 전도성 구조들의 세트(620)는 전도성 구조들의 세트(320)를 대체하고, 따라서 유사한 상세한 설명은 생략된다.
활성 영역들의 세트(604)는 적어도 활성 영역들(604a 또는 604b)을 포함한다. 활성 영역(604a 또는 604b)은 도 3a 및 도 3b의 대응하는 활성 영역(304a 또는 304b)을 대체하고, 따라서 유사한 상세한 설명은 생략된다. 활성 영역(304a 또는 304b)과 비교하여, 활성 영역(604a 또는 604b)은, 활성 영역(304a 또는 304b)이 n-형 finFET 디바이스들에 대응할 때 n-형 finFET 디바이스들에 대응하고, 따라서 전도성 구조(620b)는 도 3a 및 도 3b의 공급 전압 VDD 대신에 기준 공급 전압 VSS에 대응한다. 유사하게, 활성 영역(304a 또는 304b)과 비교하여, 활성 영역(604a 또는 604b)은, 활성 영역(304a 또는 304b)이 각각 n-형 finFET 디바이스들에 대응할 때 p-형 finFET 디바이스들에 대응하고, 따라서 전도성 구조(620b)는 도 3a 및 도 3b의 기준 공급 전압 VSS 대신에 공급 전압 VDD에 대응한다.
활성 영역들의 세트(606)는 적어도 활성 영역(606a 또는 606b)을 포함한다. 활성 영역(606a 또는 606b)은 도 3a 및 도 3b의 대응하는 활성 영역(306a 또는 306b)을 대체하고, 따라서 유사한 상세한 설명은 생략된다. 활성 영역(306a 또는 306b)과 비교하여, 활성 영역(606a 또는 606b)은, 활성 영역(306a 또는 306b)이 n-형 finFET 디바이스들에 대응할 때 p-형 finFET 디바이스들에 대응하고, 따라서 전도성 구조(620b)는 도 3a 및 도 3b의 기준 공급 전압 VSS 대신에 공급 전압 VDD에 대응한다. 유사하게, 활성 영역(306a 또는 306b)과 비교하여, 활성 영역(606a 또는 606b)은, 활성 영역(306a 또는 306b)이 p-형 finFET 디바이스들에 대응할 때 n-형 finFET 디바이스들에 대응하고, 따라서 전도성 구조(620b)는 도 3a 및 도 3b의 공급 전압 VDD 대신에 기준 공급 전압 VSS에 대응한다. 활성 영역(306a)과 비교하여, 활성 영역(606a)은 2개의 핀들을 갖는다.
활성 영역들의 세트(608)는 적어도 활성 영역(608a 또는 608b)을 포함한다. 활성 영역(608a 또는 608b)은 도 3a 및 도 3b의 대응하는 활성 영역(308a 또는 308b)을 대체하고, 따라서 유사한 상세한 설명은 생략된다. 활성 영역(308a)와 비교하여, 활성 영역(608a)은 2개의 핀들을 갖는다.
일부 실시예들에서, 활성 영역들(604a, 604b, 606a 및 606b)은 셀(601)의 일부이다. 일부 실시예들에서, 활성 영역들(608a, 608b, 310a 및 310b)은 셀(603)의 일부이다. 일부 실시예들에서, 활성 영역들(302a 및 302b)은 셀(601 또는 603)과는 상이한 셀의 일부이다. 일부 실시예들에서, 활성 영역들(310a 및 310b)은 셀(601 또는 603)과는 상이한 다른 셀의 일부이다.
일부 실시예들에서, 집적 회로(600)의 피처들을 사용함으로써, 활성 영역들의 세트(302, 604, 606, 608 및 210)의 폭들(W2a' 및 W2b') 또는 핀들의 수(예를 들어, 정수 m 또는 정수 n)는 다른 접근법들에 비해 n-형 finFET 및 p-형 finFET 디바이스 강도들을 더 양호하게 밸런싱하도록 선택 또는 조정되어 다른 접근법들에 비해 더 양호한 회로 성능을 초래한다.
일부 실시예들에서, 적어도 활성 영역들의 세트(604, 606 또는 608)는 제1 레벨에 위치된다. 적어도 활성 영역들의 세트(604, 606 또는 608) 내의 패턴들의 다른 구성들 또는 수량들은 본 개시의 범위 내에 있다.
전도성 구조들의 세트(620)는 적어도 전도성 구조(320a, 620b, 620c, 320d 또는 320e)를 포함한다. 도 3a 및 도 3b와 비교하여, 전도성 구조(620b 또는 620c)는 도 3a 및 도 3b의 대응하는 전도성 구조(320b 또는 320c)을 대체하고, 따라서 유사한 상세한 설명은 생략된다.
도 3a 및 도 3b의 전도성 구조들의 세트(320)와 비교하여, 일부 실시예들에서, 전도성 구조들의 세트(620)는 제2 방향 Y에서 거리(D1')만큼 시프트된다.
전도성 구조(320b)와 비교하여, 전도성 구조(620b)는, 활성 영역(604a 또는 604b)이 n-형 finFET 디바이스들에 대응할 때 도 3a 및 도 3b의 공급 전압 VDD 대신 기준 공급 전압 VSS에 대응한다. 유사하게, 전도성 구조(320b)와 비교하여, 전도성 구조(620b)는, 활성 영역(604a 또는 604b)이 p-형 finFET 디바이스들에 대응할 때 도 3a 및 도 3b의 기준 공급 전압 VSS 대신 공급 전압 VDD에 대응한다.
전도성 구조(320c)와 비교하여, 전도성 구조(620c)는, 활성 영역(606a 또는 606b)이 p-형 finFET 디바이스들에 대응할 때 도 3a 및 도 3b의 기준 공급 전압 VSS 대신 공급 전압 VDD에 대응한다. 유사하게, 전도성 구조(320c)와 비교하여, 전도성 구조(620c)는, 활성 영역(606a 또는 606b)이 n-형 finFET 디바이스들에 대응할 때 도 3a 및 도 3b의 공급 전압 VDD 대신 기준 공급 전압 VSS에 대응한다.
도 3a 및 도 3b의 집적 회로(300)와 비교하여, 도 6a 및 도 6b의 기준 공급 전압 VSS 또는 공급 전압 VDD는 제2 방향 Y에서 교번하는 것에 비해 2개의 그룹들로 위치된다.
일부 실시예들에서, 전도성 구조들의 세트(620)의 적어도 하나의 전도성 구조는 셀 경계(101a, 101b, 101c, 101d 또는 101e)와 중첩하지 않는다.
일부 실시예들에서, 활성 영역들의 대응하는 세트(302, 604, 606, 608 또는 310) 사이에 전도성 구조(320a, 620b, 620c, 320d 또는 320e)를 배치함으로써, 대응하는 거리들(d7'과 d8', d1'과 d2', d3'과 d4', d5'와 d6', 및 d7'과 d8') 사이의 차이가 감소되어, 대응하는 n-형 또는 p-형 finFET들 및 대응하는 전도성 구조들(320a, 620b, 620c, 320d 또는 320e)에 걸친 더 밸런싱된 IR 강하를 초래하고, 이에 따라 밸런싱되지 않은 IR 강하들을 갖는 다른 접근법들보다 더 양호한 성능을 도출한다.
전도성 구조들의 세트(620)는 제2 레벨에 있다. 전도성 구조들의 세트(620)의 다른 레벨들, 수량들 또는 구성들은 본 개시의 범위 내에 있다.
도 7a 및 도 7b는 일부 실시예에 따른 레이아웃 설계의 도면들이다.
도 7a 및 도 7b는 일부 실시예들에 따른 도 8a 및 도 8b의 집적 회로(800)의 레이아웃 설계(700)의 도면들이다.
도 7a는 예시의 용이함을 위해 단순화된 도 7a 및 도 7b의 레이아웃 설계(700)의 일부(700A)의 도면이다. 예를 들어, 도 5b와 비교하여, 도 7a의 일부(700A)는 예시의 용이함을 위해 도 5b의 전도성 피처 레이아웃 패턴들의 세트(230 및 232)를 도시하지 않는다.
레이아웃 설계(700)는 도 1의 레이아웃 설계들(102a 및 104a) 또는 도 1의 레이아웃 설계들(102b 및 104b)의 실시예이다. 레이아웃 설계(700)는 집적 회로(800)를 제조하기 위해 사용가능하다.
레이아웃 설계(700)는 레이아웃 설계(200)(도 2a 및 도 2b)의 변형이고, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 레이아웃 설계(700)는, 셀들(예를 들어, 셀 레이아웃 설계들(701 및 703))의 위치가 레이아웃 설계(200)의 셀들(예를 들어, 셀 레이아웃 설계들(201 및 203))의 위치에 비해 제2 방향 Y에서 거리 D1만큼 시프트되는 예를 예시한다. 달리 말하면, 레이아웃 설계(700)는 제2 방향 Y에서 거리 D1만큼 시프트된 레이아웃 설계(200)에 대응하지만, 셀 레이아웃 설계들(701 및 703)의 위치들은 셀 레이아웃 설계들(201 및 203)의 위치와 유사한 위치들에 있다.
레이아웃 설계(700)는 셀 레이아웃 설계들(701 및 703)을 포함한다. 레이아웃 설계(200)와 비교하여, 셀 레이아웃 설계들(701 및 703)은 대응하는 셀 레이아웃 설계들(201 및 203)을 대체하고, 따라서 유사한 상세한 설명은 생략된다. 셀 레이아웃 설계(701 또는 703)는 일부 실시예들에 따라 대응하는 셀(801 또는 803)(도 8a 및 도 8b)을 제조하기 위해 사용가능하다.
셀 레이아웃 설계(201)와 비교하여, 활성 영역 레이아웃 패턴들의 세트(704) 및 전도성 피처 레이아웃 패턴(220b)은 셀 세그먼트(770)에 대한 활성 영역 레이아웃 패턴들의 세트(706) 및 전도성 피처 레이아웃 패턴(220c)의 미러 이미지들이다. 셀 레이아웃 설계(203)와 비교하여, 활성 영역 레이아웃 패턴들의 세트(208) 및 전도성 피처 레이아웃 패턴(220d)은 셀 세그먼트(772)에 대한 활성 영역 레이아웃 패턴들의 세트(210) 및 전도성 피처 레이아웃 패턴(220e)의 미러 이미지들이다.
레이아웃 설계(700)는 활성 영역 레이아웃 패턴들의 세트(202), 활성 영역 레이아웃 패턴들의 세트(704), 활성 영역 레이아웃 패턴들의 세트(706), 활성 영역 레이아웃 패턴들의 세트(208), 활성 영역 레이아웃 패턴들의 세트(210), 전도성 피처 레이아웃 패턴들의 세트(220), 전도성 피처 레이아웃 패턴들의 세트(230) 및 전도성 피처 레이아웃 패턴들의 세트(232)를 더 포함한다.
도 2a 및 도 2b의 레이아웃 설계(200)와 비교하여, 활성 영역 레이아웃 패턴들의 세트(704)는 활성 영역 레이아웃 패턴들의 세트(204)를 대체하고, 활성 영역 레이아웃 패턴들의 세트(706)는 활성 영역 레이아웃 패턴들의 세트(206)를 대체하고, 따라서 유사한 상세한 설명이 생략된다.
활성 영역 레이아웃 패턴의 세트(704)는 적어도 활성 영역 레이아웃 패턴들(704a 또는 704b)을 포함한다. 활성 영역 레이아웃 패턴(704a 또는 704b)은 도 2a 및 도 2b의 대응하는 활성 영역 레이아웃 패턴(204a 또는 204b)을 대체하고, 따라서 유사한 상세한 설명은 생략된다. 활성 영역 레이아웃 패턴(204a 또는 204b)과 비교하여, 활성 영역 레이아웃 패턴(704a 또는 704b)은, 활성 영역 레이아웃 패턴(204a 또는 204b)이 p-형 finFET 디바이스들에 대응할 때 n-형 finFET 디바이스들에 대응하고, 따라서 전도성 피처 레이아웃 패턴(220b)은 도 2a 및 도 2b의 공급 전압 VDD 대신에 기준 공급 전압 VSS에 대응한다. 유사하게, 활성 영역 레이아웃 패턴(204a 또는 204b)과 비교하여, 활성 영역 레이아웃 패턴(704a 또는 704b)은, 활성 영역 레이아웃 패턴(204a 또는 204b)이 각각 n-형 finFET 디바이스들에 대응할 때 p-형 finFET 디바이스들에 대응하고, 따라서 전도성 피처 레이아웃 패턴(220b)은 도 2a 및 도 2b의 기준 공급 전압 VSS 대신에 공급 전압 VDD에 대응한다. 활성 영역 레이아웃 패턴(204b)과 비교하여, 활성 영역 레이아웃 패턴(704b)은 2개의 핀들을 갖는 활성 영역(804b)을 제조하기 위해 사용가능하다.
활성 영역 레이아웃 패턴의 세트(706)는 적어도 활성 영역 레이아웃 패턴들(706a 또는 706b)을 포함한다. 활성 영역 레이아웃 패턴(706a 또는 706b)은 도 2a 및 도 2b의 대응하는 활성 영역 레이아웃 패턴(206a 또는 206b)을 대체하고, 따라서 유사한 상세한 설명은 생략된다. 활성 영역 레이아웃 패턴(206a 또는 206b)과 비교하여, 활성 영역 레이아웃 패턴(706a 또는 706b)은, 활성 영역 레이아웃 패턴(206a 또는 206b)이 n-형 finFET 디바이스들에 대응할 때 p-형 finFET 디바이스들에 대응하고, 따라서 전도성 피처 레이아웃 패턴(220b)은 도 2a 및 도 2b의 기준 공급 전압 VSS 대신에 공급 전압 VDD에 대응한다. 유사하게, 활성 영역 레이아웃 패턴(206a 또는 206b)과 비교하여, 활성 영역 레이아웃 패턴(706a 또는 706b)은, 활성 영역 레이아웃 패턴(206a 또는 206b)이 p-형 finFET 디바이스들에 대응할 때 n-형 finFET 디바이스들에 대응하고, 따라서 전도성 피처 레이아웃 패턴(220b)은 도 2a 및 도 2b의 공급 전압 VDD 대신에 기준 공급 전압 VSS에 대응한다. 활성 영역 레이아웃 패턴(206a)과 비교하여, 활성 영역 레이아웃 패턴(706a)은 2개의 핀들을 갖는 활성 영역(806a)을 제조하기 위해 사용가능하다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들(704a, 704b, 706a 및 706b)은 셀 레이아웃 설계(701)의 일부이다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들(208a, 208b, 210a 및 210b)은 셀 레이아웃 설계(703)의 일부이다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들(202a 및 202b)은 셀 레이아웃 설계(701 또는 703)와는 상이한 셀 레이아웃 설계의 일부이다.
일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(704a, 704b, 706a 또는 706b)은 적어도 대응하는 활성 영역(604a, 604b, 606a 또는 606b)(예를 들어, n-형 또는 p-형 finFET 트랜지스터들의 소스 및 드레인 영역들)을 제조하기 위해 사용가능하다.
도 2a 및 도 2b의 레이아웃 설계(200)와 비교하여, 도 7a 및 도 7b의 활성 영역 레이아웃 패턴들의 대응하는 세트(202, 208 및 210)에 의해 제조된 활성 영역들(302, 308 및 310)의 핀들 또는 finFET들의 유형은 도 2a 및 도 2b의 활성 영역 레이아웃 패턴들의 대응하는 세트(202, 208 및 210)에 의해 제조된 활성 영역들(302, 308 및 310)의 핀들 또는 finFET의 유형과 스와핑되고, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 일부 실시예들에서, 각각, 활성 영역 레이아웃 패턴들의 세트(202, 706 및 210)는 제1 디바이스 유형의 활성 영역들(302, 806 및 310)에 대응하고, 활성 영역 레이아웃 패턴들의 세트(704 및 208)는 제2 디바이스 유형의 활성 영역들의 세트(804 및 308)에 대응한다.
일부 실시예들에서, 제1 디바이스 유형은 p-형 finFET이고, 제2 디바이스 유형은 n-형 finFET이다. 예를 들어, 일부 실시예들에서, 각각, 활성 영역 레이아웃 패턴(202a, 202b, 706a, 706b, 210a 또는 210b)은 p-형 finFET 트랜지스터들의 활성 영역(302a, 302b, 806a, 806b, 310a 또는 310b)에 대응하고, 활성 영역 레이아웃 패턴(704a, 704b, 208a 또는 208b)은 n-형 finFET 트랜지스터들의 활성 영역(804a, 804b, 308a 또는 308b)에 대응한다.
일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(202a, 202b, 706a, 706b, 210a 또는 210b)은 대응하는 활성 영역(302a, 302b, 806a, 806b, 310a 또는 310b)(예를 들어, p-형 finFET 트랜지스터들의 소스 및 드레인 영역들)을 제조하기 위해 사용가능하고, 적어도 활성 영역 레이아웃 패턴(704a, 704b, 208a 또는 208b)은 대응하는 활성 영역(804a, 804b, 308a 또는 308b)(예를 들어, n-형 finFET 트랜지스터들의 소스 및 드레인 영역들)을 제조하기 위해 사용가능하다.
일부 실시예들에서, 제1 디바이스 유형은 p-형 finFET이고, 제2 디바이스 유형은 n-형 finFET이다. 이러한 실시예들에서, 제1 디바이스 유형이 p-형 finFET이고 제2 디바이스 유형이 n-형 finFET이면, 활성 영역 레이아웃 패턴들의 대응하는 세트(706 및 210)에 의해 제조된 활성 영역들의 세트(806 및 310)의 p-형 finFET들의 수는 활성 영역 레이아웃 패턴들의 대응하는 세트(704 및 208)에 의해 제조된 및 그에 따라 적어도 셀 레이아웃 설계(701 또는 703)(또는 셀(801 또는 803))에 대한 활성 영역들의 세트(804 및 308)의 n-형 finFET들의 수와 동일하고, p-형 finFET들의 강도는 n-형 finFET들의 강도와 동일하다.
일부 실시예들에서, 제1 디바이스 유형은 n-형 finFET이고, 제2 디바이스 유형은 p-형 finFET이다. 예를 들어, 일부 실시예들에서, 각각, 활성 영역 레이아웃 패턴들(202a, 202b, 706a, 706b, 210a 및 210b)은 n-형 finFET 트랜지스터들의 활성 영역들(302a, 302b, 806a, 806b, 310a 및 310b)에 대응하고, 활성 영역 레이아웃 패턴들(704a, 704b, 208a 및 208b)은 p-형 finFET 트랜지스터들의 활성 영역들(804a, 804b, 308a 및 308b)에 대응한다.
일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(202a, 202b, 706a, 706b, 210a 또는 210b)은 대응하는 활성 영역(302a, 302b, 806a, 806b, 310a 또는 310b)(예를 들어, n-형 finFET 트랜지스터들의 소스 및 드레인 영역들)을 제조하기 위해 사용가능하고, 적어도 활성 영역 레이아웃 패턴(704a, 704b, 208a 또는 208b)은 대응하는 활성 영역(804a, 804b, 308a 또는 308b)(예를 들어, p-형 finFET 트랜지스터들의 소스 및 드레인 영역들)을 제조하기 위해 사용가능하다.
일부 실시예들에서, 제1 디바이스 유형은 n-형 finFET이고, 제2 디바이스 유형은 p-형 finFET이다. 이러한 실시예들에서, 제1 디바이스 유형이 n-형 finFET이고 제2 디바이스 유형이 p-형 finFET이면, 활성 영역 레이아웃 패턴들의 대응하는 세트(706 및 210)에 의해 제조된 활성 영역들의 세트(806 및 310)의 n-형 finFET들의 수는 활성 영역 레이아웃 패턴들의 대응하는 세트(704 및 208)에 의해 제조된 및 그에 따라 적어도 셀 레이아웃 설계(701 또는 703)(또는 셀(801 또는 803))에 대한 활성 영역들의 세트(804 및 308)의 p-형 finFET들의 수와 동일하고, n-형 finFET들의 강도는 p-형 finFET들의 강도와 동일하다.
일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴들의 세트(202, 704, 706, 208 또는 210) 또는 활성 영역들의 세트(302, 804, 806, 308 또는 310)에 대한 상이한 트랜지스터 유형은 본 개시의 범위 내에 있다.
도 2a 및 도 2b와 비교하여, 일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴들(704a, 706b, 208a 또는 208b)은 m개의 핀들을 갖는 대응하는 활성 영역(804a, 806b, 308a 또는 308b)을 제조하기 위해 사용가능하고, 적어도 활성 영역 레이아웃 패턴(704b 또는 706a)은 n개의 핀들을 갖는 대응하는 활성 영역(804b 또는 806a)을 제조하기 위해 사용가능하고, m은 정수이고 n은 다른 정수이다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(700) 또는 집적 회로(800)에서 정수 m은 3과 동일하고 정수 n은 2와 동일하여, 활성 영역 레이아웃 패턴들의 세트(202, 208 및 210)는 각각 6개의 핀들을 갖는 활성 영역들의 대응하는 세트(302, 308 및 310)를 제조하기 위해 사용가능하고, 활성 영역 레이아웃 패턴들(704a 및 706b)은 3개의 핀들을 갖는 대응하는 활성 영역들(804a 및 806b)을 제조하기 위해 사용가능하고, 활성 영역 레이아웃 패턴들(704b 및 706a)은 2개의 핀들을 갖는 대응하는 활성 영역들(804b 및 806a)을 제조하기 위해 사용가능하다. 적어도 정수 m 또는 정수 n에 대한 다른 값들은 본 개시의 범위 내에 있다.
일부 실시예들에서, 레이아웃 설계(700)의 피처들을 사용함으로써, 활성 영역 레이아웃 패턴들의 세트(202, 704, 706, 208 및 210)의 폭들(W2a 및 W2b) 또는 핀들의 수(예를 들어, 정수 m 또는 정수 n)는 다른 접근법들에 비해 n-형 finFET 및 p-형 finFET 디바이스 강도들을 더 양호하게 밸런싱하도록 선택 또는 조정되어 다른 접근법들에 비해 더 양호한 회로 성능을 초래한다.
일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴들의 세트(704 또는 706)는 제1 레벨에 위치된다. 적어도 활성 영역 레이아웃 패턴들의 세트(704 또는 706) 내의 패턴들의 다른 구성들 또는 수량들은 본 개시의 범위 내에 있다.
전도성 피처 레이아웃 패턴들의 세트(220)는 적어도 전도성 피처 레이아웃 패턴(220a, 220b, 220c, 220d 또는 220e)을 포함한다. 도 2a 및 도 2b와 비교하여, 도 7a 및 도 7b의 전도성 피처 레이아웃 패턴들의 세트(220)는 도 2a 및 도 2b의 전도성 피처 레이아웃 패턴들의 세트(220)와 유사하고, 따라서 유사한 상세한 설명은 생략된다.
도 2a 및 도 2b의 전도성 피처 레이아웃 패턴들의 세트(220)와 비교하여, 일부 실시예들에서, 도 7a 및 도 7b의 전도성 피처 레이아웃 패턴들의 세트(220)는 제2 방향 Y에서 거리(D1)만큼 시프트된다.
도 2a 및 도 2b의 레이아웃 설계(200)와 비교하여, 도 7a 및 도 7b의 대응하는 전도성 피처 레이아웃 패턴(220a, 220b, 220c, 220d 또는 220e)에 의해 제조된 도 8a 및 도 8b의 적어도 전도성 구조(320a, 320b, 320c, 320d 또는 320e)의 전압 공급(예를 들어, 전압 공급 VDD 또는 기준 전압 공급 VSS)은 도 2a 및 도 2b의 대응하는 전도성 피처 레이아웃 패턴(220a, 220b, 220c, 220d 또는 220e)에 의해 제조된 도 3a 및 도 3b의 적어도 전도성 구조(320a, 320b, 320c, 320d 또는 320e)의 전압 공급(예를 들어, 기준 전압 공급 VSS 또는 전압 공급 VDD)과 스와핑되고, 따라서 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 도 7a 및 도 7b의 전도성 피처 레이아웃 패턴들의 세트(220)의 적어도 하나의 전도성 피처 레이아웃 패턴은 셀 경계(101a, 101b, 101c, 101d 또는 101e)와 중첩하지 않는다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들의 대응하는 세트(202, 704, 706, 208 또는 210) 사이에 전도성 피처 레이아웃 패턴(220a, 220b, 220c, 220d 또는 220e)을 배치함으로써, 대응하는 거리들(d7과 d8, d1과 d2, d3과 d4, d5와 d6, 및 d7과 d8) 사이의 차이 감소되어, 대응하는 n-형 또는 p-형 finFET들 및 대응하는 전도성 구조(320a, 320b, 320c, 320d 또는 320e)에 걸친 더 밸런싱된 IR 강하를 초래하고, 이에 따라 밸런싱되지 않은 IR 강하들을 갖는 다른 접근법들보다 더 양호한 성능을 도출한다.
도 7a 및 도 7b의 전도성 피처 레이아웃 패턴들의 세트(220)는 제2 레벨에 있다. 도 7a 및 도 7b의 전도성 피처 레이아웃 패턴들의 세트(220)의 다른 레벨들, 수량들 또는 구성들은 본 개시의 범위 내에 있다.
도 8a 및 도 8b는 일부 실시예들에 따른 집적 회로(800)의 상면도의 도면들이다.
도 8a는 예시의 용이함을 위해 단순화된 도 8a 및 도 8b의 집적 회로(800)의 일부(800A)의 도면이다. 예를 들어, 도 8b와 비교하여, 도 8a의 일부(800A)는 예시의 용이함을 위해 도 8b의 전도성 구조들의 세트(330 및 332)를 도시하지 않는다.
집적 회로(800)는 집적 회로(800)에 의해 제조된다.
집적 회로(800)는 집적 회로(300)(도 3a 및 도 3b)의 변형이고, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 집적 회로(800)는, 셀들(예를 들어, 셀들(801 및 803))의 위치가 집적 회로(300)의 셀들(예를 들어, 셀들(301 및 303))의 위치에 비해 제2 방향 Y에서 거리 D1'만큼 시프트되는 예를 예시한다. 달리 말하면, 집적 회로(800)는 제2 방향 Y에서 거리 D1'만큼 시프트된 집적 회로(300)에 대응하지만, 셀들(801 및 803)의 위치들은 셀들(301 및 303)의 위치와 유사한 위치들에 있다.
집적 회로(800)는 셀들(801 및 803)을 포함한다. 집적 회로(300)와 비교하여, 셀들(801 및 803)은 대응하는 셀들(301 및 303)을 대체하고, 따라서 유사한 상세한 설명은 생략된다.
셀(301)과 비교하여, 활성 영역들의 세트(804) 및 전도성 구조들(320b)은 셀 세그먼트(870)에 대한 활성 영역들의 세트(806) 및 전도성 구조(320c)의 미러 이미지들이다. 셀(303)과 비교하여, 활성 영역들의 세트(308) 및 전도성 구조(320d)는 셀 세그먼트(872)에 대한 활성 영역들의 세트(310) 및 전도성 구조(320e)의 미러 이미지들이다.
집적 회로(800)는 활성 영역들의 세트(302), 활성 영역들의 세트(804), 활성 영역들의 세트(806), 활성 영역들의 세트(308), 활성 영역들의 세트(310), 전도성 구조들의 세트(320), 전도성 구조들의 세트(330) 및 전도성 구조들의 세트(332)를 더 포함한다.
도 3a 및 도 3b의 집적 회로(300)와 비교하여, 활성 영역들의 세트(804)는 활성 영역들의 세트(304)를 대체하고, 활성 영역들의 세트(806)는 활성 영역들의 세트(306)를 대체하고, 따라서 유사한 상세한 설명이 생략된다.
활성 영역들의 세트(804)는 적어도 활성 영역(804a 또는 804b)을 포함한다. 활성 영역(804a 또는 804b)은 도 3a 및 도 3b의 대응하는 활성 영역(304a 또는 304b)을 대체하고, 따라서 유사한 상세한 설명은 생략된다. 활성 영역(304a 또는 304b)과 비교하여, 활성 영역(804a 또는 804b)은, 활성 영역(304a 또는 304b)이 p-형 finFET 디바이스들에 대응할 때 n-형 finFET 디바이스들에 대응하고, 따라서 전도성 구조(320b)는 도 3a 및 도 3b의 공급 전압 VDD 대신에 기준 공급 전압 VSS에 대응한다. 유사하게, 활성 영역(304a 또는 304b)과 비교하여, 활성 영역(804a 또는 804b)은, 활성 영역(304a 또는 304b)이 각각 n-형 finFET 디바이스들에 대응할 때 p-형 finFET 디바이스들에 대응하고, 따라서 전도성 구조(320b)는 도 3a 및 도 3b의 기준 공급 전압 VSS 대신에 공급 전압 VDD에 대응한다. 활성 영역(304b)과 비교하여, 활성 영역(804b)은 2개의 핀들을 갖는다.
활성 영역들의 세트(806)는 적어도 활성 영역(806a 또는 806b)을 포함한다. 활성 영역(806a 또는 806b)은 도 3a 및 도 3b의 대응하는 활성 영역(306a 또는 306b)을 대체하고, 따라서 유사한 상세한 설명은 생략된다. 활성 영역(306a 또는 306b)과 비교하여, 활성 영역(806a 또는 806b)은, 활성 영역(306a 또는 306b)이 n-형 finFET 디바이스들에 대응할 때 p-형 finFET 디바이스들에 대응하고, 따라서 전도성 구조(320b)는 도 3a 및 도 3b의 기준 공급 전압 VSS 대신에 공급 전압 VDD에 대응한다. 유사하게, 활성 영역(306a 또는 306b)과 비교하여, 활성 영역(806a 또는 806b)은, 활성 영역(306a 또는 306b)이 p-형 finFET 디바이스들에 대응할 때 n-형 finFET 디바이스들에 대응하고, 따라서 전도성 구조(320b)는 도 3a 및 도 3b의 공급 전압 VDD 대신에 기준 공급 전압 VSS에 대응한다. 활성 영역(306a)과 비교하여, 활성 영역(806a)은 2개의 핀들을 갖는다. 활성 영역(306b)과 비교하여, 활성 영역(806b)은 3개의 핀들을 갖는다.
일부 실시예들에서, 활성 영역들(804a, 804b, 806a 및 806b)은 셀(801)의 일부이다. 일부 실시예들에서, 활성 영역들(308a, 308b, 310a 및 310b)은 셀(803)의 일부이다. 일부 실시예들에서, 활성 영역들(302a 및 302b)은 셀(801 또는 803)과는 상이한 셀의 일부이다.
일부 실시예들에서, 집적 회로(800)의 피처들을 사용함으로써, 활성 영역들의 세트(302, 804, 806, 308 및 310)의 폭들(W2a' 및 W2b') 또는 핀들의 수(예를 들어, 정수 m 또는 정수 n)는 다른 접근법들에 비해 n-형 finFET 및 p-형 finFET 디바이스 강도들을 더 양호하게 밸런싱하도록 선택 또는 조정되어 다른 접근법들에 비해 더 양호한 회로 성능을 초래한다. 예를 들어, 일부 실시예들에서, 셀(801 또는 803) 내에서, n-형 finFET들 내의 핀들의 수의 합은 p-형 finFET들 내의 핀들의 수와 동일하여, n-형 finFET들의 강도가 p-형 finFET들의 강도와 동일하게 하고, 따라서 밸런싱되어 다른 접근법들보다 더 양호한 회로 성능을 도출한다.
일부 실시예들에서, 적어도 활성 영역들의 세트(804 또는 806)는 제1 레벨에 위치된다. 적어도 활성 영역들의 세트(804 또는 806) 내의 패턴들의 다른 구성들 또는 수량들은 본 개시의 범위 내에 있다.
전도성 구조들의 세트(320)는 적어도 전도성 구조(320a, 320b, 320c, 320d 또는 320e)를 포함한다. 도 3a 및 도 3b와 비교하여, 도 7a 및 도 7b의 전도성 구조들의 세트(320)는 도 3a 및 도 3b의 전도성 구조들의 세트(320)와 유사하고, 따라서 유사한 상세한 설명은 생략된다.
도 3a 및 도 3b의 전도성 구조들의 세트(320)와 비교하여, 일부 실시예들에서, 도 7a 및 도 7b의 전도성 구조들의 세트(320)는 제2 방향 Y에서 거리(D1')만큼 시프트된다.
도 3a 및 도 3b의 집적 회로(300)와 비교하여, 도 8a 및 도 8b의 적어도 전도성 구조(320a, 320b, 320c, 320d 또는 320e)의 전압 공급(예를 들어, 전압 공급 VDD 또는 기준 전압 공급 VSS)은 도 3a 및 도 3b의 적어도 전도성 구조(320a, 320b, 320c, 320d 또는 320e)의 전압 공급(예를 들어, 기준 전압 공급 VSS 또는 전압 공급 VDD)과 스와핑되고, 따라서 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 도 8a 및 도 8b의 전도성 구조들의 세트(320)의 적어도 하나의 전도성 구조는 셀 경계(101a, 101b, 101c, 101d 또는 101e)와 중첩하지 않는다.
일부 실시예들에서, 활성 영역들의 대응하는 세트(302, 804, 806, 308 또는 310) 사이에 전도성 구조(320a, 320b, 320c, 320d 또는 320e)를 배치함으로써, 대응하는 거리들(d7'과 d8', d1'과 d2', d3'과 d4', d5'와 d6', 및 d7'과 d8') 사이의 차이가 감소되어, 대응하는 n-형 또는 p-형 finFET들 및 대응하는 전도성 구조(320a, 320b, 320c, 320d 또는 320e)에 걸친 더 밸런싱된 IR 강하를 초래하고, 이에 따라 밸런싱되지 않은 IR 강하들을 갖는 다른 접근법들보다 더 양호한 성능을 도출한다.
도 8a 및 도 8b의 전도성 구조들의 세트(320)는 제2 레벨에 있다. 도 8a 및 도 8b의 전도성 구조들의 세트(320)의 다른 레벨들, 수량들 또는 구성들은 본 개시의 범위 내에 있다.
일부 실시예들에서, 전도성 구조들의 세트(320, 330, 332, 620) 중 적어도 하나의 구조 또는 적어도 접촉부(406, 408, 416 또는 418)는 금속 재료들, 예를 들어, Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, 다른 적절한 전도성 재료들 또는 이들의 조합들의 하나 이상의 층들을 포함한다.
도 9a 내지 도 9c는 일부 실시예들에 따른 집적 회로들의 레이아웃 설계들(900A 내지 900C)의 개략도들이다. 일부 실시예들에서, 레이아웃 설계들(900A 내지 900C)은 도 11의 방법(1102)의 하나 이상의 동작들의 실행 이후 대응하는 레이아웃 설계들이다.
도 9a는 활성 영역 레이아웃 패턴들의 세트들(902, 904, 906, 908 및 910)의 레이아웃 설계(900A)의 개략도이다. 일부 실시예들에서, 레이아웃 설계(900A)는 방법(1100)(도 11)의 동작(1102)의 실행 이후의 레이아웃 설계이다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(900A)는, p-형 finFET 디바이스들의 강도가 n-형 finFET 디바이스들의 강도 초과일 때 방법(1100)의 동작(1102)의 설계 가이드라인을 예시한다.
일부 실시예들에서, 레이아웃 설계(900A)는 도 2a 및 도 2b의 레이아웃 설계(200)의 변형이다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(900A)는, 제1 디바이스 유형이 n-형 finFET이고 제2 디바이스 유형이 p-형 finFET일 때 레이아웃 설계(200)와 유사하고, 활성 영역 레이아웃 패턴들의 세트(202, 206 및 210)에 의해 제조된 n-형 finFET들의 수는 활성 영역 레이아웃 패턴들의 세트(204 및 208)에 의해 제조된 p-형 finFET들의 수 미만이고, 따라서 유사한 상세한 설명은 생략된다.
레이아웃 설계(900A)는 셀 레이아웃 설계들(901 및 903)을 포함한다. 레이아웃 설계(200)와 비교하여, 셀 레이아웃 설계들(901 및 903)은 대응하는 셀 레이아웃 설계들(201 및 203)을 대체하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 셀 레이아웃 설계(901 또는 903)는 일부 실시예들에 따라 대응하는 셀들(301, 601 및 801, 또는 303, 603 및 803)을 제조하기 위해 사용가능하다.
셀 경계(901a)는 대응하는 셀 경계(101a 또는 101c)와 유사하고, 셀 경계(901b)는 대응하는 셀 경계(101b 또는 101d)와 유사하고, 셀 경계(901c)는 대응하는 셀 경계(101c 또는 101e)와 유사하고, 따라서 유사한 상세한 설명은 생략된다.
레이아웃 설계(900A)는 활성 영역 레이아웃 패턴들의 세트들(902, 904, 906, 908 및 910)을 더 포함한다.
활성 영역 레이아웃 패턴들의 세트(902)는 적어도 활성 영역 레이아웃 패턴들(902a 또는 902b)을 포함한다. 활성 영역 레이아웃 패턴(902a 또는 902b)은, 제1 디바이스 유형이 n-형 finFET일 때 대응하는 활성 영역 레이아웃 패턴(202b 또는 202a)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(902a 또는 902b)은 n개의 핀들을 갖는 대응하는 활성 영역을 제조하기 위해 사용가능하고, n은 정수이다.
활성 영역 레이아웃 패턴들의 세트(906)는 적어도 활성 영역 레이아웃 패턴들(906a 또는 906b)을 포함한다. 활성 영역 레이아웃 패턴(906a 또는 906b)은, 제1 디바이스 유형이 n-형 finFET일 때 대응하는 활성 영역 레이아웃 패턴(206a 또는 206b)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(906a 또는 906b)은 n개의 핀들을 갖는 대응하는 활성 영역을 제조하기 위해 사용가능하고, n은 정수이다.
활성 영역 레이아웃 패턴들의 세트(910)는 적어도 활성 영역 레이아웃 패턴들(910a 또는 910b)을 포함한다. 활성 영역 레이아웃 패턴(910a 또는 910b)은, 제1 디바이스 유형이 n-형 finFET일 때 대응하는 활성 영역 레이아웃 패턴(210a 또는 210b)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(910a 또는 910b)은 n개의 핀들을 갖는 대응하는 활성 영역을 제조하기 위해 사용가능하고, n은 정수이다.
활성 영역 레이아웃 패턴들의 세트(904)는 적어도 활성 영역 레이아웃 패턴들(904a, 904b, ..., 904j)을 포함하고, j는 활성 영역 레이아웃 패턴들의 세트(904)에서 m개의 핀들을 갖는 디바이스들의 수에 대응하는 정수이다. 활성 영역 레이아웃 패턴들의 세트(904)는 적어도 활성 영역 레이아웃 패턴의 세트(204 또는 208)와 유사하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(904a, 904b, ..., 904j) 각각은 m개의 핀들을 갖는 대응하는 활성 영역을 제조하기 위해 사용가능하고, m은 정수이다.
활성 영역 레이아웃 패턴들의 세트(908)는 적어도 활성 영역 레이아웃 패턴들(908a, 908b, ..., 908k)을 포함하고, k는 활성 영역 레이아웃 패턴들의 세트(908)에서 m개의 핀들을 갖는 디바이스들의 수에 대응하는 정수이다. 활성 영역 레이아웃 패턴들의 세트(908)는 적어도 활성 영역 레이아웃 패턴의 세트(204 또는 208)와 유사하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(908a, 908b, ..., 908k) 각각은 m개의 핀들을 갖는 대응하는 활성 영역을 제조하기 위해 사용가능하고, m은 정수이다. 일부 실시예들에서, 정수 j는 정수 k와 유사하다. 일부 실시예들에서, 정수 j는 정수 k와 상이하다.
일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(904a, 904b, ..., 904g 또는 904j 또는 적어도 활성 영역 레이아웃 패턴(908a, 908b, ..., 908k)은, n-형 finFET들(예를 들어, 제1 디바이스 유형), 또는 레이아웃 설계(900A)에서 p-형 finFET 디바이스들의 강도가 n-형 finFET 디바이스들의 강도 초과이면 p-형 finFET들(예를 들어, 제2 디바이스 유형)을 포함할 수 있다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(902, 906 및 910)는 방법(100)의 동작(1102)의 설계 가이드라인들에 따라 대응하는 셀 경계들(901a, 901b 및 901c)에 배치되어, p-형 디바이스들의 더 강한 디바이스 강도를 오프셋한다. 레이아웃 설계(900A 내지 900C)의 피처들을 사용함으로써, 적어도 활성 영역 레이아웃 패턴들의 세트(902, 906, 910, 912, 916, 920, 922, 926 또는 930)의 위치들은 다른 접근법들에 비해 n-형 finFET 및 p-형 finFET 디바이스 강도들을 더 양호하게 밸런싱하도록 선택 또는 조정되어 다른 접근법들에 비해 더 양호한 회로 성능을 초래한다.
도 9b는 활성 영역 레이아웃 패턴들의 세트들(912, 904, 916, 908 및 920)의 레이아웃 설계(900B)의 개략도이다. 일부 실시예들에서, 레이아웃 설계(900B)는 방법(1100)(도 11)의 동작(1102)의 실행 이후의 레이아웃 설계이다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(900B)는, n-형 finFET 디바이스들의 강도가 p-형 finFET 디바이스들의 강도 초과일 때 방법(1100)의 동작(1102)의 설계 가이드라인을 예시한다.
일부 실시예들에서, 레이아웃 설계(900B)는 도 2a 및 도 2b의 레이아웃 설계(200) 또는 도 9a의 레이아웃 설계(900A)의 변형이다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(900B)는, 제1 디바이스 유형이 p-형 finFET이고 제2 디바이스 유형이 n-형 finFET일 때 레이아웃 설계(200)와 유사하고, 활성 영역 레이아웃 패턴들의 세트(202, 206 및 210)에 의해 제조된 p-형 finFET들의 수는 활성 영역 레이아웃 패턴들의 세트(204 및 208)에 의해 제조된 n-형 finFET들의 수 미만이고, 따라서 유사한 상세한 설명은 생략된다.
레이아웃 설계(900B)와 비교하여, 레이아웃 설계(900A)의 활성 영역 레이아웃 패턴들의 세트(902, 906, 910)는 활성 영역 레이아웃 패턴들의 대응하는 세트(912, 916, 920)로 대체되고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(912, 916, 920)는 활성 영역 레이아웃 패턴들의 대응하는 세트(902, 906 또는 910)와 유사하지만, 활성 영역 레이아웃 패턴들의 세트(912, 916, 920)는 제1 디바이스 유형이 p-형 finFET들일 때에 대응한다.
활성 영역 레이아웃 패턴들의 세트(912)는 적어도 활성 영역 레이아웃 패턴들(912a 또는 912b)을 포함한다. 활성 영역 레이아웃 패턴(912a 또는 912b)은, 제1 디바이스 유형이 p-형 finFET일 때 대응하는 활성 영역 레이아웃 패턴(202b 또는 202a)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(912a 또는 912b)은 n개의 핀들을 갖는 대응하는 활성 영역을 제조하기 위해 사용가능하고, n은 정수이다.
활성 영역 레이아웃 패턴들의 세트(916)는 적어도 활성 영역 레이아웃 패턴들(916a 또는 916b)을 포함한다. 활성 영역 레이아웃 패턴(916a 또는 916b)은, 제1 디바이스 유형이 p-형 finFET일 때 대응하는 활성 영역 레이아웃 패턴(206a 또는 206b)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(916a 또는 916b)은 n개의 핀들을 갖는 대응하는 활성 영역을 제조하기 위해 사용가능하고, n은 정수이다.
활성 영역 레이아웃 패턴들의 세트(920)는 적어도 활성 영역 레이아웃 패턴들(920a 또는 920b)을 포함한다. 활성 영역 레이아웃 패턴(920a 또는 920b)은, 제1 디바이스 유형이 p-형 finFET일 때 대응하는 활성 영역 레이아웃 패턴(210a 또는 210b)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(920a 또는 920b)은 n개의 핀들을 갖는 대응하는 활성 영역을 제조하기 위해 사용가능하고, n은 정수이다.
일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(904a, 904b, ..., 904g 또는 904j 또는 적어도 활성 영역 레이아웃 패턴(908a, 908b, ..., 908k)은, n-형 finFET들(예를 들어, 제1 디바이스 유형), 또는 레이아웃 설계(900B)에서 n-형 finFET 디바이스들의 강도가 p-형 finFET 디바이스들의 강도 초과이면 p-형 finFET들(예를 들어, 제2 디바이스 유형)을 포함할 수 있다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(912, 916 및 920)는 방법(100)의 동작(1102)의 설계 가이드라인들에 따라 대응하는 셀 경계들(901a, 901b 및 901c)에 배치되어, n-형 디바이스들의 더 강한 디바이스 강도를 오프셋한다.
도 9c는 활성 영역 레이아웃 패턴들의 세트들(922, 904, 926, 908 및 930)의 레이아웃 설계(900C)의 개략도이다. 일부 실시예들에서, 레이아웃 설계(900C)는 방법(1100)(도 11)의 동작(1102)의 실행 이후의 레이아웃 설계이다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(900C)는, n-형 finFET 디바이스들의 강도가 p-형 finFET 디바이스들의 강도와 동일할 때 방법(1100)의 동작(1102)의 설계 가이드라인을 예시한다.
일부 실시예들에서, 레이아웃 설계(900C)는 도 2a 및 도 2b의 레이아웃 설계(200), 도 9a의 레이아웃 설계(900A) 또는 도 9b의 레이아웃 설계(900B)의 변형이다.
예를 들어, 일부 실시예들에서, 레이아웃 설계(900C)는, 활성 영역 레이아웃 패턴들(202b, 206a 및 210a)이 n-형 finFET들이고 활성 영역 레이아웃 패턴들(202a, 206b 및 210b)이 p-형 finFET들일 때 레이아웃 설계(200)와 유사하고, 활성 영역 레이아웃 패턴들의 세트(202, 204, 206, 208 및 210)에 의해 제조된 p-형 finFET들의 수는 활성 영역 레이아웃 패턴들의 세트(202, 204, 206, 208 및 210)에 의해 제조된 n-형 finFET들의 수와 동일하고, 따라서 유사한 상세한 설명은 생략된다.
레이아웃 설계(900C)는 레이아웃 설계들(900A 및 900B) 각각의 양상들을 통합한다. 레이아웃 설계들(900A-900B)과 비교하여, 활성 영역 레이아웃 패턴들의 세트(922, 926, 930)는 레이아웃 설계(900A)의 활성 영역 레이아웃 패턴들의 대응하는 세트(902, 906, 910) 또는 레이아웃 설계(900B)의 활성 영역 레이아웃 패턴들의 대응하는 세트(912, 916, 920)를 대체하고, 따라서 유사한 상세한 설명은 생략된다.
활성 영역 레이아웃 패턴들의 세트(922)는 적어도 활성 영역 레이아웃 패턴들(922a 또는 922b)을 포함한다. 활성 영역 레이아웃 패턴(922a)은 활성 영역 레이아웃 패턴(912a)과 유사하고 n개의 핀들을 갖는 p-형 finFET에 대응하고, 따라서 유사한 상세한 설명은 생략된다. 활성 영역 레이아웃 패턴(922b)은 활성 영역 레이아웃 패턴(902b)과 유사하고 n개의 핀들을 갖는 n-형 finFET에 대응하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(922a 또는 922b)은 n개의 핀들을 갖는 대응하는 활성 영역을 제조하기 위해 사용가능하고, n은 정수이다.
활성 영역 레이아웃 패턴들의 세트(926)는 적어도 활성 영역 레이아웃 패턴들(926a 또는 926b)을 포함한다. 활성 영역 레이아웃 패턴(926a)은 활성 영역 레이아웃 패턴(906a)과 유사하고 n개의 핀들을 갖는 n-형 finFET에 대응하고, 따라서 유사한 상세한 설명은 생략된다. 활성 영역 레이아웃 패턴(926b)은 활성 영역 레이아웃 패턴(916b)과 유사하고 n개의 핀들을 갖는 p-형 finFET에 대응하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(926a 또는 926b)은 n개의 핀들을 갖는 대응하는 활성 영역을 제조하기 위해 사용가능하고, n은 정수이다.
활성 영역 레이아웃 패턴들의 세트(930)는 적어도 활성 영역 레이아웃 패턴들(930a 또는 930b)을 포함한다. 활성 영역 레이아웃 패턴(930a)은 활성 영역 레이아웃 패턴(910a)과 유사하고 n개의 핀들을 갖는 n-형 finFET에 대응하고, 따라서 유사한 상세한 설명은 생략된다. 활성 영역 레이아웃 패턴(930b)은 활성 영역 레이아웃 패턴(920b)과 유사하고 n개의 핀들을 갖는 p-형 finFET에 대응하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(930a 또는 930b)은 n개의 핀들을 갖는 대응하는 활성 영역을 제조하기 위해 사용가능하고, n은 정수이다.
일부 실시예들에서, 적어도 활성 영역 레이아웃 패턴(904a, 904b, ..., 904g 또는 904j 또는 적어도 활성 영역 레이아웃 패턴(908a, 908b, ..., 908k)은, n-형 finFET들(예를 들어, 제1 디바이스 유형), 또는 레이아웃 설계(900C)에서 n-형 finFET 디바이스들의 강도가 p-형 finFET 디바이스들의 강도와 동일하면 p-형 finFET들(예를 들어, 제2 디바이스 유형)을 포함할 수 있다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(922, 926 및 930)는 방법(100)의 동작(1102)의 설계 가이드라인들에 따라 대응하는 셀 경계들(901a, 901b 및 901c)에 배치되어, n-형 디바이스들 및 p-형 디바이스들의 디바이스 강도를 밸런싱한다.
도 10a 내지 도 10e는 일부 실시예들에 따른 집적 회로들의 레이아웃 설계들(1000A 내지 1000E)의 개략도들이다. 일부 실시예들에서, 레이아웃 설계들(1000A 내지 1000E)은 도 11의 방법(1100)의 하나 이상의 동작들의 실행 이후 대응하는 레이아웃 설계들이다.
도 10a는 활성 영역 레이아웃 패턴들의 세트(1002) 및 전도성 피처 레이아웃 패턴(1020)의 레이아웃 설계(1000A)의 개략도이다.
활성 영역 레이아웃 패턴들의 세트(1002)는 적어도 활성 영역 레이아웃 패턴들(1002a 또는 1002b)을 포함한다. 활성 영역 레이아웃 패턴(1002a 또는 1002b)은, 대응하는 활성 영역 레이아웃 패턴(206a 또는 206b)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(1002a 또는 1002b)은 n개의 핀들을 갖는 활성 영역을 제조하기 위해 사용가능하고, n은 정수이다.
전도성 피처 레이아웃 패턴(1020)은 전도성 피처 레이아웃 패턴(220c)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 거리들(d10 및 d11)은 대응하는 거리(d3 및 d4)와 유사하고, 따라서 유사한 상세한 설명은 생략된다.
전도성 피처 레이아웃 패턴(1020)은 활성 영역 레이아웃 패턴(1002a)과 활성 영역 레이아웃 패턴(1002b) 사이에 있다.
일부 실시예들에서, 레이아웃 설계(1000A)는 방법(1100)(도 11)의 동작(1106)의 실행 이후의 레이아웃 설계이다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(1000A)는 동작(1106)의 설계 가이드라인을 충족할 때 n개의 핀들을 갖는 활성 영역 레이아웃 패턴들(예를 들어, 활성 영역 레이아웃 패턴들(1002a 및 1002b)) 사이의 전도성 피처 레이아웃 패턴(1020)의 배치를 예시한다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(1000A)는 동작(1106)의 설계 가이드라인을 충족할 때 활성 영역 레이아웃 패턴들의 세트(1002) 사이의 전도성 피처 레이아웃 패턴(1020)의 배치를 예시한다.
도 10b는 활성 영역들의 세트(1004) 및 전도성 피처 레이아웃 패턴(1022)의 레이아웃 설계(1000B)의 개략도이다.
활성 영역 레이아웃 패턴들의 세트(1004)는 적어도 활성 영역 레이아웃 패턴들(1004a 또는 1004b)을 포함한다. 활성 영역 레이아웃 패턴(1004a 또는 1004b)은 대응하는 활성 영역 레이아웃 패턴(508a 또는 508b) 또는 대응하는 활성 영역 레이아웃 패턴(706a 또는 706b)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(1004a)은 n개의 핀들을 갖는 활성 영역을 제조하기 위해 사용가능하고, 활성 영역 레이아웃 패턴(1004b)은 m개의 핀들을 갖는 활성 영역을 제조하기 위해 사용가능하고, n 및 m은 정수들이다.
전도성 피처 레이아웃 패턴(1022)은 도 5a 및 도 5b의 전도성 피처 레이아웃 패턴(220d) 또는 도 7a 및 도 7b의 전도성 피처 레이아웃 패턴(220c)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 거리들(d10 및 d11)은 도 5a 및 도 5b의 대응하는 거리(d5 및 d6) 또는 도 7a 및 도 7b의 거리들(d3 및 d4)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
전도성 피처 레이아웃 패턴(1022)은 활성 영역 레이아웃 패턴(1004a)과 활성 영역 레이아웃 패턴(1004b) 사이에 있다.
일부 실시예들에서, 레이아웃 설계(1000B)는 방법(1100)(도 11)의 동작(1106)의 실행 이후의 레이아웃 설계이다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(1000B)는 동작(1106)의 설계 가이드라인을 충족할 때 n개의 핀들을 갖는 활성 영역 레이아웃 패턴들(예를 들어, 활성 영역 레이아웃 패턴(1004a)과 및 m개의 핀들을 갖는 활성 영역 레이아웃 패턴들(예를 들어, 활성 영역 레이아웃 패턴(1004b)) 사이의 전도성 피처 레이아웃 패턴(1022)의 배치를 예시한다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(1000B)는 동작(1106)의 설계 가이드라인을 충족할 때 활성 영역 레이아웃 패턴들의 세트(1004) 사이의 전도성 피처 레이아웃 패턴(1022)의 배치를 예시한다.
도 10c는 활성 영역들의 세트(1006) 및 전도성 피처 레이아웃 패턴(1024)의 레이아웃 설계(1000C)의 개략도이다.
활성 영역 레이아웃 패턴들의 세트(1006)는 적어도 활성 영역 레이아웃 패턴들(1006a 또는 1006b)을 포함한다. 활성 영역 레이아웃 패턴(1006a 또는 1006b)은 대응하는 활성 영역 레이아웃 패턴(506a 또는 506b) 또는 대응하는 활성 영역 레이아웃 패턴(704a 또는 704b)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(1006a)은 m개의 핀들을 갖는 활성 영역을 제조하기 위해 사용가능하고, 활성 영역 레이아웃 패턴(1006b)은 n개의 핀들을 갖는 활성 영역을 제조하기 위해 사용가능하고, n 및 m은 정수들이다.
전도성 피처 레이아웃 패턴(1024)은 도 5a 및 도 5b의 전도성 피처 레이아웃 패턴(520c) 또는 도 7a 및 도 7b의 전도성 피처 레이아웃 패턴(220b)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 거리들(d10 및 d11)은 도 5a 및 도 5b의 대응하는 거리(d3 및 d4) 또는 도 7a 및 도 7b의 거리들(d1 및 d2)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
전도성 피처 레이아웃 패턴(1024)은 활성 영역 레이아웃 패턴(1006a)과 활성 영역 레이아웃 패턴(1006b) 사이에 있다.
일부 실시예들에서, 레이아웃 설계(1000C)는 방법(1100)(도 11)의 동작(1106)의 실행 이후의 레이아웃 설계이다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(1000C)는 동작(1106)의 설계 가이드라인을 충족할 때 m개의 핀들을 갖는 활성 영역 레이아웃 패턴들(예를 들어, 활성 영역 레이아웃 패턴(1006a)과 및 n개의 핀들을 갖는 활성 영역 레이아웃 패턴들(예를 들어, 활성 영역 레이아웃 패턴(1006b)) 사이의 전도성 피처 레이아웃 패턴(1024)의 배치를 예시한다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(1000C)는 동작(1106)의 설계 가이드라인을 충족할 때 활성 영역 레이아웃 패턴들의 세트(1006) 사이의 전도성 피처 레이아웃 패턴(1024)의 배치를 예시한다.
도 10d는 활성 영역들의 세트(1008) 및 전도성 피처 레이아웃 패턴(1026)의 레이아웃 설계(1000D)의 개략도이다.
활성 영역 레이아웃 패턴들의 세트(1008)는 적어도 활성 영역 레이아웃 패턴들(1008a 또는 1008b)을 포함한다. 활성 영역 레이아웃 패턴(1008a 또는 1008b)은 대응하는 활성 영역 레이아웃 패턴(204a 또는 204b)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴(1008a 또는 1008b)은 m개의 핀들을 갖는 활성 영역을 제조하기 위해 사용가능하고, m은 정수이다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(1008)는 m개의 핀들을 갖는 본 개시의 활성 영역 레이아웃 패턴들의 다른 세트와 유사하고, 따라서 유사한 상세한 설명은 생략된다.
전도성 피처 레이아웃 패턴(1026)은 전도성 피처 레이아웃 패턴(220b)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 거리들(d10 및 d11)은 대응하는 거리(d1 및 d2)와 유사하고, 따라서 유사한 상세한 설명은 생략된다.
전도성 피처 레이아웃 패턴(1026)은 활성 영역 레이아웃 패턴(1008a)과 활성 영역 레이아웃 패턴(1008b) 사이에 있다.
일부 실시예들에서, 레이아웃 설계(1000D)는 방법(1100)(도 11)의 동작(1106)의 실행 이후의 레이아웃 설계이다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(1000D)는 동작(1106)의 설계 가이드라인을 충족할 때 m개의 핀들을 갖는 활성 영역 레이아웃 패턴들(예를 들어, 활성 영역 레이아웃 패턴들(1008a 및 1008b)) 사이의 전도성 피처 레이아웃 패턴(1026)의 배치를 예시한다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(1000D)는 동작(1106)의 설계 가이드라인을 충족할 때 활성 영역 레이아웃 패턴들의 세트(1008) 사이의 전도성 피처 레이아웃 패턴(1026)의 배치를 예시한다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들의 대응하는 세트(1002, 1004, 1006 또는 1008) 사이에 전도성 피처 레이아웃 패턴(1020, 1022, 1024 또는 1026)을 배치함으로써, 거리(d10 및 d11) 사이의 차이가 감소되고, 이에 따라 활성 영역 레이아웃 패턴들(1002, 1004, 1006 또는 1008)까지 대응하는 전류(I1, I2, I3 또는 I4)에 의해 이동되는 거리가 감소되게 하여, 활성 영역 레이아웃 패턴들의 대응하는 세트(1002, 1004, 1006 또는 1008) 및 대응하는 전도성 피처 레이아웃 패턴(1020, 1022, 1024 또는 1026)의 더 밸런싱된 IR 프로파일을 도출하고, 이에 따라 밸런싱되지 않은 IR 프로파일들 또는 강하들을 갖는 다른 접근법들보다 더 양호한 성능을 도출한다.
도 10e는 방법(1100)(도 11)의 동작(1108)의 실행 이후 레이아웃 설계(1000E)의 개략도이다.
레이아웃 설계(1000E)는 그리드라인들의 세트(1048, 1050, 1052 및 1054), 활성 영역들의 세트(1010), 전도성 피처 레이아웃 패턴들의 세트(1028), 및 전도성 피처 레이아웃 패턴들의 세트들(1040, 1042 및 1044)을 포함한다.
활성 영역 레이아웃 패턴들의 세트(1010)는 적어도 활성 영역 레이아웃 패턴들(1010a, 1010b, 1010c 또는 1010d)을 포함한다. 활성 영역 레이아웃 패턴(1010a, 1010b, 1010c 또는 1010d)은 대응하는 활성 영역 레이아웃 패턴들(204a, 204b, 206a 또는 206b)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들(1010a, 1010b, 1010c 또는 1010d) 각각은 n 또는 m개의 핀들을 갖는 활성 영역을 제조하기 위해 사용가능하고, n 및 m은 상이한 정수들이다.
전도성 피처 레이아웃 패턴들의 세트(1028)는 적어도 전도성 피처 영역 레이아웃 패턴들(1028a 또는 1028b)을 포함한다. 전도성 피처 레이아웃 패턴(1028a 또는 1028b)은 대응하는 전도성 피처 레이아웃 패턴(220b 또는 220c)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 전도성 피처 레이아웃 패턴들의 세트(1028)의 각각의 전도성 피처 레이아웃 패턴은 제2 방향 Y에서 대응하는 폭(W3)을 갖는다. 일부 실시예들에서, 폭(W3)은 폭(W1)과는 상이하다. 일부 실시예들에서, 폭(W3)은 2 * W1과 동일하다.
전도성 피처 레이아웃 패턴들의 세트(1040)는 적어도 전도성 피처 영역 레이아웃 패턴들(1040a 또는 1040b)을 포함한다. 전도성 피처 레이아웃 패턴(1040a 또는 1040b)은 대응하는 전도성 피처 레이아웃 패턴(230b 또는 230c)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
전도성 피처 레이아웃 패턴들의 세트(1042)는 적어도 전도성 피처 영역 레이아웃 패턴들(1042a, 1042b, 1042c, 1042d, 1042e 또는 1042f)을 포함한다. 전도성 피처 레이아웃 패턴(1042a, 1042b, 1042c, 1042d, 1042e 또는 1042f)은 대응하는 전도성 피처 레이아웃 패턴(230d, 230e, 230f, 232a, 232b 또는 232c)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
전도성 피처 레이아웃 패턴들의 세트(1044)는 적어도 전도성 피처 영역 레이아웃 패턴들(1044a 또는 1044b)을 포함한다. 전도성 피처 레이아웃 패턴(1044a 또는 1044b)은 대응하는 전도성 피처 레이아웃 패턴(232d 또는 232e)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
그리드라인들의 세트(1048, 1050, 1052 및 1054) 각각은 제1 방향 X에서 연장된다.
그리드라인들의 세트(1048)는 적어도 그리드라인(1048a 또는 1048b)을 포함한다. 그리드라인들(1048a 및 1048b)은 제2 방향 Y에서 피치(라벨링되지 않음)만큼 서로 분리된다. 일부 실시예들에서, 각각의 그리드라인(1048a 또는 1048b)은, 대응하는 전도성 피처 레이아웃 패턴(1028a 또는 1028b)이 위치된 영역을 정의한다.
그리드라인들의 세트(1050)는 적어도 그리드라인(1050a 또는 1050b)을 포함한다. 그리드라인들(1050a 및 1050b)은 제2 방향 Y에서 피치(P1)만큼 서로 분리된다. 일부 실시예들에서, 각각의 그리드라인(1050a 또는 1050b)은, 대응하는 전도성 피처 레이아웃 패턴(1040a 또는 1040b)이 위치된 영역을 정의한다.
그리드라인들의 세트(1052)는 적어도 그리드라인(1052a, 1052b, 1052c, 1052d, 1052e 또는 1052f)을 포함한다. 각각의 그리드라인(1052a, 1052b, 1052c, 1052d, 1052e 또는 1052f)은 제2 방향 Y에서 인접한 그리드라인(1052a, 1052b, 1052c, 1052d, 1052e 또는 1052f)으로부터 피치(P1)만큼 분리된다. 일부 실시예들에서, 각각의 그리드라인(1052a, 1052b, 1052c, 1052d, 1052e 또는 1052f)은, 대응하는 전도성 피처 레이아웃 패턴(1042a, 1042b, 1042c, 1042d, 1042e 또는 1042f)이 위치된 영역을 정의한다.
그리드라인들의 세트(1054)는 적어도 그리드라인(1054a 또는 1054b)을 포함한다. 그리드라인들(1054a 및 1054b)은 제2 방향 Y에서 피치(P1)만큼 서로 분리된다. 일부 실시예들에서, 각각의 그리드라인(1054a 또는 1054b)은, 대응하는 전도성 피처 레이아웃 패턴(1044a 또는 1044b)이 위치된 영역을 정의한다.
일부 실시예들에서, 그리드라인(1048a)은 제2 방향 Y에서 그리드라인들(1050b 및 1052a) 각각으로부터 거리(D3)만큼 분리된다. 일부 실시예들에서, 그리드라인(1048b)은 제2 방향 Y에서 그리드라인들(1052f 및 1054a) 각각으로부터 거리(D3)만큼 분리된다. 일부 실시예들에서, 그리드라인들의 세트(1048, 1050, 1052 또는 1054) 각각은 또한 라우팅 M0 트랙들의 대응하는 세트로 지칭된다. 일부 실시예들에서, 피치(P1)는 거리(D3)와 동일하다. 일부 실시예들에서, 피치(P1)는 거리(D3)와는 상이하다.
일부 실시예들에서, 레이아웃 설계(1000E)는 방법(1100)(도 11)의 동작(1108)의 실행 이후의 레이아웃 설계이다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(1000E)는 동작(1108)의 설계 가이드라인을 충족할 때 전도성 피처 레이아웃 패턴들의 세트(1040, 1042 및 1044)의 배치를 예시한다. 예를 들어, 일부 실시예들에서, 레이아웃 설계(1000E)는 동작(1108)의 설계 가이드라인을 충족할 때 전도성 피처 레이아웃 패턴들의 세트(1042)의 각각의 전도성 피처 레이아웃 패턴의 배치가 전도성 피처 레이아웃 패턴들의 세트(1028) 사이에 균등하게 분포되는 것을 예시한다. 유사하게, 예를 들어, 일부 실시예들에서, 레이아웃 설계(1000E)는 동작(1108)의 설계 가이드라인을 충족할 때 전도성 피처 레이아웃 패턴들의 세트(1040 또는 1044)의 배치가 전도성 피처 레이아웃 패턴들의 세트(1028)의 전도성 피처 레이아웃 패턴과 전도성 피처 레이아웃 패턴들의 다른 세트(도시되지 않음)의 전도성 피처 레이아웃 패턴 사이에서 균등하게 분포되는 것을 예시한다.
도 11은 일부 실시예들에 따른 집적 회로 설계 및 제조 흐름(1100)의 적어도 일부에 대한 기능 흐름도이다.
추가적인 동작들이 도 11에 도시된 방법(1100) 이전에, 그 동안에 및/또는 그 후에 수행될 수 있고, 일부 다른 프로세스들은 본 명세서에서 단지 간략하게 설명될 수 있음을 이해한다. 일부 실시예들에서, 방법(1100)은 적어도, 집적 회로(300(도 3a 및 도 3b), 600(도 6a 및 도 6b), 800(도 8a 및 도 8b), 또는 1200A(도 12a))와 같은 집적 회로의 레이아웃 설계(100(도 1), 200(도 2a 및 도 2b), 500(도 5a 및 도 5b), 700(도 7a 및 도 7b), 900A 및 900c(도 9a 내지 도 9c), 1000A 내지 1000E(도 10a 내지 도 10e) 또는 1200B(도 12b))의 하나 이상의 레이아웃 패턴들을 생성 또는 배치하기 위해 사용가능하다. 일부 실시예들에서, 방법(1100)은 집적 회로(300(도 3a 및 도 3b)), 집적 회로(600(도 6a 및 도 6b)), 집적 회로(800(도 8a 및 도 8b)) 또는 집적 회로(1200(도 12a))와 같은 집적 회로를 제조하기 위해 사용가능하다.
방법(1100)의 동작(1102)에서, 활성 영역 레이아웃 패턴들의 세트는 레이아웃 설계의 제1 레벨에서 생성 또는 배치된다. 일부 실시예들에서, 방법(1100)의 레이아웃 설계는 적어도 레이아웃 설계(100, 102a, 102b, 104a, 104b, 200, 500, 700, 900A-900C, 1000A-1000E 또는 1200B)를 포함한다. 일부 실시예들에서, 방법(1100)의 제1 레벨은 OD 레벨에 대응한다. 일부 실시예들에서, 방법(1100)의 제1 레벨은 본 명세서에 설명된 제1 레벨에 대응한다.
일부 실시예들에서, 방법(1100)의 활성 영역 레이아웃 패턴들의 세트는 적어도 활성 영역 레이아웃 패턴들의 세트(202, 204, 206, 208, 210, 504, 506, 508, 704, 706, 902, 904, 906, 908, 910, 912, 916, 920, 922, 926, 930, 1002, 1004, 1006, 1008 또는 1010)의 적어도 하나 이상의 레이아웃 패턴들을 포함한다.
일부 실시예들에서, 방법(1100)의 활성 영역 레이아웃 패턴들의 세트는 집적 회로의 활성 영역들의 세트를 제작하는 것에 대응한다. 일부 실시예들에서, 방법(1100)의 활성 영역들의 세트는 활성 영역들의 세트(302, 304, 306, 308, 310, 402, 412, 604, 606, 608, 804 또는 806)의 적어도 하나 이상의 영역들을 포함한다.
일부 실시예들에서, 동작(1102)은 제1 세트의 가이드라인들 또는 설계 규칙들에 따라 활성 영역 레이아웃 패턴들의 세트를 생성 또는 배치하는 것을 포함한다.
동작(1102)의 제1 세트의 설계 가이드라인들은 도 9a 내지 도 9c에 대해 설명되지만, 본 개시의 레이아웃 설계들 각각에 적용가능하다.
일부 실시예들에서, 방법(1100)의 제1 세트의 설계 가이드라인들은 제1 디바이스 유형 및 제2 디바이스 유형의 활성 영역 레이아웃 패턴들의 세트를 배치하고 그에 따라 n-형 finFET들과 p-형 finFET들 사이의 디바이스 강도 미스매치를 감소시키는 것을 포함한다.
일부 실시예들에서, 동작(1102)의 제1 세트의 설계 가이드라인들은 셀 경계들(901a, 901b 및 901c)에 제1 디바이스 유형의 활성 영역 레이아웃 패턴들의 세트를 배치하여 제2 디바이스 유형의 더 강한 디바이스 강도를 오프셋하는 것을 포함한다. 예를 들어, 일부 실시예들에서, 제1 디바이스 유형이 n-형 finFET들이고 제2 디바이스 유형이 p-형 finFET들이고, 레이아웃 설계의 n-형 finFET들의 디바이스 강도가 p-형 finFET들의 디바이스 강도 미만이면, 동작(1102)의 설계 가이드라인은 대응하는 셀 경계들(901a, 901b 및 901c)에 n-형 finFET들의 활성 영역 레이아웃 패턴들의 세트(902, 906 및 908)를 배치하는 것을 포함한다.
예를 들어, 일부 실시예들에서, 제1 디바이스 유형이 p-형 finFET들이고 제2 디바이스 유형이 n-형 finFET들이고, 레이아웃 설계의 p-형 finFET들의 디바이스 강도가 n-형 finFET들의 디바이스 강도 미만이면, 동작(1102)의 설계 가이드라인은 대응하는 셀 경계들(901a, 901b 및 901c)에 p-형 finFET들의 활성 영역 레이아웃 패턴들의 세트(912, 916 및 918)를 배치하는 것을 포함한다.
일부 실시예들에서, 동작(1102)의 제1 세트의 설계 가이드라인들은 셀 경계들(901a, 901b 및 901c)에 제1 디바이스 유형 및 제2 디바이스 유형의 활성 영역 레이아웃 패턴들의 세트를 배치하여 제1 디바이스 유형 및 제2 디바이스 유형의 디바이스 강도를 밸런싱하는 것을 포함한다. 예를 들어, 일부 실시예들에서, 제1 디바이스 유형이 n-형 finFET들이고 제2 디바이스 유형이 p-형 finFET들이고, 레이아웃 설계의 n-형 finFET들의 디바이스 강도가 p-형 finFET들의 디바이스 강도와 동일하면, 동작(1102)의 설계 가이드라인은 활성 영역 레이아웃 패턴들(922b, 926a 및 930a)의 n-형 finFET들을 배치하고, 셀 경계들(901a, 901b 및 901c)에 활성 영역 레이아웃 패턴들(922a, 92ba 및 930b)의 p-형 finFET들을 배치하는 것을 포함한다.
일부 실시예들에서, 제1 디바이스 유형의 활성 영역 레이아웃 패턴들의 세트(904 및 908) 내의 활성 영역 레이아웃 패턴들의 수가 제2 디바이스 유형의 활성 영역 레이아웃 패턴들의 세트(902, 906 및 910) 내의 활성 영역 레이아웃 패턴들의 수 초과이면, 동작(1102)의 제1 세트의 설계 가이드라인들은 대응하는 셀 경계들(901a, 901b 또는 901c)에 활성 영역 레이아웃 패턴들의 세트(902, 904 및 906) 각각을 배치하는 것을 포함한다.
일부 실시예들에서, 제1 디바이스 유형의 활성 영역 레이아웃 패턴들의 세트(904 및 908) 내의 활성 영역 레이아웃 패턴들의 핀들의 수가 제2 디바이스 유형의 활성 영역 레이아웃 패턴들의 세트(902, 906 및 910) 내의 활성 영역 레이아웃 패턴들의 핀들의 수 초과이면, 활성 영역 레이아웃 패턴들의 세트(902, 906 및 910) 각각은 대응하는 셀 경계들(901a, 901b 또는 901c)에 배치된다.
방법(1100)의 동작(1104)에서, 그리드라인들의 세트는 레이아웃 설계 상에 생성 또는 배치된다. 일부 실시예들에서, 방법(1100)의 그리드라인들의 세트는 적어도 그리드라인들의 세트(1048, 1050, 1052 또는 1054)의 적어도 하나 이상의 그리드라인들을 포함한다. 일부 실시예들에서, 방법(1100)의 그리드라인들의 그리드라인 세트로부터 하나 이상의 요소들을 포함하는 것은 그리드라인들의 세트의 추가 세트들 및/또는 서브세트들을 포함하는 것에 대응한다.
방법(1100)의 동작(1106)에서, 제1 세트의 전도성 피처 레이아웃 패턴들은 레이아웃 설계의 제2 레벨 상에서 레이아웃 설계 상에 생성 또는 배치된다. 일부 실시예들에서, 제2 레벨은 제1 레벨과는 상이하다. 일부 실시예들에서, 방법(1100)의 제2 레벨은 M0 레벨에 대응한다. 일부 실시예들에서, 방법(1100)의 제2 레벨은 본 명세서에 설명된 제2 레벨에 대응한다.
일부 실시예들에서, 방법(1100)의 제1 세트의 전도성 피처 레이아웃 패턴들은 적어도 전도성 피처 레이아웃 패턴들의 세트(220, 520, 1020, 1022, 1024, 1026 또는 1028)의 적어도 하나 이상의 레이아웃 패턴들을 포함한다. 일부 실시예들에서, 방법(1100)의 제1 세트의 전도성 피처 레이아웃 패턴들로부터 하나 이상의 요소들을 포함하는 것은 제1 세트의 전도성 피처 레이아웃 패턴들의 추가 세트들 및/또는 서브세트들을 포함하는 것에 대응한다.
일부 실시예들에서, 방법(1100)의 제1 세트의 전도성 피처 레이아웃 패턴들은 집적 회로의 제1 세트의 전도성 구조들을 제작하는 것에 대응한다. 일부 실시예들에서, 방법(1100)의 제1 세트의 전도성 구조들은 전도성 구조들의 세트(320 또는 620)의 적어도 하나 이상의 전도성 구조들을 포함한다. 일부 실시예들에서, 방법(1100)의 제1 세트의 전도성 피처 레이아웃 패턴들은 또한 전력 레일 레이아웃 패턴들의 세트로서 지칭된다.
일부 실시예들에서, 동작(1106)은 제2 세트의 가이드라인들 또는 설계 규칙들에 따라 제1 세트의 전도성 피처 레이아웃 패턴들을 생성 또는 배치하는 것을 포함한다.
동작(1106)의 제2 세트의 설계 가이드라인들은 도 10a 내지 도 10d에 대해 설명되지만, 본 개시의 레이아웃 설계들 각각에 적용가능하다.
일부 실시예들에서, 방법(1100)의 제2 세트의 설계 가이드라인들은, 활성 영역 레이아웃 패턴들의 세트(1002, 1004, 1006 또는 1008) 사이에 전도성 피처 레이아웃 패턴들(1020, 1022, 1024 또는 1026)을 배치하여 거리(d10 및 d11) 사이의 차이를 감소시키는 것을 포함하고, 이에 따라 활성 영역 레이아웃 패턴들(1002, 1004, 1006 또는 1008)까지 대응하는 전류(I1, I2, I3 또는 I4)에 의해 이동되는 거리가 감소되게 하여, 활성 영역 레이아웃 패턴들의 대응하는 세트(1002, 1004, 1006 또는 1008) 및 대응하는 전도성 피처 레이아웃 패턴(1020, 1022, 1024 또는 1026)의 더 밸런싱된 IR 프로파일을 도출하고, 이에 따라 밸런싱되지 않은 IR 프로파일들 또는 강하들을 갖는 다른 접근법들보다 더 양호한 성능을 도출한다.
방법(1100)의 동작(1108)에서, 제2 세트의 전도성 피처 레이아웃 패턴들은 제2 레벨 상에서 레이아웃 설계 상에 생성 또는 배치된다.
일부 실시예들에서, 방법(1100)의 제2 세트의 전도성 피처 레이아웃 패턴들은 적어도 전도성 피처 레이아웃 패턴들의 세트(230, 232, 1040, 1042 또는 1044)의 적어도 하나 이상의 레이아웃 패턴들을 포함한다. 일부 실시예들에서, 방법(1100)의 제2 세트의 전도성 피처 레이아웃 패턴들로부터 하나 이상의 요소들을 포함하는 것은 제2 세트의 전도성 피처 레이아웃 패턴들의 추가 세트들 및/또는 서브세트들을 포함하는 것에 대응한다.
일부 실시예들에서, 방법(1100)의 제2 세트의 전도성 피처 레이아웃 패턴들은 집적 회로의 제2 세트의 전도성 구조들을 제작하는 것에 대응한다. 일부 실시예들에서, 방법(1100)의 제2 세트의 전도성 구조들은 전도성 구조들의 세트(330 또는 332)의 적어도 하나 이상의 전도성 구조들을 포함한다. 일부 실시예들에서, 방법(1100)의 제2 세트의 전도성 피처 레이아웃 패턴들은 또한 핀 레이아웃 패턴들의 세트로서 지칭된다.
일부 실시예들에서, 동작(1108)은 제3 세트의 가이드라인들 또는 설계 규칙들에 따라 제2 세트의 전도성 피처 레이아웃 패턴들을 생성 또는 배치하는 것을 포함한다.
동작(1108)의 제3 세트의 설계 가이드라인들은 도 10e에 대해 설명되지만, 본 개시의 레이아웃 설계들 각각에 적용가능하다. 일부 실시예들에서, 방법(1100)의 제3 세트의 설계 가이드라인들은 전도성 피처 레이아웃 패턴들의 세트(1028) 사이에 전도성 피처 레이아웃 패턴들의 세트(1042)를 균일하게 배치하는 것을 포함한다. 일부 실시예들에서, 방법(1100)의 제3 세트의 설계 가이드라인들은 전도성 피처 레이아웃 패턴들의 세트(1028)의 전도성 피처 레이아웃 패턴과 전도성 피처 레이아웃 패턴들의 다른 세트(도시되지 않음)의 전도성 피처 레이아웃 패턴 사이에 전도성 피처 레이아웃 패턴들의 세트(1040 또는 1044)를 균일하게 배치하는 것을 포함한다.
방법(1100)의 동작(1110)에서, 집적 회로는 레이아웃 설계에 따라 제작된다. 일부 실시예들에서, 방법(1100)의 집적 회로는 시스템(1300) 또는 IC 제조 시스템(1400)에 의해 제작된다. 일부 실시예들에서, 방법(1100)의 동작(1110)은 레이아웃 설계에 기초하여 적어도 하나의 마스크를 제조하는 것 및 적어도 하나의 마스크에 기초하여 집적 회로를 제조하는 것을 포함한다.
일부 실시예들에서, 방법(1100)의 동작들 중 하나 이상은 방법(1100)의 레이아웃 설계 상에 제1 레이아웃 패턴을 생성 또는 배치하도록 수행되고, 이어서, 방법(1100)의 동작들 중 하나 이상은 방법(1100)의 설계 상에 추가적인 레이아웃 패턴들을 생성 또는 배치하도록 반복된다. 일부 실시예들에서, 방법(1100)의 동작들 중 하나 이상은 방법(1100)의 레이아웃 설계 상에 제1 레이아웃 설계를 생성 또는 배치하도록 수행되고, 이어서, 방법(1100)의 동작들 중 하나 이상은 방법(1100)의 설계 상에 추가적인 레이아웃 설계들을 생성 또는 배치하도록 반복된다.
일부 실시예들에서, 방법(1100)의 적어도 하나 이상의 동작들은 도 13의 시스템(1300)과 같은 EDA 도구에 의해 수행된다. 일부 실시예들에서, 앞서 논의된 방법(1100)과 같은 적어도 하나의 방법(들)은 시스템(1300)을 포함하는 적어도 하나의 EDA 시스템에 의해 전체적으로 또는 부분적으로 수행된다. 일부 실시예들에서, EDA 시스템은 도 14의 IC 제조 시스템(1400)의 설계 하우스의 일부로서 사용가능하다.
일부 실시예들에서, 방법(1100)의 동작들 중 하나 이상(예를 들어, 1102 내지 1110)은 수행되지 않는다. 방법(1100)의 동작들 중 하나 이상은 방법(1100)의 집적 회로를 제조하기 위한 명령들을 실행하도록 구성된 프로세싱 디바이스에 의해 수행된다. 일부 실시예들에서, 방법(1100)의 하나 이상의 동작들은 방법(1100)의 상이한 하나 이상의 동작들에서 사용된 것과 동일한 프로세싱 디바이스를 사용하여 수행된다. 일부 실시예들에서, 방법(1100)의 상이한 하나 이상의 동작들을 수행하기 위해 사용된 것과는 상이한 프로세싱 디바이스가 방법(1100)의 하나 이상의 동작들을 수행하기 위해 사용된다.
도 12a는 일부 실시예에 따른 집적 회로(1200)의 회로도이다. 일부 실시예들에서, 집적 회로(1200)는 NOR 게이트 회로이다. NOR 게이트 회로는 예시를 위해 사용되며, NOR 게이트 회로들에 대한 다른 구성들을 포함하는 다른 유형들의 회로들이 본 개시의 범위 내에 있다.
집적 회로(1200)는 P-형 금속 산화물 반도체(PMOS) 트랜지스터들(MP1 및 MP2) 및 N-형 금속 산화물 반도체(NMOS) 트랜지스터들(MN1 및 MN2)을 포함한다.
PMOS 트랜지스터(MP1)의 게이트 단자 및 NMOS 트랜지스터(MN1)의 게이트 단자 각각은 입력 노드(라벨링되지 않음)로서 구성되고 함께 커플링된다. PMOS 트랜지스터(MP2)의 게이트 단자 및 NMOS 트랜지스터(MN2)의 게이트 단자 각각은 다른 입력 노드(라벨링되지 않음)로서 구성되고 함께 커플링된다.
PMOS 트랜지스터(MP1)의 소스 단자는 전압 공급 VDD에 커플링된다. PMOS 트랜지스터(MP1)의 드레인 단자는 PMOS 트랜지스터(MP2)의 소스 단자에 커플링된다. PMOS 트랜지스터(MP2)의 드레인 단자, NMOS 트랜지스터(MN1)의 드레인 단자 및 NMOS 트랜지스터(MN2)의 드레인 단자 각각은 함께 커플링된다. NMOS 트랜지스터(MN1)의 소스 단자 및 NMOS 트랜지스터(MN2)의 소스 단자는 각각 기준 전압 공급 VSS에 커플링된다.
다른 회로들, 트랜지스터들의 다른 유형들 및/또는 트랜지스터들의 수량들은 다양한 실시예들의 범위 내에 있다.
도 12b는 일부 실시예에 따른 집적 회로(1200)의 회로도이다.
레이아웃 설계(1200B)는 집적 회로(1200A)의 레이아웃 도면이다. 레이아웃 설계(1200B)는 집적 회로(1200A)를 제조하기 위해 사용가능하다.
레이아웃 설계(1200B)는 도 1의 레이아웃 설계들(102a 및 104a) 또는 도 1의 레이아웃 설계들(102b 및 104b)의 실시예이다. 일부 실시예들에서, 레이아웃 설계(1200B)는 적어도 레이아웃 설계(200, 500, 700, 900A-900C 또는 1000A-1000E)의 실시예이다.
레이아웃 설계(1200B)는 도 2a 및 도 2b로부터의 활성 영역 레이아웃 패턴들(202a, 202b, 204a 및 204b) 및 도 2a 및 도 2b로부터의 전도성 피처 레이아웃 패턴들(220a, 220b, 220c, 220d)을 포함한다.
활성 영역 레이아웃 패턴들(202a 및 202b)의 제1 행은 NMOS 트랜지스터(MN1)에 대응하고, 활성 영역 레이아웃 패턴들(202a 및 202b)의 제2 행은 NMOS 트랜지스터(MN2)에 대응하고, 활성 영역 레이아웃 패턴들(204a 및 204b)의 제1 행은 PMOS 트랜지스터(MP1)에 대응하고, 활성 영역 레이아웃 패턴들(204a 및 204b)의 제2 행은 PMOS 트랜지스터(MP2)에 대응한다.
도 12b에서, NMOS 트랜지스터들(MN1 및 MN2) 및 PMOS 트랜지스터들(MP1 및 MP2)은 요소(A1)로서 함께 그룹화된다. 유사하게, 요소(A1)와 유사한 다른 NMOS 트랜지스터들 및 PMOS 트랜지스터들은 함께 그룹화되고 요소들(A2 내지 A8)로서 라벨링되고, 따라서 유사한 상세한 설명은 생략된다.
도 13은 일부 실시예들에 따른, IC 레이아웃 설계를 설계하고 IC 회로를 제조하기 위한 시스템(1300)의 개략도이다. 일부 실시예들에서, 시스템(1300)은 본 명세서에 설명된 하나 이상의 IC 레이아웃 설계들을 생성 또는 배치한다. 시스템(1300)은 컴퓨터 프로그램 코드(1306), 즉 실행가능한 명령들의 세트(1306)로 인코딩된, 즉, 이를 저장하는 비일시적 컴퓨터 판독가능 저장 매체(1304)(예를 들어, 메모리(1304)) 및 하드웨어 프로세서(1302)를 포함한다. 컴퓨터 판독가능 저장 매체(1304)는 집적 회로를 생성하기 위한 제조 머신들과 인터페이싱하도록 구성된다. 프로세서(1302)는 버스(1308)를 통해 컴퓨터 판독가능 저장 매체(1304)에 전기 커플링된다. 프로세서(1302)는 또한 버스(1308)에 의해 I/O 인터페이스(1310)에 전기 커플링된다. 네트워크 인터페이스(1312)는 또한 버스(1308)를 통해 프로세서(1302)에 전기 접속된다. 네트워크 인터페이스(1312)는 네트워크(1314)에 접속되어, 프로세서(1302) 및 컴퓨터 판독가능 저장 매체(1304)는 네트워크(1314)를 통해 외부 요소들에 연결될 수 있다. 프로세서(1302)는 방법(1100)에서 설명된 바와 같이 시스템(1300)으로 하여금 동작들 중 일부 또는 전부를 수행하도록 사용가능하게 하기 위해, 컴퓨터 판독가능 저장 매체(1304)에 인코딩된 컴퓨터 프로그램 코드(1306)를 실행하도록 구성된다.
일부 실시예들에서, 프로세서(1302)는 중앙 프로세싱 유닛(CPU), 멀티-프로세서, 분산형 프로세싱 시스템, 주문형 집적 회로(ASIC) 및/또는 적절한 프로세싱 유닛이다.
일부 실시예들에서, 컴퓨터 판독가능 저장 매체(1304)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독가능 저장 매체(1304)는 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강성 자기 디스크 및/또는 광학 디스크를 포함한다. 광학 디스크들을 사용하는 일부 실시예들에서, 컴퓨터 판독가능 저장 매체(1304)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write) 및/또는 DVD(digital video disc)를 포함한다.
일부 실시예들에서, 저장 매체(1304)는 시스템(1300)으로 하여금 방법(1100)을 수행하게 하도록 구성되는 컴퓨터 프로그램 코드(1306)를 저장한다. 일부 실시예들에서, 저장 매체(1304)는 또한 레이아웃 설계(1316), 사용자 인터페이스(1318) 및 제작 유닛(1320)과 같이 방법(1100)을 수행하는 동안 생성된 정보뿐만 아니라 방법(1100)을 수행하는데 필요한 정보 및/또는 방법(1100)의 동작을 수행하기 위한 실행가능 명령들의 세트를 저장한다. 일부 실시예들에서, 레이아웃 설계(1316)는 레이아웃 설계(100, 200, 500, 700, 900A-900C, 1000A-1000E 또는 1200B)의 레이아웃 패턴들 중 하나 이상을 포함한다.
일부 실시예들에서, 저장 매체(1304)는 제조 머신들과 인터페이싱하기 위한 명령들(예를 들어, 컴퓨터 프로그램 코드(1306))을 저장한다. 명령들(예를 들어, 컴퓨터 프로그램 코드(1306))은 프로세서(1302)가 제조 프로세스 동안 방법(1100)을 효과적으로 구현하기 위해 제조 머신들에 의해 판독가능한 제조 명령들을 생성할 수 있게 한다.
시스템(1300)은 I/O 인터페이스(1310)를 포함한다. I/O 인터페이스(1310)는 외부 회로에 커플링된다. 일부 실시예들에서, I/O 인터페이스(1310)는 키보드, 키패드, 마우스, 트랙볼, 트랙패드 및/또는 프로세서(1302)에 정보 및 커맨드들을 통신하기 위한 커서 방향 키들을 포함한다.
시스템(1300)은 또한 프로세서(1302)에 커플링된 네트워크 인터페이스(1312)를 포함한다. 네트워크 인터페이스(1312)는 시스템(1300)이 네트워크(1314)와 통신하도록 허용하고, 네트워크(1314)에 하나 이상의 다른 컴퓨터 시스템들이 접속된다. 네트워크 인터페이스(1312)는 무선 네트워크 인터페이스들, 예를 들어, BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA; 또는 유선 네트워크 인터페이스, 예를 들어, ETHERNET, USB 또는 IEEE-1394를 포함한다. 일부 실시예들에서, 방법(1100)은 둘 이상의 시스템들(1300)에서 구현되고, 레이아웃 설계와 같은 정보 및 사용자 인터페이스는 네트워크(1314)에 의해 상이한 시스템들(1300) 사이에서 교환된다.
시스템(1300)은 I/O 인터페이스(1310) 또는 네트워크 인터페이스(1312)를 통해 레이아웃 설계와 관련된 정보를 수신하도록 구성된다. 집적 회로(300, 400A-400B, 600, 800 또는 1200A)를 생성하기 위한 레이아웃 설계를 결정하기 위해 정보가 버스(1308)에 의해 프로세서(1302)에 전송된다. 이어서, 레이아웃 설계는 레이아웃 설계(1316)로서 컴퓨터 판독가능 매체(1304)에 저장된다. 시스템(1300)은 I/O 인터페이스(1310) 또는 네트워크 인터페이스(1312)를 통해 사용자 인터페이스와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(1318)로서 컴퓨터 판독가능 매체(1304)에 저장된다. 시스템(1300)은 I/O 인터페이스(1310) 또는 네트워크 인터페이스(1312)를 통해 제작 유닛과 관련된 정보를 수신하도록 구성된다. 정보는 제작 유닛(1320)으로서 컴퓨터 판독가능 매체(1304)에 저장된다. 일부 실시예들에서, 제작 유닛(1320)은 시스템(1300)에 의해 활용되는 제작 정보를 포함한다. 일부 실시예들에서, 제작 유닛(1320)은 도 14의 마스크 제작부(1434)에 대응한다.
일부 실시예들에서, 방법(1100)은 프로세서에 의한 실행을 위해 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 방법(1100)은 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 방법(1100)은 소프트웨어 애플리케이션에 대한 플러그-인으로서 구현된다. 일부 실시예들에서, 방법(1100)은 FDA 도구의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 방법(1100)은 FDA 도구에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, EDA 도구는 집적 회로 디바이스의 레이아웃을 생성하기 위해 사용된다. 일부 실시예들에서, 레이아웃은 비일시적 컴퓨터 판독가능 매체 상에 저장된다. 일부 실시예들에서, 레이아웃은 CADENCE DESIGN SYSTEMS, Inc.로부터 입수가능한 VIRTUOSO®와 같은 도구 또는 다른 적절한 레이아웃 생성 도구를 사용하여 생성된다. 일부 실시예들에서, 레이아웃은 개략적 설계에 기초하여 생성되는 네트리스트(netlist)에 기초하여 생성된다. 일부 실시예들에서, 방법(1100)은 시스템(1300)에 의해 생성된 하나 이상의 레이아웃 설계들에 기초하여 제조된 마스크들의 세트를 사용하여 집적 회로를 제조하기 위해 제조 디바이스에 의해 구현된다. 일부 실시예들에서, 시스템(1300)은 본 개시의 하나 이상의 레이아웃 설계들에 기초하여 제조된 마스크들의 세트를 사용하여 집적 회로를 제조하기 위한 제조 디바이스를 포함한다. 일부 실시예들에서, 도 13의 시스템(1300)은 다른 접근법들보다 작은 집적 회로의 레이아웃 설계들을 생성한다. 일부 실시예들에서, 도 13의 시스템(1300)은 다른 접근법들보다 더 적은 영역을 점유하고 더 양호한 라우팅 자원들을 제공하는 집적 회로 구조의 레이아웃 설계들을 생성한다.
도 14는 본 개시의 적어도 하나의 실시예에 따른 집적 회로(IC) 제조 시스템(1400), 및 그와 연관된 IC 제조 흐름의 블록도이다. 일부 실시예들에서, 레이아웃 도면에 기초하여, (A) 하나 이상의 반도체 마스크들 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나는 제조 시스템(1400)을 사용하여 제작된다.
도 14에서, IC 제조 시스템(1400)(이하 "시스템(1400)")은, IC 디바이스(1460)를 제조하는 것과 관련된 설계, 개발 및 제조 사이클들 및/또는 서비스들에서 서로 상호작용하는 엔티티들, 예를 들어, 설계 하우스(1420), 마스크 하우스(1430) 및 IC 제조자/제작자("팹(fab)")(1440)를 포함한다. 시스템(1400)의 엔티티들은 통신 네트워크에 의해 접속된다. 일부 실시예들에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널들을 포함한다. 각각의 엔티티는 다른 엔티티들 중 하나 이상과 상호작용하고, 다른 엔티티들 중 하나 이상에 서비스들을 제공하고 그리고/또는 그로부터 서비스들을 수신한다. 일부 실시예들에서, 설계 하우스(1420), 마스크 하우스(1430) 및 IC 팹(1440) 중 하나 이상은 단일의 더 큰 회사에 의해 소유된다. 일부 실시예들에서, 설계 하우스(1420), 마스크 하우스(1430) 및 IC 팹(1440) 중 하나 이상은 공동 설비에 공존하고 공동 자원들을 사용한다.
설계 하우스(또는 설계 팀)(1420)은 IC 설계 레이아웃(1422)을 생성한다. IC 설계 레이아웃(1422)은 IC 디바이스(1460)에 대해 설계된 다양한 기하학적 패턴들을 포함한다. 기하학적 패턴들은 제작될 IC 디바이스(1460)의 다양한 컴포넌트들을 구성하는 금속, 산화물 또는 반도체 층들의 패턴들에 대응한다. 다양한 층들은 다양한 IC 피처들을 형성하도록 조합된다. 예를 들어, IC 설계 레이아웃(1422)의 일부는, 반도체 기판(예를 들어, 실리콘 웨이퍼) 및 반도체 기판 상에 배치된 다양한 재료 층들에 형성될 다양한 IC 피처들, 예를 들어, 활성 영역, 게이트 전극, 소스 전극 및 드레인 전극, 층간 상호연결부의 금속 라인들 또는 비아들, 및 본딩 패드들을 위한 개구들을 포함한다. 설계 하우스(1420)는 IC 설계 레이아웃(1422)을 형성하기 위한 적절한 설계 절차를 구현한다. 설계 절차는 논리 설계, 물리적 설계 또는 장소 및 루트 중 하나 이상을 포함한다. IC 설계 레이아웃(1422)은 기하학적 패턴들의 정보를 갖는 하나 이상의 데이터 파일들에서 제공된다. 예를 들어, IC 설계 레이아웃(1422)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1430)는 데이터 준비부(1432) 및 마스크 제작부(1434)를 포함한다. 마스크 하우스(1430)는 IC 설계 레이아웃(1422)에 따라 IC 디바이스(1460)의 다양한 층들을 제조하기 위해 사용될 하나 이상의 마스크들(1445)을 제작하기 위해 IC 설계 레이아웃(1422)을 사용한다. 마스크 하우스(1430)는 마스크 데이터 준비부(1432)를 수행하고, IC 설계 레이아웃(1422)은 대표적인 데이터 파일("RDF(representative data file)")로 전환된다. 마스크 데이터 준비부(1432)는 마스크 제작부(1434)에 RDF를 제공한다. 마스크 제작부(1434)는 마스크 기록기를 포함한다. 마스크 기록기는 RDF를 기판, 예를 들어, 마스크(레티클)(1445) 또는 반도체 웨이퍼(1442) 상의 이미지로 변환한다. 설계 레이아웃(1422)은 마스크 기록기의 특정 특성들 및/또는 IC 팹(1440)의 요건들을 준수하기 위해 마스크 데이터 준비부(1432)에 의해 조작된다. 도 14에서, 마스크 데이터 준비부(1432) 및 마스크 제작부(1434)는 별개의 요소들로서 예시된다. 일부 실시예들에서, 마스크 데이터 준비부(1432) 및 마스크 제작부(1434)는 총괄적으로 마스크 데이터 준비부로 지칭될 수 있다.
일부 실시예들에서, 마스크 데이터 준비부(1432)는 회절, 간섭, 다른 프로세스 효과들 등으로부터 발생할 수 있는 것들과 같은 이미지 에러들을 보상하기 위해 리소그래피 향상 기술들을 사용하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃(1422)을 조정한다. 일부 실시예들에서, 마스크 데이터 준비부(1432)는 추가적인 분해능 향상 기술들(resolution enhancement techniques; RET), 예를 들어, 축외 조명, 하위 분해능 보조 피처들, 위상-시프팅 마스크들, 다른 적절한 기술들 등 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용되고, 이는 OPC를 역 이미징 문제로서 처리한다.
일부 실시예들에서, 마스크 데이터 준비부(1432)는 반도체 제조 프로세스들에서 변동성 등을 해결하도록 충분한 마진들을 보장하기 위해 특정 기하학적 및/또는 연결성 제한들을 포함하는 마스크 생성 규칙들의 세트를 이용하여 OPC 내의 프로세스들을 겪은 IC 설계 레이아웃을 체크하는 마스크 규칙 체커(mask rule checker; MRC)를 포함한다. 일부 실시예들에서, MRC는 마스크 제작(1434) 동안의 제한들을 보상하기 위해 IC 설계 레이아웃을 수정하고, 이는 마스크 생성 규칙들을 충족하도록 OPC에 의해 수행된 수정들의 일부를 취소할 수 있다.
일부 실시예들에서, 마스크 데이터 준비부(1432)는 IC 디바이스(1460)를 제작하기 위해 IC 팹(1440)에 의해 구현될 프로세싱을 시뮬레이션하는 리소그래피 프로세스 체크(lithography process checking; LPC)를 포함한다. LPC는 IC 디바이스(1460)와 같은 시뮬레이션된 제조된 디바이스를 생성하기 위해 IC 설계 레이아웃(1422)에 기초하여 이러한 프로세싱을 시뮬레이션한다. LPC 시뮬레이션에서 프로세싱 파라미터들은 IC 제조 사이클의 다양한 프로세스들과 연관된 파라미터들, IC를 제조하기 위해 사용되는 도구들과 연관된 파라미터들 및/또는 제조 프로세스의 다른 양상들을 포함할 수 있다. LPC는 다양한 팩터들, 예를 들어, 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 깊이("DOF"), 마스크 에러 향상 팩터("MEEF"), 다른 적절한 팩터들 등 또는 이들의 조합을 고려한다. 일부 실시예들에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 설계 규칙들을 충족시키기 위한 형상에 충분히 근접하지 않으면, OPC 및/또는 MRC는 IC 설계 레이아웃(1422)을 추가로 개선하기 위해 반복된다.
마스크 데이터 준비부(1432)의 상기 설명은 명확화를 위해 단순화되었음을 이해해야 한다. 일부 실시예들에서, 데이터 준비부(1432)는 제조 규칙들에 따라 IC 설계 레이아웃을 수정하기 위해 논리 연산(logic operation; LOP)과 같은 추가적인 피처들을 포함한다. 추가적으로, 데이터 준비(1432) 동안 IC 설계 레이아웃(1422)에 적용된 프로세스들은 다양한 상이한 순서들로 실행될 수 있다.
마스크 데이터 준비(1432) 이후 그리고 마스크 제작(1434) 동안, 마스크(1445) 또는 마스크들의 그룹(1445)은 수정된 IC 설계 레이아웃(1422)에 기초하여 제작된다. 일부 실시예들에서, 마스크 제작(1434)은 IC 설계(1422)에 기초하여 하나 이상의 리소그래피 노출들을 수행하는 것을 포함한다. 일부 실시예들에서, 수정된 IC 설계 레이아웃(1422)에 기초하여 마스크(포토마스크 또는 레티클)(1445) 상에 패턴을 형성하기 위해 전자-빔(e-빔) 또는 다수의 e-빔들의 메커니즘이 사용된다. 마스크(1445)는 다양한 기술들로 형성될 수 있다. 일부 실시예들에서, 마스크(1445)는 2진 기술을 사용하여 형성된다. 일부 실시예들에서, 마스크 패턴은 불투명한 영역들 및 투명한 영역들을 포함한다. 웨이퍼 상에 코팅된 이미지 민감 재료 층(예를 들어, 포토레지스트)을 노출시키기 위해 사용되는 방사 빔, 예를 들어, 자외선(UV) 빔은 불투명한 영역에 의해 차단되고 투명한 영역들을 통과한다. 일례에서, 마스크(1445)의 2진 버전은 2진 마스크의 불투명한 영역들에서 코팅된 불투명한 재료(예를 들어, 크롬) 및 투명한 기판(예를 들어, 융합된 석영)을 포함한다. 다른 예에서, 마스크(1445)는 위상 시프트 기술을 사용하여 형성된다. 마스크(1445)의 위상 시프트 마스크(PSM) 버전에서, 마스크 상에 형성된 패턴 내의 다양한 피처들은 분해능 및 이미징 품질을 향상시키기 위해 적절한 위상 차이를 갖도록 구성된다. 다양한 예들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번하는 PSM일 수 있다. 마스크 제작(1434)에 의해 생성된 마스크(들)는 다양한 프로세스들에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼 내에 다양한 도핑된 영역들을 형성하기 위한 이온 주입 프로세스, 반도체 웨이퍼 내에 다양한 에칭 영역들을 형성하기 위한 에칭 프로세스 및/또는 다른 적절한 프로세스들에서 사용된다.
IC 팹(1440)은 다양한 상이한 IC 제품들의 제작을 위한 하나 이상의 제조 설비들을 포함하는 IC 제작 엔티티이다. 일부 실시예들에서, IC 팹(1440)은 반도체 파운드리(foundry)이다. 예를 들어, 복수의 IC 제품들의 프론트 엔드 제작(FEOL(front-end-of-line) 제작)을 위한 제조 설비가 있을 수 있는 한편, 제2 제조 설비는 IC 제품들의 상호연결 및 패키징을 위한 백 엔드 제작(BEOL(back-end-of-line) 제작)을 제공할 수 있고, 제3 제조 설비는 파운드리 엔티티에 다른 서비스들을 제공할 수 있다.
IC 팹(1440)은, IC 디바이스(1460)가 마스크(들), 예를 들어, 마스크(1445)에 따라 제작되도록, 반도체 웨이퍼(1442) 상에서 다양한 제조 동작들을 실행하도록 구성된 웨이퍼 제작 도구들(1452)(이하 "제작 도구들(1452)")을 포함한다. 다양한 실시예들에서, 제작 도구들(1452)은 웨이퍼 스텝퍼, 이온 주입기, 포토레지스트 코팅기, 프로세스 챔버, 예를 들어, CVD 챔버 또는 LPCVD 노(furnace), CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템, 또는 본 명세서에 논의된 바와 같은 하나 이상의 적절한 제조 프로세스들을 수행할 수 있는 다른 제조 장비 중 하나 이상을 포함한다.
IC 팹(1440)은 IC 디바이스(1460)를 제작하기 위해 마스크 하우스(1430)에 의해 제작된 마스크(들)(1445)를 사용한다. 따라서, IC 팹(1440)은 IC 디바이스(1460)를 제작하기 위해 IC 설계 레이아웃(1422)을 적어도 간접적으로 사용한다. 일부 실시예들에서, 반도체 웨이퍼(1442)는 IC 디바이스(1460)를 형성하기 위해 마스크(들)(1445)를 사용하여 IC 팹(1440)에 의해 제작된다. 일부 실시예들에서, IC 제작은 IC 설계(1422)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노출들을 수행하는 것을 포함한다. 반도체 웨이퍼(1442)는 실리콘 기판 또는 그 위에 재료 층들이 형성된 다른 적절한 기판을 포함한다. 반도체 웨이퍼(1442)는 다양한 도핑된 영역들, 유전체 피처들, 멀티 레벨 상호연결부들 등(후속 제조 단계들에서 형성됨) 중 하나 이상을 더 포함한다.
시스템(1400)은 설계 하우스(1420), 마스크 하우스(1430) 또는 IC 팹(1440)을 별개의 컴포넌트들 또는 엔티티들로서 갖는 것을 도시된다. 그러나, 설계 하우스(1420), 마스크 하우스(1430) 또는 IC 팹(1440) 중 하나 이상은 동일한 컴포넌트 또는 엔티티의 일부임이 이해된다.
집적 회로(IC) 제조 시스템(예를 들어, 도 14의 시스템(1400)) 및 그와 연관된 IC 제조 흐름에 관한 세부사항들은, 예를 들어, 2016년 2월 9일에 승인된 미국 특허 제9,256,709호, 2015년 10월 1일에 공개된 미국 승인 전 공보 제20150278429호, 2014년 2월 6일에 공개된 미국 승인 전 공보 제20140040838호, 및 2007년 8월 21일에 승인된 미국 특허 제7,260,442호에서 발견되며, 이들 각각의 전체 내용은 이로써 참조로 통합된다.
본 설명의 일 양상은 집적 회로를 형성하는 방법에 관한 것이다. 일부 실시예들에서, 방법은, 프로세서에 의해, 집적 회로의 제1 셀 레이아웃 설계를 레이아웃 설계 상에 배치하는 단계 및 레이아웃 설계에 기초하여 집적 회로를 제조하는 단계를 포함한다. 일부 실시예들에서, 제1 셀 레이아웃 설계는 제1 방향에서 연장되는 제1 셀 경계 및 제2 셀 경계를 갖는다. 일부 실시예들에서, 제2 셀 경계는 제1 방향과는 상이한 제2 방향에서 제1 셀 경계로부터 분리된다. 일부 실시예들에서, 제1 셀 레이아웃 설계를 배치하는 단계는 제1 셀 경계에 인접한 제1 세트의 가이드라인들에 따라 제1 활성 영역 레이아웃 패턴을 배치하는 단계를 포함한다. 일부 실시예들에서, 제1 활성 영역 레이아웃 패턴은, 제1 유형의 트랜지스터들에 대응하고, 제1 방향에서 연장되고, 제1 레이아웃 레벨에 있고, 제1 방향에서 제1 폭을 갖는다. 일부 실시예들에서, 제1 셀 레이아웃 설계를 배치하는 단계는 제2 셀 경계에 인접한 제1 세트의 가이드라인들에 따라 제2 활성 영역 레이아웃 패턴을 배치하는 단계를 더 포함한다. 일부 실시예들에서, 제2 활성 영역 레이아웃 패턴은, 제1 유형의 트랜지스터들에 대응하고, 제1 방향에서 연장되고, 제1 레이아웃 레벨에 있고, 제2 방향에서 제1 활성 영역 레이아웃 패턴으로부터 분리되고, 제1 폭과는 상이한 제2 폭을 갖는다. 일부 실시예들에서, 제1 셀 레이아웃 설계를 배치하는 단계는 제1 활성 영역 레이아웃 패턴과 제2 활성 영역 레이아웃 패턴 사이의 제1 세트의 가이드라인들에 따라 제1 세트의 활성 영역 레이아웃 패턴들을 배치하는 단계를 더 포함한다. 일부 실시예들에서, 제1 세트의 활성 영역 레이아웃 패턴들은 제1 방향에서 연장되고, 제1 레이아웃 레벨에 있다. 일부 실시예들에서, 적어도 제1 셀 레이아웃 설계의 경우, 제1 세트의 가이드라인들은 제1 구동 강도를 갖는 제1 유형의 트랜지스터들, 및 제1 구동 강도와는 상이한 제2 구동 강도를 갖는 제2 유형의 트랜지스터들을 선택하는 단계를 포함하고, 제2 유형은 제1 유형과는 상이하다.
본 설명의 다른 양상은 집적 회로를 형성하는 방법에 관한 것이다. 일부 실시예들에 따르면, 방법은, 프로세서에 의해, 집적 회로의 제1셀 레이아웃 설계를 생성하는 단계 및 적어도 제1 셀 레이아웃 설계에 기초하여 집적 회로를 제조하는 단계를 포함한다. 일부 실시예들에서, 제1 셀 레이아웃 설계는 제1 방향에서 연장되는 제1 셀 경계 및 제2 셀 경계를 갖는다. 일부 실시예들에서, 제2 셀 경계는 제1 방향과는 상이한 제2 방향에서 제1 셀 경계로부터 분리된다. 일부 실시예들에서, 제1 셀 레이아웃 설계를 생성하는 단계는, 제1 유형의 제1 세트의 트랜지스터들에 대응하는 제1 활성 영역 레이아웃 패턴을 생성하는 단계, 제1 유형의 제2 세트의 트랜지스터들에 대응하는 제2 활성 영역 레이아웃 패턴을 생성하는 단계, 제1 유형과는 상이한 제2 유형의 제3 세트의 트랜지스터들에 대응하는 제3 활성 영역 레이아웃 패턴을 생성하는 단계, 제2 유형의 제4 세트의 트랜지스터들에 대응하는 제4 활성 영역 레이아웃 패턴을 생성하는 단계를 포함한다. 일부 실시예들에서, 제1 활성 영역 레이아웃 패턴은 제1 방향에서 연장되고, 제1 레이아웃 레벨에 있고 제1 셀 경계에 인접하다. 일부 실시예들에서, 제2 활성 영역 레이아웃 패턴은 제1 방향에서 연장되고, 제1 레이아웃 레벨에 있고, 제1 활성 영역 레이아웃 패턴에 인접하고, 제2 방향에서 제1 활성 영역 레이아웃 패턴으로부터 분리된다. 일부 실시예들에서, 제3 활성 영역 레이아웃 패턴은 제1 방향에서 연장되고, 제1 레이아웃 레벨에 있고, 제2 활성 영역 레이아웃 패턴에 인접하다. 일부 실시예들에서, 제4 활성 영역 레이아웃 패턴은 제1 방향에서 연장되고, 제1 레이아웃 레벨에 있고, 제2 셀 경계에 인접하고, 제2 방향에서 제3 활성 영역 레이아웃 패턴으로부터 분리된다. 일부 실시예들에서, 적어도 제1, 제2, 제3 또는 제4 활성 영역 레이아웃 패턴은 제1 세트의 가이드라인들을 충족한다. 일부 실시예들에서, 제1 세트의 가이드라인들은 제1 세트의 트랜지스터들 및 제2 세트의 트랜지스터들의 제1 구동 강도를 제3 세트의 트랜지스터들 및 제4 세트의 트랜지스터들의 제2 구동 강도와 밸런싱하는 단계를 포함한다. 일부 실시예들에서, 제2 구동 강도는 제1 구동 강도와 동일하다. 일부 실시예들에서, 제1 세트의 트랜지스터들은 제1 수의 핀들을 포함하고, 제2 세트의 트랜지스터들은 제2 수의 핀들을 포함하고, 제3 세트의 트랜지스터들은 제3 수의 핀들을 포함하고, 제4 세트의 트랜지스터들은 제4 수의 핀들을 포함한다. 일부 실시예들에서, 제3 수의 핀들과 제4 수의 핀들의 합은 제1 수의 핀들과 제2 수의 핀들의 합과 동일하다.
본 설명의 또 다른 양상은 집적 회로에 관한 것이다. 일부 실시예들에서, 집적 회로는, 제1 유형의 제1 세트의 트랜지스터들의 제1 활성 영역, 제1 유형의 제2 세트의 트랜지스터들의 제2 활성 영역, 제1 유형의 제3 세트의 트랜지스터들의 제3 활성 영역, 제1 유형의 제4 세트의 트랜지스터들의 제4 활성 영역, 제2 유형의 제5 세트의 트랜지스터들의 제5 활성 영역, 및 제2 유형의 제6 세트의 트랜지스터들의 제6 활성 영역을 포함한다. 일부 실시예들에서, 제2 유형은 제1 유형과는 상이하다. 일부 실시예들에서, 제1 활성 영역은 제1 방향에서 연장되고, 제1 레벨에 있고, 제1 경계에 인접하고, 제1 방향과는 상이한 제2 방향에서 제1 폭을 갖는다. 일부 실시예들에서, 제2 활성 영역은 제1 방향에서 연장되고, 제1 레벨에 있고, 제1 경계에 인접하고, 제2 방향에서 제1 활성 영역으로부터 분리되고, 제2 방향에서 제1 폭을 갖는다. 일부 실시예들에서, 제3 활성 영역은 제1 방향에서 연장되고, 제1 레벨에 있고, 제2 경계에 인접하고, 제2 방향에서 제1 폭과는 상이한 제2 폭을 갖는다. 일부 실시예들에서, 제4 활성 영역은 제1 방향에서 연장되고, 제1 레벨에 있고, 제2 경계에 인접하고, 제2 방향에서 제3 활성 영역으로부터 분리되고, 제2 폭을 갖는다. 일부 실시예들에서, 제5 활성 영역은 제1 방향에서 연장되고, 제1 레벨에 있고, 제2 활성 영역과 제3 활성 영역 사이에 있고, 제1 폭을 갖는다. 일부 실시예들에서, 제6 활성 영역은 제1 방향에서 연장되고, 제1 레벨에 있고, 제2 활성 영역과 제3 활성 영역 사이에 있다. 일부 실시예들에서, 제1 세트의 트랜지스터들, 제2 세트의 트랜지스터들, 제3 세트의 트랜지스터들 및 제4 세트의 트랜지스터들의 제1 구동 강도의 합은 제5 세트의 트랜지스터들 및 제6 세트의 트랜지스터들의 제2 구동 강도의 합 미만이고, 제2 구동 강도는 제1 구동 강도와는 상이하다.
다수의 실시예들이 설명되었다. 그럼에도 불구하고, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 수정들이 행해질 수 있음이 이해될 것이다. 예를 들어, 특정 도펀트 유형(예를 들어, N-형 또는 P-형 금속 산화물 반도체(NMOS 또는 PMOS))으로서 도시된 다양한 트랜지스터들은 예시의 목적이다. 본 개시의 실시예들은 특정 유형으로 제한되지 않는다. 특정 트랜지스터에 대해 상이한 도펀트 유형들을 선택하는 것은 다양한 실시예들의 범위 내에 있다. 상기 설명에서 사용된 다양한 신호들의 로우 또는 하이 논리 값은 또한 예시를 위한 것이다. 다양한 실시예들은, 신호가 활성화 및/또는 비활성일 때 특정 논리 값으로 제한되지 않는다. 상이한 논리 값들을 선택하는 것은 다양한 실시예들의 범위 내에 있다. 다양한 실시예들에서, 트랜지스터는 스위치로서 기능한다. 트랜지스터 대신에 사용되는 스위칭 회로는 다양한 실시예들의 범위 내에 있다. 다양한 실시예들에서, 트랜지스터의 소스는 드레인으로서 구성될 수 있고, 드레인은 소스로서 구성될 수 있다. 이와 같이, 소스 및 드레인이라는 용어는 상호교환가능하게 사용된다. 다양한 신호들은 대응하는 회로들에 의해 생성되지만, 단순화를 위해 회로들은 도시되지 않는다.
다양한 도면들은 예시를 위해 이산적 커패시터들을 사용한 용량성 회로들을 도시한다. 등가 회로가 사용될 수 있다. 예를 들어, 용량성 디바이스, 회로 또는 네트워크(예를 들어, 커패시터들, 용량성 요소들, 디바이스들, 회로 등의 조합)가 이산적 커패시터 대신에 사용될 수 있다. 상기 예시들은 예시적인 동작들 또는 단계들을 포함하지만, 단계들은 반드시 도시된 순서로 수행될 필요는 없다. 개시된 실시예들의 사상 및 범위에 따라, 적절하게 단계들이 추가, 대체, 순서 변경 및/또는 제거될 수 있다.
전술된 내용은 당업자들이 본 개시의 양상을 더 양호하게 이해할 수 있도록 몇몇 실시예의 특징을 개략한다. 당업자들은 본원에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 또한, 당업자들은 이러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는 것, 및 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형을 행할 수 있음을 인식해야 한다.
(실시예 1)
집적 회로(IC)를 형성하는 방법으로서,
프로세서에 의해, 상기 집적 회로의 제1 셀 레이아웃 설계를 레이아웃 설계 상에 배치하는 단계 - 상기 제1 셀 레이아웃 설계는 제1 방향에서 연장되는 제1 셀 경계 및 제2 셀 경계를 갖고, 상기 제2 셀 경계는 상기 제1 방향과는 상이한 제2 방향에서 상기 제1 셀 경계로부터 분리됨 -; 및
상기 레이아웃 설계에 기초하여 상기 집적 회로를 제조하는 단계
를 포함하고; 상기 제1 셀 레이아웃 설계를 배치하는 단계는,
상기 제1 셀 경계에 인접한 제1 세트의 가이드라인들에 따라 제1 활성 영역 레이아웃 패턴을 배치하는 단계 - 상기 제1 활성 영역 레이아웃 패턴은, 제1 유형의 트랜지스터들에 대응하고, 상기 제1 방향에서 연장되고, 제1 레이아웃 레벨에 있고, 상기 제1 방향에서 제1 폭을 가짐 -;
상기 제2 셀 경계에 인접한 상기 제1 세트의 가이드라인들에 따라 제2 활성 영역 레이아웃 패턴을 배치하는 단계 - 상기 제2 활성 영역 레이아웃 패턴은, 상기 제1 유형의 트랜지스터들에 대응하고, 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제2 방향에서 상기 제1 활성 영역 레이아웃 패턴으로부터 분리되고, 상기 제1 폭과는 상이한 제2 폭을 가짐 -; 및
상기 제1 활성 영역 레이아웃 패턴과 상기 제2 활성 영역 레이아웃 패턴 사이에서 상기 제1 세트의 가이드라인들에 따라 제1 세트의 활성 영역 레이아웃 패턴들을 배치하는 단계 - 상기 제1 세트의 활성 영역 레이아웃 패턴들은 상기 제1 유형과는 상이한 제2 유형의 트랜지스터들에 대응하고, 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있음 - 를 포함하고,
적어도 상기 제1 셀 레이아웃 설계의 경우, 상기 제1 세트의 가이드라인들은 제1 구동 강도를 갖는 상기 제1 유형의 트랜지스터들을 선택하는 단계 및 상기 제1 구동 강도와는 상이한 제2 구동 강도를 갖는 상기 제2 유형의 트랜지스터들을 선택하는 단계를 포함하는, 집적 회로(IC)를 형성하는 방법.
(실시예 2)
실시예 1에 있어서,
상기 제1 세트의 활성 영역 레이아웃 패턴들 중의 레이아웃 패턴들 각각은 상기 제1 폭을 갖는, 집적 회로(IC)를 형성하는 방법.
(실시예 3)
실시예 2에 있어서,
상기 제1 유형의 트랜지스터들은,
상기 제1 유형의 제1 수의 핀(fin)들; 및
상기 제1 유형의 제2 수의 핀들을 포함하고,
상기 제2 유형의 트랜지스터들은,
상기 제2 유형의 제3 수의 핀들을 포함하는, 집적 회로(IC)를 형성하는 방법.
(실시예 4)
실시예 3에 있어서,
상기 제2 유형의 상기 제3 수의 핀들은 상기 제1 유형의 상기 제1 수의 핀들과 상기 제1 유형의 상기 제2 수의 핀들의 합 초과인, 집적 회로(IC)를 형성하는 방법.
(실시예 5)
실시예 1에 있어서,
상기 제1 셀 경계에 인접한 상기 제1 세트의 가이드라인들에 따라 제3 활성 영역 레이아웃 패턴을 배치하는 단계 - 상기 제3 활성 영역 레이아웃 패턴은, 상기 제1 유형의 상기 트랜지스터들에 대응하고, 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제2 방향에서 상기 제1 활성 영역 레이아웃 패턴으로부터 분리되고, 상기 제1 폭을 가짐 -; 및
상기 제2 셀 경계에 인접한 상기 제1 세트의 가이드라인들에 따라 제4 활성 영역 레이아웃 패턴을 배치하는 단계 - 상기 제4 활성 영역 레이아웃 패턴은, 상기 제1 유형의 트랜지스터들에 대응하고, 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제2 방향에서 상기 제2 활성 영역 레이아웃 패턴으로부터 분리되고, 상기 제2 폭을 가짐 - 를 더 포함하는, 집적 회로(IC)를 형성하는 방법.
(실시예 6)
실시예 5에 있어서,
상기 제1 활성 영역 레이아웃 패턴과 상기 제3 활성 영역 레이아웃 패턴 사이에서 제2 세트의 가이드라인들에 따라 제1 전력 레일 레이아웃 패턴을 배치하는 단계 - 상기 제1 전력 레일 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제2 방향에서 제3 폭을 갖고, 상기 제1 레이아웃 레벨과는 상이한 제2 레이아웃 레벨에 있고, 상기 제3 폭은 상기 제1 폭 및 상기 제2 폭과는 상이함 -; 및
상기 제2 활성 영역 레이아웃 패턴과 상기 제4 활성 영역 레이아웃 패턴 사이에서 상기 제2 세트의 가이드라인들에 따라 제2 전력 레일 레이아웃 패턴을 배치하는 단계를 더 포함하고, 상기 제2 전력 레일 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제2 방향에서 상기 제3 폭을 갖고, 상기 제2 레이아웃 레벨에 있고, 상기 제2 세트의 가이드라인들은,
상기 제1 및 제3 활성 영역 레이아웃 패턴들에 걸친 제1 설계 전압 강하를 상기 제1 전력 레일 레이아웃 패턴에 걸친 제2 설계 전압 강하와 밸런싱하는 단계; 및
상기 제2 및 제4 활성 영역 레이아웃 패턴들에 걸친 제3 설계 전압 강하를 상기 제2 전력 레일 레이아웃 패턴에 걸친 제4 설계 전압 강하와 밸런싱하는 단계를 포함하는, 집적 회로(IC)를 형성하는 방법.
(실시예 7)
실시예 6에 있어서,
상기 제1 및 제3 활성 영역 레이아웃 패턴들에 걸친 상기 제1 설계 전압 강하를 상기 제1 전력 레일 레이아웃 패턴에 걸친 상기 제2 설계 전압 강하와 밸런싱하는 단계는,
상기 제1 방향에서 상기 제1 전력 레일 레이아웃 패턴의 중점을, 상기 제1 방향에서 상기 제1 및 제3 활성 영역 레이아웃 패턴들 사이의 중점과 상기 제1 방향에서 정렬되게 배치하는 단계를 포함하고;
상기 제2 및 제4 활성 영역 레이아웃 패턴들에 걸친 상기 제3 설계 전압 강하를 상기 제2 전력 레일 레이아웃 패턴에 걸친 상기 제4 설계 전압 강하와 밸런싱하는 단계는,
상기 제1 방향에서 상기 제2 전력 레일 레이아웃 패턴의 중점을, 상기 제1 방향에서 상기 제2 및 제4 활성 영역 레이아웃 패턴들 사이의 중점과 상기 제1 방향에서 정렬되게 배치하는 단계를 포함하는, 집적 회로(IC)를 형성하는 방법.
(실시예 8)
실시예 6에 있어서,
상기 제1 전력 레일 레이아웃 패턴과 상기 제2 전력 레일 레이아웃 패턴 사이에서 제3 세트의 가이드라인들에 따라 제1 세트의 전도성 피처(feature) 레이아웃 패턴들을 배치하는 단계를 더 포함하고, 상기 제1 세트의 전도성 피처 레이아웃 패턴들은 상기 제1 방향에서 연장되는 제1 세트의 그리드라인들과 중첩하고, 상기 제1 세트의 전도성 피처 레이아웃 패턴들의 각각의 전도성 피처 레이아웃 패턴의 중심은 상기 제1 세트의 그리드라인들의 대응하는 그리드라인과 정렬되고;
상기 제1 세트의 그리드라인들의 각각의 그리드라인은 상기 제2 방향에서 제1 피치에 의해 상기 제1 세트의 그리드라인들의 인접 그리드 라인으로부터 분리되는, 집적 회로(IC)를 형성하는 방법.
(실시예 9)
집적 회로(IC)를 형성하는 방법으로서,
프로세서에 의해, 상기 집적 회로의 제1 셀 레이아웃 설계를 생성하는 단계 - 상기 제1 셀 레이아웃 설계는 제1 방향에서 연장되는 제1 셀 경계 및 제2 셀 경계를 갖고, 상기 제2 셀 경계는 상기 제1 방향과는 상이한 제2 방향에서 상기 제1 셀 경계로부터 분리됨 -; 및
적어도 상기 제1 셀 레이아웃 설계에 기초하여 상기 집적 회로를 제조하는 단계
를 포함하고; 상기 제1 셀 레이아웃 설계를 생성하는 단계는,
제1 유형의 제1 세트의 트랜지스터들에 대응하는 제1 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제1 활성 영역 레이아웃 패턴은 상기 제1 방향에서 연장되고, 제1 레이아웃 레벨에 있고, 상기 제1 셀 경계에 인접함 -;
상기 제1 유형의 제2 세트의 트랜지스터들에 대응하는 제2 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제2 활성 영역 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제1 활성 영역 레이아웃 패턴에 인접하고, 상기 제2 방향에서 상기 제1 활성 영역 레이아웃 패턴으로부터 분리됨 -;
상기 제1 유형과는 상이한 제2 유형의 제3 세트의 트랜지스터들에 대응하는 제3 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제3 활성 영역 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제2 활성 영역 레이아웃 패턴에 인접함 -;
상기 제2 유형의 제4 세트의 트랜지스터들에 대응하는 제4 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제4 활성 영역 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제2 셀 경계에 인접하고, 상기 제2 방향에서 상기 제3 활성 영역 레이아웃 패턴으로부터 분리됨 - 를 포함하고;
적어도 상기 제1, 제2, 제3 또는 제4 활성 영역 레이아웃 패턴은 제1 세트의 가이드라인들을 충족하고, 상기 제1 세트의 가이드라인들은, 상기 제1 세트의 트랜지스터들 및 상기 제2 세트의 트랜지스터들의 제1 구동 강도를 상기 제3 세트의 트랜지스터들 및 상기 제4 세트의 트랜지스터들의 제2 구동 강도와 밸런싱하는 단계를 포함하고, 상기 제2 구동 강도는 상기 제1 구동 강도와 동일한, 집적 회로(IC)를 형성하는 방법.
(실시예 10)
실시예 9에 있어서,
상기 제1 세트의 트랜지스터들은 제1 수의 핀들을 포함하고;
상기 제2 세트의 트랜지스터들은 제2 수의 핀들을 포함하고;
상기 제3 세트의 트랜지스터들은 제3 수의 핀들을 포함하고;
상기 제4 세트의 트랜지스터들은 제4 수의 핀들을 포함하는, 집적 회로(IC)를 형성하는 방법.
(실시예 11)
실시예 10에 있어서,
상기 제3 수의 핀들과 상기 제4 수의 핀들의 합은 상기 제1 수의 핀들과 상기 제2 수의 핀들의 합과 동일한, 집적 회로(IC)를 형성하는 방법.
(실시예 12)
실시예 9에 있어서,
상기 제2 유형의 제5 세트의 트랜지스터들에 대응하는 제5 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제5 활성 영역 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제1 활성 영역 레이아웃 패턴 및 상기 제1 셀 경계에 인접함 -; 및
상기 제2 유형의 제6 세트의 트랜지스터들에 대응하는 제6 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제6 활성 영역 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제5 활성 영역 레이아웃 패턴에 인접하고, 상기 제2 방향에서 상기 제5 활성 영역 레이아웃 패턴으로부터 분리됨 - 를 더 포함하는, 집적 회로(IC)를 형성하는 방법.
(실시예 13)
실시예 12에 있어서,
상기 제1 세트의 트랜지스터들은 제1 수의 핀들을 포함하고;
상기 제2 세트의 트랜지스터들은 제2 수의 핀들을 포함하고;
상기 제3 세트의 트랜지스터들은 제3 수의 핀들을 포함하고;
상기 제4 세트의 트랜지스터들은 제4 수의 핀들을 포함하고,
상기 제5 세트의 트랜지스터들은 제5 수의 핀들을 포함하고;
상기 제6 세트의 트랜지스터들은 제6 수의 핀들을 포함하는, 집적 회로(IC)를 형성하는 방법.
(실시예 14)
실시예 12에 있어서,
적어도 상기 제1 활성 영역 레이아웃 패턴, 상기 제4 활성 영역 레이아웃 패턴, 상기 제5 활성 영역 레이아웃 패턴 또는 상기 제6 활성 영역 레이아웃 패턴은 제1 폭을 갖고;
적어도 상기 제2 활성 영역 레이아웃 패턴 또는 상기 제3 활성 영역 레이아웃 패턴은 상기 제1 폭과는 상이한 제2 폭을 갖는, 집적 회로(IC)를 형성하는 방법.
(실시예 15)
실시예 9에 있어서,
상기 집적 회로의 제2 셀 레이아웃 설계를 생성하는 단계를 더 포함하고, 상기 제2 셀 레이아웃 설계는 상기 제1 방향에서 연장되는 제3 셀 경계 및 제4 셀 경계를 갖고, 상기 제4 셀 경계는 상기 제2 방향에서 상기 제3 셀 경계로부터 분리되고, 상기 제3 셀 경계는 상기 제2 셀 경계에 대응하고, 상기 제2 셀 레이아웃 설계를 생성하는 단계는,
상기 제1 유형의 제5 세트의 트랜지스터들에 대응하는 제5 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제5 활성 영역 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제3 셀 경계에 인접함 -;
상기 제1 유형의 제6 세트의 트랜지스터들에 대응하는 제6 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제6 활성 영역 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제5 활성 영역 레이아웃 패턴에 인접하고, 상기 제2 방향에서 상기 제5 활성 영역 레이아웃 패턴으로부터 분리됨 -;
상기 제2 유형의 제7 세트의 트랜지스터들에 대응하는 제7 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제7 활성 영역 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제6 활성 영역 레이아웃 패턴에 인접함 -; 및
상기 제2 유형의 제8 세트의 트랜지스터들에 대응하는 제8 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제8 활성 영역 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제4 셀 경계에 인접하고, 상기 제2 방향에서 상기 제7 활성 영역 레이아웃 패턴으로부터 분리됨 - 를 포함하고;
적어도 상기 제5 활성 영역 레이아웃 패턴, 상기 제6 활성 영역 레이아웃 패턴, 상기 제7 활성 영역 레이아웃 패턴 또는 상기 제8 활성 영역 레이아웃 패턴은 추가로 상기 제1 세트의 가이드라인들을 충족하고, 상기 제1 세트의 가이드라인들은 추가로, 상기 제5 세트의 트랜지스터들 및 상기 제6 세트의 트랜지스터들의 제3 구동 강도를 상기 제7 세트의 트랜지스터들 및 상기 제8 세트의 트랜지스터들의 제4 구동 강도와 밸런싱하는 단계를 포함하고, 상기 제3 구동 강도는 상기 제4 구동 강도와 동일한, 집적 회로(IC)를 형성하는 방법.
(실시예 16)
실시예 15에 있어서,
상기 제1 활성 영역 레이아웃 패턴과 상기 제2 활성 영역 레이아웃 패턴 사이에서 제2 세트의 가이드라인들에 따라 제1 전력 레일 레이아웃 패턴을 배치하는 단계 - 상기 제1 전력 레일 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제2 방향에서 제1 폭을 갖고, 상기 제1 레이아웃 레벨과는 상이한 제2 레이아웃 레벨에 있음 -;
상기 제3 활성 영역 레이아웃 패턴과 상기 제4 활성 영역 레이아웃 패턴 사이에서 상기 제2 세트의 가이드라인들에 따라 제2 전력 레일 레이아웃 패턴을 배치하는 단계 - 상기 제2 전력 레일 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제2 방향에서 상기 제1 폭을 갖고, 상기 제2 레이아웃 레벨에 있음 -;
상기 제5 활성 영역 레이아웃 패턴과 상기 제6 활성 영역 레이아웃 패턴 사이에서 상기 제2 세트의 가이드라인들에 따라 제3 전력 레일 레이아웃 패턴을 배치하는 단계 - 상기 제3 전력 레일 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제2 방향에서 상기 제1 폭을 갖고, 상기 제2 레이아웃 레벨에 있음 -; 및
상기 제7 활성 영역 레이아웃 패턴과 상기 제8 활성 영역 레이아웃 패턴 사이에서 상기 제2 세트의 가이드라인들에 따라 제4 전력 레일 레이아웃 패턴을 배치하는 단계 - 상기 제4 전력 레일 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제2 방향에서 상기 제1 폭을 갖고, 상기 제2 레이아웃 레벨에 있음 - 를 더 포함하는, 집적 회로(IC)를 형성하는 방법.
(실시예 17)
집적 회로로서,
제1 유형의 제1 세트의 트랜지스터들의 제1 활성 영역 - 상기 제1 활성 영역은 제1 방향에서 연장되고, 제1 레벨에 있고, 제1 경계에 인접하고, 상기 제1 방향과는 상이한 제2 방향에서 제1 폭을 가짐 -;
상기 제1 유형의 제2 세트의 트랜지스터들의 제2 활성 영역 - 상기 제2 활성 영역은 상기 제1 방향에서 연장되고, 상기 제1 레벨에 있고, 상기 제1 경계에 인접하고, 상기 제2 방향에서 상기 제1 활성 영역과는 분리되고, 상기 제1 폭을 가짐 -;
상기 제1 유형의 제3 세트의 트랜지스터들의 제3 활성 영역 - 상기 제3 활성 영역은 상기 제1 방향에서 연장되고, 상기 제1 레벨에 있고, 제2 경계에 인접하고, 상기 제1 폭과는 상이한 제2 폭을 가짐 -;
상기 제1 유형의 제4 세트의 트랜지스터들의 제4 활성 영역 - 상기 제4 활성 영역은 상기 제1 방향에서 연장되고, 상기 제1 레벨에 있고, 상기 제2 경계에 인접하고, 상기 제2 방향에서 상기 제3 활성 영역과는 분리되고, 상기 제2 폭을 가짐 -; 및
상기 제1 유형과는 상이한 제2 유형의 제5 세트의 트랜지스터들의 제5 활성 영역 - 상기 제5 활성 영역은 상기 제1 방향에서 연장되고, 상기 제1 레벨에 있고, 상기 제2 활성 영역과 상기 제3 활성 영역 사이에 있고, 상기 제1 폭을 가짐 - 을 포함하는, 집적 회로.
(실시예 18)
실시예 17에 있어서,
상기 제2 유형의 제6 세트의 트랜지스터들의 제6 활성 영역을 더 포함하고, 상기 제6 활성 영역은 상기 제1 방향에서 연장되고, 상기 제1 레벨에 있고, 상기 제2 활성 영역과 상기 제3 활성 영역 사이에 있고, 상기 제1 폭을 갖는, 집적 회로.
(실시예 19)
실시예 18에 있어서,
상기 제2 세트의 트랜지스터들 및 상기 제3 세트의 트랜지스터들의 제1 구동 강도의 합은 상기 제5 세트의 트랜지스터들 및 상기 제6 세트의 트랜지스터들의 제2 구동 강도의 합 미만이고, 상기 제2 구동 강도는 상기 제1 구동 강도와는 상이한, 집적 회로.
(실시예 20)
실시예 18에 있어서,
상기 제1 방향에서 연장되고, 상기 제2 방향에서 제3 폭을 갖고, 상기 제1 활성 영역과 상기 제2 활성 영역 사이에 있고, 제2 레벨에 있고, 제1 공급 전압을 공급하도록 구성되는 제1 전력 레일; 및
상기 제1 방향에서 연장되고, 상기 제2 방향에서 상기 제3 폭을 갖고, 상기 제5 활성 영역과 상기 제6 활성 영역 사이에 있고, 상기 제2 레벨에 있고, 상기 제1 공급 전압과는 상이한 제2 공급 전압을 공급하도록 구성되는 제2 전력 레일,
상기 제1 방향에서 연장되고, 상기 제2 방향에서 상기 제3 폭을 갖고, 상기 제3 활성 영역과 상기 제4 활성 영역 사이에 있고, 상기 제2 레벨에 있고, 상기 제1 공급 전압을 공급하도록 구성되는 제3 전력 레일을 더 포함하고,
상기 제2 레벨은 상기 제1 레벨과는 상이하고, 상기 제3 폭은 상기 제1 폭 및 제2 폭과는 상이한, 집적 회로.

Claims (10)

  1. 집적 회로(IC)를 형성하는 방법으로서,
    프로세서에 의해, 상기 집적 회로의 제1 셀 레이아웃 설계를 레이아웃 설계 상에 배치하는 단계 - 상기 제1 셀 레이아웃 설계는 제1 방향에서 연장되는 제1 셀 경계 및 제2 셀 경계를 갖고, 상기 제2 셀 경계는 상기 제1 방향과는 상이한 제2 방향에서 상기 제1 셀 경계로부터 분리됨 -; 및
    상기 레이아웃 설계에 기초하여 상기 집적 회로를 제조하는 단계
    를 포함하고; 상기 제1 셀 레이아웃 설계를 배치하는 단계는,
    상기 제1 셀 경계에 인접한 제1 세트의 가이드라인들에 따라 제1 활성 영역 레이아웃 패턴을 배치하는 단계 - 상기 제1 활성 영역 레이아웃 패턴은, 제1 유형의 트랜지스터들에 대응하고, 상기 제1 방향에서 연장되고, 제1 레이아웃 레벨에 있고, 상기 제2 방향에서 제1 폭을 가짐 -;
    상기 제2 셀 경계에 인접한 상기 제1 세트의 가이드라인들에 따라 제2 활성 영역 레이아웃 패턴을 배치하는 단계 - 상기 제2 활성 영역 레이아웃 패턴은, 상기 제1 유형의 트랜지스터들에 대응하고, 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제2 방향에서 상기 제1 활성 영역 레이아웃 패턴으로부터 분리되고, 상기 제1 폭과는 상이한 제2 폭을 가짐 -; 및
    상기 제1 활성 영역 레이아웃 패턴과 상기 제2 활성 영역 레이아웃 패턴 사이에서 상기 제1 세트의 가이드라인들에 따라 제1 세트의 활성 영역 레이아웃 패턴들을 배치하는 단계 - 상기 제1 세트의 활성 영역 레이아웃 패턴들은 상기 제1 유형과는 상이한 제2 유형의 트랜지스터들에 대응하고, 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있음 - 를 포함하고,
    적어도 상기 제1 셀 레이아웃 설계의 경우, 상기 제1 세트의 가이드라인들은 제1 구동 강도를 갖는 상기 제1 유형의 트랜지스터들을 선택하는 단계 및 상기 제1 구동 강도와는 상이한 제2 구동 강도를 갖는 상기 제2 유형의 트랜지스터들을 선택하는 단계를 포함하는, 집적 회로(IC)를 형성하는 방법.
  2. 제1항에 있어서,
    상기 제1 세트의 활성 영역 레이아웃 패턴들 중의 레이아웃 패턴들 각각은 상기 제1 폭을 갖는, 집적 회로(IC)를 형성하는 방법.
  3. 제2항에 있어서,
    상기 제1 유형의 트랜지스터들은,
    상기 제1 유형의 제1 수의 핀(fin)들; 및
    상기 제1 유형의 제2 수의 핀들을 포함하고,
    상기 제2 유형의 트랜지스터들은,
    상기 제2 유형의 제3 수의 핀들을 포함하는, 집적 회로(IC)를 형성하는 방법.
  4. 제3항에 있어서,
    상기 제2 유형의 상기 제3 수의 핀들은 상기 제1 유형의 상기 제1 수의 핀들과 상기 제1 유형의 상기 제2 수의 핀들의 합 초과인, 집적 회로(IC)를 형성하는 방법.
  5. 제1항에 있어서,
    상기 제1 셀 경계에 인접한 상기 제1 세트의 가이드라인들에 따라 제3 활성 영역 레이아웃 패턴을 배치하는 단계 - 상기 제3 활성 영역 레이아웃 패턴은, 상기 제1 유형의 상기 트랜지스터들에 대응하고, 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제2 방향에서 상기 제1 활성 영역 레이아웃 패턴으로부터 분리되고, 상기 제1 폭을 가짐 -; 및
    상기 제2 셀 경계에 인접한 상기 제1 세트의 가이드라인들에 따라 제4 활성 영역 레이아웃 패턴을 배치하는 단계 - 상기 제4 활성 영역 레이아웃 패턴은, 상기 제1 유형의 트랜지스터들에 대응하고, 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제2 방향에서 상기 제2 활성 영역 레이아웃 패턴으로부터 분리되고, 상기 제2 폭을 가짐 - 를 더 포함하는, 집적 회로(IC)를 형성하는 방법.
  6. 집적 회로(IC)를 형성하는 방법으로서,
    프로세서에 의해, 상기 집적 회로의 제1 셀 레이아웃 설계를 생성하는 단계 - 상기 제1 셀 레이아웃 설계는 제1 방향에서 연장되는 제1 셀 경계 및 제2 셀 경계를 갖고, 상기 제2 셀 경계는 상기 제1 방향과는 상이한 제2 방향에서 상기 제1 셀 경계로부터 분리됨 -; 및
    적어도 상기 제1 셀 레이아웃 설계에 기초하여 상기 집적 회로를 제조하는 단계
    를 포함하고; 상기 제1 셀 레이아웃 설계를 생성하는 단계는,
    제1 유형의 제1 세트의 트랜지스터들에 대응하는 제1 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제1 활성 영역 레이아웃 패턴은 상기 제1 방향에서 연장되고, 제1 레이아웃 레벨에 있고, 상기 제1 셀 경계에 인접함 -;
    상기 제1 유형의 제2 세트의 트랜지스터들에 대응하는 제2 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제2 활성 영역 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제1 활성 영역 레이아웃 패턴에 인접하고, 상기 제2 방향에서 상기 제1 활성 영역 레이아웃 패턴으로부터 분리됨 -;
    상기 제1 유형과는 상이한 제2 유형의 제3 세트의 트랜지스터들에 대응하는 제3 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제3 활성 영역 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제2 활성 영역 레이아웃 패턴에 인접함 -;
    상기 제2 유형의 제4 세트의 트랜지스터들에 대응하는 제4 활성 영역 레이아웃 패턴을 생성하는 단계 - 상기 제4 활성 영역 레이아웃 패턴은 상기 제1 방향에서 연장되고, 상기 제1 레이아웃 레벨에 있고, 상기 제2 셀 경계에 인접하고, 상기 제2 방향에서 상기 제3 활성 영역 레이아웃 패턴으로부터 분리됨 - 를 포함하고;
    적어도 상기 제1, 제2, 제3 또는 제4 활성 영역 레이아웃 패턴은 제1 세트의 가이드라인들을 충족하고, 상기 제1 세트의 가이드라인들은, 상기 제1 세트의 트랜지스터들 및 상기 제2 세트의 트랜지스터들의 제1 구동 강도를 상기 제3 세트의 트랜지스터들 및 상기 제4 세트의 트랜지스터들의 제2 구동 강도와 밸런싱하는 단계를 포함하고, 상기 제2 구동 강도는 상기 제1 구동 강도와 동일한, 집적 회로(IC)를 형성하는 방법.
  7. 집적 회로로서,
    제1 유형의 제1 세트의 트랜지스터들의 제1 활성 영역 - 상기 제1 활성 영역은 제1 방향에서 연장되고, 제1 레벨에 있고, 제1 경계에 인접하고, 상기 제1 방향과는 상이한 제2 방향에서 제1 폭을 가짐 -;
    상기 제1 유형의 제2 세트의 트랜지스터들의 제2 활성 영역 - 상기 제2 활성 영역은 상기 제1 방향에서 연장되고, 상기 제1 레벨에 있고, 상기 제1 경계에 인접하고, 상기 제2 방향에서 상기 제1 활성 영역과는 분리되고, 상기 제1 폭을 가짐 -;
    상기 제1 유형의 제3 세트의 트랜지스터들의 제3 활성 영역 - 상기 제3 활성 영역은 상기 제1 방향에서 연장되고, 상기 제1 레벨에 있고, 제2 경계에 인접하고, 상기 제1 폭과는 상이한 제2 폭을 가짐 -;
    상기 제1 유형의 제4 세트의 트랜지스터들의 제4 활성 영역 - 상기 제4 활성 영역은 상기 제1 방향에서 연장되고, 상기 제1 레벨에 있고, 상기 제2 경계에 인접하고, 상기 제2 방향에서 상기 제3 활성 영역과는 분리되고, 상기 제2 폭을 가짐 -; 및
    상기 제1 유형과는 상이한 제2 유형의 제5 세트의 트랜지스터들의 제5 활성 영역 - 상기 제5 활성 영역은 상기 제1 방향에서 연장되고, 상기 제1 레벨에 있고, 상기 제2 활성 영역과 상기 제3 활성 영역 사이에 있고, 상기 제1 폭을 가짐 - 을 포함하는, 집적 회로.
  8. 제7항에 있어서,
    상기 제2 유형의 제6 세트의 트랜지스터들의 제6 활성 영역을 더 포함하고, 상기 제6 활성 영역은 상기 제1 방향에서 연장되고, 상기 제1 레벨에 있고, 상기 제2 활성 영역과 상기 제3 활성 영역 사이에 있고, 상기 제1 폭을 갖는, 집적 회로.
  9. 제8항에 있어서,
    상기 제2 세트의 트랜지스터들 및 상기 제3 세트의 트랜지스터들의 제1 구동 강도의 합은 상기 제5 세트의 트랜지스터들 및 상기 제6 세트의 트랜지스터들의 제2 구동 강도의 합 미만이고, 상기 제2 구동 강도는 상기 제1 구동 강도와는 상이한, 집적 회로.
  10. 제8항에 있어서,
    상기 제1 방향에서 연장되고, 상기 제2 방향에서 제3 폭을 갖고, 상기 제1 활성 영역과 상기 제2 활성 영역 사이에 있고, 제2 레벨에 있고, 제1 공급 전압을 공급하도록 구성되는 제1 전력 레일; 및
    상기 제1 방향에서 연장되고, 상기 제2 방향에서 상기 제3 폭을 갖고, 상기 제5 활성 영역과 상기 제6 활성 영역 사이에 있고, 상기 제2 레벨에 있고, 상기 제1 공급 전압과는 상이한 제2 공급 전압을 공급하도록 구성되는 제2 전력 레일,
    상기 제1 방향에서 연장되고, 상기 제2 방향에서 상기 제3 폭을 갖고, 상기 제3 활성 영역과 상기 제4 활성 영역 사이에 있고, 상기 제2 레벨에 있고, 상기 제1 공급 전압을 공급하도록 구성되는 제3 전력 레일을 더 포함하고,
    상기 제2 레벨은 상기 제1 레벨과는 상이하고, 상기 제3 폭은 상기 제1 폭 및 제2 폭과는 상이한, 집적 회로.
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