KR102643003B1 - 파워 레일의 오믹 강하를 감소하는 회로 체인을 포함하는 집적 회로 - Google Patents

파워 레일의 오믹 강하를 감소하는 회로 체인을 포함하는 집적 회로 Download PDF

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Abstract

집적 회로는 복수의 파워 레일 쌍들 및 회로 체인을 포함한다. 상기 복수의 파워 레일 쌍들은 제1 전원 전압을 공급하는 하이 파워 레일들의 각각 및 상기 하이 전압보다 낮은 제2 전원 전압을 공급하는 로우 파워 레일들의 각각이 쌍을 이루어 전원을 공급한다. 상기 회로 체인은 전단의 출력이 후단의 입력으로서 제공되도록 케스케이드 결합을 이루는 복수의 단위 회로들을 포함하고, 상기 복수의 단위 회로들은 상기 파워 레일 쌍들에 분산하여 결합된다. 케스케이드 결합을 이루는 회로 체인의 단위 회로들을 복수의 파워 레일 쌍들에 분산하여 결합시킴으로써 파워 레일들의 오믹 강하를 감소하여 상기 집적 회로의 성능을 향상시킬 수 있다.

Description

파워 레일의 오믹 강하를 감소하는 회로 체인을 포함하는 집적 회로{Integrated circuit including circuit chain of reducing ohmic drop in power rails}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 파워 레일의 오믹 강하는 감소하는 회로 체인을 포함하는 집적 회로에 관한 것이다.
일반적으로 집적 회로의 설계를 위하여 표준 셀(standard cell)들이 이용될 수 있다. 표준 셀들은 미리 결정된 아키텍쳐를 가진 셀들이고 이러한 표준 셀들은 셀 라이브러리에 저장된다. 집적 회로의 설계시 표준 셀들은 셀 라이브러리로부터 추출되어 집적 회로의 레이아웃 상의 적절한 위치들에 배치된다. 이후 배치된 표준 셀들을 전기적으로 서로 연결하는 라우팅이 수행된다. 표준 셀들에 전원을 공급하기 위해서 파워 레일들이 배치된다. 파워 레일들에 오믹 강하(ohmic drop)(IR 드롭(IR drop) 또는 저항성 전압 강하(resistive voltage drop))가 증가할수록 집적 회로의 성능이 저하되는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 파워 레일의 오믹 강하를 효율적으로 감소할 수 있는 회로 체인을 포함하는 집적 회로를 제공하는 것이다.
또한 본 발명의 일 목적은, 파워 레일의 오믹 강하를 효율적으로 감소할 수 있는 회로 체인을 포함하는 집적 회로의 설계 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로는 복수의 파워 레일 쌍들 및 회로 체인을 포함한다.
상기 복수의 파워 레일 쌍들은 제1 전원 전압을 공급하는 하이 파워 레일들의 각각 및 상기 하이 전압보다 낮은 제2 전원 전압을 공급하는 로우 파워 레일들의 각각이 쌍을 이루어 전원을 공급한다.
상기 회로 체인은 전단의 출력이 후단의 입력으로서 제공되도록 케스케이드 결합을 이루는 복수의 단위 회로들을 포함하고, 상기 복수의 단위 회로들은 상기 파워 레일 쌍들에 분산하여 결합된다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로는 복수의 파워 레일 쌍들 및 복수의 회로 체인들을 포함한다.
상기 복수의 파워 레일 쌍들은 제1 전원 전압을 공급하는 하이 파워 레일들의 각각 및 상기 하이 전압보다 낮은 제2 전원 전압을 공급하는 로우 파워 레일들의 각각이 쌍을 이루어 전원을 공급한다.
상기 회로 체인들의 각각은 전단의 출력이 후단의 입력으로서 제공되도록 케스케이드 결합을 이루는 복수의 단위 회로들을 포함하고, 상기 복수의 단위 회로들은 상기 파워 레일 쌍들에 분산하여 결합된다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로의 설계 방법은 복수의 단위 회로들이 케스케이드 결합을 이루는 적어도 하나의 회로 체인을 포함하는 집적 회로를 정의하는 입력 데이터를 수신하는 단계, 복수의 표준 셀들을 포함하는 표준 셀 라이브러리를 제공하는 단계 및 상기 입력 데이터 및 상기 표준 셀 라이브러리에 기초하여 상기 회로 체인의 단위 회로들이 복수의 파워 레일 쌍들에 분산하여 결합되도록 배치 및 라우팅을 수행하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함한다.
본 발명의 실시예들에 따른 집적 회로는, 케스케이드 결합을 이루는 회로 체인의 단위 회로들을 복수의 파워 레일 쌍들에 분산하여 결합시킴으로써 파워 레일들의 오믹 강하를 감소하여 상기 집적 회로의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 집적 회로를 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 3은 본 발명의 실시예들에 따른 집적 회로의 설계 시스템의 블록도이다.
도 4는 본 발명의 일 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다.
도 5는 표준 셀의 레이아웃의 일 예를 나타내는 도면이다.
도 6a, 도 6b 및 도 6c는 도 5의 표준 셀과 동일한 레이아웃을 가질 수 있는 표준 셀의 단면도들이다.
도 7 내지 도 12는 본 발명의 실시예들에 따른 회로 체인을 포함하는 집적 회로의 레이아웃들을 나타내는 도면들이다.
도 13은 본 발명의 실시예들에 따른 집적 회로에 포함되는 회로 체인의 일 실시예를 나타내는 도면이다.
도 14a 및 도 14b는 도 13의 회로 체인에 포함되는 단위 회로의 예들을 나타내는 도면들이다.
도 15는 본 발명의 실시예들에 따른 집적 회로에 포함되는 회로 체인의 일 실시예를 나타내는 도면이다.
도 16a 및 도 16b는 도 15의 회로 체인에 포함되는 단위 회로의 예들을 나타내는 도면들이다.
도 17은 본 발명의 실시예들에 따른 집적 회로에 포함되는 회로 체인의 일 실시예를 나타내는 도면이다.
도 18은 도 17의 회로 체인에 포함되는 단위 회로의 일 예를 나타내는 도면이다.
도 19는 파워 레일의 오믹 강하를 설명하기 위한 도면이다.
도 20은 본 발명의 실시예들에 따른 집적 회로에서의 오믹 강하의 감소 효과를 나타내는 도면이다.
도 21은 본 발명의 실시예들에 따른 집적 회로를 나타내는 블록도이다.
도 22a 및 도 22b는 도 21의 집적 회로에 포함되는 링 오실레이터 블록의 레이아웃들을 나타내는 도면들이다.
도 23은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 집적 회로를 나타내는 도면이다.
도 1을 참조하면, 집적 회로(200)는 복수의 파워 레일 쌍들(PRP1~PRPn) 및 회로 체인(CCN)을 포함한다.
파워 레일 쌍들(PRP1~PRPn)은 제1 전원 전압(VDD)을 공급하는 하이 파워 레일들(HPR1~HPRn)의 각각 및 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 공급하는 로우 파워 레일들(LPR1~LPRn)의 각각이 쌍을 이루어 전원(power)을 공급한다. 제1 하이 파워 레일(HPR1) 및 제1 로우 파워 레일(LPR1)이 제1 파워 레일 쌍(PRP1)을 이루고, 제2 하이 파워 레일(HPR2) 및 제2 로우 파워 레일(LPR2)이 제2 파워 레일 쌍(PRP2)을 이루고, 이와 같은 방식으로 제n 하이 파워 레일(HPR1) 및 제n 로우 파워 레일(LPRn)이 제n 파워 레일 쌍(PRPn)을 이룬다.
회로 체인(CCN)은 케스케이드 결합을 이루는 복수의 단위 회로들(UC1~UCn)을 포함한다. 여기서 케스케이드 결합이란 전단의 출력이 후단의 입력으로서 제공되도록 복수의 단위 회로들(UC1~UCn)이 순차적으로 연결되는 것을 말한다. 다시 말해, 제1 단위 회로(UC1)의 출력 핀(PO)은 제2 단위 회로(UC2)의 입력 핀(PI)에 연결되어 제1 단위 회로(UC1)의 출력인 제1 신호(S1)가 제2 단위 회로(UC2)의 입력으로서 제공되고, 제2 단위 회로(UC2)의 출력 핀(PO)은 제3 단위 회로(UC3)의 입력 핀(PI)에 연결되어 제2 단위 회로(UC2)의 출력인 제2 신호(S2)가 제3 단위 회로(UC3)의 입력으로서 제공되고, 이와 같은 방식으로 제n-1 단위 회로(미도시)의 출력 핀(PO)은 제n 단위 회로(UCn)의 입력 핀(PI)에 연결되어 상기 제n-1 단위 회로의 출력인 제n-1 신호(Sn-1)가 제n 단위 회로(UCn)의 입력으로서 제공된다.
회로 체인(CCN)의 입력 신호(SI)는 제1 단위 회로(UC1)의 입력 핀(PI)에 인가되고 회로 체인(CCN)의 출력 신호(SO)는 제n 단위 회로(UCn)의 출력 핀(PO)으로부터 제공된다. 일 실시예에서, 최후단의 제n 단위 회로(UCn)의 출력 핀(PO)은 최전단의 제1 단위 회로(UC1)의 입력 핀(PI)에 전기적으로 연결될 수 있다. 이 경우, 출력 신호(SO)는 입력 신호(SI)와 동일하고 회로 체인(CCN)은 도 13 및 도 15를 참조하여 후술하는 바와 같은 링 구조를 형성할 수 있다.
본 발명의 실시예들에 따라서, 복수의 단위 회로들(UC1~UCn)은 파워 레일 쌍들(PRP1~PRPn)에 분산하여 결합된다. 상기 케스케이드 결합의 모든 부분들에 대하여, 복수의 단위 회로들(UC1~UCn) 중 직접적으로 결합된 두 개의 단위 회로들은 서로 다른 두 개의 파워 레일 쌍들에 각각 결합될 수 있다.
예를 들어, 직접적으로 결합된 제1 단위 회로(UC1) 및 제2 단위 회로(UC2)는 서로 다른 제1 파워 레일 쌍(PRP1) 및 제2 파워 레일 쌍(PRP2)에 각각 결합될 수 있고, 직접적으로 결합된 제2 단위 회로(UC2) 및 제3 단위 회로(UC3)는 서로 다른 제2 파워 레일 쌍(PRP2) 및 제3 파워 레일 쌍(PRP3)에 각각 결합될 수 있다. 직접적으로 연결되지 않은 제1 단위 회로(UC1) 및 제3 단위 회로(UC3)에 각각 결합되는 제1 파워 레일 쌍(PRP1) 및 제3 파워 레일 쌍(PRP3)은 동일할 수도 있고 서로 다를 수도 있다.
이와 같이, 본 발명의 실시예들에 따른 집적 회로(200)는, 케스케이드 결합을 이루는 회로 체(CCN)의 단위 회로들(UC1~UCn)을 복수의 파워 레일 쌍들(PRP1~PRPn)에 분산하여 결합시킴으로써 파워 레일들의 오믹 강하를 감소하여 집적 회로(200)의 성능을 향상시킬 수 있다. 이러한 분산 결합에 의한 오믹 강하의 감소 효과는 도 19 및 도 20을 참조하여 후술한다.
도 2는 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 2의 집적 회로의 설계 방법은 집적 회로의 레이아웃을 설계하는 방법일 수 있고 집적 회로의 설계를 위한 툴(tool)에서 수행될 수 있다. 일 실시예에서, 상기 집적 회로를 설계하기 위한 툴은 프로세서에 의해 수행되는 복수의 명령들을 포함하는 프로그램일 수 있다
도 2를 참조하면, 복수의 단위 회로들이 케스케이드 결합을 이루는 적어도 하나의 회로 체인을 포함하는 집적 회로를 정의하는 입력 데이터를 수신한다(S100).
일반적으로 집적 회로는 복수의 셀들로서 정의될 수 있고, 구체적으로, 복수의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 이하에서는 셀은 표준 셀이고, 셀 라이브러리는 표준 셀 라이브러리일 수 있다.
일 실시예에서, 상기 입력 데이터는 집적 회로의 동작(behavior)에 대한 추상적 형태로부터, 예컨대 RTL(register transfer level)에서 정의된 데이터로부터 셀 라이브러리를 이용하여 합성(synthesis)에 의해서 생성된 데이터일 수 있다. 예를 들면, 입력 데이터는 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 정의된 집적 회로가 합성됨으로써 생성된 비트스트림(bitstream) 또는 네트리스트(netlist)일 수 있다.
다른 실시예에서, 상기 입력 데이터는 집적 회로의 레이아웃을 정의하는 데이터일 수 있다. 예를 들면, 입력 데이터는 반도체 물질, 금속, 절연체 등으로서 구현된 구조체를 정의하는 기하학적인 정보를 포함할 수 있다. 입력 데이터가 나타내는 집적 회로의 레이아웃은 셀들의 레이아웃을 포함할 수 있고, 셀들을 서로 연결하는 도선들을 포함할 수 있다.
복수의 표준 셀들을 포함하는 표준 셀 라이브러리를 제공한다(S200).
표준 셀은 레이아웃의 크기가 미리 정해진 규칙을 만족하고 미리 정해진 기능을 갖는 집적 회로의 단위를 의미한다. 표준 셀은 입력 핀(pin) 및 출력 핀을 포함할 수 있으며, 입력 핀으로 수신되는 신호를 처리함으로써 출력 핀을 통해 신호를 출력할 수 있다. 예를 들어, 표준 셀은 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립플롭 및 래치 등과 같은 저장 요소(storage element)에 대응할 수 있다.
표준 셀 라이브러리는 복수의 표준 셀들에 대한 정보를 포함할 수 있다. 예를 들어, 표준 셀 라이브러리는 표준 셀의 명칭, 표준 셀의 기능에 대한 정보, 타이밍 정보, 전력 정보 및 레이아웃 정보 등을 포함할 수 있다. 표준 셀 라이브러리는 스토리지에 저장되어 있을 수 있고, 상기 스토리지에 액세스함으로써 표준 셀 라이브러리가 제공될 수 있다.
일 실시예에서, 상기 회로 체인에 포함되는 상기 단위 회로들의 각각은 하나의 표준 셀에 상응할 수 있다. 다른 실시예에서, 상기 회로 체인에 포함되는 상기 단위 회로들의 각각은 동종 또는 이종의 두 개 이상의 표준 셀들의 조합에 상응할 수 있다.
상기 입력 데이터 및 상기 표준 셀 라이브러리에 기초하여 상기 회로 체인의 단위 회로들이 복수의 파워 레일 쌍들에 분산하여 결합되도록 배치 및 라우팅을 수행하여 상기 집적 회로를 정의하는 출력 데이터를 생성한다(S300). 상기 분산 결합의 구체적인 실시예들은 도 7 내지 도 12를 참조하여 후술한다.
일 실시예에서, 수신된 입력 데이터가 집적 회로를 합성함으로써 생성된 비트스트림 또는 네트리스트와 같은 데이터인 경우, 출력 데이터는 비트스트림 또는 네트리스트일 수 있다. 다른 실시예에서, 수신된 입력 데이터가, 예컨대 GDSII(Graphic Data System II) 형식(format)을 가지는 집적 회로의 레이아웃을 정의하는 데이터인 경우, 출력 데이터의 형식 역시 집적 회로의 레이아웃을 정의하는 데이터일 수 있다.
본 발명의 실시예들에 따라서, 케스케이드 결합을 이루는 회로 체인의 단위 회로들을 복수의 파워 레일 쌍들에 분산하여 결합시킴으로써 파워 레일들의 오믹 강하를 감소하여 상기 집적 회로의 성능을 향상시킬 수 있다.
도 3은 본 발명의 실시예들에 따른 집적 회로의 설계 시스템의 블록도이다.
도 3을 참조하면, 설계 시스템(1000)은 저장부(1100), 설계 모듈(1400) 및 프로세서(1500)를 포함할 수 있다.
저장부(1100)는 표준 셀 라이브러리(standard cell library)(SCLB)(1110)를 포함할 수 있다. 표준 셀 라이브러리(1110)는 저장부(1100)로부터 설계 모듈(1400)로 제공될 수 있다. 표준 셀 라이브러리(1110)는 복수의 표준 셀들을 포함할 수 있다.
표준 셀은, 블록, 소자 또는 칩의 설계에서 최소 단위를 구성하는 유닛일 수 있다. 회로 체인에 포함되는 단위 회로들의 각각은 하나의 표준 셀에 상응할 수도 있고, 동종 또는 이종의 두 개 이상의 표준 셀들의 조합에 상응할 수도 있다.
저장부(1100)는 컴퓨터로 읽을 수 있는 저장 매체로서, 데이터 및/또는 컴퓨터에 의해 실행되는 명령어들을 저장하는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체는 RAM, ROM 등의 휘발성 메모리, 플래시 메모리, MRAM, PRAM, RRAM 등과 같은 비휘발성 메모리 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
설계 모듈(1400)은 배치 모듈(placement module)(PLMD)(1200) 및 라우팅 모듈(routing module)(RTMD)(1300)을 포함할 수 있다.
이하에서 사용되는 '모듈'이라는 용어는 소프트웨어, FPGA또는 ASIC과 같은 하드웨어 또는 소프트웨어와 하드웨어의 조합을 나타낼 수 있다. '모듈'은 소프트웨어의 형태로서 어드레싱할 수 있는 저장 매체에 저장될 수 있고, 하나 또는 그 이상의 프로세서들에 의해 실행되도록 구성될 수도 있다. 예를 들어, '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. '모듈'은 세부적인 기능들을 수행하는 복수의 '모듈'들로 분리될 수도 있다.
배치 모듈(1200)은, 프로세서(40)를 이용하여, 집적 회로를 정의하는 입력 데이터(DI) 및 표준 셀 라이브러리(1110)에 기초하여 표준 셀들을 배치할 수 있다. 라우팅 모듈(1300)은 배치 모듈(1200)로부터 제공되는 셀 배치에 대하여 신호 라우팅을 수행한다. 라우팅이 성공적으로 완료되지 않은 경우, 배치 모듈(1200)은 기존의 배치를 수정하여 제공하고 라우팅 모듈(1300)은 수정된 배치에 대해서 신호 라우팅을 다시 수행할 수 있다. 라우팅이 성공적으로 완료된 경우, 라우팅 모듈(1300)은 집적 회로를 정의하는 출력 데이터(DO)를 생성할 수 있다.
배치 모듈(1200)과 라우팅 모듈(1300)은 하나의 통합된 모듈(1400)로 구현될 수도 있고, 배치 모듈(1200)과 라우팅 모듈(1300)은 각각 분리된 별개의 모듈들로서 구현될 수도 있다. 배치 모듈(1200)과 라우팅 모듈(1300)을 포함하는 설계 모듈(1400)은 전술한 바와 같이 상기 회로 체인의 단위 회로들이 복수의 파워 레일 쌍들에 분산하여 결합되도록 배치 및 라우팅을 수행할 수 있다.
배치 모듈(1200) 및/또는 라우팅 모듈(1300)은 소프트웨어의 형태로 구현될 수 있으나, 본 발명이 반드시 이에 제한되는 것은 아니다. 배치 모듈(1200) 및 라우팅 모듈(1300)이 모두 소프트웨어 형태로 구현될 경우, 배치 모듈(1200) 및 라우팅 모듈(1300)은 저장부(1100)에 코드(code) 형태로 저장될 수도 있고, 저장부(1100)와 분리된 다른 저장부(미도시)에 코드 형태로 저장될 수도 있다.
프로세서(1500)는 설계 모듈(1400)이 연산을 수행하는데 이용될 수 있다. 비록 도 3에서는 1개의 프로세서(1500) 만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니고 설계 시스템(1000)은 복수의 프로세서들을 포함할 수 있다. 한편, 비록 도면에는 상세히 도시되지 않았지만, 프로세서(1500)는 연산 능력 향상을 위해 캐시 메모리를 포함할 수도 있다.
이하 3차원상에서 서로 수직하는 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)을 이용하여 셀 및 이를 포함하는 집적 회로의 구조를 설명한다. 제1 방향(X)은 행 방향에 해당하고, 제2 방향(Y)은 열 방향에 해당하고, 제3 방향(Z)은 수직 방향에 해당할 수 있다.
도 4는 본 발명의 일 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다.
도 4의 집적 회로(300)는 ASIC(application specific integrated circuit)일 수 있다. 집적 회로(300)의 레이아웃은 표준 셀들(SC1~SC12)의 전술한 배치 및 라우팅을 수행하여 결정될 수 있다. 파워는 파워 레일들(311~316)을 통하여 표준 셀들(SC1~SC12)에 제공될 수 있다. 파워 레일들(311~316)은 제1 전원 전압(VDD)을 공급하는 하이 파워 레일들(311, 313, 315) 및 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 공급하는 로우 파워 레일들(312, 314, 316)을 포함한다. 예를 들어, 제1 전원 전압(VDD)은 양의 전압이고 제2 전원 전압(VSS)은 접지 전압(즉, 0 V) 또는 음의 전압일 수 있다.
하이 파워 레일들(311, 313, 315) 및 로우 파워 레일들(312, 314, 316)은, 서로 평행하게 행 방향(X)으로 길게 신장되고 열 방향(Y)으로 하나씩 교번적으로(alternatively) 배열되어 열 방향(Y)으로 배열된 복수의 회로 행들(CR1~CR5)의 경계를 이룰 수 있다. 도 4에 도시된 파워 레일들의 개수 및 회로 행들의 개수는 예시적인 것이며 이들의 개수는 다양하게 결정될 수 있다.
예를 들어, 파워는 열 방향(Y)으로 길게 신장된 파워 메쉬 루트들(power mesh routes)(321~324)을 통하여 파워 레일들(311~316)로 분배될 수 있다. 도 4에서 일부 파워 메쉬 루트들(322, 324)은 제1 전원 전압(VDD)을 공급하고 다른 파워 메쉬 루트들(321, 323)은 제2 전원 전압(VSS)을 공급할 수 있다. 파워 메쉬 루트들(321~324)과 파워 레일(311~316)은 비아(via)와 같은 수직 컨택들(VC)을 통하여 서로 전기적으로 연결될 수 있다.
일반적으로 회로 행들(CR1~CR5)의 각각은 상하의 경계들에 배치되는 파워 레일 쌍에 결합되어 전원을 공급받을 수 있다. 예를 들어, 제1 회로 행(CR1)에 배치된 표준 셀들(SC1, SC2, SC3, SC4)은 상응하는 파워 레일 쌍(311, 312)에 결합될 수 있다. 도 8 및 도 9를 참조하여 후술하는 바와 같이, 본 발명의 실시예들에 따른 배치 및 라우팅의 결과로서 표준 셀들(SC1, SC2, SC3, SC4)의 적어도 일부는 상응하는 파워 레일 쌍(311, 312) 이외의 파워 레일에 결합될 수도 있다.
도 5는 표준 셀의 레이아웃의 일 예를 나타내는 도면이고, 도 6a, 도 6b 및 도 6c는 도 5의 표준 셀과 동일한 레이아웃을 가질 수 있는 표준 셀의 단면도들이다.
도 6a, 도 6b 및 도 6c는 핀펫(FinFET, Fin Field Effect Transistor) 소자를 포함하는 표준 셀(SCL)의 일부 구성을 예시한 것이다. 도 6a는 도 5의 A-A' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 6b는 도 5의 B-B' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 6c는 도 5의 C-C' 선 단면에 대응하는 구성을 예시한 단면도이다.
도 5, 도 6a, 도 6b 및 도 6c를 참조하면, 표준 셀(SCL)은 수평 방향, 즉 제1 방향(X) 및 제2 방향(Y)으로 연장되는 상면(110A)을 가지는 기판(110)에 형성된다.
일부 실시예들에서, 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 실시예들에서, 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
표준 셀(SCL)은 기판(110)으로부터 돌출된 복수의 핀(fin)들 또는 핀형 (fin-type) 활성 영역(AC)이 형성되어 있는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)과 이를 분리하는 액티브 컷 영역(ACR)을 포함한다.
복수의 활성 영역(AC)은 제1 방향(X)을 따라 상호 평행하게 연장되어 있다. 기판(110)상에서 복수의 활성 영역(AC) 각각의 사이에는 소자분리막(112)이 형성되어 있다. 복수의 활성 영역(AC)은 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
기판(110)상에는 게이트 절연막(118) 및 복수의 게이트 라인들(PC)(11, 12, 13, 14, 15, 16)이 형성되고, 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC)과 교차하는 제2 방향(Y)으로 연장되어 있다. 게이트 절연막(118) 및 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC) 각각의 상면 및 양 측벽과 소자분리막(112)의 상면을 덮으면서 연장된다. 복수의 게이트 라인(PC)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 활성 영역(AC)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 게이트 절연막(118)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
복수의 게이트 라인들(PC)은 게이트 절연막(118) 위에서 복수의 활성 영역(AC) 각각의 상면 및 양 측면을 덮으면서 복수의 활성 영역(AC)과 교차하여 연장된다.
일부 실시예들에서, 상기 게이트 라인은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속층 및 금속 질화물층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 복수의 활성 영역(AC) 사이의 공간을 채우면서 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 복수의 활성 영역(AC) 사이의 공간 내에서 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
기판(110) 위의 제1 레이어(LY1)에는 복수의 도전성 콘택들(CA, CB)이 형성되어 있다. 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 중 소스/드레인 영역(116)에 연결된 복수의 제1 콘택들(CA)(21, 22, 23, 24, 25, 31, 32, 33, 34, 35)과, 복수의 게이트 라인(11, 12, 13, 14, 15, 16)에 연결된 복수의 제2 콘택들(CB)(41, 42, 43)을 포함한다.
복수의 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 및 게이트 라인들(PC)을 덮는 제1 층간절연막(132)에 의해 상호 절연될 수 있다. 복수의 도전성 콘택들(CA, CB)은 제1 층간절연막(132)의 상면과 동일 레벨의 상면을 가질 수 있다. 제1 층간절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 층간절연막(132) 위에는 제2 층간절연막(134)과, 제2 층간절연막(134)을 관통하는 복수의 하부 비아 콘택들(V0)(51, 52, 53, 54, 55, 56, 57, 58, 59, 60. 61. 62)이 형성되어 있다. 제2 층간절연막(134)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제2 층간절연막(134) 위에는 제1 레이어(LY1)보다 높은 제2 레이어(LY2)에서 수평 방향으로 연장되는 복수의 배선들(M1)(71, 72, 73, 74, 75, 76, 77, 78)이 형성되어 있다.
복수의 배선들(M1)은 제1 레이어(LY1)와 제2 레이어(LY2)의 사이에 형성된 복수의 하부 비아 콘택들(V0) 중 어느 하나의 하부 비아 콘택(V0)을 통해 복수의 도전성 콘택(CA, CB) 중에서 선택되는 어느 하나의 콘택, 즉 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 복수의 하부 비아 콘택들(V0)은 제2 층간절연막(134)을 관통하여 복수의 도전성 콘택들(CA, CB) 중 어느 하나, 예를 들면 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 제2 층간절연막(134)에 의해 복수의 하부 비아 콘택(V0)이 상호 절연될 수 있다.
복수의 배선들(71~78)은 표준 셀(SCL) 내의 복수의 지점들을 전기적으로 연결하는 내부 연결 배선을 포함할 수 있다. 예를 들어, 도 7에 도시된 내부 연결 배선(78)은 하부 비아 콘택들(55, 58)과 제1 콘택들(24, 33)을 통하여 제1 소자 영역(RX1)의 활성 영역과 제2 소자 영역(RX2)의 활성 영역을 전기적으로 연결할 수 있다.
제1 소자 영역(RX1)에 있는 활성 영역(AC)에 제1 파워 레일(71)이 연결되고, 제2 소자 영역(RX2)에 있는 활성 영역(AC)에 제2 파워 레일(72)이 연결될 수 있다. 제1 파워 레일(71) 및 제2 파워 레일(72) 중 하나는 전원 전압을 공급하기 위한 배선이고 다른 하나는 접지 전압을 공급하기 위한 배선일 수 있다.
제1 파워 레일(71) 및 제2 파워 레일(72)은 각각 제2 레이어(LY2)상에서 상호 평행하게 제1 방향(X)으로 연장될 수 있다. 일부 실시예들에서, 제1 파워 레일(71) 및 제2 파워 레일(72)은 다른 배선들(73~78)과 동시에 형성될 수 있다. 복수의 배선들(M1)은 각각 제3 층간절연막(136)을 관통하도록 형성될 수 있다. 제3 층간절연막(136)에 의해 복수의 배선들(M1)이 상호 절연될 수 있다.
제1 파워 레일(71) 및 제2 파워 레일(72) 사이의 제2 방향(Y)의 거리에 따라서 표준 셀(SCL)의 셀 높이(CH)가 정의될 수 있다. 또한, 제1 파워 레일(71) 및 제2 파워 레일(72)과 평행한 제1 방향(X)을 따라 표준 셀(SCL)의 셀 폭(CW)이 정의될 수 있다.
복수의 배선들(M1)들은 팁 대 사이드(T2S, tip-to-side) 제약, 코너 라운딩(corner rounding) 제약 등에 따른 최소 스페이스 룰(minimum spacing rule)을 만족해야 한다. 이러한 제약으로 인하여 배선들(M1)의 크기 및 배치가 제한될 수 있다.
복수의 하부 비아 콘택(V0), 복수의 배선들(M1)은 각각 배리어막과 배선용 도전층과의 적층 구조를 가질 수 있다. 상기 배리어막은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 W, Cu, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 복수의 배선들(M1) 및 복수의 하부 비아 콘택들(V0)을 형성하기 위하여 CVD, ALD, 또는 전기도금 공정을 이용할 수 있다.
전술한 회로 체인에 포함되는 단위 회로들의 각각은 이와 같은 하나의 표준 셀에 상응하거나, 동종 또는 이종의 두 개 이상의 표준 셀들의 조합에 상응할 수 있다.
도 7 내지 도 12는 본 발명의 실시예들에 따른 회로 체인을 포함하는 집적 회로의 레이아웃들을 나타내는 도면들이다.
도 7을 참조하면, 집적 회로(201)는 복수의 파워 레일 들(311~314) 및 회로 체인(CCN)을 포함한다. 도 7에는 편의상 회로 체인(CCN) 이외의 회로들은 도시가 생략되어 있다.
파워 레일들(311~314)은 제1 전원 전압(VDD)을 공급하는 하이 파워 레일들(311, 313) 및 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 공급하는 로우 파워 레일들(312, 314)을 포함한다. 하나의 하이 파워 레일과 하나의 로우 파워 레일이 쌍을 이루어 각각의 단위 회로에 전원을 공급할 수 있다.
하이 파워 레일들(311, 313) 및 로우 파워 레일들(312, 314)은, 서로 평행하게 행 방향(X)으로 길게 신장되고 열 방향(Y)으로 하나씩 교번적으로(alternatively) 배열되어 열 방향(Y)으로 배열된 복수의 회로 행들(CR1, CR2, CR3)의 경계를 이룰 수 있다.
회로 체인(CCN)은 케스케이드 결합을 이루는 복수의 단위 회로들(211, 221, 231, 241)을 포함한다. 도 7에는 4개의 단위 회로들을 도시하였으나 이는 예시적인 것이며 단위 회로들의 개수는 다양하게 결정될 수 있다. 전술한 바와 같이 케스케이드 결합이란 전단의 출력이 후단의 입력으로서 제공되도록 복수의 단위 회로들(UC1~UCn)이 순차적으로 연결되는 것을 말한다. 다시 말해, 제1 단위 회로(211)의 출력 핀(PO)은 제2 단위 회로(221)의 입력 핀(PI)에 연결되어 제1 단위 회로(211)의 출력인 제1 신호(S1)가 제2 단위 회로(221)의 입력으로서 제공되고, 제2 단위 회로(221)의 출력 핀(PO)은 제3 단위 회로(231)의 입력 핀(PI)에 연결되어 제2 단위 회로(221)의 출력인 제2 신호(S2)가 제3 단위 회로(231)의 입력으로서 제공되고, 제3 단위 회로(231)의 출력 핀(PO)은 제4 단위 회로(241)의 입력 핀(PI)에 연결되어 제3 단위 회로(231)의 출력인 제3 신호(S3)가 제4 단위 회로(241)의 입력으로서 제공된다.
회로 체인(CCN)의 입력 신호(SI)는 제1 단위 회로(211)의 입력 핀(PI)에 인가되고 회로 체인(CCN)의 출력 신호(SO)는 제4 단위 회로(241)의 출력 핀(PO)으로부터 제공된다. 일 실시예에서, 최후단의 제4 단위 회로(241)의 출력 핀(PO)은 최전단의 제1 단위 회로(211)의 입력 핀(PI)에 전기적으로 연결될 수 있다. 이 경우, 출력 신호(SO)는 입력 신호(SI)와 동일하고 회로 체인(CCN)은 도 13 및 도 15를 참조하여 후술하는 바와 같은 링 구조를 형성할 수 있다.
본 발명의 실시예들에 따라서, 복수의 단위 회로들(211, 221, 231, 241)은 파워 레일 쌍들, 즉 제1 파워 레일 쌍(311, 312) 및 제2 파워 레일 쌍(313, 314)에 분산하여 결합된다. 상기 케스케이드 결합의 모든 부분들에 대하여, 복수의 단위 회로들(211, 221, 231, 241) 중 직접적으로 결합된 두 개의 단위 회로들은 서로 다른 두 개의 파워 레일 쌍들에 각각 결합될 수 있다. 또한, 복수의 단위 회로들(211, 221, 231, 241)의 각각은 하이 파워 레일들(311, 313) 중 가장 가까운 하이 파워 레일 및 로우 파워 레일들(312, 314) 중 가장 가까운 로우 파워 레일에 결합될 수 있다.
다시 말해, 도 7에 도시된 바와 같이, 직접적으로 결합된 제1 단위 회로(211) 및 제2 단위 회로(221)는 서로 다른 제1 파워 레일 쌍(311, 312) 및 제2 파워 레일 쌍(313, 314)에 각각 결합되고, 직접적으로 결합된 제2 단위 회로(221) 및 제3 단위 회로(231)는 서로 다른 제2 파워 레일 쌍(313, 314) 및 제1 파워 레일 쌍(311, 312)에 각각 결합되고, 직접적으로 결합된 제3 단위 회로(231) 및 제4 단위 회로(241)는 서로 다른 제1 파워 레일 쌍(311, 312) 및 제2 파워 레일 쌍(313, 314)에 각각 결합된다.
결과적으로, 복수의 단위 회로들(211, 221, 231, 241) 중 홀수 번째 단위 회로들(211, 231)은 제1 파워 레일 쌍(311, 312)에 공통으로 연결되고, 복수의 단위 회로들(211, 221, 231, 241) 중 짝수 번째 단위 회로들(221, 241)은 제2 파워 레일 쌍(313, 314)에 공통으로 연결될 수 있다.
도 8을 참조하면, 집적 회로(202)는 복수의 파워 레일 들(311~314) 및 회로 체인(CCN)을 포함한다. 도 8에는 편의상 회로 체인(CCN) 이외의 회로들은 도시가 생략되어 있다.
파워 레일들(311~314)은 제1 전원 전압(VDD)을 공급하는 하이 파워 레일들(311, 313) 및 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 공급하는 로우 파워 레일들(312, 314)을 포함한다. 하나의 하이 파워 레일과 하나의 로우 파워 레일이 쌍을 이루어 각각의 단위 회로에 전원을 공급할 수 있다.
하이 파워 레일들(311, 313) 및 로우 파워 레일들(312, 314)은, 서로 평행하게 행 방향(X)으로 길게 신장되고 열 방향(Y)으로 하나씩 교번적으로(alternatively) 배열되어 열 방향(Y)으로 배열된 복수의 회로 행들(CR1, CR2, CR3)의 경계를 이룰 수 있다.
회로 체인(CCN)은 케스케이드 결합을 이루는 복수의 단위 회로들(212, 222, 232, 242)을 포함한다. 도 8에는 4개의 단위 회로들을 도시하였으나 이는 예시적인 것이며 단위 회로들의 개수는 다양하게 결정될 수 있다. 전술한 바와 같이 케스케이드 결합이란 전단의 출력이 후단의 입력으로서 제공되도록 복수의 단위 회로들(UC1~UCn)이 순차적으로 연결되는 것을 말한다. 다시 말해, 제1 단위 회로(212)의 출력 핀(PO)은 제2 단위 회로(222)의 입력 핀(PI)에 연결되어 제1 단위 회로(212)의 출력인 제1 신호(S1)가 제2 단위 회로(222)의 입력으로서 제공되고, 제2 단위 회로(222)의 출력 핀(PO)은 제3 단위 회로(232)의 입력 핀(PI)에 연결되어 제2 단위 회로(222)의 출력인 제2 신호(S2)가 제3 단위 회로(232)의 입력으로서 제공되고, 제3 단위 회로(232)의 출력 핀(PO)은 제4 단위 회로(242)의 입력 핀(PI)에 연결되어 제3 단위 회로(232)의 출력인 제3 신호(S3)가 제4 단위 회로(242)의 입력으로서 제공된다.
회로 체인(CCN)의 입력 신호(SI)는 제1 단위 회로(212)의 입력 핀(PI)에 인가되고 회로 체인(CCN)의 출력 신호(SO)는 제4 단위 회로(242)의 출력 핀(PO)으로부터 제공된다. 일 실시예에서, 최후단의 제4 단위 회로(242)의 출력 핀(PO)은 최전단의 제1 단위 회로(212)의 입력 핀(PI)에 전기적으로 연결될 수 있다. 이 경우, 출력 신호(SO)는 입력 신호(SI)와 동일하고 회로 체인(CCN)은 도 13 및 도 15를 참조하여 후술하는 바와 같은 링 구조를 형성할 수 있다.
본 발명의 실시예들에 따라서, 복수의 단위 회로들(212, 222, 232, 242)은 파워 레일 쌍들, 즉 제1 파워 레일 쌍(312, 313) 및 제2 파워 레일 쌍(311, 314)에 분산하여 결합된다. 복수의 단위 회로들(212, 222, 232, 242) 중 직접적으로 결합된 두 개의 단위 회로들은 동일한 회로 행 내에서 행 방향(X)으로 인접하여 배치될 수 있다. 도 8에는 네 개의 단위 회로들(212, 222, 232, 242)이 제2 회로 행(CR2) 내에서 행 방향(X)으로 순차적으로 인접하여 배치된 예를 도시하고 있다. 또한, 상기 직접적으로 결합된 두 개의 단위 회로들 중 하나는 하이 파워 레일들(311, 313) 중 가장 가까운 하이 파워 레일 및 로우 파워 레일들(312, 314) 중 가장 가까운 로우 파워 레일에 결합되고, 상기 직접적으로 결합된 두 개의 단위 회로들 중 다른 하나는 하이 파워 레일들(311, 313) 중 두 번째로 가까운 하이 파워 레일 및 로우 파워 레일들(312, 314) 중 두 번째로 가까운 로우 파워 레일에 결합될 수 있다.
다시 말해, 도 8에 도시된 바와 같이, 직접적으로 결합된 제1 단위 회로(212) 및 제2 단위 회로(222) 중 제1 단위 회로(212)는 제일 가까운 파워 레일들(312, 313)에 결합되고 제2 단위 회로(222)는 두 번째로 가까운 파워 레일들(311, 314)에 결합되며, 직접적으로 결합된 제2 단위 회로(222) 및 제3 단위 회로(232) 중 제2 단위 회로(212)는 두 번째로 가까운 파워 레일들(311, 314)에 결합되고 제3 단위 회로(232)는 가장 가까운 파워 레일들(311, 314)에 결합되며, 직접적으로 결합된 제3 단위 회로(232) 및 제4 단위 회로(242) 중 제3 단위 회로(232)는 제일 가까운 파워 레일들(312, 313)에 결합되고 제4 단위 회로(222)는 두 번째로 가까운 파워 레일들(311, 314)에 결합될 수 있다.
도 9를 참조하면, 집적 회로(203)는 복수의 파워 레일 들(311~314) 및 회로 체인(CCN)을 포함한다. 회로 체인(CCN)은 케스케이드 결합을 이루는 복수의 단위 회로들(213, 223, 233, 243)을 포함한다. 도 9에 도시된 집적 회로(203)는 도 8에 도시된 집적 회로(202)와 유사하므로 중복되는 설명은 생략한다.
본 발명의 실시예들에 따라서, 복수의 단위 회로들(213, 223, 233, 243)은 파워 레일 쌍들, 즉 제1 파워 레일 쌍(311, 312) 및 제2 파워 레일 쌍(313, 314)에 분산하여 결합된다. 복수의 단위 회로들(212, 222, 232, 242) 중 직접적으로 결합된 두 개의 단위 회로들은 동일한 회로 행 내에서 행 방향(X)으로 인접하여 배치될 수 있다. 도 9에는 네 개의 단위 회로들(213, 223, 233, 243)이 제2 회로 행(CR2) 내에서 행 방향(X)으로 순차적으로 인접하여 배치된 예를 도시하고 있다. 또한, 상기 직접적으로 결합된 두 개의 단위 회로들 중 하나는 파워 레일 쌍들 중 열 방향(Y)으로 한 쪽에 배치된 파워 레일 쌍에 결합되고, 상기 직접적으로 결합된 두 개의 단위 회로들 중 다른 하나는 상기 파워 레일 쌍들 중 열 방향(Y)으로 반대 쪽에 배치된 파워 레일 쌍에 결합될 수 있다.
다시 말해, 도 9에 도시된 바와 같이, 직접적으로 결합된 제1 단위 회로(213) 및 제2 단위 회로(223) 중 제1 단위 회로(213)는 위 쪽에 배치된 제1 파워 레일 쌍(311, 312)에 결합되고 제2 단위 회로(223)는 아래 쪽에 배치된 제2 파워 레일 쌍(313, 314)에 결합되며, 직접적으로 결합된 제2 단위 회로(223) 및 제3 단위 회로(233) 중 제2 단위 회로(223)는 아래 쪽에 배치된 제2 파워 레일 쌍(313, 314)에 결합되고 제3 단위 회로(233)는 위 쪽에 배치된 제1 파워 레일 쌍(311, 312)에 결합되며, 직접적으로 결합된 제3 단위 회로(233) 및 제4 단위 회로(243) 중 제3 단위 회로(233)는 위 쪽에 배치된 제1 파워 레일 쌍(311, 312)에 결합되고 제4 단위 회로(243)는 아래 쪽에 배치된 제2 파워 레일 쌍(313, 314)에 결합될 수 있다.
도 10을 참조하면, 집적 회로(204)는 복수의 파워 레일 들(311~318) 및 회로 체인(CCN)을 포함한다. 도 10에는 편의상 회로 체인(CCN) 이외의 회로들은 도시가 생략되어 있다.
파워 레일들(311~318)은 제1 전원 전압(VDD)을 공급하는 하이 파워 레일들(311, 313, 315, 317) 및 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 공급하는 로우 파워 레일들(312, 314, 316, 318)을 포함한다. 하나의 하이 파워 레일과 하나의 로우 파워 레일이 쌍을 이루어 각각의 단위 회로에 전원을 공급할 수 있다.
하이 파워 레일들(311, 313, 315, 317) 및 로우 파워 레일들(312, 314, 316, 318)은, 서로 평행하게 행 방향(X)으로 길게 신장되고 열 방향(Y)으로 하나씩 교번적으로(alternatively) 배열되어 열 방향(Y)으로 배열된 복수의 회로 행들(CR1~CR7)의 경계를 이룰 수 있다.
회로 체인(CCN)은 케스케이드 결합을 이루는 복수의 단위 회로들(214, 224, 234, 244)을 포함한다. 도 10에는 4개의 단위 회로들을 도시하였으나 이는 예시적인 것이며 단위 회로들의 개수는 다양하게 결정될 수 있다. 전술한 바와 같이 케스케이드 결합이란 전단의 출력이 후단의 입력으로서 제공되도록 복수의 단위 회로들(UC1~UCn)이 순차적으로 연결되는 것을 말한다. 다시 말해, 제1 단위 회로(214)의 출력 핀(PO)은 제2 단위 회로(224)의 입력 핀(PI)에 연결되어 제1 단위 회로(214)의 출력인 제1 신호(S1)가 제2 단위 회로(224)의 입력으로서 제공되고, 제2 단위 회로(224)의 출력 핀(PO)은 제3 단위 회로(234)의 입력 핀(PI)에 연결되어 제2 단위 회로(224)의 출력인 제2 신호(S2)가 제3 단위 회로(234)의 입력으로서 제공되고, 제3 단위 회로(234)의 출력 핀(PO)은 제4 단위 회로(244)의 입력 핀(PI)에 연결되어 제3 단위 회로(234)의 출력인 제3 신호(S3)가 제4 단위 회로(244)의 입력으로서 제공된다.
회로 체인(CCN)의 입력 신호(SI)는 제1 단위 회로(214)의 입력 핀(PI)에 인가되고 회로 체인(CCN)의 출력 신호(SO)는 제4 단위 회로(244)의 출력 핀(PO)으로부터 제공된다. 일 실시예에서, 최후단의 제4 단위 회로(244)의 출력 핀(PO)은 최전단의 제1 단위 회로(214)의 입력 핀(PI)에 전기적으로 연결될 수 있다. 이 경우, 출력 신호(SO)는 입력 신호(SI)와 동일하고 회로 체인(CCN)은 도 13 및 도 15를 참조하여 후술하는 바와 같은 링 구조를 형성할 수 있다.
본 발명의 실시예들에 따라서, 복수의 단위 회로들(214, 224, 234, 244)은 파워 레일 쌍들에 분산하여 결합된다. 연속적으로 결합된 네 개의 단위 회로들(214, 224, 234, 244)은 서로 다른 제1 파워 레일 쌍(311, 312), 제2 파워 레일 쌍(313, 314), 제3 파워 레일 쌍(315, 316) 및 제4 파워 레일 쌍(317, 318)에 각각 결합될 수 있다. 또한, 복수의 단위 회로들(214, 224, 234, 244)의 각각은 하이 파워 레일들(311, 313, 315, 317) 중 가장 가까운 하이 파워 레일 및 로우 파워 레일들(312, 314, 316, 318) 중 가장 가까운 로우 파워 레일에 결합될 수 있다.
도 7의 집적 회로(201)에서는 단위 회로들(211, 221, 231, 241)이 두 개의 회로 행들(CR1, CR3)에 분산하여 배치되고 제1 파워 레일 쌍(311, 312) 및 제2 파워 레일 쌍(313, 314)에 분산하여 결합된다. 반면에 도 10의 집적 회로(204)에서는 단위 회로들(214, 224, 234, 244)이 네 개의 회로 행들(CR1, CR3, CR5, CR7)에 분산하여 배치되고 제1 파워 레일 쌍(311, 312), 제2 파워 레일 쌍(313, 314), 제3 파워 레일 쌍(315, 316) 및 제4 파워 레일 쌍(317, 318)에 분산하여 배치된다. 이와 같이, 분산 결합되는 파워 레일 쌍의 개수를 증가할수록 하나의 파워 레일 쌍에 흐르는 동작 전류가 감소할 수 있고 결과적으로 파워 레일의 오믹 감소를 감소할 수 있다.
도 11을 참조하면, 집적 회로(205)는 복수의 파워 레일 들(311~318) 및 회로 체인(CCN)을 포함한다. 도 11에는 편의상 회로 체인(CCN) 이외의 회로들은 도시가 생략되어 있다.
파워 레일들(311~318)은 제1 전원 전압(VDD)을 공급하는 하이 파워 레일들(311, 313, 315, 317) 및 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 공급하는 로우 파워 레일들(312, 314, 316, 318)을 포함한다. 하나의 하이 파워 레일과 하나의 로우 파워 레일이 쌍을 이루어 각각의 단위 회로에 전원을 공급할 수 있다.
하이 파워 레일들(311, 313, 315, 317) 및 로우 파워 레일들(312, 314, 316, 318)은, 서로 평행하게 행 방향(X)으로 길게 신장되고 열 방향(Y)으로 하나씩 교번적으로(alternatively) 배열되어 열 방향(Y)으로 배열된 복수의 회로 행들(CR1~CR7)의 경계를 이룰 수 있다.
회로 체인(CCN)은 케스케이드 결합을 이루는 복수의 단위 회로들(215, 225, 235, 245)을 포함한다. 도 11에는 4개의 단위 회로들을 도시하였으나 이는 예시적인 것이며 단위 회로들의 개수는 다양하게 결정될 수 있다. 전술한 바와 같이 케스케이드 결합이란 전단의 출력이 후단의 입력으로서 제공되도록 복수의 단위 회로들(UC1~UCn)이 순차적으로 연결되는 것을 말한다. 다시 말해, 제1 단위 회로(215)의 출력 핀(PO)은 제2 단위 회로(225)의 입력 핀(PI)에 연결되어 제1 단위 회로(215)의 출력인 제1 신호(S1)가 제2 단위 회로(225)의 입력으로서 제공되고, 제2 단위 회로(225)의 출력 핀(PO)은 제3 단위 회로(235)의 입력 핀(PI)에 연결되어 제2 단위 회로(225)의 출력인 제2 신호(S2)가 제3 단위 회로(235)의 입력으로서 제공되고, 제3 단위 회로(235)의 출력 핀(PO)은 제4 단위 회로(245)의 입력 핀(PI)에 연결되어 제3 단위 회로(235)의 출력인 제3 신호(S3)가 제4 단위 회로(245)의 입력으로서 제공된다.
회로 체인(CCN)의 입력 신호(SI)는 제1 단위 회로(215)의 입력 핀(PI)에 인가되고 회로 체인(CCN)의 출력 신호(SO)는 제4 단위 회로(245)의 출력 핀(PO)으로부터 제공된다. 일 실시예에서, 최후단의 제4 단위 회로(245)의 출력 핀(PO)은 최전단의 제1 단위 회로(215)의 입력 핀(PI)에 전기적으로 연결될 수 있다. 이 경우, 출력 신호(SO)는 입력 신호(SI)와 동일하고 회로 체인(CCN)은 도 13 및 도 15를 참조하여 후술하는 바와 같은 링 구조를 형성할 수 있다.
본 발명의 실시예들에 따라서, 복수의 단위 회로들(215, 225, 235, 245)은 파워 레일 쌍들에 분산하여 결합된다. 연속적으로 결합된 네 개의 단위 회로들(215, 225, 235, 245)은 서로 다른 제1 파워 레일 쌍(311, 312), 제2 파워 레일 쌍(313, 314), 제3 파워 레일 쌍(315, 316) 및 제4 파워 레일 쌍(317, 318)에 각각 결합될 수 있다. 또한, 복수의 단위 회로들(215, 225, 235, 245)의 각각은 하이 파워 레일들(311, 313, 315, 317) 중 가장 가까운 하이 파워 레일 및 로우 파워 레일들(312, 314, 316, 317) 중 가장 가까운 로우 파워 레일에 결합될 수 있다.
도 10의 집적 회로(204)에서는 단위 회로들(214, 224, 234, 244)이 대각선 방향으로 배치된다. 반면에 도 11의 집적 회로(205)에서는 단위 회로들(215, 225, 235, 245)이 열 방향(Y)으로 배치된다. 집적 회로 내에 포함되는 다른 회로들의 설계 마진에 따라서 도 10 및 도 11에 도시된 바와 같은 다양한 레이아웃들 중 최선의 레이아웃이 선택될 수 있다.
도 11에서 제1 단위 회로(215) 및 제3 단위 회로(235)의 입출력 핀들(PI, PO)의 위치는 제2 단위 회로(225) 및 제4 단위 회로(245)의 입출력 핀들(PI, PO)의 위치와 대칭적인 것을 알 수 있다. 이와 같은 대칭 구조를 이용하여 단위 회로들 사이를 연결하는 배선들을 효율적으로 라우팅할 수 있다.
도 12를 참조하면, 집적 회로(206)는 복수의 파워 레일 들(311~318) 및 회로 체인(CCN)을 포함한다. 회로 체인(CCN)은 케스케이드 결합을 이루는 복수의 단위 회로들(216, 226, 236, 246)을 포함한다. 도 12에 도시된 집적 회로(206)는 도 11에 도시된 집적 회로(205)와 유사하므로 중복되는 설명은 생략한다.
도 11에서 제1 단위 회로(215) 및 제3 단위 회로(235)는 제2 단위 회로(225) 및 제4 단위 회로(245)와 좌우 대칭의 구조를 가질 수 있다. 반면에 도 12에서 제1 내지 제4 단위 회로들(216, 226, 236, 246)은 모두 동일한 구조를 가질 수 있다. 집적 회로 내에 포함되는 다른 회로들의 설계 마진에 따라서 도 10, 도 11 및 도 12에 도시된 바와 같은 다양한 레이아웃들 중 최선의 레이아웃이 선택될 수 있다.
도 13은 본 발명의 실시예들에 따른 집적 회로에 포함되는 회로 체인의 일 실시예를 나타내는 도면이다.
도 13을 참조하면, 회로 체인(CCNa)은 케스케이드 결합된 복수의 단위 회로들(UC1~UC5)을 포함할 수 있다. 도 13에는 5개의 단위 회로들을 도시하고 있으나 이는 예시적인 것으로서 그 개수는 다양하게 결정될 수 있다. 회로 체인(CCNa)은, 케스케이드 결합의 마지막 단위 회로(UC5)의 출력이 상기 케스케이드 결합의 첫 번째 단위 회로(UC1)의 입력으로 제공되는 링 오실레이터일 수 있다. 도 13에 도시된 바와 같이, 회로 체인(CCNa)은, 단위 회로들(UC1~UC5)이 인버터들(INV)로 구현된 싱글-엔디드 링 오실레이터일 수 있다. 일 실시예에서, 첫 번째 단위 회로(UC1)는 마지막 단위 회로(UC5)의 출력과 인에이블 신호를 수신하는 낸드 로직 게이트(NAND logic gate)로 대체될 수 있다.
도 14a 및 도 14b는 도 13의 회로 체인에 포함되는 단위 회로의 예들을 나타내는 도면들이다.
도 14a에는 입력 신호(Si)가 수신되는 입력 노드(NI) 및 출력 신호(So)를 출력하는 출력 노드(NO) 사이에 배치되는 단일 스택 인버터(INVa)가 도시되어 있다. 한편 도 14b에는 입력 노드(NI) 및 출력 노드(NO) 사이에 배치되는 멀티 스택 인버터(INVb)가 도시되어 있다. 여기서 단일 스택이라 함은 제1 전압(VH)과 제2 전압(VL) 사이에 연결된 피형(p-type) 트랜지스터들(Tp1) 및 엔형(n-type) 트랜지스터들(Tn1)의 개수가 각각 1개인 것을 말한다. 반면에 멀티 스택이라 함은 제1 전압(VH)과 제2 전압(VL) 사이에 연결된 피형 트랜지스터들(Tp1, Tp2) 및 엔형 트랜지스터들(Tn1, Tn2) 중 적어도 하나의 개수가 각각 2개 이상인 것을 말한다. 멀티 스택 인버터는 단일 스택 인버터와 비교하여 더 큰 지연량을 가질 수 있다. 도 14a 및 14b에 도시된 구성들은 예시적인 것이며, 도 13의 싱글-엔디드 링 오실레이터(CCNa)는 다양한 구성의 인버터들을 이용하여 구현될 수 있다.
입력 노드(NI) 및 출력 노드(NO) 사이에 홀수 개의 인버터들이 직렬로 연결되는 경우에는 출력 신호(So)는 입력 신호(Si)와 비교하여 지연되고 반전된 위상을 갖는다. 반면에 입력 노드(NI) 및 출력 노드(NO) 사이에 짝수 개의 인버터들이 직렬로 연결되는 경우에는 출력 신호(So)는 입력 신호(Si)와 비교하여 반전 없이 지연된 위상을 갖는다. 직렬로 연결된 짝수 개의 인버터들은 버퍼라 칭할 수 있다.
도 15는 본 발명의 실시예들에 따른 집적 회로에 포함되는 회로 체인의 일 실시예를 나타내는 도면이다.
도 15를 참조하면, 회로 체인(CCNb)은 케스케이드 결합된 복수의 단위 회로들(UC1~UC4)을 포함할 수 있다. 도 15에는 4개의 단위 회로들을 도시하고 있으나 이는 예시적인 것으로서 그 개수는 다양하게 결정될 수 있다. 회로 체인(CCNb)은, 케스케이드 결합의 마지막 단위 회로(UC4)의 출력이 상기 케스케이드 결합의 첫 번째 단위 회로(UC1)의 입력으로 제공되는 링 오실레이터일 수 있다. 도 15에 도시된 바와 같이, 회로 체인(CCNb)은, 단위 회로들(UC1~UC4)이 차동 증폭기(AMP)로 구현된 차동 링 오실레이터일 수 있다.
도 16a 및 도 16b는 도 15의 회로 체인에 포함되는 단위 회로의 예들을 나타내는 도면들이다.
도 16a에는 피형 차동 증폭기(AMPa)가 도시되어 있고, 도 16b에는 엔형 차동 증폭기(AMPb)가 도시되어 있다. 피형 차동 증폭기(AMPa)는 제1 전압(VH)과 제2 전압(VL) 사이에 연결된 전류원(CS), 입력 신호 쌍(SIP, SIN)을 수신하는 피형의 입력 트랜지스터들(Tp1, Tp2) 및 엔형의 부하 트랜지스터들(Tn1, Tn2)을 포함한다. 엔형 차동 증폭기(AMPb)는 제1 전압(VH)과 제2 전압(VL) 사이에 연결된 피형의 부하 트랜지스터들(Tp1, Tp2), 입력 신호 쌍(SIP, SIN)을 수신하는 엔형의 입력 트랜지스터들(Tn1, Tn2) 및 전류원(CS)을 포함한다. 입력 트랜지스터들과 부하 트랜지스터들 사이의 노드들을 통하여 출력 신호 쌍(SOP, SON)이 제공될 수 있다. 도 16a 및 16b에 도시된 구성들은 예시적인 것이며, 도 15의 차동 링 오실레이터(CCNb)는 다양한 구성의 차동 증폭기들을 이용하여 구현될 수 있다.
도 17은 본 발명의 실시예들에 따른 집적 회로에 포함되는 회로 체인의 일 실시예를 나타내는 도면이다.
도 17을 참조하면, 회로 체인(CCNc)은 케스케이드 결합된 복수의 단위 회로들(UC1~UC4)을 포함할 수 있다. 도 17에는 4개의 단위 회로들을 도시하고 있으나 이는 예시적인 것으로서 그 개수는 다양하게 결정될 수 있다. 도 17에 도시된 바와 같이, 회로 체인(CCNc)은, 단위 회로들(UC1~UC4)이 단위 지연량을 갖는 단위 지연 회로들(DU)로 구현된 지연기 일 수 있다. 지연기(CCNc)의 출력 신호(SO)는 입력 신호(SI)와 비교하여 단위 지연량과 단위 회로들의 개수의 곱만큼 지연될 수 있다.
도 18은 도 17의 회로 체인에 포함되는 단위 회로의 일 예를 나타내는 도면이다.
도 18을 참조하면, 단위 지연 회로(DU)는 제1 인버터(INV1), 전송 게이트(TG) 및 제2 인버터(INV2)를 포함한다.
제1 인버터(INV1)는 제1 전압(VH) 및 중간 노드(NA) 사이에 연결된 피형 트랜지스터(Tp1)와 중간 노드(NA) 및 제2 전압(VL) 사이에 연결된 엔형 트랜지스터(Tn1)를 포함할 수 있다. 트랜지스터들(Tp1, Tn1)의 게이트들은 입력 노드(NI)에 연결된다. 제1 인버터(INV1)는 입력 노드(NI) 및 중간 노드(NA) 사이에 연결되고, 입력 노드(NI)를 통하여 수신되는 입력 신호(Si)를 반전 증폭하여 중간 노드(NA)를 통하여 중간 신호(Sa)를 발생한다.
제2 인버터(INV2)는 제1 전압(VH) 및 출력 노드(NO) 사이에 연결된 피형 트랜지스터(Tp2)와 출력 노드(NO) 및 제2 전압(VL) 사이에 연결된 엔형 트랜지스터(Tn2)를 포함할 수 있다. 트랜지스터들(Tp2, Tn2)의 게이트들은 지연 노드(ND)에 연결된다. 제2 인버터(INV1)는 지연 노드(ND) 및 출력 노드(NO) 사이에 연결되고, 지연 노드(ND)를 통하여 수신되는 지연 신호(Sd)를 반전 증폭하여 출력 노드(NO)를 통하여 출력 신호(So)를 발생한다.
전송 게이트(TG)는 중간 노드(NA) 및 지연 노드(ND) 사이에 결합된다. 예를 들어, 전송 게이트(TG)의 피형 게이트 전극에 고정된 제2 전압(VL)이 인가되고 엔형 게이트 전극에 고정된 제1 전압(VH)이 인가될 수 있다. 도 18에 도시된 구성은 예시적인 것이며, 도 17의 지연기(CCNc)는 다양한 구성의 단위 지연 회로들을 이용하여 구현될 수 있다.
도 19는 파워 레일의 오믹 강하를 설명하기 위한 도면이고, 도 20은 본 발명의 실시예들에 따른 집적 회로에서의 오믹 강하의 감소 효과를 나타내는 도면이다.
도 19를 참조하면, 단위 회로들(UCa, UCb, UCc)은 제1 전원 전압(VDD)을 공급하는 하이 파워 레일(311) 및 제2 전원 전압(VSS)을 공급하는 로우 파워 레일(312)의 파워 레일 쌍을 통하여 전원을 공급받는다. 파워는 파워 메쉬 루트들(power mesh routes)(321~324)을 통하여 파워 레일들(311, 312)로 공급될 수 있다.
도 19에는 하이 파워 레일(311)에 흐르는 전류들(I11, I12, I13, I14), 단위 회로들(UCa, UCb, UCc)로 들어가는 소싱 전류들(sourcing currents)(I21, I22, I23), 단위 회로들(UCa, UCb, UCc)로부터 나오는 싱킹 전류들(sinking currents)(I31, I32, I33) 및 로우 파워 레일(312)에 흐르는 전류들(I41, I42, I43, I44)이 개략적으로 도시되어 있다. 각 노드에서 들어오는 전류의 합과 나가는 전류의 합은 같다. 예들 들어, I11은 I12와 I21의 합과 같다. 파워 레일들(311, 312) 상의 오믹 강하는 파워 메쉬 루트들(321~324)로부터 멀어질수록 증가하고 또한 파워 레일들(311, 312)에 결합된 단위 회로들의 개수가 증가할수록 증가한다. 특히 인접한 단위 회로들이 동시에 천이하는 경우에는 오믹 강하가 더욱 증가할 수 있다.
도 20의 상부에는 제1 전원 전압(VDD)이 도시되어 있고 하부에는 제2 전원 전압(VSS)이 도시되어 있다. 도 20에서 가로축은 시간을 나타내고 세로축은 전압을 나타낸다. 제1 파형(G1) 및 제3 파형(G3)은 종래의 회로 체인에 해당하고 제2 파형(G2) 및 제4 파형(G4)은 본 발명의 실시예들에 따라서 단위 회로들을 복수의 파워 레일 쌍들에 분산하여 결합한 회로 체인에 해당한다.
도 20에 도시된 바와 같이, 전체 오믹 강하의 피크 값은, 제1 전원 전압(VDD)의 경우 종래의 파형(G1)의 약 110mV에서 본원 발명의 파형(G2)의 약 55mV로 감소하고, 제2 전원 전압(VSS)의 경우 종래의 파형(G3)의 약 105mV에서 본원 발명의 파형(G4)의 약 65mV로 감소함을 알 수 있다. 종래의 전압 파형들(G1, G3)을 참고하면 거의 동시에 토글링하는 단위 회로들이 동일한 파워 레일 쌍에 결합되어 인접한 단위 회로들의 동작 전류들이 누적됨으로써 전체 오믹 강하가 증가함을 알 수 있다. 반면에 본 발명의 실시예들에 따른 전압 파형들(G2, G4)을 참고하면, 단위 회로들과 파워 레일들 사이의 분산 결합에 의하여 하나의 단위 회로에 의한 오믹 강하가 어느 정도 복구(recovery)된 후에 다른 단위 회로에 의한 오믹 강하가 발생함으로써 전체 오믹 강하가 감소되는 것을 알 수 있다.
도 21은 본 발명의 실시예들에 따른 집적 회로를 나타내는 블록도이다.
도 21을 참조하면, 집적 회로(2000)는 멀티플렉서(MUX)(2100), 링 오실레이터 블록(2200), 디멀티플렉서(DEM)(2300), 주파수 분배기(FDIV)(2400) 및 카운터(2500)를 포함할 수 있다.
링 오실레이터 블록(2200)은 서로 다른 동작 특성들을 갖는 복수의 링 오실레이터들(RO1~ROk)을 포함할 수 있다. 상기 동작 특성들은 집적 회로(2000)의 실리콘 특성 및 OCV(on-chip variation) 특성을 테스트하기 위한 다양한 인자들(factors)일 수 있다. 예를 들어, 링 오실레이터들(RO1~ROk)은 서로 다른 구동 능력(driving strength)을 갖는 인버터들 또는 차동 증폭기들로 각각 구현될 수 있다.
멀티플렉서(2100)는 선택 신호(SEL) 및 인에이블 신호(EN)에 응답하여 링 오실레이터들(RO1~ROk) 중 하나를 선택하여 인에이블하고 디멀티플렉서(2300)는 선택 신호(SEL)에 응답하여 선택된 링 오실레이터의 발진 신호를 제공할 수 있다. 주파수 분배기(2400)에 의해 분배된 발진 신호의 주파수는 카운터(CNT)에 의해 결과 신호(MON)로서 제공될 수 있다. 실시예에 따라서, 주파수 분배기(2400)는 생략될 수 있다. 이와 같이, 링 오실레이터의 출력을 이용하여 집적 회로(2000)의 실리콘 특성 및 OCV(on-chip variation) 특성을 모니토링할 수 있다. 모니토링의 정확성을 위해서는 파워 레일의 오믹 강하의 영향을 최소화하여야 한다. 링 오실레이터 블록(2200)에 포함되는 링 오실레이터들(RO1~ROk)에 본 발명의 실시예들에 따른 분산 파워 공급을 적용함으로써 오믹 강하를 감소하고 모니토링의 정확성을 향상시킬 수 있다.
도 22a 및 도 22b는 도 21의 집적 회로에 포함되는 링 오실레이터 블록의 레이아웃들을 나타내는 도면들이다.
도 22a에는 도 11의 구조를 적용한 8개의 회로 체인들을 포함하는 오실레이터 블록(2210)이 도시되어 있으며, 도 11과 중복되는 설명은 생략된다. 제1 회로 체인은 케스케이드 결합을 이루는 단위 회로들(UC11, UC31, UC51)을 포함하고, 제2 회로 체인은 케스케이드 결합을 이루는 단위 회로들(UC21, UC41, UC61)을 포함하고, 제3 회로 체인은 케스케이드 결합을 이루는 단위 회로들(UC12, UC32, UC52)을 포함하고, 제4 회로 체인은 케스케이드 결합을 이루는 단위 회로들(UC22, UC42, UC62)을 포함하고, 제5 회로 체인은 케스케이드 결합을 이루는 단위 회로들(UC13, UC33, UC53)을 포함하고, 제6 회로 체인은 케스케이드 결합을 이루는 단위 회로들(UC23, UC43, UC63)을 포함하고, 제7 회로 체인은 케스케이드 결합을 이루는 단위 회로들(UC14, UC34, UC54)을 포함하고, 제8 회로 체인은 케스케이드 결합을 이루는 단위 회로들(UC24, UC44, UC64)을 포함한다. 도 22a에는 편의상 각 회로 체인이 3개의 단위 회로들을 포함하는 것으로 도시하였으나 이는 예시적인 것이며 각 회로 체인에 포함되는 단위 회로들의 개수는 다양하게 결정될 수 있다. 회로 체인들의 출력 신호들(SO1~SO8)은 각각 입력 신호들(SI1~SI8)로서 피드백될 수 있고, 따라서 회로 체인들은 링 오실레이터들로 구현될 수 있다.
도 22b에는 도 7의 구조를 적용한 4개의 회로 체인들을 포함하는 오실레이터 블록(2220)이 도시되어 있으며, 도 7과 중복되는 설명은 생략된다. 제1 회로 체인은 케스케이드 결합을 이루는 단위 회로들(UC11, UC32, UC13, UC34)을 포함하고, 제2 회로 체인은 케스케이드 결합을 이루는 단위 회로들(UC21, UC42, UC23, UC44)을 포함하고, 제3 회로 체인은 케스케이드 결합을 이루는 단위 회로들(UC31, UC12, UC33, UC14)을 포함하고, 제4 회로 체인은 케스케이드 결합을 이루는 단위 회로들(UC41, UC22, UC43, UC24)을 포함한다. 도 22b에는 편의상 각 회로 체인이 4개의 단위 회로들을 포함하는 것으로 도시하였으나 이는 예시적인 것이며 각 회로 체인에 포함되는 단위 회로들의 개수는 다양하게 결정될 수 있다. 회로 체인들의 출력 신호들(SO1~SO4)은 각각 입력 신호들(SI1~SI4)로서 피드백될 수 있고, 따라서 회로 체인들은 링 오실레이터들로 구현될 수 있다.
도 23은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 23을 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
모바일 장치(4000)의 구성 요소들 중 적어도 하나는 복수의 단위 회로들이 케스케이드 결합을 이루는 회로 체인을 적어도 하나 포함할 수 있고, 본 발명의 실시예들에 따라서 상기 단위 회로들을 복수의 파워 레일 쌍들에 분산하여 결합시킴으로써 파워 레일들의 오믹 강하를 감소하여 모바일 장치(4000)의 성능을 향상시킬 수 있다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 어플리케이션 프로세서(4100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신 모듈(4200)은 외부와의 유선 통신 및/또는 무선 통신을 제어하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다.
저장 장치(4400)는 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 솔리드 스테이트 드라이브(SSD, solid state drive), 유니버셜 플래시 스토리지(UFS, universal flash storage) 장치일 수 있다.
모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 예를 들어, 모바일 램(4500)은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 집적 회로 및 집적 회로의 설계 방법은, 케스케이드 결합을 이루는 회로 체인의 단위 회로들을 복수의 파워 레일 쌍들에 분산하여 결합시킴으로써 파워 레일들의 오믹 강하를 감소하여 상기 집적 회로의 성능을 향상시킬 수 있다.
본 발명의 실시예들은 임의의 전자 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 전원 전압을 공급하는 하이 파워 레일들의 각각 및 상기 제1 전원 전압보다 낮은 제2 전원 전압을 공급하는 로우 파워 레일들의 각각이 쌍을 이루어 전원을 공급하는 복수의 파워 레일 쌍들; 및
    전단의 출력이 후단의 입력으로서 제공되도록 케스케이드 결합을 이루는 복수의 단위 회로들을 포함하고, 상기 복수의 단위 회로들은 상기 파워 레일 쌍들에 분산하여 결합되는 회로 체인을 포함하고,
    상기 하이 파워 레일들 및 상기 로우 파워 레일들은,
    서로 평행하게 행 방향으로 길게 신장되고 열 방향으로 하나씩 교번적으로 배열되어 상기 열 방향으로 배열된 복수의 회로 행들의 경계를 이루는 집적 회로.
  2. 제1 항에 있어서,
    상기 케스케이드 결합의 모든 부분들에 대하여, 상기 복수의 단위 회로들 중 직접적으로 결합된 두 개의 단위 회로들은 서로 다른 두 개의 파워 레일 쌍들에 각각 결합되는 것을 특징으로 하는 집적 회로.
  3. 제2 항에 있어서,
    상기 복수의 단위 회로들 중 홀수 번째 단위 회로들은 상기 파워 레일 쌍들 중 제1 파워 레일 쌍에 공통으로 연결되고,
    상기 복수의 단위 회로들 중 짝수 번째 단위 회로들은 상기 파워 레일 쌍들 중 제2 파워 레일 쌍에 공통으로 연결되는 것을 특징으로 하는 집적 회로.
  4. 제2 항에 있어서,
    상기 복수의 단위 회로들은 제1 단위 회로, 상기 제1 단위 회로의 후단에 위치하는 제2 단위 회로 및 상기 제2 단위 회로의 후단에 위치하는 제3 단위 회로를 포함하고,
    상기 제1 단위 회로, 상기 제2 단위 회로 및 상기 제3 단위 회로는 서로 다른 세 개의 파워 레일 쌍들에 각각 결합되는 것을 특징으로 하는 집적 회로.
  5. 삭제
  6. 제1 항에 있어서,
    상기 케스케이드 결합의 모든 부분들에 대하여, 상기 복수의 단위 회로들 중 직접적으로 결합된 두 개의 단위 회로들은 서로 다른 두 개의 파워 레일 쌍들에 각각 상응하는 두 개의 회로 행들에 각각 배치되는 것을 특징으로 하는 집적 회로.
  7. 제1 항에 있어서,
    상기 복수의 단위 회로들 중 직접적으로 결합된 두 개의 단위 회로들은 동일한 회로 행 내에서 상기 행 방향으로 인접하여 배치되는 것을 특징으로 하는 집적 회로.
  8. 제1 항에 있어서,
    상기 회로 체인은,
    상기 케스케이드 결합의 마지막 단위 회로의 출력이 상기 케스케이드 결합의 첫 번째 단위 회로의 입력으로 제공되는 링 오실레이터인 것을 특징으로 하는 집적 회로.
  9. 제1 항에 있어서,
    상기 회로 체인은,
    상기 단위 회로들의 각각이 단위 지연량을 갖는 지연기인 것을 특징으로 하는 집적 회로.
  10. 제1 전원 전압을 공급하는 하이 파워 레일들의 각각 및 상기 하이 전압보다 낮은 제2 전원 전압을 공급하는 로우 파워 레일들의 각각이 쌍을 이루어 전원을 공급하는 복수의 파워 레일 쌍들; 및
    복수의 회로 체인들을 포함하고,
    상기 회로 체인들의 각각은,
    전단의 출력이 후단의 입력으로서 제공되도록 케스케이드 결합을 이루는 복수의 단위 회로들을 포함하고, 상기 복수의 단위 회로들은 상기 파워 레일 쌍들에 분산하여 결합되는 회로 체인을 포함하고,
    상기 하이 파워 레일들 및 상기 로우 파워 레일들은,
    서로 평행하게 행 방향으로 길게 신장되고 열 방향으로 하나씩 교번적으로 배열되어 상기 열 방향으로 배열된 복수의 회로 행들의 경계를 이루는 집적 회로.
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