KR102383650B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 제1 파워 레일, 제2 파워 레일, 적어도 하나의 스탠다드 셀 및 적어도 하나의 파워 브리지를 포함한다. 상기 제1 파워 레일은 제1 도전형의 기판 상부에 제1 방향으로 연장된다. 상기 제2 파워 레일은 상기 기판 상부에 상기 제1 파워 레일과 상기 제1 방향과 교차하는 제2 방향으로 이격되고 상기 제1 방향으로 연장된다. 상기 적어도 하나의 스탠다드 셀은 상기 제1 파워 레일과 상기 제2 파워 레일에 의하여 제1 전압을 공급받는다. 상기 적어도 하나의 파워 브리지는 상기 적어도 하나의 스탠다드 셀 내에서 상기 제1 파워 레일과 상기 제2 파워 레일을 상기 제2 방향으로 서로 연결한다. 상기 제1 파워 레일 및 상기 제2 파워 레일은 제1 메탈 레이어 내에 형성되고, 상기 적어도 하나의 파워 브리지는 상기 제1 메탈 레이어 하부의 기저 메탈 레이어 내에 형성된다.

Description

반도체 장치{Semiconductor devices}
본 발명은 반도체 분야에 관한 것으로, 보다 상세하게는 반도체 장치에 관한 것이다.
전자 일반적으로 소프트 코어(Soft Core)(예를 들면, Behavioral 또는 RTL 코드)는 칩을 디자인하기 위하여 스탠다드 라이브러리(Standard Library)를 사용하여 플래이스앤 라우팅(P&R:Place and Routing)을 한다. 일반적인 라이브러리 셀의 셋(Set)에는 AND, OR, NOR, INV(inverter) 등과 같은 베이직 셀(Basic Cell)과 OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등의 복합 셀(Complex Cell), 그리고 단순한 마스터-슬레이브 플립플롭(Master-slave Flip-Flop) 및 래치(Latch) 등과 같은 저장요소(Storage element)를 포함한다.
칩의 복잡도가 증가함에 따라 칩에 전력을 공급하기 위한 메탈 스택의 수도 증가하게 된다.
이에 따라, 본 발명의 일 목적은 메탈 스택의 수를 감소시키면서 안정적으로 전원을 공급할 수 있는 반도체 장치를 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 제1 파워 레일, 제2 파워 레일, 적어도 하나의 스탠다드 셀 및 적어도 하나의 파워 브리지를 포함한다. 상기 제1 파워 레일은 제1 도전형의 기판 상부에 제1 방향으로 연장된다. 상기 제2 파워 레일은 상기 기판 상부에 상기 제1 파워 레일과 상기 제1 방향과 교차하는 제2 방향으로 이격되고 상기 제1 방향으로 연장된다. 상기 적어도 하나의 스탠다드 셀은 상기 제1 파워 레일과 상기 제2 파워 레일에 의하여 제1 전압을 공급받는다. 상기 적어도 하나의 파워 브리지는 상기 적어도 하나의 스탠다드 셀 내에서 상기 제1 파워 레일과 상기 제2 파워 레일을 상기 제2 방향으로 서로 연결한다. 상기 제1 파워 레일 및 상기 제2 파워 레일은 제1 메탈 레이어 내에 형성되고, 상기 적어도 하나의 파워 브리지는 상기 제1 메탈 레이어 하부의 기저 메탈 레이어 내에 형성된다.
예시적인 실시예에 있어서, 상기 반도체 장치는 제3 파워 레일을 더 포함할 수 있다. 상기 제3 파워 레일은 상기 제1 파워 레일과 상기 제2 파워 레일 사이에서 상기 제1 방향으로 연장될 수 있다. 상기 제3 파워 레일은 상기 제1 메탈 레이어 내에 형성될 수 있다. 상기 제3 파워 레일은 상기 제1 전압과는 제2 전압을 공급할 수 있다.
상기 반도체 장치는 적어도 하나의 제1 브랜치 포션 및 적어도 하나의 제2 브랜치 포션을 더 포함할 수 있다. 상기 적어도 하나의 제1 브랜치 포션은 상기 제1 파워 레일로부터 상기 제3 파워 레일 쪽으로 돌출되고 상기 제3 파워 레일과 접촉하지 않도록 상기 제2 방향으로 연장될 수 있다. 상기 적어도 하나의 제2 브랜치 포션은 상기 제2 파워 레일로부터 상기 제3 파워 레일 쪽으로 돌출되고 상기 제3 파워 레일과 접촉하지 않도록 상기 제2 방향으로 연장될 수 있다.
상기 적어도 하나의 제1 브랜치 포션과 상기 적어도 하나의 제2 브랜치 포션 각각의 폭은 상기 파워 브리지의 폭과 실질적으로 동일할 수 있다.
상기 적어도 하나의 파워 브리지는 상기 제1 방향으로 서로 이격되는 제1 파워 브리지와 제2 파워 브리지를 포함할 수 있다. 상기 적어도 하나의 제1 브랜치 포션은 상기 제1 방향으로 서로 이격되는 제1 브랜치 포션과 제2 브랜치 포션을 포함할 수 있다. 상기 적어도 하나의 제2 브랜치 포션은 상기 제1 방향으로 서로 이격되는 제3 브랜치 포션과 제4 브랜치 포션을 포함할 수 있다.
상기 적어도 하나의 제1 브랜치 포션과 상기 적어도 하나의 제2 브랜치 포션 각각의 폭은 상기 파워 브리지의 폭보다 클 수 있다.
상기 적어도 하나의 제1 브랜치 포션은 제1 컨택을 통하여 상기 적어도 하나의 파워 브리지에 연결되고, 상기 적어도 하나의 제2 브랜치 포션은 제2 컨택을 통하여 상기 적어도 하나의 파워 브리지에 연결되고, 상기 제1 컨택과 상기 제2 컨택은 상기 적어도 하나의 파워 브리지의 저항을 감소시킬 수 있다.
예시적인 실시예에 있어서, 상기 반도체 장치는 상기 기판 내에 형성되는 제2 도전형의 제1 웰 및 상기 기판 내에 상기 제1 웰과 분리되어 형성되는 상기 제2 도전형의 제2 웰을 더 포함할 수 있다. 상기 제1 파워 레일은 상기 제1 웰 상부에 형성되고, 상기 제2 파워 레일은 상기 제2 웰 상부에 형성될 수 있다.
상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형일 수 있다.
상기 반도체 장치는 상기 스탠다드 셀 내에서 상기 제1 웰 내에 형성되는 제1 불순물 영역, 상기 스탠다드 셀 내의 상기 기판 내에 형성되는 제2 불순물 영역 및 상기 제1 불순물 영역과 상기 제2 불순물 영역을 상기 제2 방향으로 가로지르는 게이트 전극을 더 포함할 수 있다.
상기 파워 브리지는 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향으로 상기 게이트 전극과 부분적으로 중첩하면서 상기 게이트 전극보다 높게 형성될 수 있다.
상기 제1 불순물 영역, 상기 제2 불순물 영역 및 상기 게이트 전극은 복수의 트랜지스터들을 구성하고, 상기 복수의 트랜지스터들은 디커플링 커패시터(decoupling capacitor) 동작할 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 제1 파워 레일, 제2 파워 레일, 액티브 핀 및 적어도 하나의 파워 브리지를 포함한다. 상기 제1 파워 레일은 제1 도전형의 기판 상부에 제1 방향으로 연장된다. 상기 제2 파워 레일은 상기 기판 상부에 상기 제1 파워 레일과 상기 제1 방향과 교차하는 제2 방향으로 이격되고 상기 제1 방향으로 연장된다. 상기 액티브 핀은 상기 기판으로부터 돌출되어 상기 제1 방향으로 연장되어 형성된다. 상기 적어도 하나의 파워 브리지는 상기 제1 파워 레일과 상기 제2 파워 레일에 의하여 제1 전압을 공급받는 적어도 하나의 스탠다드 셀 내에서, 상기 제1 파워 레일과 상기 제2 파워 레일을 상기 제2 방향으로 서로 연결한다. 상기 제1 파워 레일 및 상기 제2 파워 레일은 제1 메탈 레이어 내에 형성되고, 상기 적어도 하나의 파워 브리지는 상기 제1 메탈 레이어 하부의 기저 메탈 레이어 내에 형성된다.
예시적인 실시예에 있어서, 상기 반도체 장치는 상기 액티브 핀 상에 상기 제2 방향으로 연장되어 형성되는 게이트 구조물 및 상기 액티브 핀에 형성된 리세스 내에 형성되는 불순물 영역을 더 포함할 수 있다.
상기 불순물 영역은 상승된(elevated) 형태일 수 있다.
본 발명의 예시적인 실시예들에 따르면, 반도체 장치의 스탠다드 셀에 포함되는 복수의 트랜지스터들에 전원을 공급하는 제1 파워 레일과 제2 파워 레일은 제1 메탈 레이어 내에 형성되고, 상기 제1 파워 레일과 상기 제2 파워 레일은 서로 연결하는 적어도 하나의 파워 브리지를 상기 제1 메탈 레이어 하부의 기저 메탈 레이어 내에 형성함으로써 반도체 장치의 메탈 스택의 수를 감소시키면서 안정적으로 전원을 공급하고 시그널 라우팅 능력을 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타낸다.
도 2는 도 1의 반도체 장치에 대한 A-A'의 절단면을 나타내는 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 나타낸다.
도 4는 도 3의 반도체 장치에 대한 B-B'의 절단면을 나타내는 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 나타낸다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 나타낸다.
도 7은 도 6의 반도체 장치에서 파워 브리지들과 브랜치 포션을 나타낸다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 나타낸다.
도 9는 도 8의 반도체 장치에 대한 C-C'의 절단면을 나타내는 단면도이다.
도 10은 도 8의 반도체 장치에서 스탠다드 셀을 나타내는 회로도이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 나타낸다.
도 12는 도 11의 반도체 장치의 부분의 사시도이다.
도 13은 도 12의 반도체 장치에 대한 D-D'의 절단면을 나타내는 단면도이다.
도 14는 도 12의 반도체 장치의 장치에 대한 E-E'의 절단면을 나타내는 단면도이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 채용하는 로직 게이트를 나타낸다.
도 16은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 18은 도 17에서 중앙처리부의 개략적인 구성을 도시한 블록도이다.
도 19는 도 17의 SoC 시스템이 패키징된 모습을 도시한 도면이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타낸다.
도 1을 참조하면, 반도체 장치(10)는 기판(20), 제1 파워 레일(130), 제2 파워 레일(140), 제3 파워 레일(150), 제1 N-웰(110), 제2 N-웰(120) 및 스탠다드 셀들(210, 220) 및 적어도 하나의 파워 브리지(170, 180)를 포함할 수 있다.
기판(20)은 제1 도전형을 가질 수 있다. 기판(20)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다.
제1 파워 레일(130)은 기판(20) 상부에서 제1 방향(D1)으로 연장되어 형성될 수 있다. 제2 파워 레일(140)은 기판(20) 상부에서 제1 파워 레일(130)과 제2 방향(D2)으로 이격되어 제1 방향(D1)으로 연장되어 형성될 수 있다. 제2 방향(D2)은 제1 방향(D1)과 교차할 수 있다. 제3 파워 레일(150)은 제1 파워 레일(130)과 제2 파워 레일(140) 사이에서 제1 방향(D1)으로 연장되어 형성될 수 있다. 일 실시예에서, 제1 파워 레일(130)과 제2 파워 레일(140)은 제1 전압(예를 들어, VDD)을 스탠다드 셀들(210, 220)에 공급할 수 있고, 제3 파워 레일(150)은 제1 전압과는 다른 제2 전압(예를 들어, VSS)을 스탠다드 셀들(210, 220)에 공급할 수 있다. 다른 실시예이서, 제1 파워 레일(130)과 제2 파워 레일(140)은 제1 전압(예를 들어, VSS)을 스탠다드 셀들(210, 220)에 공급할 수 있고, 제3 파워 레일(150)은 제1 전압과는 다른 제2 전압(예를 들어, VDD)을 스탠다드 셀들(210, 220)에 공급할 수 있다. 제1 내지 제3 파워 레일들(130, 140, 150)은 반도체 장치(10)에서 제1 메탈 레이어(M1)에 형성될 수 있다.
제1 N-웰(110)과 제2 N-웰(120)은 기판(110) 내에서 서로 분리되어 형성되고 제2 도전형을 가질 수 있다. 제1 N웰(110) 상부로 제1 파워 레일(130)이 형성되고, 제2 N-웰(120) 상부로 제2 파워 레일(140)이 형성될 수 있다. 실시예에 있어서, 제1 N-웰(110)과 제2 N-웰(120)은 반도체 물질로 이루어진 에피층(epitaxial layer)일 수 있다. 이 때, 이러한 에피층은 예를 들어 절연 기판 상에 형성될 수 있다. 다시 말해, 제1 N-웰(110)과 제2 N-웰(120)은 SOI(Silicon On Insulator)로도 구성될 수 있다.
스탠다드 셀들(210, 220)은 각각 제1 파워 레일(130)과 제2 파워 레일(140)에 의하여 정의되는 셀 바운더리(CB)를 가질 수 있다.
파워 브리지(170)는 스탠다드 셀(210) 내에서 제1 파워 레일(130)과 제2 파워 레일(140)을 제2 방향(D2)으로 서로 연결할 수 있고, 파워 브리지(180)는 스탠다드 셀(220) 내에서 제1 파워 레일(130)과 제2 파워 레일(140)을 제2 방향(D2)으로 서로 연결할 수 있다. 파워 브리지들(170, 180)은 반도체 장치(10)에서 제1 메탈 레이어(M1) 하부에 형성되는 기저 메탈 레이어(M0) 내에 형성될 수 있다.
이와 같이, 제1 파워 레일(130)과 제2 파워 레일(140)을 서로 연결할 때, 제1 메탈 레이어(M1)의 상위 메탈 레이어들을 사용하지 않고, 기저 메탈 레이어(M0)에 형성되는 파워 브리지들(170, 180)을 사용함으로써 시그널 라우팅 능력(routing capability)을 증가시킴과 동시에 반도체 장치(10)의 제조 비용을 감소시킬 수 있다.
도 2는 도 1의 반도체 장치에 대한 A-A'의 절단면을 나타내는 단면도이다.
도 2를 참조하면, 제1 도전형을 가지는 기판(20) 내에 제1 N-웰(110)과 제2 N-웰(120)이 서로 분리되어 형성되고, 제1 메탈 레이어(M1) 내에 제1 내지 제3 파워 레일들(130, 140, 150)이 형성되고, 제1 메탈 레이어(M1) 하부의 기저 메탈 레이어(M0) 내에 파워 브리지(170)가 형성되어 제1 파워 레일(130)과 제2 파워 레일(140)을 제2 방향(D2)으로 서로 연결함을 알 수 있다. 제1 파워 레일(130)과 파워 브리지(170)는 컨택 플러그(CP1)를 통하여 연결되고, 제2 파워 레일(140)과 파워 브리지(170)는 컨택 플러그(CP2)를 통하여 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 나타낸다.
도 3의 반도체 장치(10a)는 복수의 브랜치 포션들(131, 141, 133, 143)을 더 포함한다는 것이 도 1의 반도체 장치(10)와 차이가 있다.
도 3을 참조하면, 스탠다드 셀(210)은 브랜치 포션들(131, 141)을 더 포함할 수 있고, 스탠다드 셀(220)은 브랜치 포션들(133, 143)을 더 포함할 수 있다.
브랜지 포션(131)은 스탠다드 셀(210) 내에서, 제1 파워 레일(110)로부터 제3 파워 레일(150) 방향으로 돌출되어 제3 파워 레일(150)과 접촉하지 않고, 파워 브리지(170)와 중첩되도록 제2 방향(D2)으로 연장될 수 있다. 브랜지 포션(141)은 스탠다드 셀(210) 내에서, 제1 파워 레일(110)로부터 제3 파워 레일(150) 방향으로 돌출되어 제3 파워 레일(150)과 접촉하지 않고 파워 브리지(170)와 중첩되도록 제2 방향(D2)으로 연장될 수 있다. 브랜지 포션(133)은 스탠다드 셀(220) 내에서, 제1 파워 레일(110)로부터 제3 파워 레일(150) 방향으로 돌출되어 제3 파워 레일(150)과 접촉하지 않고 파워 브리지(180)와 중첩되도록 제2 방향(D2)으로 연장될 수 있다. 브랜지 포션(143)은 스탠다드 셀(220) 내에서, 제1 파워 레일(110)로부터 제3 파워 레일(150) 방향으로 돌출되어 제3 파워 레일(150)과 접촉하지 않고 파워 브리지(180)와 중첩되도록 제2 방향(D2)으로 연장될 수 있다. 즉 브랜치 포션들(131, 141, 133, 143)은 제1 메탈 레이어(M1) 내에 형성될 수 있다.
또한 브랜치 포션들(131, 141)의 폭은 파워 브리지(170)의 폭과 실질적으로 동일할 수 있고, 브랜치 포션들(133, 143)의 폭은 파워 브리지(180)의 폭과 실질적으로 동일할 수 있다.
도 4는 도 3의 반도체 장치에 대한 B-B'의 절단면을 나타내는 단면도이다.
도 3 및 도 4를 참조하면, 제1 도전형을 가지는 기판(20) 내에 제1 N-웰(110)과 제2 N-웰(120)이 서로 분리되어 형성되고, 제1 메탈 레이어(M1) 내에 제1 파워 레일(130)로부터 제2 파워 레일(150) 방향으로 브랜치 포션(131)이 돌출되어 형성되고, 제2 파워 레일(140)로부터 제2 파워 레일(150) 방향으로 브랜치 포션(141)이 돌출되어 형성됨을 알 수 있다. 또한 제1 메탈 레이어(M1) 하부의 기저 메탈 레이어(M0) 내에 파워 브리지(170)가 형성되어 제1 파워 레일(130)과 제2 파워 레일(140)을 제2 방향(D2)으로 서로 연결함을 알 수 있다. 브랜치 포션(131)과 파워 브리지(170)는 컨택 플러그들(CP1, CP3)을 통하여 연결되고, 브랜치 포션(141)과 파워 브리지(170)는 컨택 플러그들(CP3, CP4)을 통하여 연결될 수 있다. 브랜치 포션(131)과 파워 브리지(170)는 컨택 플러그들(CP1, CP3)을 통하여 연결되고, 브랜치 포션(141)과 파워 브리지(170)는 컨택 플러그들(CP3, CP4)을 통하여 연결되는 경우, 저항의 병렬 연결과 같이 파워 브리지(170)의 저항이 감소될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 나타낸다.
도 5의 반도체 장치(10b)는 복수의 브랜치 포션들(135, 137, 145, 147)을 더 포함한다는 것과 제1 파워 레일(130)과 제2 파워 레일(140)이 스탠다드 셀(210) 내에서는 파워 브리지들(171, 173)로 서로 연결되고, 스탠다드 셀(220) 내에서는 파워 브리지들(181, 183)로 서로 연결된다는 것이 도 1의 반도체 장치(10)와 차이가 있다.
도 5를 참조하면, 스탠다드 셀(210)은 브랜치 포션들(135, 137, 145, 147)을 더 포함할 수 있고, 제1 파워 레일(130)과 제2 파워 레일(140)은 스탠다드 셀(210) 내에서는 파워 브리지들(171, 173)로 서로 연결될 수 있다. 또한 제1 파워 레일(130)과 제2 파워 레일(140)은 스탠다드 셀(210) 내에서 파워 브리지들(181, 183)로 서로 연결될 수 있다. 도시하지는 않았지만, 스탠다드 셀(220)도 복수의 브랜치 포션들을 더 포함할 수 있다.
브랜치 포션들(135, 137)은 스탠다드 셀(210) 내에서, 제1 방향(D1)으로 이격되고 제1 파워 레일(110)로부터 제3 파워 레일(150) 방향으로 돌출되어 제3 파워 레일(150)과 접촉하지 않고, 파워 브리지들(171, 173) 각각과 중첩되도록 제2 방향(D2)으로 연장될 수 있다. 브랜치 포션들(145, 147)은 스탠다드 셀(210) 내에서, 제1 방향(D1)으로 이격되고 제2 파워 레일(140)로부터 제3 파워 레일(150) 방향으로 돌출되어 제3 파워 레일(150)과 접촉하지 않고, 파워 브리지들(171, 173) 각각과 중첩되도록 제2 방향(D2)으로 연장될 수 있다. 즉, 브랜치 포션들(135, 137, 145, 147)은 제1 메탈 레이어(M1) 내에 형성될 수 있다. 브랜치 포션들(135, 137) 각각의 폭은 파워 브리지들(171, 173) 각각의 폭과 실질적으로 동일할 수 있고, 브랜치 포션들(145, 147) 각각의 폭은 파워 브리지들(171, 173) 각각의 폭과 실질적으로 동일할 수 있다.
브랜치 포션들(135, 137)은 도 4를 참조하여 설명한 바와 같이, 컨택 플러그들을 통하여 파워 브리지들(171, 173) 각각과 연결될 수 있고, 브랜치 포션들(145, 147)도 컨택 플러그들을 통하여 파워 브리지들(171, 173) 각각과 연결될 수 있다. 브랜치 포션들(135, 137)이 컨택 플러그들을 통하여 파워 브리지들(171, 173) 각각과 연결되고, 브랜치 포션들(145, 147)이 컨택 플러그들을 통하여 파워 브리지들(171, 173) 각각과 연결되면, 저항의 병렬 연결에서와 같이 파워 브리지들(171, 173)의 저항이 감소될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 나타낸다.
도 6의 반도체 장치(10c)는 복수의 브랜치 포션들(135, 137, 145, 147) 대신에 복수의 브랜치 포션들(139, 149)을 포함한다는 것이 도 5의 반도체 장치(10b)와 차이가 있다.
도 6을 참조하면, 스탠다드 셀(210)은 브랜치 포션들(139, 149)를 더 포함할 수 있고, 제1 파워 레일(130)과 제2 파워 레일(140)은 스탠다드 셀(210) 내에서는 파워 브리지들(171, 173)로 서로 연결될 수 있다. 또한 제1 파워 레일(130)과 제2 파워 레일(140)은 스탠다드 셀(210) 내에서 파워 브리지들(181, 183)로 서로 연결될 수 있다. 도시하지는 않았지만, 스탠다드 셀(220)도 복수의 브랜치 포션들을 더 포함할 수 있다.
브랜치 포션(139)은 스탠다드 셀(210) 내에서, 제1 파워 레일(110)로부터 제3 파워 레일(150) 방향으로 돌출되어 제3 파워 레일(150)과 접촉하지 않고, 파워 브리지들(171, 173)과 중첩되도록 제2 방향(D2)으로 연장될 수 있다. 브랜치 포션(149)은 스탠다드 셀(210) 내에서, 제2 파워 레일(140)로부터 제3 파워 레일(150) 방향으로 돌출되어 제3 파워 레일(150)과 접촉하지 않고, 파워 브리지들(171, 173)과 중첩되도록 제2 방향(D2)으로 연장될 수 있다. 즉, 브랜치 포션들(139, 149)은 제1 메탈 레이어(M1) 내에 형성될 수 있고, 브랜치 포션들(139, 149) 각각의 폭은 파워 브리지들(171, 173) 각각의 폭보다 더 클 수 있다.
도 7은 도 6의 반도체 장치에서 파워 브리지들과 브랜치 포션을 나타낸다.
도 7을 참조하면, 파워 브리지들(171, 173) 각각은 제1 폭(W1)을 가질 수 있고, 브랜치 포션(139)은 제2 폭(W2)을 가질 수 있으며, 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다. 브랜치 포션(139, 149)은 도 4를 참조하여 설명한 바와 같이, 컨택 플러그들을 통하여 파워 브리지들(171, 173) 각각과 연결될 수 있어 파워 브리지들(171, 173)의 저항이 감소될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 나타낸다.
도 8의 반도체 장치(10d)는 복수의 불순물 영역들(111, 113, 121, 123)과 게이트 전극(115)을 더 포함한다는 것이 도 5의 반도체 장치(10b)와 차이가 있다.
도 8을 참조하면, 스탠다드 셀(210)은 복수의 불순물 영역들(111, 113, 121, 123)과 게이트 전극(115)을 더 포함할 수 있다.
불순물 영역(111)은 제1 N-웰(110) 내에 형성되고, 불순물 영역들(113, 123)은 기판(20) 내에 형성되고, 불순물 영역(121)은 제2 N-웰(120) 내에 형성될 수 있다. 게이트 전극(115)은 불순물 영역들(111, 113, 121, 123) 상에 제2 방향(D2)으로 불순물 영역들(111, 113, 121, 123) 가로질러 형성될 수 있다. 불순물 영역들(111, 121)은 제1 도전형의 Pgiud 불순물을 포함할 수 있고, 불순물 영역들(113, 123)은 제2 도전형의 N형 불순물을 포함할 수 있다. 따라서 게이트 전극(115)과 불순물 영역(111)은 피모스 트랜지스터를 구성할 수 있고, 게이트 전극(115)과 불순물 영역(113)은 엔모스 트랜지스터를 구성할 수 있고, 게이트 전극(115)과 불순물 영역(123)은 엔모스 트랜지스터를 구성할 수 있고, 게이트 전극(115)과 불순물 영역(121)은 피모스 트랜지스터를 구성할 수 있다. 즉 스탠다드 셀(210)은 네 개의 모스 트랜지스터를 포함할 수 있다.
게이트 전극(115)은 도전 물질을 포함할 수 있다. 실시예에 따라서, 게이트 전극(115)은 폴리 실리콘을 포함할 수 있다. 또한, 실시예에 따라서, 게이트 전극(115)은 메탈을 포함할 수도 있다.
다른 관점에서는 적어도 하나의 스탠다드 셀(210)이 제1 파워 레일(130), 제2 파워 레일(140), 제3 파워 레일(150), 불순물 영역들(111, 113, 123, 121) 및 게이트 전극(115)을 포함할 수 있다.
도 9는 도 8의 반도체 장치에 대한 C-C'의 절단면을 나타내는 단면도이다.
도 8 및 도 9를 참조하면, 제1 도전형을 가지는 기판(20) 내에 제1 N-웰(110)이 형성되고, 제1 N-웰(110) 내에 불순물 영역(111)이 형성될 수 있다. 게이트 전극(115)과 불순물 영역(111) 사이에는 게이트 절연막(116)이 형성될 수 있다. 이러한 게이트 절연막(116)은 산화막으로 이루어질 수 있다. 실시예에 따라서, 게이트 절연막(116)은 SiO2, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있다.
불순물 영역(111)은 소자 분리막(112)에 의하여 기판(20)과 분리될 수 있다. 소자 분리막(112)은 얕은 소자 분리막(STI; Shallow Trench Isolation)을 포함할 수 있다. 실시예에 따라서, 소자 분리막(112)은 깊은 소자 분리막(DTI; Deep Trench Isolation)을 포함할 수도 있다.
도시하지는 않았지만, 게이트 전극(115)의 양 측에는 스페이서가 배치될 수 있다. 상기 스페이서는 질화막 또는 실리콘 질화막을 포함할 수 있다.
기저 메탈 레이어(M0)에 형성되는 파워 브리지들(171, 173)은 제3 방향(D3, 즉 기판(20)으로부터 수직한 방향)으로 게이트 전극(115)과 부분적으로 중첩하면서 게이트 전극(115)보다 높게 형성될 수 있다. 즉, 게이트 전극(115)의 높이(H1) 보다 파워 브리지들(171, 173)의 상면의 높이(H2)가 더 클 수 있다. 제3 방향(D3)은 제1 방향(D1)과 제2 방향(D2)에 수직한 방향일 수 있다.
도 10은 도 8의 반도체 장치에서 스탠다드 셀을 나타내는 회로도이다.
도 8 및 도 10을 참조하면, 게이트 전극(115)과 불순물 영역(111)은 피모스 트랜지스터(211)를 구성할 수 있고, 게이트 전극(115)과 불순물 영역(113)은 엔모스 트랜지스터(212)를 구성할 수 있고, 게이트 전극(115)과 불순물 영역(123)은 엔모스 트랜지스터(213)를 구성할 수 있고, 게이트 전극(115)과 불순물 영역(121)은 피모스 트랜지스터(214)를 구성할 수 있다. 트랜지스터들(211~214)의 소스와 드레인이 서로 연결되었으므로 트랜지스터들(211~214)은 반도체 장치(10d)에서 임베디드 디커플링 커패시터(decoupling capacitor)로서 동작할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 나타낸다.
도 12는 도 11의 반도체 장치의 부분의 사시도이다.
도 13은 도 12의 반도체 장치에 대한 D-D'의 절단면을 나타내는 단면도이다.
도 14는 도 12의 반도체 장치의 장치에 대한 E-E'의 절단면을 나타내는 단면도이다.
이하에서는 본 발명의 실시예들에 따른 반도체 장치(50)가 핀형 트랜지스터(FinFET)를 포함하는 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 기술적 사상은, 도시된 핀형 트랜지스터 외에도 입체 형상을 갖는 다른 반도체 소자(예를 들어, 나노 와이어를 이용한 트랜지스터 등)를 포함하는 반도체 장치에도 적용될 수 있다.
도 11 내지 도 14를 참조하면, 반도체 장치(50)는 기판(300), 제1 파워 레일(251), 제2 파워 레일(253), 제3 파워 레일(254), 스탠다드 셀들(260, 290) 및 파워 브리지들(261, 263, 271, 273)을 포함할 수 있다.
제1 파워 레일(251)은 기판(300) 상부에서 제1 방향(D1)으로 연장되어 형성될 수 있다. 제2 파워 레일(253)은 기판(300) 상부에서 제1 파워 레일(251)과 제2 방향(D2)으로 이격되어 제1 방향(D1)으로 연장되어 형성될 수 있다. 제2 방향(D2)은 제1 방향(D1)과 교차할 수 있다. 제3 파워 레일(255)은 제1 파워 레일(251)과 제2 파워 레일(253) 사이에서 제1 방향(D1)으로 연장되어 형성될 수 있다. 제1 내지 제3 파워 레일들(215, 253, 255)은 반도체 장치(50)에서 제1 메탈 레이어(M1) 내에 형성될 수 있다.
스탠다드 셀들(260, 270)은 각각 제1 파워 레일(251)과 제2 파워 레일(253)에 의하여 정의되는 셀 바운더리(CB)를 가질 수 있다. 파워 브리지들(261, 263)은 스탠다드 셀(260) 내에서 제1 파워 레일(251)과 제2 파워 레일(253)을 서로 연결하고, 파워 브리지들(271, 273)은 스탠다드 셀(270) 내에서 제1 파워 레일(251)과 제2 파워 레일(253)을 서로 연결할 수 있다. 파워 브리지들(261, 263, 271, 273)은 반도체 장치(10)에서 제1 메탈 레이어(M1) 하부에 형성되는 기저 메탈 레이어(M0) 내에 형성될 수 있다.
이와 같이, 제1 파워 레일(215)과 제2 파워 레일(253)을 서로 연결할 때, 제1 메탈 레이어(M1)의 상위 메탈 레이어들을 사용하지 않고, 기저 메탈 레이어(M0)에 형성되는 파워 브리지들(261, 263, 271, 273)을 사용함으로써 시그널 라우팅 능력(routing capability)을 증가시킴과 동시에 반도체 장치(10)의 제조 비용을 감소시킬 수 있다.
반도체 장치(50)는 제1 방향(D1)으로 연장되어 형성되는 액티브 핀들(F1, F2)를 더 포함할 수 있다.
액티브 핀(F1, F2)은 액티브 층(즉 기판, 300)으로부터 제3 방향(D3)돌출된 형상으로 형성될 수 있다. 실시예에 있어서, 액티브 핀(F1, F2)은 액티브 층(300)의 일부가 식각되어 형성될 수 있다.
액티브 층(300)은 반도체 기판일 수 있다. 이렇게 액티브 층(100)이 반도체 기판으로 이루어질 경우, 반도체 기판은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다.
다른 실시예에 있어서, 액티브 층(300)은 반도체 물질로 이루어진 에피층(epitaxial layer)일수 있다. 이 때, 이러한 에피층은 예를 들어 절연 기판 상에 형성될 수 있다. 다시 말해, 액티브 층(300)은 SOI(Silicon On Insulator) 기판으로 구성될 수 있다.
액티브 핀(F1, F2)은 도시된 것과 같이 제1 방향(D1)으로 연장되어 배치될 수 있다. 그리고, 액티브 핀(F1, F2)은 도시된 것과 같이 제2 방향(D2)으로 서로 이격되어 배치될 수 있다.
본 실시예에서, 액티브 핀(F1, F2)은 도시된 것과 같이 2개씩 그룹핑되어 형성될 수 있다. 이렇게 액티브 핀(F1, F2)이 2개씩 그룹핑되어 형성되는 것은, 맨드렐(mandrel)이라고 지칭되는 하나의 더미 게이트로부터 2개의 액티브 핀(F1, F2)이 형성되기 때문일 수 있다. 실시예에 있어서, N-웰들(도 1의 110, 120)은 이러한 액티브 핀(F1, F2) 내에 형성될 수 있다.
소자 분리막(301)은 액티브 핀(F1, F2)의 측면을 덮을 수 있다. 구체적으로, 소자 분리막(301)은 도 25 등에 도시된 것과 같이 액티브 핀(F1, F2)의 하부를 덮을 수 있다. 실시예에 있어서, 소자 분리막(301)은 예를 들어, 절연막일 수 있다. 더욱 구체적으로, 소자 분리막(301)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산질화막(SiON) 등일 수 있다.
도 12 내지 도 14에서는 액티브 핀(F1, F2)의 단면 형상이 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered)형상인 것이 도시되어 있으나, 본 발명이 이러한 형상에 제한되는 것은 아니다. 실시예들에 따라서, 액티브 핀(F1, F2)의 단면 형상은 사각형으로 변형될 수도 있다. 또한 본 발명의 다른 몇몇 실시예에서, 액티브 핀(F1, F2)의 단면 형상은 모따기된 형상일 수 있다. 즉, 액티브 핀(F1, F2)의 모서리 부분이 둥글게 된 형상일 수 있다.
게이트 구조물(392)은 도시된 것과 같이 액티브 핀(F1, F2) 상에, 제 2 방향(D2)으로 연장되어 배치될 수 있다. 스페이서(315)는 게이트 구조물(392)의 양측에 배치될 수 있다. 스페이서(315)는 액티브 핀(F1, F2) 상에, 제2 방향(D2)으로 연장되어 배치될 수 있다.
실시예들에 있어서, 액티브 핀(F1, F2)의 일부에는 트랜지스터가 형성될 수 있다. 이러한 트랜지스터는, 게이트 구조물(392), 스페이서(315), 및 소오스/드레인(361)을 포함할 수 있다.
게이트 구조물(392)은, 액티브 핀(F1, F2) 상에 순차적으로 형성된 인터페이스막 (320), 게이트 절연막(332), 일함수 조절막(342) 및 게이트 전극(362)을 포함할 수 있다.
인터페이스막(320)은, 소자 분리막(301)과 액티브 핀(F1, F2) 상에 제2 방향(D2)으로 연장된 형상으로 배치될 수 있다. 인터페이스막(320)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(320)은 실리 케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 절연막(332)은 인터페이스막(320) 상에 배치될 수 있다. 구체적으로, 게이트 절연막(332)은 제2 방향(D2)으로 연장되어 배치되되, 액티브 핀(F1, F2)의 상부 일부를 덮는 형상으로 배치될 수 있다. 게이트 절연막(332)은 도 14에 도시된 것과 같이 게이트 전극(362)의 양 측에 배치된 스페이서(315)의 측벽을 따라 상부로 연장된 형상으로 배치될 수 있다. 본 실시예에서, 게이트 절연막(332)의 형상이 이러한 것은, 게이트 절연막(332)이 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성된 것이기 때문일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 게이트 절연막(132)의 형상은 얼마든지 다른 형태로 변형될 수 있다.
이러한 게이트 절연막(132)은 예를 들어, 고유전율을 갖는 물질로 이루어질 수 있다. 실시예에 있어서, 게이트 절연막(132)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있다.
게이트 절연막(332) 상에는 일함수 조절막(342)이 배치될 수 있다. 일함수 조절막(342)은 제2 방향(D2)으로 연장되어 배치되되, 액티브 핀(F1, F2)의 상부 일부를 덮는 형상으로 배치될 수 있다. 일함수 조절막(342)은 게이트 절연막(332)과 동일하게 스페이서(315)의 측벽을 따라 상부로 연장된 형상으로 배치될 수 있다. 일함수 조절막(342)은 트랜지스터의 일함수(work function)를 조절하는데 이용되는 막일 수 있다. 이러한 일함수 조절막(342)은 n형(n-type) 일함수 조절막과, p형(p-type) 일함수 조절막 중 적어도 하나일 수 있다.
일함수 조절막(342) 상에는 게이트 전극(162)이 배치될 수 있다 게이트 전극(162)은 Y방향으로 연장되어 배치되되, 액티브 핀(F1, F2)의 상부 일부를 덮는 형상으로 배치될 수 있다.
게이트 전극(362)은 전도성이 높은 물질을 포함할 수 있다. 실시예에 있어서, 게이트 전극(362)은 메탈을 포함할 수 있다. 이러한 메탈의 예로는 Al, W 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
리세스(325)는 게이트 구조물(392) 양측의 액티브 핀(F1, F2) 내에 형성될 수 있다. 리세스(325)의 측벽은 경사져 있어서, 리세스(325)의 형상은 액티브 층(300)에서 멀어질수록 넓어질 수 있다. 도 12에 도시된 것처럼, 리세스(325)의 폭은 액티브 핀(F1, F2)의 폭보다 넓을 수 있다.
소오스/드레인(즉, 불순물 영역, 361)은 리세스(325) 내에 형성될 수 있다. 실시예에 있어서, 소오스/드레인(361)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(361)의 상면은 액티브 핀(F1, F2)의 상면보다 높을 수 있다. 또한, 소오스/드레인(361)과 게이트 구조물(392)은 스페이서(315)에 의하여 절연될 수 있다.
형성된 트랜지스터가 p형 트랜지스터인 경우, 소오스/드레인(361)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 액티브 핀(F1, F2)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 실시예에 있어서, 제1 액티브 핀(F1) 상에 형성되는 소오스/드레인(161)은 이러한 압축 스트레스 물질을 포함할 수 있다.
한편, 형성된 트랜지스터가 n형 트랜지스터인 경우, 소오스/드레인(361)은 액티브 층(300)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 액티브 층(300)이 Si를 포함할 때, 소오스/드레인(161)은 Si을 포함하거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다. 실시예에 있어서, 제2 액티브 핀(F2) 상에 형성되는 소오스/드레인(361)은 이러한 인장 스트레스 물질을 포함할 수 있다.
본 실시예에서는, 액티브 핀(F1, F2)에 리세스(325)가 형성되고 리세스(325) 내에 소오스/드레인(161)이 형성된 예가 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 소오스/드레인(361)은 액티브 핀(F1, F2) 내에 불순물이 직접 주입됨으로써 액티브 핀(F1, F2) 내에 형성될 수도 있다.
비록 도 12에서는, 이해의 편의를 위해 층간 절연막(302)의 일부만을 도시하였으나, 층간 절연막(302)은 소오스/드레인(361) 및 게이트 구조물(392)을 덮도록 배치될 수 있다. 또한 도 12와 도 14에서는 제1 파워 레일(215)과 제2 파워 레일(253)을 연결하는 기저 메탈 레이어(M0) 내에 형성되는 파워 브리지들(261, 263)이 도시되어 있다. 파워 브리지들(261, 263)은 제3 방향(D3)으로 게이트 구조물(392)과 부분적으로 중첩하면서 게이트 구조물(392)보다 높게 형성될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 채용하는 로직 게이트를 나타낸다.
도 15에서는 도 1 내지 도 14의 스탠다드 셀을 이용하는 2입력 낸드 게이트를 예로 들어 설명한다.
도 15를 참조하면, 낸드 게이트(400)는 전원 노드(VDD)와 제1 노드(NO1) 사이에 병렬로 연결되는 피모스 트랜지스터들(411, 413)과 제1 노드(NO1)와 접지 노드(VSS) 사이에 연결되는 엔모스 트랜지스터들(415, 417)을 포함할 수 있다.
피모스 트랜지스터(411)는 전원 노드(VDD)에 연결되는 소스, 제1 노드(NO1)에 연결되는 드레인을 구비하고, 피모스 트랜지스터(413)는 전원 노드(VDD)에 연결되는 소스, 제1 노드(NO1)에 연결되는 드레인을 구비한다. 엔모스 트랜지스터(415)는 제1 노드(NO1)에 연결되는 드레인 및 엔모스 트랜지스터(417)에 연결되는 소스를 구비하고, 엔모스 트랜지스터(417)는 엔모스 트랜지스터(415)에 연결되는 드레인 및 접지 노드(VSS)에 연결되는 소스를 구비한다. 피모스 트랜지스터(411)와 엔모스 트랜지스터(415)의 게이트들에는 제1 입력 신호(IN1)가 인가되고, 피모스 트랜지스터(413)와 엔모스 트랜지스터(417)의 게이트들에는 제2 입력 신호(IN2)가 인가되고, 제1 노드(NO1)에서 출력 신호(Q)가 제공될 수 있다.
전술한 본 발명의 실시예들에 따른 반도체 장치반도체 장치(10, 10a, 10b, 10c, 10d, 50)는, 낸드 게이트(400)에 채용될 수 있다. 구체적으로 피모스 트랜지스터(411)에 전원 전압(VDD)을 공급하는 제1 파워 레일과 피모스 트랜지스터(413)에 전원 전압(VDD))을 공급하는 제2 파워 레일은 제1 메탈 레이어 내에 형성될 수 있고, 제1 파워 레일과 제2 파워 레일은 제1 메탈 레이에 하부에 형성되는 기저 메탈 레이어 내에 형성되는 적어도 하나의 파워 브리지를 통하여 서로 연결될 수 있다. 또한, 엔모스 트랜지스터(415)에 접지 전압(VSS)을 공급하는 제3 파워 레일과 엔모스 트랜지스터(417)에 접지 전압(VSS)에 접지 전압을 공급하는 제4 파워 레일은 제1 메탈 레이어 내에 형성될 수 있고, 제3 파워 레일과 제4 파워 레일은 제1 메탈 레이어 하부에 형성되는 기저 메탈 레이어 내에 형성되는 적어도 하나의 파워 브리지를 통하여 서로 연결될 수 있다
도 16은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 16을 참조하면, 본 발명의 실시예들에 따른 반도체 장치의 생산 방법에서는 먼저 스탠다드 셀을 제공한다(S110). 이러한 스탠다드 셀은, 전술한 본 발명의 실시예들에 따른 반도체 장치(10, 10a, 10b, 10c, 10d, 50)중 어느 하나의 레이아웃을 가질 수 있다. 구체적으로, 제공되는 스탠다드 셀은 복수의 트랜지스터들을 포함하고, 상기 복수의 트랜지스터들에 전원 전압을 공급하는 서로 이격된 제1 파워 레일과 제2 파워 레일을 포함할 수 있다. 상기 제1 파워 레일과 제2 파워 레일은 제1 메탈 레이어 내에 형성될 수 있고, 제1 파워 레일과 제2 파워 레일은 제1 메탈 레이에 하부에 형성되는 기저 메탈 레이어 내에 형성되는 적어도 하나의 파워 브리지를 통하여 서로 연결될 수 있다.
다시 도 16을 참조하면, 제공된 스탠다드 셀을 이용하여 반도체 장치를 제조한다(S120). 구체적으로, 제공된 스탠다드 셀을 이용하여, 반도체 기판 상에 증착, 식각 공정등을 수행함으로써, 전술한 본 발명의 실시예들에 따른 반도체 장치(10, 10a, 10b, 10c, 10d, 50) 중 어느 하나를 제조할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 18은 도 17에서 중앙처리부의 개략적인 구성을 도시한 블록도이다.
도 19는 도 17의 SoC 시스템이 패키징된 모습을 도시한 도면이다.
먼저 도 17을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(CPU, 1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 실시예에 있어서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
실시예에 있어서, 중앙처리부(1010)는, 도 18에 도시된 것과 같이, 제1 클러스터(1012)와 제2클러스터(1016)를 포함하도록 구성될 수도 있다.
제1 클러스터(1012)는 중앙처리부(1010) 내부에 배치될 수 있으며, 제1 클러스터(1012)는 n(여기서 n은 자연수)개의 제1 코어(1014)를 포함할 수 있다. 도 18에서는, 설명의 편의를 위해 제1 클러스터(1012)가 4개(즉,
n=4)의 제1 코어(1014a~d)를 포함하는 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
제2 클러스터(1016)도 마찬가지로 중앙처리부(1010) 내부에 배치될 수 있으며, 제2 클러스터(1016) 역시 n개의 제2 코어(1018)를 포함할 수 있다. 이러한 제2 클러스터(1016)는 도시된 것과 같이 제1 클러스터(1012)와 서로 구분되어 배치될 수 있다. 여기에서도 설명의 편의를 위해 제2 클러스터(1016)가 4개(즉, n=4)의 제2 코어(1018a~d)를 포함하는 것을 예로 들 것이나, 본 발명이 이에 제한되는 것은 아니다.
한편, 도 18에는 제1 클러스터(1012)에 포함된 제1 코어(1014)의 개수와 제2 클러스터(1016)에 포함된 제2 코어(1018)의 개수가 서로 동일한 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 실시예에 있어서, 제1 클러스터(1012)에 포함된 제1 코어(1012)의 개수와 제2 클러스터(1016)에 포함된 제2 코어(1018)의 개수는 도시된 것과 달리 서로 다를 수도 있다.
또한, 도 18에는 중앙처리부(1010) 내부에 제1 클러스터(1012)와 제2 클러스터(1016)만 배치된 것이 도시되어 있으나, 역시 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, 중앙처리부(1010) 내부에는 제1 및 제2 클러스터(1012, 1016)와 구분되며 제3 코어(미도시)를 포함하는 제3 클러스터(미도시)가 추가적으로 배치될 수도 있다.
본 실시예에서, 제1 클러스터(1012)에 포함된 제1 코어(1014)의 단위 시간당 연산량과, 제2 클러스터(1016)에 포함된 제2 코어(1018)의 단위 시간당 연산량은 서로 다를 수 있다.
실시예에 있어서, 제1 클러스터(1012)는 예를 들어, 리틀 클러스터(little cluster)이고, 제2 클러스터(1016)는 빅 클러스터(big cluster)일 수 있다. 이 경우, 제1 클러스터(1012)에 포함된 제1 코어(1014)의 단위 시간당 연산량은, 제2 클러스터(1016)에 포함된 제2 코어(1018)의 단위 시간당 연산량 보다 작을 수 있다.
따라서, 제1 클러스터(1012)에 포함된 모든 제1 코어(1014)가 인에이블되어 연산을 수행하는 경우의 단위 시간당 연산량은, 제2 클러스터(1016)에 포함된 모든 제2 코어(1018)가 인에이블되어 연산을 수행하는 경우의 단위 시간당 연상량에 비해 작을 수 있다.
한편, 본 실시예에서, 제1 클러스터(1012)에 포함된 제1-1 내지 제1-4 코어(1014a~d) 간의 단위 시간당 연산량은 서로 동일할 수 있으며, 제2 클러스터(1016)에 포함된 제2-1 내지 제2-4 코어(1018a~d) 간의 단위 시간당 연산량도 서로 동일할 수 있다. 즉, 예를 들어, 제1-1 내지 제1-4 코어(1014a~d) 각각의 단위 시간당 연산량이 10이라고 가정하면, 제2-1 내지 제2-4 코어(1018a~d) 각각의 단위 시간당 연산량은 40일 수 있다.
파워 관리부(1019)는 제1 클러스터(1012)와 제2 클러스터(1016)를 필요에 따라 인에이블(enable)시키거나 디스에이블(disable)시킬 수 있다. 구체적으로, 파워 관리부(1019)는, 제1 클러스터(1012)에 의해 연산이 필요한 경우 제1 클러스터(1012)를 인에이블시키고, 제2 클러스터(1016)를 디스에이블시킬 수 있다. 그리고, 파워 관리부(1019)는 반대로, 제2 클러스터(1016)에 의해 연산이 필요한 경우 제2 클러스터(1016)를 인에이블시키고, 제1클러스터(1012)를 디스에이블시킬 수 있다. 또한, 파워 관리부(1019)는, 수행해야될 연산량이 제1 클러스터(1012)에 포함된 제1-1 코어(1014a)를 통해 충분히 처리 가능한 경우, 제1 클러스터(1014a)는 인에이블시키고, 제2 클러스터(1016)는 디스에이블시키되, 제1 클러스터(1012) 내에서도, 제1-1 코어(1014a)는 인에이블시키고, 제1-2 내지 제1-4 코어(1014b~d)는 디스에이블시킬 수 있다. 다시 말해, 본 실시예에 따른 파워 관리부(1019)는 제1 및 제2 클러스터(1012, 1016) 전체에 대한 인에이블 여부를 결정할 수도 있고, 제1 클러스터(1012)에 포함된 제1-1 내지 제1-4 코어(1014a~d) 각각과, 제2 클러스터(1016)에 포함된 제2-1 내지 제2-4 코어(1018a~d) 각각에 대한 인에이블 여부를 결정할 수도 있다.
실시예에 있어서, 이러한 파워 관리부(1019)가 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)을 인에이블시키는 것은, 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)에 전원을 공급하여 이들을 동작시키는 것일 수 있다. 그리고, 파워 관리부(1019)가 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)을 디스에이블시키는 것은, 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)에 공급되는 전원을 차단하여 이들의 동작을 중단시키는 것일 수 있다.
이러한 파워 관리부(1019)는 SoC 시스템(1000)의 동작 환경에 따라, 특정 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)만을 인에이블시킴으로써, SoC시스템(1000) 전체의 파워 소모를 관리할 수 있다.
도 17을 참조하면, 멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다. 버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 실시예에 있어서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 실시예에 있어서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 도 19c에 도시된 것과 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
도 19를 참조하면, 이러한 반도체 패키지는, 패키지 기판(PS), DRAM(1060), 어플리케이션 프로세서(1001)를 포함할 수 있다.
패키지 기판(PS)은 복수의 패키지 볼(PB)을 포함할 수 있다. 복수의 패키지 볼(PB)은 패키지 기판(PS) 내부의 신호 라인을 통해 어플리케이션 프로세서(1001)의 칩 볼(CB) 들과 전기적으로 접속될 수 있으며, 또한, 패키지 기판(PS) 내부의 신호 라인을 통해 조인트 볼(JB)과 전기적으로 접속될 수 있다.
한편, DRAM(1060)은 도시된 것과 같이 와이어 본딩을 통해 조인트 볼(JB)과 전기적으로 접속될 수 있다.
어플리케이션 프로세서(1001)는 DRAM(1060)하부에 배치될 수 있다. 어플리케이션 프로세서(1001)의 칩 볼(CB)들은 조인트 볼(JB)을 통해 DRAM(1060)과 전기적으로 연결될 수 있다.
한편, 도 19에는 DRAM(1060)이 어플리케이션 프로세서(1001)의 외부에 배치된 것만 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, DRAM(1060)은 어플리케이션 프로세서(1001)의 내부에도 배치될 수 있다.
전술한 본 발명의 실시예들에 따른 반도체 장치(10, 10a, 10b, 10c, 10d, 50)는 이러한 SoC 시스템(1000)의 구성 요소 중 어느 하나로 제공될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
도 20을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할
수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 전술한 본 발명의 실시예들에 따른 반도체 장치(10, 10a, 10b, 10c, 10d, 50) 중 어느 하나가 채용될 수 있다. 또한, 전술한 반도체 장치(10, 10a, 10b, 10c, 10d, 50) 중 어느 하나는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선 환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
본 발명은 반도체 장치 및 상기 반도체 장치를 포함하는 다양한 장치 및 시스템들에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 도전형의 기판 상부에 제1 방향으로 연장되는 제1 파워 레일;
    상기 기판 상부에 상기 제1 파워 레일과 상기 제1 방향과 교차하는 제2 방향으로 이격되고 상기 제1 방향으로 연장되는 제2 파워 레일;
    상기 제1 파워 레일과 상기 제2 파워 레일에 의하여 정의되는 셀 바운더리를 가지는 적어도 하나의 스탠다드 셀;
    상기 적어도 하나의 스탠다드 셀 내에서 상기 제1 파워 레일과 상기 제2 파워 레일을 상기 제2 방향으로 서로 연결하는 적어도 하나의 파워 브리지;
    상기 제1 파워 레일과 상기 제2 파워 레일 사이에서 상기 제1 방향으로 연장되는 제3 파워 레일;
    상기 제1 파워 레일로부터 상기 제3 파워 레일 쪽으로 연장되는 적어도 하나의 제1 브랜치 포션; 및
    상기 제2 파워 레일로부터 상기 제3 파워 레일 쪽으로 연장되는 적어도 하나의 제2 브랜치 포션을 포함하고,
    상기 제1 파워 레일 및 상기 제2 파워 레일은 제1 메탈 레이어 내에 형성되고, 상기 적어도 하나의 파워 브리지는 상기 제1 메탈 레이어 하부의 기저 메탈 레이어 내에 형성되고,
    상기 제3 파워 레일은 상기 제1 메탈 레이어 내에 형성되고,
    상기 제1 파워 레일과 상기 제3 파워 레일은 제1 전압을 공급하고,
    상기 제2 파워 레일은 상기 제1 전압과는 다른 제2 전압을 공급하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 적어도 하나의 제1 브랜치 포션과 상기 적어도 하나의 제2 브랜치 포션 각각의 폭은 상기 적어도 하나의 파워 브리지의 폭과 실질적으로 동일하고,
    상기 적어도 하나의 파워 브리지는 상기 제1 방향으로 서로 이격되는 제1 파워 브리지와 제2 파워 브리지를 포함하고,
    상기 적어도 하나의 제1 브랜치 포션은 상기 제1 방향으로 서로 이격되는 제1 브랜치 포션과 제2 브랜치 포션을 포함하고,
    상기 적어도 하나의 제2 브랜치 포션은 상기 제1 방향으로 서로 이격되는 제3 브랜치 포션과 제4 브랜치 포션을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 적어도 하나의 제1 브랜치 포션과 상기 적어도 하나의 제2 브랜치 포션 각각의 폭은 상기 적어도 하나의 파워 브리지의 폭보다 큰 반도체 장치.
  6. 제1항에 있어서,
    상기 적어도 하나의 제1 브랜치 포션은 제1 컨택을 통하여 상기 적어도 하나의 파워 브리지에 연결되고, 상기 적어도 하나의 제2 브랜치 포션은 제2 컨택을 통하여 상기 적어도 하나의 파워 브리지에 연결되고,
    상기 제1 컨택과 상기 제2 컨택은 상기 적어도 하나의 파워 브리지의 저항을 감소시키는 반도체 장치.
  7. 제1항에 있어서,
    상기 기판 내에 형성되는 제2 도전형의 제1 웰; 및
    상기 기판 내에 상기 제1 웰과 분리되어 형성되는 상기 제2 도전형의 제2 웰을 더 포함하고,
    상기 제1 파워 레일은 상기 제1 웰 상부에 형성되고,
    상기 제2 파워 레일은 상기 제2 웰 상부에 형성되고,
    상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형이고,
    상기 스탠다드 셀 내에서 상기 제1 웰 내에 형성되는 제1 불순물 영역;
    상기 스탠다드 셀 내의 상기 기판 내에 형성되는 제2 불순물 영역; 및
    상기 제1 불순물 영역과 상기 제2 불순물 영역을 상기 제2 방향으로 가로지르는 게이트 전극을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 적어도 하나의 파워 브리지는 제3 방향으로 상기 게이트 전극과 부분적으로 중첩하면서 상기 게이트 전극보다 높게 형성되고,
    상기 제1 불순물 영역, 상기 제2 불순물 영역 및 상기 게이트 전극은 복수의 트랜지스터들을 구성하고, 상기 복수의 트랜지스터들은 디커플링 커패시터(decoupling capacitor)로서 동작하는 반도체 장치.
  9. 제1 도전형의 기판 상부에 제1 방향으로 연장되는 제1 파워 레일;
    상기 기판 상부에 상기 제1 파워 레일과 상기 제1 방향과 교차하는 제2 방향으로 이격되고 상기 제1 방향으로 연장되는 제2 파워 레일;
    상기 기판으로부터 돌출되어 상기 제1 방향으로 연장되어 형성되는 액티브 핀;
    상기 제1 파워 레일과 상기 제2 파워 레일에 의하여 제1 전압을 공급받는 적어도 하나의 스탠다드 셀 내에서, 상기 제1 파워 레일과 상기 제2 파워 레일을 상기 제2 방향으로 서로 연결하는 적어도 하나의 파워 브리지;
    상기 제1 파워 레일과 상기 제2 파워 레일 사이에서 상기 제1 방향으로 연장되는 제3 파워 레일;
    상기 제1 파워 레일로부터 상기 제3 파워 레일 쪽으로 연장되는 적어도 하나의 제1 브랜치 포션; 및
    상기 제2 파워 레일로부터 상기 제3 파워 레일 쪽으로 연장되는 적어도 하나의 제2 브랜치 포션을 포함하고,
    상기 제1 파워 레일 및 상기 제2 파워 레일은 제1 메탈 레이어 내에 형성되고, 상기 적어도 하나의 파워 브리지는 상기 제1 메탈 레이어 하부의 기저 메탈 레이어 내에 형성되고,
    상기 제3 파워 레일은 상기 제1 메탈 레이어 내에 형성되고,
    상기 제1 파워 레일과 상기 제3 파워 레일은 제1 전압을 공급하고,
    상기 제2 파워 레일은 상기 제1 전압과는 다른 제2 전압을 공급하는 반도체 장치.
  10. 제9항에 있어서,
    상기 액티브 핀 상에 상기 제2 방향으로 연장되어 형성되는 게이트 구조물; 및
    상기 액티브 핀에 형성된 리세스 내에 형성되는 상승된(elevated) 불순물 영역을 더 포함하는 반도체 장치.
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