KR20150072796A - 반도체 소자 - Google Patents

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Abstract

PMOSFET 영역과 NMOSFET 영역을 포함하는 기판이 제공된다. 상기 PMOSFET 영역 상에 제 1 게이트 전극 및 제 2 게이트 전극이 제공되고, 상기 NMOSFET 영역 상에 제 3 게이트 전극 및 제 4 게이트 전극이 제공된다. 상기 제 2 게이트 전극과 상기 제 3 게이트 전극을 연결하는 연결 콘택이 제공되고, 상기 연결 콘택 상에 제공되고, 상기 연결 콘택과 교차하여 상기 제 1 게이트 전극과 상기 제 4 게이트 전극을 연결하는 연결 배선이 제공된다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게 플립플롭을 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 반도체 소자의 집적도 및 셀 높이를 줄일 수 있는 구조를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 PMOSFET 영역과 NMOSFET 영역을 포함하는 기판; 상기 PMOSFET 영역 상에 제공되는 제 1 게이트 전극 및 제 2 게이트 전극; 상기 NMOSFET 영역 상에 제공되는 제 3 게이트 전극 및 제 4 게이트 전극; 상기 제 2 게이트 전극과 상기 제 3 게이트 전극을 연결하는 연결 콘택; 및 상기 연결 콘택 상에 제공되고, 상기 연결 콘택과 교차하여 상기 제 1 게이트 전극과 상기 제 4 게이트 전극을 연결하는 연결 배선을 포함할 수 있다.
평면적 관점에서, 상기 제 1 게이트 전극의 연장 방향은 상기 제 3 게이트 전극의 연장 방향과 정렬되고, 상기 제 2 게이트 전극의 연장 방향은 상기 제 4 게이트 전극의 연장 방향과 정렬될 수 있다.
상기 PMOSFET 영역과 상기 NMOSFET 영역 사이에 소자 분리막을 더 포함하고, 상기 연결 콘택과 상기 연결 배선은 상기 소자 분리막 상에서 교차할 수 있다.
상기 연결 콘택은 상기 제 2 게이트 전극의 상면 및 상기 제 3 게이트 전극의 상면과 접촉할 수 있다.
상기 연결 배선과 상기 제 1 게이트 전극 사이, 및 상기 연결 배선과 상기 제 4 게이트 전극 사이에 비아들을 더 포함할 수 있다.
상기 PMOSFET 영역으로부터 상기 NMOSFET 영역으로 연장되는 제 5 게이트 전극; 및 상기 제 5 게이트 전극의 상면과 접하는 게이트 콘택을 더 포함하고, 평면적 관점에서, 상기 게이트 콘택의 일 단부는 상기 제 5 게이트 전극의 일 측벽을 가로지를 수 있다.
상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 각각 제공되는 제 6 게이트 전극 및 제 7 게이트 전극; 상기 제 6 게이트 전극의 상면과 접하는 제 1 스킵 콘택; 및 상기 제 7 게이트 전극의 상면과 접하는 제 2 스킵 콘택을 더 포함하고, 평면적 관점에서, 상기 제 6 게이트 전극의 연장 방향은 상기 7 게이트 전극의 연장 방향과 정렬되고, 상기 제 1 스킵 콘택은 상기 제 6 게이트 전극의 양측에 제공되는 소스/드레인 영역들과 연결되고, 상기 제 2 스킵 콘택은 상기 제 7 게이트 전극의 양측에 제공되는 소스/드레인 영역들과 연결될 수 있다.
상기 제 1 및 제 2 스킵 콘택들은 연결 도전 패턴들을 통하여 상기 소스/드레인 영역들과 연결될 수 있다.
스캔 인에이블 반전 신호가 인가되고 각각 상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 제공되는 제 1 게이트 전극 및 제 4 게이트 전극; 스캔 인에이블 신호가 인가되고 각각 PMOSFET 영역 및 NMOSFET 영역 상에 제공되는 제 2 게이트 전극 및 제 3 게이트 전극; 및 상기 제 2 게이트 전극과 상기 제 3 게이트 전극을 연결하고, 상기 제 1 게이트 전극과 상기 제 4 게이트 전극을 연결하는 제 1 크로스 커플 구조체를 포함하고, 상기 제 1 크로스 커플 구조체는: 상기 제 1 게이트 전극과 상기 제 4 게이트 전극을 연결하는 제 1 연결 콘택; 및 상기 제 2 게이트 전극과 상기 제 3 게이트 전극을 연결하고 상기 연결 콘택과 교차하는 제 1 연결 배선을 포함하고, 평면적 관점에서, 상기 제 1 게이트 전극의 연장 방향과 상기 제 3 게이트 전극의 연장 방향은 정렬되고, 상기 제 2 게이트 전극의 연장 방향과 상기 제 4 게이트 전극의 연장 방향은 정렬될 수 있다.
상기 PMOSFET 영역으로부터 상기 NMOSFET 영역으로 연장되는 제 5 게이트 전극; 및 상기 제 5 게이트 전극의 상면과 접하는 게이트 콘택을 더 포함하고, 평면적 관점에서, 상기 게이트 콘택의 일 단부는 상기 제 5 게이트 전극의 일 측벽을 가로지를 수 있다.
상기 제 1 연결 콘택과 상기 제 5 게이트 콘택은 상기 기판 상의 동일 레벨에 제공될 수 있다.
상기 제 1 내지 제 5 게이트 전극들의 연장 방향과 교차하여 연장되는 파워레일들을 더 포함하고, 상기 파워레일들과 상기 제 1 연결 배선은 상기 기판 상의 동일 레벨에 제공될 수 있다.
상기 제 1 크로스 커플 구조체와 이격되어 제공되는 제 2 크로스 커플 구조체 및 제 3 크로스 커플 구조체를 더 포함할 수 있다.
상기 제 2 크로스 커플 구조체 및 상기 제 3 크로스 커플 구조체 각각은: 클락 신호가 인가되고 각각 상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 제공되는 제 6 게이트 전극 및 제 9 게이트 전극; 클락 반전 신호가 인가되고 각각 상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 제공되는 제 7 게이트 전극 및 제 8 게이트 전극; 상기 제 6 게이트 전극과 상기 제 9 게이트 전극을 연결하는 제 2 연결 콘택; 및 상기 제 7 게이트 전극과 상기 제 8 게이트 전극을 연결하고 상기 제 2 연결 콘택과 교차하는 제 2 연결 배선을 포함하고, 평면적 관점에서, 상기 제 6 게이트 전극의 연장 방향과 상기 제 8 게이트 전극의 연장 방향은 정렬되고, 상기 제 7 게이트 전극의 연장 방향과 상기 제 9 게이트 전극의 연장 방향은 정렬될 수 있다.
상기 PMOSFET 영역과 상기 NMOSFET 영역 사이에 소자 분리막을 더 포함하고, 상기 제 1 연결 콘택과 상기 제 1 연결 배선은 상기 소자 분리막 상에서 교차할 수 있다.
본 발명에 따른 반도체 소자는 두 쌍의 게이트 전극들을 교차하여 연결하는 크로스 커플 구조체들을 포함할 수 있다. 그 결과, 반도체 소자의 집적도 및 셀 높이를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예 따른 반도체 소자의 평면도이다.
도 2는 도 1의 제 1 셀(C1)의 확대도이다.
도 3은 도 2의 플립플롭의 논리 회로도이다.
도 4는 도 3의 제 1 영역(R1)의 등가 회로도이다.
도 5는 도 3의 제 2 영역(R2) 또는 제 4 영역(R4)의 등가 회로도이다.
도 6은 도 2 및 도 3의 제 1 영역(R1)의 평면도이다.
도 7 내지 도 11은 각각 도 6의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 12는 도 2 및 도 3의 제 2 영역(R2) 및 제 3 영역(R3)의 평면도이다.
도 13 내지 도 16은 각각 도 12의 F-F'선, G-G'선, H-H'선, 및 I-I'선에 따른 단면도들이다.
도 17은 본 발명의 다른 실시예에 따른 반도체 소자의 활성 부분을 도시하는 개념도이다.
도 18는 본 발명의 또 다른 실시예에 따른 반도체 소자의 활성 부분을 도시하는 개념도이다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예 따른 반도체 소자의 평면도이다. 도 2는 도 1의 제 1 셀(C1)의 확대도이다.
도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자는 복수의 로직 셀들을 포함할 수 있다. 상기 로직 셀들 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제 1 로직 셀(C1), 상기 제 1 로직 셀(C1)을 사이에 두고 y 방향으로 이격된 제 2 로직 셀(C2), 및 제 3 로직 셀(C3)을 포함할 수 있다. 각 로직 셀들은 소자 분리막(110)에 의하여 분리된 활성 영역들을 포함할 수 있다. 일 예로, 각 로직 셀들은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 각 로직 셀들의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 소자 분리막(110)에 의하여 분리될 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 논리 동작을 하기 위한 단위를 지칭할 수 있다. 이하, 제 1 로직 셀(C1)을 참조하여 설명되나, 상기 제 1 로직 셀(C1) 이외의 로직 셀들도 동일 또는 상응하는 구조를 가질 수 있다. 로직 셀들의 개수는 9개로 도시되었으나 이에 한정되지 않는다.
상기 제 1 로직 셀(C1)은 제 1 내지 제 5 영역들(R1-R5)을 포함할 수 있다. 상기 제 1 내지 제 4 영역들(R1-R4)은 하나의 플립플롭을 구성할 수 있으며, 제 5 영역(R5)은 플립플롭에 연결되고 외부 클락 신호(CK)가 입력되는 클락 회로를 포함할 수 있다. 보다 구체적으로, 상기 제 1 영역(R1)은 스캔 기능 및 플립플롭 기능을 제공하는 코어 회로이고, 상기 제 2 영역(R2) 및 상기 제 4 영역(R4)은 버퍼 영역들일 수 있다. 상기 제 3 영역(R3)은 스킵 및/또는 점퍼 기능을 하는 영역일 수 있다.
이하, 제 1 내지 제 5 영역들(R1-R5)에 대하여 보다 상세히 설명된다.
도 3은 도 2의 플립플롭의 논리 회로도이다. 도 4는 도 3의 제 1 영역(R1)의 등가 회로도이다. 도 5는 도 3의 제 2 영역(R2) 또는 제 4 영역(R4)의 등가 회로도이다.
도 3 및 도 4를 참조하면, 상기 제 1 영역(R1)은 스캔 인풋 신호(SI)가 입력되는 제 1 요소(E1) 및 외부 입력 신호(D)가 입력되는 제 2 요소(E2)를 포함할 수 있다. 상기 제 1 요소(E1)는 직렬로 연결된 4개의 트랜지스터들을 포함할 수 있으며, VDD로부터 VSS까지 차례로 배치되는 제 1 내지 제 4 트랜지스터들 중, 제 1 및 제 2 트랜지스터들은 PMOS 트랜지스터들이며, 제 3 및 제 4 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 상기 제 1 및 제 3 트랜지스터들에는 스캔 인풋 신호(SI)가 입력되고, 상기 제 2 트랜지스터에는 스캔 인에이블 반전 신호(/SE)가 입력되고, 상기 제 4 트랜지스터에는 스캔 인에이블 신호(SE)가 입력될 수 있다. 상기 제 2 요소(E2)는 직렬로 연결된 4개의 트랜지스터들을 포함할 수 있으며, VDD로부터 VSS까지 차례로 배치되는 제 1 내지 제 4 트랜지스터들 중, 제 1 및 제 2 트랜지스터들은 PMOS 트랜지스터들이며, 제 3 및 제 4 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 상기 제 2 및 제 3 트랜지스터들에는 외부 입력 신호(D)가 입력되고, 상기 제 1 트랜지스터에는 스캔 인에이블 신호(SE)가 입력되고, 상기 제 4 트랜지스터에는 스캔 인에이블 반전 신호(/SE)가 입력될 수 있다.
상기 제 1 요소(E1)와 상기 제 2 요소(E2)는 제 1 노드(N1)에 병렬적으로 연결될 수 있다.
도 3 및 도 5를 참조하면, 상기 제 2 영역(R2)은 상기 제 1 노드(N1)와 제 2 노드(N2) 사이에 배치되는 제 3 요소(E3), 제 4 요소(E4), 및 제 5 요소(E5)를 포함할 수 있다. 상기 제 3 요소(E3) 및 상기 제 4 요소(E4) 각각에는 클락 신호(CLK) 및 클락 반전 신호(/CLK)가 입력될 수 있다. 상기 제 4 영역(R4)은 상기 제 3 요소(E3) 내지 상기 제 5 요소(E5)와 동일한 구성을 포함할 수 있으며 상기 제 2 노드(N2)와 제 3 노드(N3) 사이에 배치되는 것 이외에는 상기 제 2 영역(R2)과 실질적으로 동일한 구성일 수 있다. 이하, 상기 제 2 영역(R2)을 기준으로 설명되나 상기 제 4 영역(R4)에도 동일하게 적용될 수 있다.
상기 제 4 요소(E4) 및 상기 제 5 요소(E5)는 상기 제 3 요소(E3)와 상기 제 2 노드(N2) 사이에 병렬로 연결될 수 있다. 상기 제 3 요소(E3)는 직렬로 연결된 4개의 트랜지스터들을 포함할 수 있으며, VDD로부터 VSS까지 차례로 배치되는 제 1 내지 제 4 트랜지스터들 중, 제 1 및 제 2 트랜지스터들은 PMOS 트랜지스터들이며, 제 3 및 제 4 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 상기 제 1 및 제 4 트랜지스터들에는 상기 제 1 노드(N1)로부터의 신호가 입력된다. 상기 제 2 트랜지스터에는 클락 신호(CLK)가 입력되고, 상기 제 3 트랜지스터에는 클락 반전 신호(/CLK)가 입력될 수 있다.
상기 제 4 요소(E4)는 직렬로 연결된 4개의 트랜지스터들을 포함할 수 있으며, VDD로부터 VSS까지 차례로 배치되는 제 1 내지 제 4 트랜지스터들 중, 제 1 및 제 2 트랜지스터들은 PMOS 트랜지스터들이며, 제 3 및 제 4 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 상기 제 1 트랜지스터 및 상기 제 4 트랜지스터는 상기 제 2 노드(N2)에 연결될 수 있다. 상기 2 트랜지스터에는 클락 반전 신호(/CLK)가 입력되고, 상기 제 3 트랜지스터에는 클락 신호(CLK)가 입력될 수 있다.
다음 표 1은 본 발명의 일 실시예에 다른 플립플롭의 타이밍 테이블이다.
D[n] SI SE CK Q[n+1]
1 X 0 Low→High 1
0 X 0 Low→High 0
X X X High→Low Q[n]
X 1 1 Low→High 1
X 0 1 Low→High 0
외부 입력(D[n])이 로직 하이(logic high)이고 스캔 인에이블 신호(SE)가 비활성일 경우, 외부 클락(CK)이 로우(low)에서 하이(high)로 천이될 때 외부 출력(Q[n+1])은 로직 하이가 된다. 외부 입력(D[n])이 로직 로우(logic low)이고 스캔 인에이블 신호(SE)가 비활성일 경우, 외부 클락(CK)이 로우에서 하이로 천이될 때 외부 출력(Q[n+1])은 로직 로우가 된다. 외부 입력(D[n]), 스캔 인에이블 신호(SE), 및 스캔 인풋 신호(SI)가 모두 존재하지 않는 경우, 외부 클락(CK)이 하이에서 로우로 천이될 때 외부 출력(Q[n+1])은 이전 사이클의 값(Q[n])을 유지한다. 외부 입력(D[n])이 존재하지 않고, 스캔 인에이블 신호(SE)와 스캔 인풋 신호(SI)가 활성일 경우, 외부 클락(CK)이 로우에서 하이로 천이될 때 외부 출력(Q[n+1])은 로직 하이가 된다. 외부 입력(D[n])이 존재하지 않고, 스캔 인에이블 신호(SE)가 활성이며, 스캔 인풋 신호(SI) 가 비활성인 경우, 외부 클락(CK)이 로우에서 하이로 천이될 때 외부 출력(Q[n+1])은 로직 로우가 된다.
이하, 상기 제 1 영역(R1)이 보다 상세히 설명된다.
도 6은 도 2 및 도 3의 제 1 영역(R1)의 평면도이다. 도 7 내지 도 11은 각각 도 6의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 6 내지 도 8을 참조하면, 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제 1 소자 분리막(110)이 제공될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제 1 소자 분리막(110)을 사이에 두고 y 방향으로 이격될 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와는 달리 상기 제 1 소자 분리막(110)에 의하여 분리된 복수의 영역들을 포함할 수 있다.
상기 기판(100) 상에 y방향으로 연장되는 게이트 전극들(G1-G5)이 제공될 수 있다. 상기 게이트 전극들(G1-G5)은 제 1 층간 절연막(191) 내에 제공될 수 있다. 상기 게이트 전극들(G1-G5) 중 제 1 내지 제 4 게이트 전극들(G1-G4)은 상기 NMOSFET 영역(NR) 또는 상기 PMOSFET 영역(PR) 상에 제공될 수 있다. 일 예로, 상기 제 1 게이트 전극(G1) 및 상기 제 2 게이트 전극(G2)은 상기 PMOSFET 영역(PR) 상에 제공되고, 상기 제 3 게이트 전극(G3) 및 상기 제 4 게이트 전극(G4)은 상기 NMOSFET 영역(NR) 상에 제공될 수 있다. 상기 제 1 게이트 전극(G1)의 연장 방향은 상기 제 3 게이트 전극(G3)의 연장 방향, 즉 y 방향을 따라 정렬되고, 상기 제 2 게이트 전극(G2)의 연장 방향은 상기 제 4 게이트 전극(G4)의 연장 ?향, 즉 y 방향을 따라 정렬될 수 있다. 상기 제 1 게이트 전극(G1) 및 상기 제 3 게이트 전극(G3) y 방향을 따라 연장되는 하나의 도전 라인을 패터닝하여 형성될 수 있고, 상기 제 2 게이트 전극(G2) 및 상기 제 4 게이트 전극(G4) y 방향을 따라 연장되는 다른 하나의 도전 라인을 패터닝하여 형성될 수 있다.
상기 제 1 게이트 전극(G1)은 도 3 및 도 4 를 참조하여 설명된 제 1 요소(E1)의 스캔 인에이블 반전 신호(/SE)가 인가되는 트랜지스터의 게이트 전극일 수 있다. 상기 제 4 게이트 전극(G4)은 제 2 요소(E2)의 스캔 인에이블 반전 신호(/SE)가 인가되는 트랜지스터의 게이트 전극일 수 있다. 상기 제 2 게이트 전극(G2)은 제 1 요소(E1)의 스캔 인에이블 신호(SE)가 인가되는 트랜지스터의 게이트 전극일 수 있다. 상기 제 3 게이트 전극(G3)은 제 2 요소(E2)의 스캔 인에이블 신호(SE)가 인가되는 트랜지스터의 게이트 전극일 수 있다.
상기 제 5 게이트 전극(G5)은 y 방향으로 연장하며 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역을 가로지를 수 있다. 상기 게이트 전극들(G1-G5)은 그 아래에 게이트 절연막들이 제공되고, 그 위에 캐핑막들이 제공될 수 있다. 상기 게이트 절연막들은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 전극들(G1-G5)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑막들은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 전극들(G1-G5)의 측벽 상에 절연 스페이서들이 제공될 수 있다.
상기 제 1 영역(R1)에 제 1 크로스 커플 구조체(XC1)가 제공될 수 있다. 상기 제 1 크로스 커플 구조체(XC1)는 상기 제 1 게이트 전극(G1)과 상기 제 4 게이트 전극(G4)을 연결하고, 상기 제 2 게이트 전극(G2)과 상기 제 3 게이트 전극(G3)을 연결하는 구조일 수 있다. 상기 제 1 크로스 커플 구조체(XC1)는 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이, 즉, 상기 제 1 소자 분리막(110) 상에 제공될 수 있다.
상기 제 1 크로스 커플 구조체(XC1)는 상기 제 2 게이트 전극(G2)과 상기 제 3 게이트 전극(G3)을 연결하는 제 1 연결 콘택(NC1)을 포함할 수 있다. 상기 제 1 연결 콘택(NC1)은 상기 제 2 게이트 전극(G2) 및 상기 제 3 게이트 전극(G3)에 동시에 스캔 인에이블 신호(SE)를 인가하기 위한 구조일 수 있다. 상기 제 1 연결 콘택(NC1)은 상기 제 1 소자 분리막(110) 상에 제공되는 제 1 액티브 콘택(CA1) 및 상기 제 1 액티브 콘택(CA1)으로부터 각각 상기 제 2 게이트 전극(G2) 및 상기 제 3 게이트 전극(G3) 상으로 연장되는 제 2 게이트 콘택(CB2) 및 제 3 게이트 콘택(CB3)을 포함할 수 있다. 상기 제 2 게이트 콘택(CB2)은 상기 제 2 게이트 전극(G2)의 상면과 접하여 전기적으로 연결될 수 있다. 상기 제 3 게이트 콘택(CB3)은 상기 제 3 게이트 전극(G3)의 상면과 접하여 전기적으로 연결될 수 있다.
상기 제 1 액티브 콘택(CA1), 상기 제 2 게이트 콘택(CB2), 및 상기 제 3 게이트 콘택(CB3)은 실질적으로 경계가 없는 하나의 도전체로 형성될 수 있다. 일 예로, 상기 제 1 액티브 콘택(CA1)을 형성하기 위한 제 1 콘택홀과 상기 제 2 및 제 3 게이트 콘택들(CB2, CB3)을 형성하기 위한 제 2 콘택홀들은 서로 별개의 식각 공정을 통하여 형성되고, 상기 제 1 연결 콘택(NC1)은 상기 제 1 및 제 2 콘택홀들을 도전 물질로 채워 형성될 수 있다. 상기 제 1 연결 콘택(NC1)은 금속, 도전성 금속 질화물 또는 도핑된 반도체로 형성될 수 있다. 일 예로, 상기 제 1 연결 콘택(NC1)은 텅스텐, 티타늄, 탄탈륨 및/또는 이들의 질화물을 포함할 수 있다.
상기 제 1 크로스 커플 구조체(XC1)는 상기 제 1 게이트 전극(G1)과 상기 제 4 게이트 전극(G4)을 연결하는 제 1 연결 배선(NL1)을 포함할 수 있다. 상기 제 1 연결 배선(NL1)은 상기 제 1 게이트 전극(G1) 및 상기 제 4 게이트 전극(G4)에 동시에 스캔 인에이블 반전 신호(/SE)를 인가하기 위한 구조일 수 있다. 상기 제 1 연결 배선(NL1)은 상기 제 1 연결 콘택(NC1) 상에 제공되고 상기 제 1 연결 콘택(NC1)과 교차할 수 있다. 상기 제 1 연결 배선(NL1)과 상기 제 1 연결 콘택(NC1)은 상기 제 1 소자 분리막(110) 상에서 교차할 수 있다.
상기 제 1 연결 배선(NL1)은 제 1 비아(V1) 및 제 1 게이트 콘택(CB1)을 통하여 상기 제 1 게이트 전극(G1)과 전기적으로 연결되고, 제 4 비아(V4) 및 제 4 게이트 콘택(CB4)을 통하여 상기 제 4 게이트 전극(G4)과 전기적으로 연결될 수 있다. 상기 제 1 및 제 4 게이트 콘택들(CB1, CB4)은 상기 제 2 층간 절연막(192) 내에 제공되고, 상기 제 1 및 제 4 비아들(V1, V4)은 상기 제 2 층간 절연막(192) 상의 제 3 층간 절연막(193) 내에 제공될 수 있다.
상기 제 1 연결 배선(NL1)은 제 4 층간 절연막(194) 내에 제공될 수 있다. 상기 제 1 및 제 4 비아들(V1, V4) 및 상기 제 1 및 제 4 게이트 콘택들(CB1, CB4)은 금속, 도전성 금속 질화물, 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 1 및 제 4 비아들(V1, V4) 및 상기 제 1 및 제 4 게이트 콘택들(CB1, CB4)은 화학 기상 증착 및/또는 스퍼터링 공정에 의하여 형성될 수 있다. 상기 제 1 내지 상기 제 4 층간 절연막들(191-194)은 실리콘 산화물을 포함할 수 있다.
상기 제 1 크로스 커플 구조체(XC1)는 본 발명의 실시예에 따른 플립플롭을 포함하는 반도체 소자의 집적화를 구조이다. 상술한 바와 같이, 본 발명의 플립플롭은 스캔 인에이블 신호(SE)가 인가되고 각각 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제공되는 제 2 게이트 전극(G2) 및 제 3 게이트 전극(G3)을 포함할 수 있다. 또한, 본 발명의 플립플롭은 스캔 인에이블 반전 신호(/SE)가 인가되고 각각 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제공되는 제 1 게이트 전극(G1) 및 제 4 게이트 전극(G4)을 포함할 수 있다. 상기 제 1 게이트 전극(G1)과 상기 제 4 게이트 전극(G4)을 연결하고, 상기 제 2 게이트 전극(G2)과 상기 제 3 게이트 전극(G3)을 연결하기 위한 방법으로, 상기 제 1 게이트 전극(G1)과 상기 제 4 게이트 전극(G4)을 물리적으로 연결된 하나의 전극으로 형성하고, 상기 게 2 게이트 전극(G2)과 상기 제 3 게이트 전극(G3)을 상기 하나의 전극의 양 측에 형성한 후 상호 전기적으로 연결할 수 있으나, 이 경우, 총 3개의 도전 라인들이 필요하며 그 결과 반도체 소자의 x 방향으로의 폭이 증가된다.
본 발명의 일 실시예에 따른 제 1 크로스 커플 구조체(XC1)는 이와는 달리 총 2개의 도전 라인들로부터 상술한 연결을 달성할 수 있다. 그 결과, 반도체 소자의 집적도를 향상시킬 수 있다. 또한, 게이트 전극들을 연결하기 위한 구조의 일부로 콘택들을 사용하여 추가적인 배선에 의한 셀 높이의 증가 없이 게이트 전극들 사이의 연결이 가능하다.
도 6, 도 9 및 도 10을 참조하면, 상기 제 5 게이트 전극(G5) 상에 제 5 게이트 콘택(CB5), 제 5 비아(V5), 및 제 1 도전 라인(CBL1)이 차례로 제공될 수 있다. 평면적 관점에서, 상기 제 5 게이트 콘택(CB5)의 일 단부는 상기 제 5 게이트 전극(G5)의 일 측벽을 가로지를 수 있다. 즉, 상기 제 5 게이트 콘택(CB5)은 상기 제 5 게이트 전극(G5)의 상면으로부터 x 방향으로 연장되는 바(bar) 형상일 수 있다. 상기 제 5 비아(V5)는 상기 제 5 게이트 전극(G5)과 오버랩되지 않을 수 있다. 그 결과, 평면적 관점에서 상기 제 1 도전 라인(CBL1)은 상기 제 5 게이트 전극(G5)과 오프셋(offset)될 수 있다.
이와 같은 상기 제 5 게이트 콘택(CB5)의 형상은 상기 제 1 도전 라인(CBL1)과 인접 배선들 간의 단락을 방지할 수 있다. 즉, 상기 제 1 도전 라인(CBL1)은 상기 제 1 연결 배선(NL1) 및 제 2 도전 라인(CBL2) 사이에 배치될 수 있으며, 평면적 관점에서, 상기 제 2 도전 라인(CBL2)은 x 방향으로 연장되어 상기 제 5 게이트 콘택(CB5) 방향으로 돌출된 부분을 포함할 수 있다. 상기 제 2 도전 라인(CBL2)의 형상을 고려하여, 상기 제 1 도전 라인(CBL1)은 상기 제 5 게이트 콘택(CB5)에 의하여 상기 제 5 게이트 전극(G5)과 오프셋되어 배치될 수 있다. 그 결과, 상기 제 1 도전 라인(CBL1)과 인접 배선간의 거리가 확보되어 단락을 방지할 수 있다.
도 6 및 도 11을 참조하여, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 복수의 활성 부분들(FN)이 제공될 수 있다. 일 예로, 상기 활성 부분들(FN)은 x 방향으로 연장되는 제 2 소자 분리막들(111) 사이로 돌출된 핀(fin) 형상을 가질 수 있다. 상기 복수의 활성 부분들(FN)은 상기 게이트 전극들(G1-G5)과 교차하여 x 방향으로 연장될 수 있다.
상기 활성 부분들(FN)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 3개씩 도시되었으나, 이에 한정되지 않는다. 상기 제 1 소자 분리막(110)과 상기 제 2 소자 분리막들(111)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 제 1 소자 분리막(110)의 두께는 상기 제 2 소자 분리막들(111)의 두께보다 두꺼울 수 있다. 이 경우, 상기 제 2 소자 분리막들(111)은 상기 제 1 소자 분리막(110)와 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에서, 상기 제 2 소자 분리막들(111)은 상기 제 1 소자 분리막(110)과 동시에 형성되고 실질적으로 동일한 두께를 가질 수 있다. 상기 제 1 및 제 2 소자 분리막들(110, 111)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 제 1 및 제 2 소자 분리막들(110, 111)은 실리콘 산화막을 포함할 수 있다.
상기 활성 부분들(FN) 중 상기 게이트 전극들(G1-G5)에 의하여 덮이지 않은 부분에 소스/드레인 영역들(SD)이 제공될 수 있다. 도 11에 도시된 바와 같이, 상기 소스/드레인 영역들(SD)은 상기 활성 부분들(FN) 내에 한정될 수 있으나, 이와 달리 상기 기판(100)의 상부, 즉, 상기 제 2 소자 분리막들(111) 사이로 연장될 수 있다. 상기 PMOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, 상기 NMOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다.
상기 PMOSFET 영역(PR) 내에서, 상기 제 2 소자 분리막들(111)을 사이에 두고 y 방향으로 상호 이격된 소스/드레인 영역들(SD)은 연결 도전 패턴들(STP)에 의하여 전기적으로 연결될 수 있다. 즉, 상기 연결 도전 패턴들(STP)은 상기 활성 부분들(FN)을 공통적으로 덮으며 y 방향으로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 연결 도전 패턴들(STP)은 상기 활성 부분들(FN)에 직접 연결될 수 있다. 상기 연결 도전 패턴들(STP)은 금속-실리사이드를 포함할 수 있다. 일 예로 상기 연결 도전 패턴들(STP)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴들(STP)은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(STP)은 금속-실리사이드 층, 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)도 동일한 방식으로 상기 연결 도전 패턴들(STP)에 의하여 연결될 수 있다. 즉, 상기 NMOSFET 영역(NR) 내에서, 상기 제 2 소자 분리막들(111)에 의하여 y 방향으로 상호 이격된 소스/드레인 영역들(SD)은 상기 연결 도전 패턴들(STP)에 의하여 상호 연결될 수 있다. 상기 연결 도전 패턴들(STP)은 상기 제 1 층간 절연막(191) 내에 제공될 수 있다.
상기 제 1 로직 셀(C1)은 상기 PMOSFET 영역(PR)과 y 방향으로 인접한 제 2 로직 셀(C2) 사이에 제공되는 제 1 공통 도전 라인(PW1) 및 상기 NMOSFET 영역(NR)과 y 방향으로 인접한 제 3 로직 셀(C3) 사이에 제공되는 제 2 공통 도전 라인(PW2)을 포함할 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 상의 상기 제 1 공통 도전 라인(PW1)은 드레인 전압(Vdd) 일 예로, 파워 전압이 제공되는 통로일 수 있다. 일 예로, 상기 NMOSFET 영역(NR) 상의 상기 제 2 공통 도전 라인(PW2)은 소스 전압(Vss), 일 예로 접지 전압이 제공되는 통로일 수 있다.
상기 제 1 및 제 2 공통 도전 라인들(PW1, PW2)은 x 방향으로 연장하며, x 방향으로 인접한 로직 셀들 사이에 공유될 수 있다. 또한, 상기 제 1 공통 도전 라인(PW1)은 상기 제 1 로직 셀(C1)의 PMOSFET 영역(PR)과 상기 제 2 로직 셀(C2)의 PMOSFET 영역(PR) 사이에 공유될 수 있고, 상기 제 2 공통 도전 라인(PW2)은 상기 제 1 로직 셀(C1)의 NMOSFET 영역(NR)과 상기 제 3 로직 셀(C3)의 NMOSFET 영역(NR) 사이에 공유될 수 있다.
상기 연결 도전 패턴(STP) 상에 제 2 액티브 콘택(CA2)이 제공될 수 있다. 상기 제 2 액티브 콘택(CA2)은 상기 연결 도전 패턴(STP)을 따라 연장될 수 있다. 상기 제 2 액티브 콘택(CA2) 상에 제 2 비아(V2)가 제공될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 연결 도전 패턴들(STP), 상기 제 2 액티브 콘택(CA2) 및 상기 제 2 비아(V2)를 통하여 상기 제 1 공통 도전 라인(PW1)에 전기적으로 연결될 수 있다.
상기 제 2 액티브 콘택(CA2)은 상기 제 1 액티브 콘택(CA1)과 동시에 형성되고 상기 기판(100) 상의 동일 레벨에 제공될 수 있다. 상기 제 1 및 제 2 공통 도전 라인들(PW1, PW2)은 상기 제 1 연결 배선(NL1)과 동시에 형성되고 상기 기판(100) 상의 동일 레벨에 제공될 수 있다. 상기 제 2 비아(V2)는 상기 제 1, 제 4, 제 5 비아들(V1, V4, V5)과 동시에 형성되고 상기 기판(100) 상의 동일 레벨에 제공될 수 있다.
도 12는 도 2 및 도 3의 제 2 영역(R2) 및 제 3 영역(R3)의 평면도이다. 도 13 내지 도 16은 각각 도 12의 F-F'선, G-G'선, H-H'선, 및 I-I'선에 따른 단면도들이다.
도 12를 참조하면, 상기 제 2 영역(R2)에 게이트 전극들(G6-G11)이 제공될 수 있다. 상기 게이트 전극들(G6-G11) 중 제 6 내지 제 9 게이트 전극들(G6-G9)은 상기 NMOSFET 영역(NR) 또는 상기 PMOSFET 영역(PR) 상에 각각 제공될 수 있다. 일 예로, 상기 제 6 게이트 전극(G6) 및 상기 제 7 게이트 전극(G7)은 상기 PMOSFET 영역(PR) 상에 제공되고, 상기 제 8 게이트 전극(G8) 및 상기 제 9 게이트 전극(G9)은 상기 NMOSFET 영역(NR) 상에 제공될 수 있다. 상기 제 6 게이트 전극(G6)의 연장 방향은 상기 제 8 게이트 전극(G8)의 연장 방향, 즉 y 방향을 따라 정렬되고, 상기 제 7 게이트 전극(G7)의 연장 방향은 상기 제 9 게이트 전극(G9)의 연장 방향, 즉 y 방향을 따라 정렬될 수 있다. 상기 제 6 게이트 전극(G6) 및 상기 제 8 게이트 전극(G8)은 y 방향을 따라 연장되는 하나의 도전 라인을 패터닝하여 형성될 수 있고, 상기 제 7 게이트 전극(G7) 및 상기 제 9 게이트 전극(G9)은 y 방향을 따라 연장되는 다른 하나의 도전 라인을 패터닝하여 형성될 수 있다.
상기 제 6 게이트 전극(G6)은 도 3 및 도 5 를 참조하여 설명된 제 3 요소(E3)의 클락 신호(CLK)가 인가되는 트랜지스터의 게이트 전극일 수 있다. 상기 제 7 게이트 전극(G7)은 제 4 요소(E4)의 클락 반전 신호(/CLK)가 인가되는 트랜지스터의 게이트 전극일 수 있다. 상기 제 8 게이트 전극(G8)은 제 3 요소(E3)의 클락 반전 신호(/CLK)가 인가되는 트랜지스터의 게이트 전극일 수 있다. 상기 제 9 게이트 전극(G9)은 제 4 요소(E4)의 클락 신호(CLK)가 인가되는 트랜지스터의 게이트 전극일 수 있다.
상기 제 10 게이트 전극(G10) 및 상기 11 게이트 전극(G11) 각각은 y 방향으로 연장하며 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역을 가로지를 수 있다.
상기 제 2 영역(R2)에 제 2 크로스 커플 구조체(XC2)가 제공될 수 있다. 상기 제 2 크로스 커플 구조체(XC2)는 상기 제 6 게이트 전극(G6)과 상기 제 9 게이트 전극(G9)을 연결하고, 상기 제 7 게이트 전극(G7)과 상기 제 8 게이트 전극(G8)을 연결하는 구조일 수 있다. 상기 제 2 크로스 커플 구조체(XC2)는 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이, 즉, 상기 제 1 소자 분리막(110) 상에 제공될 수 있다.
상기 제 2 크로스 커플 구조체(XC2)는 상기 제 7 게이트 전극(G7)과 상기 제 8 게이트 전극(G8)을 연결하는 제 2 연결 콘택(NC2)을 포함할 수 있다. 상기 제 2 연결 콘택(NC2)은 상기 제 7 게이트 전극(G7) 및 상기 제 8 게이트 전극(G8)에 동시에 상기 클락 반전 신호(/CLK)를 인가하기 위한 구조일 수 있다. 상기 제 2 크로스 커플 구조체(XC2)는 상기 제 6 게이트 전극(G6)과 상기 제 9 게이트 전극(G9)을 연결하는 제 2 연결 배선(NL2)을 포함할 수 있다. 상기 제 2 연결 배선(NL2)은 상기 제 6 게이트 전극(G6) 및 상기 제 9 게이트 전극(G9)에 동시에 상기 클락 신호(CLK)를 인가하기 위한 구조일 수 있다. 상기 제 2 연결 배선(NL2)은 상기 제 2 연결 콘택(NC2) 상에 제공되고 상기 제 2 연결 콘택(NC2)과 교차할 수 있다. 상기 제 2 연결 배선(NL2)과 상기 제 2 연결 콘택(NC2)은 상기 제 1 소자 분리막(110) 상에서 교차할 수 있다. 상기 제 2 연결 콘택(NC2)은 도 6의 제 1 연결 콘택(NC1)과 동시에 형성되고, 상기 제 2 연결 배선(NL2)은 도 6의 제 1 연결 배선(NL1)과 동시에 형성될 수 있다.
도 2의 제 4 영역(R4)은 상기 제 2 크로스 커플 구조체(XC2)와 실질적으로 동일한 크로스 커플 구조체(제 3 크로스 커플 구조체)를 포함할 수 있다.
도 12 내지 도 14를 참조하면, 상기 제 10 게이트 전극(G10) 상에 제 10 게이트 콘택(CB10), 제 10 비아(V10), 및 제 3 도전 라인(CBL3)이 차례로 제공될 수 있다. 평면적 관점에서, 상기 제 10 게이트 콘택(CB10)은 도 6, 도 9 및 도 10을 참조하여 설명된 상기 제 5 게이트 콘택(CB5)과는 달리 상기 제 10 게이트 전극(G10)의 일 측벽을 가로지르지 않을 수 있다. 즉, 상기 제 10 게이트 콘택(CB10)의 모든 측벽은 상기 제 10 게이트 전극(G10) 상에 제공될 수 있다. 이와 같은 상기 제 10 게이트 콘택(CB10)과 상기 제 5 게이트 콘택(CB5)의 형상의 차이는 인접한 도전 라인들과의 거리에 기인할 수 있다. 상기 제 10 게이트 콘택(CB10) 상의 상기 제 3 도전 라인(CBL3)은 상기 제 10 게이트 전극(G10)과 오프셋되지 않고도 상기 제 2 연결 배선(NL2) 및 제 4 도전 라인(CBL4)으로부터 실질적으로 동일한 위치에 배치될 수 있다.
도 12, 도 15 및 도 16을 참조하여, 상기 제 3 영역(R3) 상에 제 12 및 제 13 게이트 전극들(G12, G13)이 제공될 수 있다. 상기 제 12 게이트 전극(G12) 및 상기 제 13 게이트 전극(G13)은 y 방향으로 상호 이격될 수 있다. 상기 제 12 게이트 전극(G12) 및 상기 제 13 게이트 전극(G13) 상에 각각 스킵 콘택들(CAS1, CAS2)이 제공될 수 있다. 상기 제 1 스킵 콘택(CAS1)은 상기 제 12 게이트 전극(G12)의 양 측에 제공되는 연결 도전 패턴들(STP)의 상면 및 상기 제 12 게이트 전극(G12)의 상면과 공통적으로 연결될 수 있다. 그 결과, 상기 제 12 게이트 전극(G12) 및 상기 제 12 게이트 전극(G12)에 인접한 소스 드레인 영역들은 등전위 상태일 수 있다. 이와 유사하게, 상기 제 2 스킵 콘택(CAS2)은 상기 제 13 게이트 전극(G13)의 양 측에 제공되는 연결 도전 패턴들(STP)의 상면 및 상기 제 13 게이트 전극(G13)의 상면과 공통적으로 연결될 수 있다.
상기 스킵 콘택들(CAS1, CAS2)에 의하여 상기 제 2 영역(R2)은 소자 분리막 없이 상기 제 4 영역(R4)과 전기적으로 분리될 수 있다. 즉, 상기 스킵 콘택들(CAS1, CAS2)은 스킵 및/또는 점퍼 기능을 수행할 수 있다. 상기 제 1 스킵 콘택(CAS1)에 의하여 상기 제 2 영역(R2) 내의 PMOSFET 영역(PR)과 상기 제 4 영역(R4) 내의 PMOSFET 영역(PR)이 소자 분리막 없이 전기적으로 분리될 수 있다. 마찬가지로, 상기 제 2 스킵 콘택(CAS2)에 의하여 상기 제 2 영역(R2) 내의 NMOSFET 영역(NR)과 상기 제 4 영역(R4) 내의 NMOSFET 영역(NR)이 소자 분리막 없이 전기적으로 분리될 수 있다.
본 발명의 실시예들에 따르면, 플립플롭을 포함하는 반도체 소자의 면적을 약 10% 이상 줄일 수 있으며, 셀 높이의 증가 없이 출력을 높일 수 있다.
상기 활성 부분들(FN)은 핀 형상을 갖는 것으로 도시되었으나, 이와는 달리 다양한 변형이 가능하다. 도 17은 본 발명의 다른 실시예에 따른 반도체 소자의 활성 부분을 도시하는 개념도이다. 본 실시예에 있어서, 상기 활성 부분(FN)의 단면은 기판(100)에 인접한 넥 부분(NCP)과 상기 넥 부분(NCP)보다 넓은 폭의 바디 부분(BDP)을 포함하는 오메가 형태(omega shaped)의 형상을 가질 수 있다. 상기 활성 부분(FN) 상에 게이트 절연막(GD) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 상기 게이트 전극(GE)의 일부는 상기 활성 부분(FN) 아래로 연장된다.
도 18는 본 발명의 또 다른 실시예에 따른 반도체 소자의 활성 부분을 도시하는 개념도이다. 본 실시예에 있어서, 반도체 소자의 활성 부분(FN)은 기판(100)으로부터 이격된 나노 와이어 형태일 수 있다. 상기 활성 부분(FN) 상에 게이트 절연막(GD) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 상기 게이트 전극(GE)은 상기 활성 부분(FN)과 상기 기판(100) 사이로 연장될 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 상기 컨트롤러(1110) 또는 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. PMOSFET 영역과 NMOSFET 영역을 포함하는 기판;
    상기 PMOSFET 영역 상에 제공되는 제 1 게이트 전극 및 제 2 게이트 전극;
    상기 NMOSFET 영역 상에 제공되는 제 3 게이트 전극 및 제 4 게이트 전극;
    상기 제 2 게이트 전극과 상기 제 3 게이트 전극을 연결하는 연결 콘택; 및
    상기 연결 콘택 상에 제공되고, 상기 연결 콘택과 교차하여 상기 제 1 게이트 전극과 상기 제 4 게이트 전극을 연결하는 연결 배선을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    평면적 관점에서, 상기 제 1 게이트 전극의 연장 방향은 상기 제 3 게이트 전극의 연장 방향과 정렬되고, 상기 제 2 게이트 전극의 연장 방향은 상기 제 4 게이트 전극의 연장 방향과 정렬되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 PMOSFET 영역과 상기 NMOSFET 영역 사이에 소자 분리막을 더 포함하고,
    상기 연결 콘택과 상기 연결 배선은 상기 소자 분리막 상에서 교차하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 연결 콘택은 상기 제 2 게이트 전극의 상면 및 상기 제 3 게이트 전극의 상면과 접촉하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 연결 배선과 상기 제 1 게이트 전극 사이, 및 상기 연결 배선과 상기 제 4 게이트 전극 사이에 비아들을 더 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 PMOSFET 영역으로부터 상기 NMOSFET 영역으로 연장되는 제 5 게이트 전극; 및
    상기 제 5 게이트 전극의 상면과 접하는 게이트 콘택을 더 포함하고,
    평면적 관점에서, 상기 게이트 콘택의 일 단부는 상기 제 5 게이트 전극의 일 측벽을 가로지르는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 각각 제공되는 제 6 게이트 전극 및 제 7 게이트 전극;
    상기 제 6 게이트 전극의 상면과 접하는 제 1 스킵 콘택; 및
    상기 제 7 게이트 전극의 상면과 접하는 제 2 스킵 콘택을 더 포함하고,
    평면적 관점에서, 상기 제 6 게이트 전극의 연장 방향은 상기 7 게이트 전극의 연장 방향과 정렬되고,
    상기 제 1 스킵 콘택은 상기 제 6 게이트 전극의 양측에 제공되는 소스/드레인 영역들과 연결되고,
    상기 제 2 스킵 콘택은 상기 제 7 게이트 전극의 양측에 제공되는 소스/드레인 영역들과 연결되는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 스킵 콘택들은 연결 도전 패턴들을 통하여 상기 소스/드레인 영역들과 연결되는 반도체 소자.
  9. 스캔 인에이블 반전 신호가 인가되고 각각 상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 제공되는 제 1 게이트 전극 및 제 4 게이트 전극;
    스캔 인에이블 신호가 인가되고 각각 PMOSFET 영역 및 NMOSFET 영역 상에 제공되는 제 2 게이트 전극 및 제 3 게이트 전극; 및
    상기 제 2 게이트 전극과 상기 제 3 게이트 전극을 연결하고, 상기 제 1 게이트 전극과 상기 제 4 게이트 전극을 연결하는 제 1 크로스 커플 구조체를 포함하고, 상기 제 1 크로스 커플 구조체는:
    상기 제 1 게이트 전극과 상기 제 4 게이트 전극을 연결하는 제 1 연결 콘택; 및
    상기 제 2 게이트 전극과 상기 제 3 게이트 전극을 연결하고 상기 연결 콘택과 교차하는 제 1 연결 배선을 포함하고,
    평면적 관점에서, 상기 제 1 게이트 전극의 연장 방향과 상기 제 3 게이트 전극의 연장 방향은 정렬되고, 상기 제 2 게이트 전극의 연장 방향과 상기 제 4 게이트 전극의 연장 방향은 정렬되는 플립플롭을 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제 1 크로스 커플 구조체와 이격되어 제공되는 제 2 크로스 커플 구조체 및 제 3 크로스 커플 구조체를 더 포함하는 플립플롭을 포함하는 반도체 소자.
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