KR20040011962A - 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법 - Google Patents

풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법 Download PDF

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KR20040011962A
KR20040011962A KR1020020045293A KR20020045293A KR20040011962A KR 20040011962 A KR20040011962 A KR 20040011962A KR 1020020045293 A KR1020020045293 A KR 1020020045293A KR 20020045293 A KR20020045293 A KR 20020045293A KR 20040011962 A KR20040011962 A KR 20040011962A
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Abstract

본 발명은 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법에 관한 것으로, 상기 제1 활성영역에 제1 구동 트랜지스터과, 제2 구동 트랜지스터을 형성하고, 상기 제2 활성영역에 제1 전달 트랜지스터을 형성하고, 상기 제3 활성영역에 제2 전달 트랜지스터을 형성하고, 상기 제4 활성영역에 제1 부하 트랜지스터와 제2 부하 트랜지스터를 형성하는 단계; 상기 제1 부하 트랜지스터의 드레인, 상기 제1 구동 트랜지스터의 드레인 및 상기 제1 전달 트랜지스터의 소스 각각을 서로 연결하는 제1a 도전층 배선을 형성하고, 상기 제2 부하 트랜지스터의 드레인, 상기 제2 구동 트랜지스터의 드레인 및 상기 제2 전달 트랜지스터의 소스 각각을 서로 연결하는 제1b 도전층 배선를 형성하고, 상기 제1 구동 트랜지스터의 소스와 상기 제2 구동 트랜지스터의 소스를 연결하고, 상기 제1 전달 트랜지스터의 게이트와 상기 제2 전달 트랜지스터의 게이트를 연결하도록 형성하는 제1c 도전층 배선을 형성하고, 상기 제1 부하 트랜지스터의 소스와 상기 제2 부하 트랜지스터의 소스를 연결하고, 상기 제1 부하 트랜지스터의 게이트와 상기 제2 부하 트랜지스터의 게이트를 연결하도록 형성하는 제1d 도전층 배선을 형성하고, 상기 제1 전달 트랜지스터의 소스 영역에 제1e 도전층 배선을 형성하고, 상기 제2 전달 트랜지스터의 소스 영역에 제1f 도전층 배선을 형성하는 단계로 이루어진다.

Description

풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법{Method of full CMOS Static Random access Memory device}
본 발명은 풀 씨모스 스태틱 랜덤 억세스 메모리장치에 관한 것이다.
일반적으로, 리드 - 라이트 메모리들 중의 하나로서 스태틱 램은 컴퓨터의캐쉬 메모리나 단말기의 시스템 메모리로서 폭 넓게 사용되어지고 있다. 스태틱 램은 최근에 사용자들의 다양한 요구에 부합되어져 보다 저전력, 고속 동작 및 고집적화되는 추세에 있다.
이러한 스택틱 램은 각기 쌍안정 플립플롭 회로로 이루어진 셀들을 메모리 셀 어레이로서 가지기 때문에 셀의 집적도 면에서 다이나믹 램에 비해 불리하나, 다이나믹 램에서 필수적으로 요구되는 주기적 리프레시 동작을 필요로 하지 않는다. 따라서, 다이나믹 램등에서 사용되는 리프레시 관련회로는 스태틱 램의 주변회로로서 채용될 필요성이 없다. 이와 같은 스태틱 램에서 저전력 및 고집적을 추구하기 위하여, 하나의 셀을 구성하는 소자들을 모두 씨모오스 트랜지스터로 구형하는 경우에 통상적으로 4개의 모오스 트랜지스터 및 2개의 스위칭 트랜지스터로 구성되면, 동일한 용도로써 기능하는 트랜지스터들끼리는 회로적으로 서로 대칭구조를 이루고 있다.
도 1은 종래기술에 따른 풀 씨모스 스태틱 랜덤 억세스 메모리장치의 등가회로도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 CMOS SRAM 셀은 교차접속된 제1 및 제2 인버터들 INV1과 INV2를 가지는 플립플롭과 이 플립플롭과 접속된 제1 및 제2 전달 트랜지스터들 Q1과 Q2로 구성된다. 제1 인버터 INV1은 제1 부하트랜지스터 Q5와 제1 구동트랜지스터 Q3을 포함하고, 제2 인버터 INV2는 제2 부하트랜지스터 Q6과 제2 구동트랜지스터 Q4를 포함한다. 제1 및 제2 전달트랜지스터들 Q1과 Q2와 제1 및 제2 구동 트랜지스터들 Q3과 Q4는 제1 도전형의 채널 즉, N 채널의 절연게이트 전계효과 트랜지스터이고 제1 및 제2 부하 트랜지스터들 Q5와 Q6은 제2 도전형의 채널 즉 P 채널의 절연게이트 전계효과 트랜지스터들이다.
상기 제1 및 제2 인버터들은 각각 접지원(또는 접지전압 Vss)과 접속되는 제1 및 제2 구동 트랜지스터 Q3과 Q4의 소스영역들을 포함한다. 또한 상기 제1 및 제2 인버터들은 각각 전원(또는 전원전압 Vcc)과 접속되는 제1 및 제2 부하트랜지스터들 Q5와 Q6의 소스영역들을 포함한다.
도 2는 본 발명에 따른 풀 씨모스 스태틱 랜덤 억세스 메모리장치의 레이아웃도이다.
우선, 제1 활성영역 N1은 제1 구동 트랜지스터 Q3의 소스 및 드레인 영역과 이들 사이의 채널영역과, 제1 전달 트랜지스터 Q1의 소스 및 드레인 영역들과 이들 사이의 채널영역이 형성된다. 이와 유사한 방법으로 제2 활성영역 N2은 제2 구동 트랜지스터 Q4의 소스 및 드레인 영역과 이들 사이의 채널영역과, 제2 전달 트랜지스터 Q2의 소스 및 드레인 영역들과 이들 사이의 채널영역이 형성된다. 제3 활성영역 P1은 제1 부하 트랜지스터 Q5의 소스 및 드레인 영역과 이들 사이의 채널영역이 형성된다. 제4 활성영역 P2은 제2 부하 트랜지스터 Q6의 소스 및 드레인 영역과 이들 사이의 채널영역이 형성된다.
그리고, 상기 제1 전달 트랜지스터 Q1의 드레인 영역, 제1 구동 트랜지스터 Q3의 드레인영역 및 제1 부하 트랜지스터 Q5의 드레인을 연결한 콘택 C2를 형성하고, 이 콘택 C2는 제2 부하 트랜지스터 Q6의 게이트와 제2 구동 트랜지스터 Q4의 게이트를 연결한 콘택 C3와 연결된다.
그리고, 상기 제2 전달 트랜지스터 Q2의 드레인 영역, 제2 구동 트랜지스터 Q4의 드레인영역 및 제2 부하 트랜지스터 Q6의 드레인을 연결한 콘택 C5를 형성하고, 이 콘택 C5는 제1 부하 트랜지스터 Q5의 게이트와 제1 구동 트랜지스터 Q3의 게이트를 연결한 콘택 C6과 연결된다.
또, 콘택 C1을 형성하여, 비트라인과 제1 전달 트랜지스터 Q1의 드레인을 연결하고 있고, 콘택 C4를 형성하여, 비트라인 바와 제2 전달 트랜지스터 Q2의 드레인을 연결하고 있다. 그리고, 전원 전압을 연결하기 위해 콘택 C8을 형성하고, 접지전압을 연결하기 위해 콘택 C7을 형성한다.
그러나 상술한 바와 같이 형성된 콘택 C1, 콘택 C2, 콘택 C3, 콘택 C4, 콘택 C5 및 콘택 C6는 활성영역 상에 형성되어 콘택이 형성될 공간을 더 증가시킬 필요가 없어 셀면적에 영향을 주지 않지만, 상기 형성된 콘택 C7 및 콘택 C8은 상기 트랜지스터의 게이트와 게이트 사이의 활성영역이 아닌 영역에 형성되어 콘택이 형성될 영역을 더 증가시킬 필요가 있어 셀면적을 증가시키게 되는 문제점이 있다.
또, 상기 NMOS 트랜지스터가 형성되는 경우 P 형 웰영역을 가지고, 상기 PMOS 트랜지스터가 형성되는 경우 N 형 웰영역을 가지게 되는데, 이 웰영역에 전원전압을 인가할 수 있는 방법이 없어 상기 트랜지스터가 형성되는 반도체기판에 흐르는 전류가 전압 강하를 발생시키거나 트랜지스터 전류 구동 능력을 감소시키는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 셀면적이 증가되는 것이 방지될 수 있는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법을 제공함에 있다.
또, 본 발명의 목적은 상기 트랜지스터의 웰영역에 전원전압이 인가될 수 있도록 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법을 제공함에 있다.
도 1은 종래기술에 따른 풀 씨모스 스태틱 랜덤 억세스 메모리장치의 등가회로도이다.
도 2는 종래기술에 따른 풀 씨모스 스태틱 랜덤 억세스 메모리장치의 레이아웃도이다.
도 3은 본 발명에 따른 풀 씨모스 스태틱 랜덤 억세스 메모리장치의 등가회로도이다.
도 4 내지 도 9는 본 발명에 따른 풀 씨모스 스태틱 랜덤 억세스 메모리장치의 레이아웃도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 제1 활성영역, 제2 활성영역, 제3 활성영역 및 제4 활성영역을 형성하는 단계; 상기 제1 활성영역에 제1 구동 트랜지스터 Q8과, 제2 구동 트랜지스터 Q11을 형성하고, 상기 제2 활성영역에 제1 전달 트랜지스터 Q7을 형성하고, 상기 제3 활성영역에 제2 전달 트랜지스터 Q1을 형성하고, 상기 제4 활성영역에 제1 부하 트랜지스터 Q9와 제2 부하 트랜지스터 Q12를 형성하는 단계; 상기 제1 부하 트랜지스터 Q9의 드레인, 상기 제1 구동 트랜지스터 Q8의 드레인 및 상기 제1 전달 트랜지스터 Q7의 소스 각각을 서로 연결하는 제1a 도전층 배선 L1을 형성하고, 상기 제2 부하 트랜지스터 Q12의 드레인, 상기 제2 구동 트랜지스터 Q11의 드레인 및 상기 제2 전달 트랜지스터 Q10의 소스 각각을 서로 연결하는 제1b 도전층 배선 L2를 형성하고, 상기 제1 구동 트랜지스터 Q8의 소스와 상기 제2 구동 트랜지스터 Q11의 소스를 연결하고, 상기 제1 전달 트랜지스터 Q7의 게이트와 상기 제2 전달 트랜지스터 Q10의 게이트를 연결하도록 형성하는 제1c 도전층 배선 L3을 형성하고, 상기 제1 부하 트랜지스터 Q9의 소스와 상기 제2 부하 트랜지스터 Q12의 소스를 연결하고, 상기 제1 부하 트랜지스터 Q9의 게이트와 상기 제2 부하 트랜지스터 Q12의 게이트를 연결하도록 형성하는 제1d 도전층 배선 L4을 형성하고, 상기 제1 전달 트랜지스터 Q7의 소스 영역에 제1e 도전층 배선 L5을 형성하고, 상기 제2 전달 트랜지스터 Q10의 소스 영역에 제1f 도전층 배선 L6을 형성하는 단계; 상기 제1d 도전층 배선 L4에 제1a 콘택 플러그 CP1을 형성하고, 상기 제1 구동 트랜지스터 Q8과 상기 제1 부하 트랜지스터 Q9가 연결된 영역에 제1b 콘택 플러그 CP2를 형성하고, 상기 제1a 도전층 배선 L1의 상부에 제1c 콘택 플러그 CP3을 형성하고, 상기 제2 구동 트랜지스터 Q11와 상기 제2 부하 트랜지스터 Q12가 연결된 영역에 제1d 콘택 플러그 CP4를 형성하고, 상기 제1b 도전층 배선 L2에 제1e 콘택 플러그 CP5를 형성하고, 상기 제1c 도전층 배선 L3에 제1f 콘택 플러그 CP6을 형성하고, 상기 제1e 도전층 배선 L5에 제1g 콘택 플러그 CP7을 형성하고, 상기 제1f 도전층 배선 L6에 제1h 콘택 플러그 CP8을 형성하는 단계; 상기 제1a 콘택플러그 CP1 상부에 제2a 도전층 배선 L7을 형성하고, 상기 제1b 콘택플러그 CP2와 상기 제1e 콘택 플러그 CP5를 연결할 수 있도록 이들 상부에 제2b 도전층 배선 L8을 형성하고, 상기 제1c 콘택플러그 CP3와 상기 제1d 콘택플러그 CP4를 연결할 수 있도록 이들 상부에 제2c 도전층 배선 L9를 형성하고, 상기 제1f 콘택플러그 CP6 상부에 제2d 도전층 배선 L10을 형성하고, 상기 제1g 콘택플러그 CP7 상부에 제2e 도전층 배선 L11을 형성하고, 상기 제1h 콘택플러그 CP8 상부에 제2f 도전층 배선 L12을 형성하는 단계; 상기 제2e 도전층 배선 L11의 상부에 제2a 콘택플러그 CP9를 형성하고, 상기 제2f 도전층 배선 L12의 상부에 제2b 콘택플러그CP10을 형성하는 단계; 및 상기 제2a 콘택플러그 CP9 상부에 제3a 도전층 배선 L13을 형성하고, 제2b 콘택플러그 CP10 상부에 제3b 도전층 배선 L14를 형성하는 단계로 이루어진다. 상기 제1 활성영역은 NMOS 트랜지스터들을 형성하기 위한 영역이고, 제2 활성영역과 서로 수직하도록 배치되고, 상기 제2 활성영역은 NMOS 트랜지스터들을 형성하기 위한 영역이고, 상기 제3 활성영역과 서로 평행하도록 배치죄고, 상기 제3 활성영역은 NMOS 트랜지스터들을 형성하기 위한 영역이고, 상기 제4 활성영역은 PMOS 트랜지스터들을 형성하기 위한 영역이고, 상기 제1 활성영역과 서로 평행하도록 배치된다. 상기 제1c 도전층 배선 L3은 이후에 형성될 접지 전압 Vss과도 연결될 수 있도록 하고, 상기 제1d 도전층 배선 L4는 이후에 형성될 전원 전압 Vcc과 연결될 수 있도록 하고, 상기 제1e 도전층 배선 L5는 이후에 형성될 비트라인과 연결될 수 있도록 하고, 상기 제1f 도전층 배선 L6는 이후에 형성될 비트라인 바와 연결될 수 있도록 한다. 상기 제1a 콘택 플러그 CP1은 이후에 형성될 전원전압 Vcc와 연결될 수 있도록 하고, 상기 제1b 콘택 플러그 CP2은 이후에 형성될 상기 제1 도전층 배선 L2에 형성될 콘택 플러그와 연결하기 위해 형성하고, 상기 제1c 콘택 플러그 CP3은 이후에 형성될 상기 제2 구동 트랜지스터 Q11과 상기 제2 부하 트랜지스터 Q12가 연결된 영역에 형성될 콘택 플러그와 연결하기 위해 형성하고, 상기 제1d 콘택 플러그 CP4은 상기 제1c 콘택 플러그 CP3와 연결되기 위해 형성하고, 상기 제1e 콘택 플러그 CP5은 상기 형성된 제1b 콘택 플러그 CP2와 연결되기 위해 형성하고, 상기 제1f 콘택 플러그 CP6은 이후에 형성될 접지라인 Vss와 연결되기 위해 형성하고, 상기 제1g 콘택 플러그 CP7은 이후에 형성될 비트라인과 연결되기 위해 형성하고, 상기 제1h 콘택 플러그 CP8은 이후에 형성될 비트라인 바와 연결되기 위해 형성하는 것이 바람직하다. 상기 제2a 도전층 배선 L7은 상기 제1a 콘택 플러그 CP1, 그 하부에 상기 제1d 도전층 배선 L4, 그 하부에 형성된 상기 제1 부하 트랜지스터 Q9의 소스와 상기 제2 부하 트랜지스터 Q12의 소스 및 제1 부하 트랜지스터 Q9의 게이트와 제2 부하 트랜지스터 Q12의 게이트와 연결되고, 상기 제2b 도전층 배선 L8은 상기 제1 부하 트랜지스터 Q9 및 상기 제1 구동 트랜지스터 Q8이 형성된 영역과 상기 제2 부하 트랜지스터 Q12의 드레인, 상기 제2 구동 트랜지스터 Q11의 드레인 및 상기 제2 전달 트랜지스터 Q10의 소스와 연결되고, 상기 제2c 도전층 배선 L9는 상기 제2 부하 트랜지스터 Q12 및 상기 제2 구동 트랜지스터 Q11이 형성된 영역과 상기 제1 부하 트랜지스터 Q9의 드레인, 상기 제1 구동 트랜지스터 Q8의 드레인 및 상기 제1 전달 트랜지스터 Q7의 소스과 연결되고, 상기 제2d 도전층 배선 L10은 상기 제1a 콘택 플러그 CP6, 그 하부에 상기 제1c 도전층 배선 L3, 그 하부에 형성된 상기 제1 구동 트랜지스터 Q8의 소스와 상기 제2 구동 트랜지스터 Q11의 소스 및 상기 제1 전달 트랜지스터 Q7의 게이트와 상기 제2 전달 트랜지스터 Q8의 게이트와 연결되고, 상기 제2e 도전층 배선 L11은 상기 제1g 콘택 플러그 CP7의 하부에 형성된 상기 제1e 도전층 배선 L5와 이후에 형성될 비트라인과 연결하기 위해 형성하고, 상기 제2f 도전층 배선 L12은 상기 제1h 콘택 플러그 CP8의 하부에 형성된 상기 제1f 도전층 배선 L6와 이후에 형성될 비트라인 바와 연결하기 위해 형성하는 것이 바람직하다. 상기 제2a 콘택 플러그 CP9는 하부에 형성된 상기 제2e 도전층 배선 L11, 그 하부에 형성된 상기 제1g 콘택 플러그 CP7, 그하부에 형성된 상기 제1e 도전층 배선 L5 및 상기 제1 전달 트랜지스터의 소스를 이후에 형성될 비트라인과 연결하기 위해 형성하고, 상기 제2b 콘택 플러그 CP10은 하부에 형성된 상기 제2f 도전층 배선 L10과 그 하부에 형성된 상기 제1h 콘택 플러그 CP8과 그 하부에 형성된 상기 제1f 도전층 배선 L6 및 상기 제2 전달 트랜지스터 Q10의 소스를 이후에 형성될 비트라인 바와 연결하기 위해 형성하는 것이 바람직하다. 상기 제3a 도전층 배선 L13은 비트라인으로 이는 상기 제2a 콘택플러그 CP9, 그 하부에 형성된 상기 제2e 도전층 배선 L11, 그 하부에 형성된 상기 제1g 콘택 플러그 CP7, 그 하부에 형성된 상기 제1e 도전층 배선 L5 및 상기 제1 전달 트랜지스터의 소스가 연결되고, 상기 제3b 도전층 배선 L14는 비트라인 바로 이는 상기 제2b 콘택 플러그 CP10, 그 하부에 형성된 상기 제2f 도전층 배선 L10, 그 하부에 형성된 상기 제1h 콘택 플러그 CP8, 그 하부에 형성된 상기 제1f 도전층 배선 L6 및 상기 제2 전달 트랜지스터 Q10의 소스가 연결되는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3은 본 발명에 따른 풀 씨모스 랜덤 억세스 메모리의 등가회로도를 도시하고 있다. 도 4 내지 도 9는 본 발명에 따른 풀 씨모스 랜덤 억세스 메모리의 레이아웃을 도시하고 있다.
도 4를 참조하면, 활성영역 및 트랜지스터들을 형성한 레이아웃으로, 제1 , 제2 , 제3 활성영역 및 제4 활성영역(N1, N2, N3, P1)을 형성하고, 그 상부에 트랜지스터(Q7, Q8, Q9, Q10, Q11, Q12)를 형성한다. 즉, 제1 활성영역(N1)에는 제1 구동 트랜지스터 Q8과, 제2 구동 트랜지스터 Q11이 형성되고, 제2 활성영역 N2은 제1 전달 트랜지스터 Q7이 형성되고, 제3 활성영역 N3에는 제2 전달 트랜지스터 Q1이 형성된다. 또, 제4 활성영역 P1에는 제1 부하 트랜지스터 Q9와 제2 부하 트랜지스터 Q12가 형성된다. 제1 활성영역 N1 , 제2 활성영역 N2 및 제3 활성영역 N3은 NMOS 트랜지스터들을 형성하기 위한 영역이고, 제2 활성영역 N2 및 제3 활성영역 N3은 서로 평행하도록 배치되고, 제1 활성영역 N1은 제2 활성영역 N2와 서로 수직하도록 배치된다. 제4 활성영역 N4은 PMOS 트랜지스터를 형성하기 위한 영역이고, 상기 제1 활성영역 N1과 서로 평행하도록 배치된다. 제2 활성영역 N2를 서로 수직으로 가르지르도록 배치된 제1 전달 트랜지스터 Q7의 게이트는 제3 활성영역 N3을 서로 수직으로 가르지르도록 배치된 제2 전달 트랜지스터 Q10의 게이트와 수평으로 서로 연결되어 배치된다. 제1 활성영역 N1을 서로 수직으로 가르지르도록 배치된 제1 구동 트랜지스터Q8의 게이트는 제4 활성영역 P1을 서로 수직으로 가르지르도록 배치된 제1 부하 트랜지스터 Q9의 게이트와 서로 수평으로 연결되어 배치된다. 또, 제1 활성영역 N1을 서로 수직으로 가르지르도록 배치된 제2 구동 트랜지스터 Q11의 게이트는 제4 활성영역 N4을 서로 수직으로 가르지르도록 배치된 제2 부하 트랜지스터 Q12의 게이트와 서로 수평으로 연결되어 배치된다. 즉, 제1 구동 트랜지스터 Q8의 게이트와 제2 구동 트랜지스터 Q11의 게이트 및 제1 부하 트랜지스터 Q9의 게이트와 제2 부하 트랜지스터 Q12의 게이트는 각각 수평이 되도록 배치된다.
도 5를 참조하면, 제1 도전층 배선을 형성한 레이아웃으로, 제1a 도전층 배선 L1, 제1b 도전층 배선 L2, 제1c 도전층 배선 L3, 제1d 도전층 배선 L4, 제1e 도전층 배선 L5 및 제1f 도전층 배선 L6을 형성한다. 제1a 도전층 배선 L1은 제1 부하 트랜지스터 Q9의 드레인, 제1 구동 트랜지스터 Q8의 드레인 및 제1 전달 트랜지스터 Q7의 소스 각각을 서로 연결하고 있다. 제1b 도전층 배선 L2는 제2 부하 트랜지스터 Q12의 드레인, 제2 구동 트랜지스터 Q11의 드레인 및 제2 전달 트랜지스터 Q10의 소스 각각을 서로 연결하고 있다. 제1c 도전층 배선 L3은 제1 구동 트랜지스터 Q8의 소스와 제2 구동 트랜지스터 Q11의 소스를 연결하고, 제1 전달 트랜지스터 Q7의 게이트와 제2 전달 트랜지스터 Q10의 게이트를 연결하고, 이 연결된 배선 L3은 이후에 형성될 접지 전압 Vss과도 연결될 수 있도록 한다. 제1d 도전층 배선 L4는 제1 부하 트랜지스터 Q9의 소스와 제2 부하 트랜지스터 Q12의 소스를 연결하고, 제1 부하 트랜지스터 Q9의 게이트와 제2 부하 트랜지스터 Q12의 게이트를 연결하고, 이 연결된 배선 L4는 이후에 형성될 전원 전압 Vcc과 연결될 수 있도록 한다.제1e 도전층 배선 L5는 제1 전달 트랜지스터 Q7의 소스 영역에 형성하고, 이 배선 L5는 이후에 형성될 비트라인과 연결된다. 제1f 도전층 배선 L6은 제2 전달 트랜지스터 Q10의 소스 영역에 형성하고, 이 배선 L6은 이후에 형성될 비트라인 바와 연결된다.
도 6을 참조하면, 제1 콘택 플러그를 형성한 레이아웃으로, 제1a 콘택 플러그 CP1, 제1b 콘택 플러그 CP2, 제1c 콘택 플러그 CP3, 제1d 콘택 플러그 CP4 , 제1e 콘택 플러그 CP6 , 제1f 콘택 플러그 CP7 , 제1g 콘택 플러그 CP8 및 제1h 콘택 플러그 CP9를 형성한다.
제1a 콘택 플러그 CP1는 제1d 도전층 배선 L4에 형성하고, 이 CP1은 이후에형성될 전원전압 Vcc와 연결될 수 있도록 한다. 제1b 콘택 플러그 CP2는 제1 구동 트랜지스터 Q8과 제1 부하 트랜지스터 Q9가 연결된 영역에 형성하고, 이 CP2는 상기 제1 도전층 배선 L2에 형성될 콘택 플러그와 연결하기 위해 형성한다. 제1c 콘택 플러그 CP3은 제1a 도전층 배선 L1의 상부에 형성하고, 이 CP3은 제2 구동 트랜지스터 Q11과 제2 부하 트랜지스터 Q12가 연결된 영역에 형성될 콘택 플러그와 연결하기 위해 형성한다. 제1d 콘택 플러그 CP4는 제2 구동 트랜지스터 Q11와 제2 부하 트랜지스터 Q12가 연결된 영역에 형성하고, 이 CP4는 상기 제1c 콘택 플러그 CP3와 연결되기 위해 형성한다. 제1e 콘택 플러그 CP5는 제1b 도전층 배선 L2에 형성하고, 이 CP5는 상기 형성된 제1b 콘택 플러그 CP2와 연결한다. 제1f 콘택 플러그 CP6은 제1c 도전층 배선 L3에 형성하고, 이 CP6는 이후에 형성될 접지라인 Vss와 연결될 수 있도록 한다. 제1g 콘택 플러그 CP7은 제1e 도전층 배선 L5에 형성하고, 이 CP7은 이후에 형성될 비트라인과 연결하기 위해 형성한다. 제1h 콘택 플러그 CP8은 제1f 도전층 배선 L6에 형성하고, 이CP8은 이후에 형성될 비트라인 바와 연결하기 위해 형성한다.
도 7을 참조하면, 제2 도전층 배선을 형성한 레이아웃이고, 제2a 도전층 배선 L7, 제2b 도전층 배선 L8, 제2c 도전층 배선 L9및 제2a 도전층 배선 L10을 형성한다.
제2a 도전층 배선 L7은 제1a 콘택플러그 CP1 상부에 형성함으로써 전원전압 Vcc를 형성한다. 즉, 상기 제1a 콘택 플러그 CP1, 그 하부에 제1d 도전층 배선 L4, 그 하부에 형성된 제1 부하 트랜지스터 Q9의 소스와 제2 부하 트랜지스터 Q12의 소스 및 제1 부하 트랜지스터 Q9의 게이트와 제2 부하 트랜지스터 Q12의 게이트는 L7을 통해 연결된다. 제2b 도전층 배선 L8은 제1b 콘택플러그 CP2와 제1e 콘택 플러그 CP5를 연결할 수 있도록 이들 상부에 형성한다. 즉, 제1 부하 트랜지스터 Q9 및 제1 구동 트랜지스터 Q8이 형성된 영역과 제2 부하 트랜지스터 Q12의 드레인, 제2 구동 트랜지스터 Q11의 드레인 및 제2 전달 트랜지스터 Q10의 소스를 연결하기 위해 L8을 형성한다. 제2c 도전층 배선 L9는 제1c 콘택플러그 CP3와 제1d 콘택플러그 CP4를 연결할 수 있도록 이들 상부에 형성한다. 즉, 제2 부하 트랜지스터 Q12 및 제2 구동 트랜지스터 Q11이 형성된 영역과 제1 부하 트랜지스터 Q9의 드레인, 제1 구동 트랜지스터 Q8의 드레인 및 제1 전달 트랜지스터 Q7의 소스를 연결하기 위해 L9를 형성한다. 제2d 도전층 배선 L10은 제1f 콘택플러그 CP6 상부에 형성함으로써 접지전압 Vcc를 형성한다. 즉, 상기 제1a 콘택 플러그 CP6, 그 하부에 제1c 도전층 배선 L3, 그 하부에 형성된 제1 구동 트랜지스터 Q8의 소스와 제2 구동 트랜지스터 Q11의 소스 및 제1 전달 트랜지스터 Q7의 게이트와 제2 전달 트랜지스터 Q8의 게이트는 L10을 통해 연결된다. 제2e 도전층 배선 L11은 제1g 콘택플러그 CP7 상부에 형성하고, 이 L11은 상기 제1g 콘택 플러그 CP7의 하부에 형성된 제1e 도전층 배선 L5와 이후에 형성될 비트라인과 연결하기 위해 형성한다. 제2f 도전층 배선 L12는 제1h 콘택플러그 CP8 상부에 형성하고, 이 L12는 상기 제1h 콘택 플러그 CP8의 하부에 형성된 제1f 도전층 배선 L6와 이후에 형성될 비트라인 바와 연결하기 위해 형성한다.
도 8을 참조하면, 제2 콘택 플러그를 형성한 레이아웃이고, 제2a 콘택플러그CP9 및 제2b 콘택플러그 CP10을 형성한다.
제2a 콘택플러그 CP9는 제2e 도전층 배선 L11의 상부에 형성하고, 이 CP9는 하부에 형성된 제2e 도전층 배선 L11, 그 하부에 형성된 제1g 콘택 플러그 CP7, 그 하부에 형성된 제1e 도전층 배선 L5 및 제1 전달 트랜지스터의 소스를 이후에 형성될 비트라인과 연결하기 위해 형성한다. 제2b 콘택플러그 CP10은 제2f 도전층 배선 L12의 상부에 형성하고, 이 CP10는 하부에 형성된 제2f 도전층 배선 L10과 그 하부에 형성된 제1h 콘택 플러그 CP8과 그 하부에 형성된 제1f 도전층 배선 L6 및 제2 전달 트랜지스터 Q10의 소스를 이후에 형성될 비트라인 바와 연결하기 위해 형성한다.
도 9를 참조하면, 제3 도전층 배선을 형성한 레이아웃이고, 제3a 도전층 배선 L13 및 제3b 도전층 배선 L14를 형성한다.
제3a 도전층 배선 L13은 제2a 콘택플러그 CP9 상부에 형성하여 비트라인을 형성함으로써, 제2a 콘택플러그 CP9, 그 하부에 형성된 제2e 도전층 배선 L11, 그 하부에 형성된 제1g 콘택 플러그 CP7, 그 하부에 형성된 제1e 도전층 배선 L5 및 제1 전달 트랜지스터의 소스가 비트라인과 연결된다. 제3b 도전층 배선 L14는 제2b 콘택플러그 CP10 상부에 형성하여 비트라인 바를 형성함으로써, 상기 제2b 콘택 플러그 CP10, 그 하부에 형성된 제2f 도전층 배선 L10, 그 하부에 형성된 제1h 콘택 플러그 CP8, 그 하부에 형성된 제1f 도전층 배선 L6 및 제2 전달 트랜지스터 Q10의 소스가 비트라인 바와 연결된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 배선과 콘택플러그를 형성함으로써 셀면적이 증가되는 것이 방지될 수 있는 효과가 있다.
또, 상기 배선과 콘택 플러그를 형성함으로써 상기 트랜지스터의 웰영역에 전원전압이 직접 인가될 수 있도록 하는 효과가 있다.

Claims (27)

  1. 제1 활성영역, 제2 활성영역, 제3 활성영역 및 제4 활성영역을 형성하는 단계;
    상기 제1 활성영역에 제1 구동 트랜지스터 Q8과, 제2 구동 트랜지스터 Q11을 형성하고, 상기 제2 활성영역에 제1 전달 트랜지스터 Q7을 형성하고, 상기 제3 활성영역에 제2 전달 트랜지스터 Q1을 형성하고, 상기 제4 활성영역에 제1 부하 트랜지스터 Q9와 제2 부하 트랜지스터 Q12를 형성하는 단계;
    상기 제1 부하 트랜지스터 Q9의 드레인, 상기 제1 구동 트랜지스터 Q8의 드레인 및 상기 제1 전달 트랜지스터 Q7의 소스 각각을 서로 연결하는 제1a 도전층 배선 L1을 형성하고, 상기 제2 부하 트랜지스터 Q12의 드레인, 상기 제2 구동 트랜지스터 Q11의 드레인 및 상기 제2 전달 트랜지스터 Q10의 소스 각각을 서로 연결하는 제1b 도전층 배선 L2를 형성하고, 상기 제1 구동 트랜지스터 Q8의 소스와 상기 제2 구동 트랜지스터 Q11의 소스를 연결하고, 상기 제1 전달 트랜지스터 Q7의 게이트와 상기 제2 전달 트랜지스터 Q10의 게이트를 연결하도록 형성하는 제1c 도전층 배선 L3을 형성하고, 상기 제1 부하 트랜지스터 Q9의 소스와 상기 제2 부하 트랜지스터 Q12의 소스를 연결하고, 상기 제1 부하 트랜지스터 Q9의 게이트와 상기 제2 부하 트랜지스터 Q12의 게이트를 연결하도록 형성하는 제1d 도전층 배선 L4을 형성하고, 상기 제1 전달 트랜지스터 Q7의 소스 영역에 제1e 도전층 배선 L5을 형성하고, 상기 제2 전달 트랜지스터 Q10의 소스 영역에 제1f 도전층 배선 L6을 형성하는단계;
    상기 제1d 도전층 배선 L4에 제1a 콘택 플러그 CP1을 형성하고, 상기 제1 구동 트랜지스터 Q8과 상기 제1 부하 트랜지스터 Q9가 연결된 영역에 제1b 콘택 플러그 CP2를 형성하고, 상기 제1a 도전층 배선 L1의 상부에 제1c 콘택 플러그 CP3을 형성하고, 상기 제2 구동 트랜지스터 Q11와 상기 제2 부하 트랜지스터 Q12가 연결된 영역에 제1d 콘택 플러그 CP4를 형성하고, 상기 제1b 도전층 배선 L2에 제1e 콘택 플러그 CP5를 형성하고, 상기 제1c 도전층 배선 L3에 제1f 콘택 플러그 CP6을 형성하고, 상기 제1e 도전층 배선 L5에 제1g 콘택 플러그 CP7을 형성하고, 상기 제1f 도전층 배선 L6에 제1h 콘택 플러그 CP8을 형성하는 단계;
    상기 제1a 콘택플러그 CP1 상부에 제2a 도전층 배선 L7을 형성하고, 상기 제1b 콘택플러그 CP2와 상기 제1e 콘택 플러그 CP5를 연결할 수 있도록 이들 상부에 제2b 도전층 배선 L8을 형성하고, 상기 제1c 콘택플러그 CP3와 상기 제1d 콘택플러그 CP4를 연결할 수 있도록 이들 상부에 제2c 도전층 배선 L9를 형성하고, 상기 제1f 콘택플러그 CP6 상부에 제2d 도전층 배선 L10을 형성하고, 상기 제1g 콘택플러그 CP7 상부에 제2e 도전층 배선 L11을 형성하고, 상기 제1h 콘택플러그 CP8 상부에 제2f 도전층 배선 L12을 형성하는 단계;
    상기 제2e 도전층 배선 L11의 상부에 제2a 콘택플러그 CP9를 형성하고, 상기 제2f 도전층 배선 L12의 상부에 제2b 콘택플러그 CP10을 형성하는 단계; 및
    상기 제2a 콘택플러그 CP9 상부에 제3a 도전층 배선 L13을 형성하고, 제2b 콘택플러그 CP10 상부에 제3b 도전층 배선 L14를 형성하는 단계로 이루어지는 것을특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  2. 제1 항에 있어서, 상기 제1 활성영역은
    NMOS 트랜지스터들을 형성하기 위한 영역이고, 제2 활성영역과 서로 수직하도록 배치되는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  3. 제1 항에 있어서, 상기 제2 활성영역은
    NMOS 트랜지스터들을 형성하기 위한 영역이고, 상기 제3 활성영역과 서로 평행하도록 배치되는 것을 특징으로 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  4. 제1 항에 있어서, 상기 제3 활성영역은
    NMOS 트랜지스터들을 형성하기 위한 영역인 것을 특징으로 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  5. 제1 항에 있어서, 상기 제4 활성영역은
    PMOS 트랜지스터들을 형성하기 위한 영역이고, 상기 제1 활성영역과 서로 평행하도록 배치되는 것을 특징으로 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  6. 제1 항에 있어서, 상기 제1c 도전층 배선 L3은
    이후에 형성될 접지 전압 Vss과도 연결될 수 있도록 하는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  7. 제1 항에 있어서, 상기 제1d 도전층 배선 L4는
    이후에 형성될 전원 전압 Vcc과 연결될 수 있도록 하는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  8. 제1 항에 있어서, 상기 제1e 도전층 배선 L5는
    이후에 형성될 비트라인과 연결될 수 있도록 하는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  9. 제1 항에 있어서, 상기 제1f 도전층 배선 L6는
    이후에 형성될 비트라인 바와 연결될 수 있도록 하는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  10. 제1 항에 있어서, 상기 제1a 콘택 플러그 CP1은
    이후에 형성될 전원전압 Vcc와 연결될 수 있도록 하는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  11. 제1 항에 있어서, 상기 제1b 콘택 플러그 CP2은
    이후에 형성될 상기 제1 도전층 배선 L2에 형성될 콘택 플러그와 연결하기 위해 형성하는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  12. 제1 항에 있어서, 상기 제1c 콘택 플러그 CP3은
    이후에 형성될 상기 제2 구동 트랜지스터 Q11과 상기 제2 부하 트랜지스터 Q12가 연결된 영역에 형성될 콘택 플러그와 연결하기 위해 형성하는 것을 특징으로하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  13. 제1 항에 있어서, 상기 제1d 콘택 플러그 CP4은
    상기 제1c 콘택 플러그 CP3와 연결되기 위해 형성하는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  14. 제1 항에 있어서, 상기 제1e 콘택 플러그 CP5은
    상기 형성된 제1b 콘택 플러그 CP2와 연결되기 위해 형성하는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  15. 제1 항에 있어서, 상기 제1f 콘택 플러그 CP6은
    이후에 형성될 접지라인 Vss와 연결되기 위해 형성하는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  16. 제1 항에 있어서, 상기 제1g 콘택 플러그 CP7은
    이후에 형성될 비트라인과 연결되기 위해 형성하는 것을 특징으로 하는 풀씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  17. 제1 항에 있어서, 상기 제1h 콘택 플러그 CP8은
    이후에 형성될 비트라인 바와 연결되기 위해 형성하는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  18. 제1 항에 있어서, 상기 제2a 도전층 배선 L7은
    상기 제1a 콘택 플러그 CP1, 그 하부에 상기 제1d 도전층 배선 L4, 그 하부에 형성된 상기 제1 부하 트랜지스터 Q9의 소스와 상기 제2 부하 트랜지스터 Q12의 소스 및 제1 부하 트랜지스터 Q9의 게이트와 제2 부하 트랜지스터 Q12의 게이트와 연결되는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  19. 제1 항에 있어서, 상기 제2b 도전층 배선 L8은
    상기 제1 부하 트랜지스터 Q9 및 상기 제1 구동 트랜지스터 Q8이 형성된 영역과 상기 제2 부하 트랜지스터 Q12의 드레인, 상기 제2 구동 트랜지스터 Q11의 드레인 및 상기 제2 전달 트랜지스터 Q10의 소스와 연결되는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  20. 제1 항에 있어서, 상기 제2c 도전층 배선 L9는
    상기 제2 부하 트랜지스터 Q12 및 상기 제2 구동 트랜지스터 Q11이 형성된 영역과 상기 제1 부하 트랜지스터 Q9의 드레인, 상기 제1 구동 트랜지스터 Q8의 드레인 및 상기 제1 전달 트랜지스터 Q7의 소스과 연결되는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  21. 제1 항에 있어서, 상기 제2d 도전층 배선 L10은
    상기 제1a 콘택 플러그 CP6, 그 하부에 상기 제1c 도전층 배선 L3, 그 하부에 형성된 상기 제1 구동 트랜지스터 Q8의 소스와 상기 제2 구동 트랜지스터 Q11의 소스 및 상기 제1 전달 트랜지스터 Q7의 게이트와 상기 제2 전달 트랜지스터 Q8의 게이트와 연결되는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  22. 제1 항에 있어서, 상기 제2e 도전층 배선 L11은
    상기 제1g 콘택 플러그 CP7의 하부에 형성된 상기 제1e 도전층 배선 L5와 이후에 형성될 비트라인과 연결하기 위해 형성하는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  23. 제1 항에 있어서, 상기 제2f 도전층 배선 L12은
    상기 제1h 콘택 플러그 CP8의 하부에 형성된 상기 제1f 도전층 배선 L6와 이후에 형성될 비트라인 바와 연결하기 위해 형성하는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  24. 제1 항에 있어서, 상기 제2a 콘택 플러그 CP9는
    하부에 형성된 상기 제2e 도전층 배선 L11, 그 하부에 형성된 상기 제1g 콘택 플러그 CP7, 그 하부에 형성된 상기 제1e 도전층 배선 L5 및 상기 제1 전달 트랜지스터의 소스를 이후에 형성될 비트라인과 연결하기 위해 형성하는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  25. 제1 항에 있어서, 상기 제2b 콘택 플러그 CP10은
    하부에 형성된 상기 제2f 도전층 배선 L10과 그 하부에 형성된 상기 제1h 콘택 플러그 CP8과 그 하부에 형성된 상기 제1f 도전층 배선 L6 및 상기 제2 전달 트랜지스터 Q10의 소스를 이후에 형성될 비트라인 바와 연결하기 위해 형성하는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  26. 제1 항에 있어서, 상기 제3a 도전층 배선 L13은
    비트라인으로 이는 상기 제2a 콘택플러그 CP9, 그 하부에 형성된 상기 제2e 도전층 배선 L11, 그 하부에 형성된 상기 제1g 콘택 플러그 CP7, 그 하부에 형성된 상기 제1e 도전층 배선 L5 및 상기 제1 전달 트랜지스터의 소스가 연결되는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
  27. 제1 항에 있어서, 상기 제3b 도전층 배선 L14는
    비트라인 바로 이는 상기 제2b 콘택 플러그 CP10, 그 하부에 형성된 상기 제2f 도전층 배선 L10, 그 하부에 형성된 상기 제1h 콘택 플러그 CP8, 그 하부에 형성된 상기 제1f 도전층 배선 L6 및 상기 제2 전달 트랜지스터 Q10의 소스가 연결되는 것을 특징으로 하는 풀 씨모스 스태틱 랜덤 억세스 메모리장치 제조방법.
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* Cited by examiner, † Cited by third party
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KR20150072796A (ko) * 2013-12-20 2015-06-30 삼성전자주식회사 반도체 소자

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