KR101036158B1 - Ｓｒａｍ 및 로직 복합 소자의 제조 방법 - Google Patents

Ｓｒａｍ 및 로직 복합 소자의 제조 방법 Download PDF

Info

Publication number
KR101036158B1
KR101036158B1 KR1020030052413A KR20030052413A KR101036158B1 KR 101036158 B1 KR101036158 B1 KR 101036158B1 KR 1020030052413 A KR1020030052413 A KR 1020030052413A KR 20030052413 A KR20030052413 A KR 20030052413A KR 101036158 B1 KR101036158 B1 KR 101036158B1
Authority
KR
South Korea
Prior art keywords
electrode
interlayer insulating
region
forming
insulating film
Prior art date
Application number
KR1020030052413A
Other languages
English (en)
Other versions
KR20050013835A (ko
Inventor
최성욱
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030052413A priority Critical patent/KR101036158B1/ko
Publication of KR20050013835A publication Critical patent/KR20050013835A/ko
Application granted granted Critical
Publication of KR101036158B1 publication Critical patent/KR101036158B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 SRAM 및 로직 복합 소자의 제조 방법에 관한 것으로서, 특히 반도체 기판에 P-웰과 N-웰, 소자 분리막을 형성하는 단계와, P-웰 또는 N-웰의 SRAM 셀 영역 및 로직 회로 영역 상부에 게이트 절연막을 개재하여 게이트 전극을 형성함과 동시에 소자 분리막의 로직 회로 영역상부에 하부 전극을 형성하는 단계와, P-웰 또는 N-웰에 각각 게이트 전극을 사이에 두고 서로 분리된 소오스/드레인 영역을 형성하는 단계와, 기판 전면에 층간 절연막을 형성하고 층간 절연막에 콘택 제조 공정을 실시하여 SRAM 셀의 게이트 전극 및 소오스/드레인 영역이 수직으로 연결되는 콘택 전극을 형성하는 단계와, SRAM 셀 영역의 층간 절연막 상부에 게이트 전극 및 소오스/드레인 영역의 각 콘택 전극이 상호 연결되는 상호접속 배선을 형성함과 동시에 로직 회로 영역의 하부 전극이 대향되는 위치의 층간 절연막 상부에 상부 전극을 형성하는 단계를 포함한다. 그러므로, 본 발명은 SRAM 영역에만 적용하였던 상호접속 배선을 로직 회로 영역에도 적용하여 로직 회로의 커패시터를 제작함으로써 로직 회로 영역에서 별도의 커패시터 제조 공정을 거치지 않아도 되어 제조 공정의 단순화를 이룰 수 있다.
CMOS SRAM, 로직 회로, 커패시터, 상호접속 배선

Description

ＳＲＡＭ 및 로직 복합 소자의 제조 방법{METHOD FOR MANUFACTURING SRAM AND LOGIC MERGED DEVICE}
도 1은 일반적인 SRAM 셀을 나타낸 회로도,
도 2는 종래 기술에 의한 CMOS형 SRAM 및 로직 복합 소자를 나타낸 수직 단면도,
도 3은 본 발명의 일 실시예에 따른 CMOS형 SRAM 및 로직 복합 소자를 나타낸 수직 단면도,
도 4는 본 발명의 다른 실시예에 따른 CMOS형 SRAM 및 로직 복합 소자를 나타낸 수직 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : P-웰
104 : N-웰 106 : 소자 분리막
108 : 게이트 전극 108a : 하부 전극
110 : LDD 영역 112 : 스페이서 절연막
114 : 소오스/드레인 영역 116 : 실리사이드막
118 : 제 1층간 절연막 120, 126, 132 : 콘택 전극
122 : 상호접속 배선 122a : 상부 전극
124 : 제 2층간 절연막 128, 134 : 배선
130 : 제 3층간 절연막
본 발명은 SRAM 제조 방법에 관한 것으로서, 특히 SRAM 및 로직 복합 소자의 제조 방법에 관한 것이다.
일반적으로, SRAM(Static Random Access Memory)은 DRAM(Dynamic Random Access Memory)에 비해 집적도는 떨어지지만, 고속으로 동작하기 때문에 중형 또는 소형 컴퓨터 분야에서 널리 사용되고 있다. 이 SRAM은 통상적으로 두 개의 전송 트랜지스터와 두 개의 구동 트랜지스터(drive transistor), 그리고 두 개의 회로로 구성된다.
도 1은 일반적인 SRAM 셀을 나타낸 회로도로서, SRAM 셀은 기본적으로 6개의 트랜지스터가 서로 연결된 구조를 가진다. 도 1에서 도면부호 W/L은 워드라인, Bit는 비트라인, /Bit는 비트바라인, Q1 및 Q2는 PMOS 트랜지스터의 부하 소자로 이루어지는 플립 플롭(flip flop), Q3 및 Q4는 구동 트랜지스터(driver transistor), Q5 및 Q6은 전송 트랜지스터(access transistor), Vcc는 공급전원선, Vss는 접지전원선을 각각 나타낸다. 상기 구동 트랜지스터 및 전송 트랜지스터는 모두 NMOS 트 랜지스터이다.
SRAM 셀은 Q1 및 Q2의 플립플롭을 구성하는 부하 소자의 종류에 따라 완전(full) CMOS 형과, 고부하 저항(HLR : High Load Resistor)형, 박막 트랜지스터(TFT : Thin Film Transistor)형의 3 가지 구조로 분류된다. CMOS형 SRAM은 P채널 벌크 MOSFET(p-channel bulk Metal Oxide Semiconductor Field Effect Transistor)를 플립플롭의 소자로 사용되고, 고부하 저항(HLR)형 SRAM은 높은 저항 값을 갖는 폴리 실리콘층이 부하 소자로 사용되고, 박막 트랜지스터형 SRAM은 P 채널 폴리실리콘 박막 트랜지스터가 부하 소자로 사용되는 것이다.
상기와 같은 CMOS형 SRAM은 고부하 저항 SRAM과, 박막 트랜지스터 SRAM 들과 비교할 때, 저전원에서 보다 낮은 스탠 바이 전류(Stand-by Current), 보다 높은 고속 동작, 보다 높은 동작의 안정도, 및 보다 높은 알파 입자 내구성 등의 여러 이점들을 갖는다. 따라서, 개인용 컴퓨터의 캐쉬(Cache) 메모리, 직접 억세스 저장 장치들의 비휘발성 버퍼(Buffer) 메모리, 로직 LSI(Logic Large Scale Integration), 및 마이크로 프로세서(Microprocessor)의 저장 장치 등의 분야에 널리 사용된다.
도 2는 종래 기술에 의한 CMOS형 SRAM 및 로직 복합 소자를 나타낸 수직 단면도로서, 이를 참조하여 종래의 CMOS형 SRAM 및 로직 복합 소자의 제조 방법에 대해 설명한다. 여기서, 도면 부호 A는 로직 회로 영역이며 B는 SRAM 셀 영역으로 정의한다.
반도체 기판(10)으로서, P- 벌크 실리콘 기판에 P-웰(12)과 N-웰(14)을 형성 하고 기판에 소자 분리막(16)을 형성한다. 그리고 기판(10) 상부에 게이트 절연막을 개재하여 PMOS 및 NMOS의 게이트 전극(18)을 형성한다. LDD 이온 주입 공정으로 PMOS 및 NMOS의 게이트 전극(18) 에지 부근의 웰(12, 14)에 LDD 영역(20)을 형성한 후에 게이트 전극(18) 및 게이트 절연막 측벽에 스페이서 절연막(22)을 형성한다. 그런 다음 P+ 및 N+ 소오스/드레인 이온 주입 공정으로 PMOS 및 NMOS의 소오스/드레인 영역(24)을 형성한다.
이후 실리사이드(silicide) 공정으로 PMOS 및 NMOS의 게이트 전극(18)과 소오스/드레인 영역(24) 상부에 실리사이드막(26)을 형성한다.
기판 전면에 제 1층간 절연막(28)을 형성하고 제 1층간 절연막(28)에 콘택 제조 공정을 실시하여 PMOS 및 NMOS의 게이트 전극(18)과 소오스/드레인 영역(24)이 수직으로 연결되는 콘택 전극(30)을 형성한다. 그리고 제 1층간 절연막(28) 상부에 셀 영역의 게이트 전극(18) 및 소오스/드레인 영역(24)의 콘택 전극(30)이 상호 연결되는 상호접속 배선(32)을 형성한다.
그런 다음 제 1층간 절연막(28) 전면에 제 2층간 절연막(34)을 형성하고 제 2층간 절연막(34)에 로직 회로 영역(A)의 소오스/드레인 영역(24)과 수직으로 연결되는 콘택 전극(36) 및 배선(38)을 형성한다.
상기 결과물 전면에 제 3층간 절연막(40)을 형성하고 하부 배선(38)과 연결되는 콘택 전극(42) 및 배선(44)을 형성한다.
이러한 CMOS형 SRAM 및 로직 복합 소자에서는 셀 면적을 감소하기 위한 로컬 상호접속 배선(local interconnection metal line)(32)을 채택하고 있다. 그런데, 이러한 CMOS형 SRAM 및 로직 복합 소자에서 로직 회로 부분도 많은 영역을 차지하고 있다.
본 발명의 목적은 SRAM 영역에만 적용하였던 상호접속 배선을 로직 회로 영역에도 적용하여 커패시터 소자를 제작함으로써 로직 회로 영역에서 별도의 커패시터 제조 공정을 거치지 않아도 되며 전체 상호접속 배선의 밀도를 높일 수 있어 안정성을 도모할 수 있는 SRAM 및 로직 복합 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 CMOS형 SRAM 셀과 그 셀에 연결되는 로직 회로를 갖는 복합 소자를 제조하는 방법에 있어서, 반도체 기판에 P-웰과 N-웰, 소자 분리막을 형성하는 단계와, P-웰 또는 N-웰의 SRAM 셀 영역 및 로직 회로 영역 상부에 게이트 절연막을 개재하여 게이트 전극을 형성함과 동시에 소자 분리막의 로직 회로 영역상부에 하부 전극을 형성하는 단계와, P-웰 또는 N-웰에 각각 게이트 전극을 사이에 두고 서로 분리된 소오스/드레인 영역을 형성하는 단계와, 기판 전면에 층간 절연막을 형성하고 층간 절연막에 콘택 제조 공정을 실시하여 SRAM 셀의 게이트 전극 및 소오스/드레인 영역이 수직으로 연결되는 콘택 전극을 형성하는 단계와, SRAM 셀 영역의 층간 절연막 상부에 게이트 전극 및 소오스/드레인 영역의 각 콘택 전극이 상호 연결되는 상호접속 배선을 형성함과 동시에 로직 회로 영역의 하부 전극이 대향되는 위치의 층간 절연막 상부에 상부 전극을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 3은 본 발명의 일 실시예에 따른 CMOS형 SRAM 및 로직 복합 소자를 나타낸 수직 단면도이다. 도 3을 참조하여 본 발명의 CMOS형 SRAM 및 로직 복합 소자의 제조 방법에 대해 설명한다. 여기서, 도면 부호 A는 로직 회로 영역이며 B는 SRAM 셀 영역으로 정의한다.
반도체 기판(100)으로서, P- 벌크 실리콘 기판에 P-웰(102)과 N-웰(104)을 형성하고 기판에 소자 분리막(106)을 형성한다.
그리고 P-웰(102) 또는 N-웰(104)의 SRAM 셀 영역(B) 및 로직 회로 영역(A) 상부에 각각 게이트 절연막을 개재하여 PMOS 및 NMOS의 게이트 전극(108)을 형성한다. 이와 동시에 소자 분리막(106)의 로직 회로 영역(A)상부에 하부 전극(108a)을 형성한다. 이때, 게이트 전극(108) 및 하부 전극(108a)은 도프트 폴리실리콘 또는 금속막으로 형성한다.
그 다음 LDD 이온 주입 공정으로 PMOS 및 NMOS의 게이트 전극(108) 에지 부근의 P-/N-웰(12, 14)에 LDD 영역(110)을 형성한 후에, 게이트 전극(108) 및 게이트 절연막 측벽에 스페이서 절연막(112)을 형성한다. 이때 하부 전극(108a) 측벽에도 스페이서 절연막(112)이 형성된다.
그런 다음 P+ 및 N+ 소오스/드레인 이온 주입 공정으로 P-웰(102) 또는 N-웰(104)에 각각 게이트 전극(108)을 사이에 두고 서로 분리된 PMOS 및 NMOS의 소오스/드레인 영역(114)을 형성한다.
이후 실리사이드 공정으로 PMOS 및 NMOS의 게이트 전극(108)과 소오스/드레인 영역(114) 상부에 실리사이드막(116)을 형성한다. 이때 하부 전극(108a)의 상부면에도 실리사이드막(116)이 형성된다.
기판 전면에 층간 절연막(118)을 형성하고 CMP(Chemical Mechanical Polishing)으로 그 표면을 평탄화한다. 평탄화된 층간 절연막(118)에 콘택 제조 공정을 실시하여 SRAM 셀의 PMOS 및 NMOS의 게이트 전극(108)과 소오스/드레인 영역(114)이 수직으로 연결되는 콘택 전극(120)을 형성한다.
그리고 SRAM 셀 영역(B)의 층간 절연막(118) 상부에 셀 영역(B)의 게이트 전극(108) 및 소오스/드레인 영역(114)의 콘택 전극(120)이 상호 연결되는 상호접속 배선(122)을 형성한다. 이와 동시에 로직 회로 영역(A)의 하부 전극(108a)이 대향되는 위치의 층간 절연막(118) 상부에도 상부 전극(122a)을 형성한다. 이때, 상호접속 배선(122) 및 상부 전극(122a)은 금속으로 형성되는데, 예를 들어, Ti/TiN막으로 형성된다.
따라서, 본 발명의 일 실시예는 CMOS형 SRAM 및 로직 복합 소자의 제조 공정시 SRAM 셀 영역의 게이트 전극 및 상호 접속 배선 공정을 로직 회로 영역에도 적용하여 하부 전극(108a) 및 상부 전극(122a)을 형성함으로써 층간 절연막(118)을 전극간 절연막으로 두고 서로 오버랩된 두 평판 전극(108a, 122a)으로 구성된 로직 회로의 커패시터가 완성된다.
도 4는 본 발명의 다른 실시예에 따른 CMOS형 SRAM 및 로직 복합 소자를 나타낸 수직 단면도이다.
본 발명의 다른 실시예는 도 3과 같이 제조된 본 발명의 복합 소자에 다층 층간 절연막 및 다층 배선 구조를 적용한 예를 나타낸 것이다.
도 3과 같이 SRAM 셀 영역(B)의 층간 절연막(118)(이하 제 1층간 절연막으로 함) 상부에 셀 영역(B)의 게이트 전극(108) 및 소오스/드레인 영역(114)의 콘택 전극(120)이 상호 연결되는 상호접속 배선(122)을 형성함과 동시에, 로직 회로 영역(A)의 하부 전극(108a)이 대향되는 위치의 층간 절연막(118) 상부에도 상부 전극(122a)을 형성하여 본 발명에 따른 로직 회로의 커패시터를 제조한다.
그런 다음 제 1층간 절연막(118) 전면에 제 2층간 절연막(124)을 형성하고 제 2층간 절연막(124)에 콘택 및 배선 제조 공정을 실시하여 로직 회로 영역(A)의 소오스/드레인 영역(114)과 수직으로 연결되는 콘택 전극(126) 및 배선(128)을 형성한다.
상기 결과물 전면에 제 3층간 절연막(130)을 형성하고 제 3층간 절연막(130)에 콘택 및 배선 제조 공정을 실시하여 하부 배선(128)과 수직으로 연결되는 콘택 전극(132) 및 배선(134)을 형성한다. 이러한 식으로 층간 절연막 형성, 콘택 및 배선 공정을 반복하면 원하는 층의 다층 배선 구조를 갖는 CMOS형 SRAM 및 로직 복합 소자를 제조할 수 있다.
이상 상술한 바와 같이, 본 발명은 SRAM 영역에만 적용하였던 상호접속 배선을 로직 회로 영역에도 적용하여 로직 회로의 커패시터를 제작함으로써 로직 회로 영역에서 별도의 커패시터 제조 공정을 거치지 않아도 되어 제조 공정의 단순화를 이룰 수 있다.
그리고 본 발명은 셀 영역뿐만 아니라 로직 회로 영역에도 제 1층간 절연막 상부면에 상호접속 배선 및 상부 전극 패턴이 있기 때문에 전체 상호접속 배선의 패턴 밀도를 높일 수 있어 안정성을 도모할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (6)

  1. CMOS형 SRAM 셀과 그 셀에 연결되는 로직 회로를 갖는 복합 소자를 제조하는 방법에 있어서,
    반도체 기판에 P-웰과 N-웰, 소자 분리막을 형성하는 단계;
    상기 SRAM 셀 영역에 게이트 전극을 형성하고 로직 회로 영역에 하부 전극을 형성하는 단계;
    상기 SRAM 셀 영역 및 로직 회로 영역에 소오스/드레인 영역을 각각 형성하는 단계;
    상기 반도체 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막의 표면을 평탄화하는 단계;
    상기 제1 층간절연막 내에 상기 SRAM 셀 영역의 게이트 전극과 연결되는 제1 콘택 전극 및 상기 SRAM 셀 영역의 소오스/드레인 영역과 연결되는 제2 콘택 전극을 각각 형성하는 단계;
    상기 제1 층간절연막 상에 제1 콘택 전극 및 제2 콘택 전극을 서로 연결하는 상호접속 배선을 하면서 상기 로직 영역의 상기 하부 전극에 대향되는 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 SRAM 및 로직 복합 소자의 제조 방법.
  2. 제 1항에 있어서, 상기 게이트 전극 및 하부 전극은 도프트 폴리실리콘막 또는 금속막으로 형성되는 것을 특징으로 하는 SRAM 및 로직 복합 소자의 제조 방법.
  3. 제 1항에 있어서, 상기 게이트 전극과 하부 전극 상부에 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SRAM 및 로직 복합 소자의 제조 방법.
  4. 삭제
  5. 제 1항에 있어서, 상기 상호접속 배선 및 상부 전극은 Ti/TiN막으로 형성되는 것을 특징으로 하는 SRAM 및 로직 복합 소자의 제조 방법.
  6. 제 1항에 있어서, 상기 제1 층간절연막 상부에 제2 층간절연막을 형성하고, 상기 제1 및 제2 층간절연막을 관통하여 상기 로직회로영역의 소오스/드레인 영역과 연결되는 제3 콘택 전극을 형성하는 단계를 더 포함하는 단계를 더 포함하는 것을 특징으로 하는 SRAM 및 로직 복합 소자의 제조 방법.
KR1020030052413A 2003-07-29 2003-07-29 Ｓｒａｍ 및 로직 복합 소자의 제조 방법 KR101036158B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030052413A KR101036158B1 (ko) 2003-07-29 2003-07-29 Ｓｒａｍ 및 로직 복합 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030052413A KR101036158B1 (ko) 2003-07-29 2003-07-29 Ｓｒａｍ 및 로직 복합 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20050013835A KR20050013835A (ko) 2005-02-05
KR101036158B1 true KR101036158B1 (ko) 2011-05-23

Family

ID=37225144

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030052413A KR101036158B1 (ko) 2003-07-29 2003-07-29 Ｓｒａｍ 및 로직 복합 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR101036158B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11201148B2 (en) * 2018-10-29 2021-12-14 Tokyo Electron Limited Architecture for monolithic 3D integration of semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085625A (ja) 1999-09-13 2001-03-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
US20050108941A1 (en) * 2003-11-22 2005-05-26 Nielsen Poul E.H. Process for the preparation of hydrogen and synthesis gas
KR100855862B1 (ko) 2002-06-29 2008-09-01 매그나칩 반도체 유한회사 에스렘(ｓｒａｍ) 셀 및 그의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085625A (ja) 1999-09-13 2001-03-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100855862B1 (ko) 2002-06-29 2008-09-01 매그나칩 반도체 유한회사 에스렘(ｓｒａｍ) 셀 및 그의 제조방법
US20050108941A1 (en) * 2003-11-22 2005-05-26 Nielsen Poul E.H. Process for the preparation of hydrogen and synthesis gas

Also Published As

Publication number Publication date
KR20050013835A (ko) 2005-02-05

Similar Documents

Publication Publication Date Title
US8766376B2 (en) Static random access memory (SRAM) cell and method for forming same
US7893505B2 (en) Semiconductor integrated circuit device
US6693820B2 (en) Soft error resistant semiconductor memory device
US6118158A (en) Static random access memory device having a memory cell array region in which a unit cell is arranged in a matrix
US6870231B2 (en) Layouts for CMOS SRAM cells and devices
US20070001304A1 (en) Interconnect structure for integrated circuits
US20110062523A1 (en) Semiconductor memory device and production method thereof
JP2002329798A (ja) 半導体装置
US9196352B2 (en) Static random access memory unit cell structure and static random access memory unit cell layout structure
KR20020013809A (ko) 반도체 집적 회로 장치 및 그 제조 방법
US7777263B2 (en) Semiconductor integrated circuit device comprising SRAM and capacitors
US6479905B1 (en) Full CMOS SRAM cell
US11640962B2 (en) Semiconductor structure
CN106298782B (zh) 静态随机存取存储器
US20090236685A1 (en) Embedded interconnects, and methods for forming same
JP4237595B2 (ja) スタティックランダムアクセスメモリ
US20080026524A1 (en) Semiconductor device having a well structure for improving soft error rate immunity and latch-up immunity and a method of making such a device
JP2005183420A (ja) 半導体集積回路装置
KR101036158B1 (ko) Ｓｒａｍ 및 로직 복합 소자의 제조 방법
JP2002359299A (ja) 半導体装置、メモリシステムおよび電子機器
JP4535506B2 (ja) 半導体集積回路装置の製造方法
JPH07130880A (ja) 半導体記憶装置
US20070241370A1 (en) Semiconductor memory device
KR20050024099A (ko) 에스램 소자의 제조방법 및 그에 의해 제조된 에스램 소자
KR100321158B1 (ko) 게이트 전극 사이의 불순물 확산을 감소시키기 위한ｓｒａｍ 소자의 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170418

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180418

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 9