DE19781675B4 - Speicherzellengestaltung mit vertikal gestapelten Überkeuzungen - Google Patents

Speicherzellengestaltung mit vertikal gestapelten Überkeuzungen Download PDF

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Abstract

Halbleiterspeicherzelle (50, 60, 70, 80) mit einem ersten Logikgatter mit einem ersten Eingang und einem ersten Ausgang und einem zweiten Logikgatter mit einem zweiten Eingang und einem zweiten Ausgang, wobei:
der erste Eingang mit dem zweiten Ausgang und der zweite Eingang mit dem ersten Ausgang verbunden ist,
die Verbindung zwischen dem ersten Eingang und dem zweiten Ausgang (640b) als erste Überkreuzungsverbindung (621; 821a, 821b) in wenigstens einer ersten leitfähigen Schicht ausgebildet ist,
die Verbindung zwischen dem zweiten Eingang (622, 640a; 822) und dem ersten Ausgang (640c) als zweite Überkreuzungsverbindung (620; 820) in einer. zweiten leitfähigen Schicht ausgebildet ist, und
die zweite leitfähige Schicht durch wenigstens eine Isolatorschicht (670, 680) getrennt über der wenigstens einen ersten leitfähigen Schicht angeordnet ist, wobei sich die erste Überkreuzungsverbindung und die zweite Überkreuzungsverbindung im Layout teilweise überlappen, wobei das erste und das zweite Logikgatter in einem gemeinsamen Halbleitersubstrat (600, 800) ausgebildet...

Description

  • Die Erfindung betrifft eine Halbleiterspeicherzelle mit einem ersten Logikgatter mit einem ersten Eingang und einem ersten Ausgang und einem zweiten Logikgatter mit einem zweiten Eingang und einem zweiten Ausgang, wobei der erste Eingang mit dem zweiten Ausgang und der zweite Eingang mit dem ersten Ausgang verbunden ist.
  • Statische Speicher mit wahlfreiem Zugriff (SRAM) werden häufig in Bauelementen in integrierter Schaltungstechnik verwendet. Beispielsweise werden Arrays von SRAM-Zellen als Cache-Speicher für Hochgeschwindigkeitsmikroprozessoren benutzt. Eine derartige Anwendung von SRAM befindet sich in dem Ebene-2(L2)-Cache-Speicher für den Pentium-Pro-Prozessor, der von der Intel Corporation aus Santa Clara, Kalifornien, angeboten wird.
  • Ein SRAM-Zellen-Array besteht typischerweise aus vielen identischen SRAM-Zellen mit jeweils einer Zelle für ein Bit des Speichers. Beispielsweise sind Millionen von SRAM-Zellen erforderlich, um den 256K-L2-Cache-Speicher für den Pentium-Pro-Prozessor zu implementieren. In dem Maße, wie die Größe des Arrays anwächst, wird wertvolle Chipfläche verschwendet und die Herstellungskosten steigen. Es ist demzufolge erwünscht, die Größe einer einzelnen SRAM-Zelle soweit wie möglich zu minimieren, so daß die Größe eines SRAM-Arrays nicht zu groß, keine Chipfläche verschwendet und es nicht zu teuer wird.
  • Ein Beispiel einer SRAM-Gestaltung ist in 1 veranschaulicht. Eine solche Speicherzelle ist beispielsweise aus den US-Patenten 5,001,539 und 5,341,327 und der Anmeldungsveröffentlichung EP 0 523 830 A1 bekannt. Die 6-Transistor-SRAM-Zelle 10 enthält zwei komplementäre Metall-Oxid-Halbleiter(CMOS)-Inverter. Der erste Inverter besteht aus den Transi storen 110 und 111. Der zweite Inverter besteht aus den Transistoren 112 und 113. Zwei Durchleit-Transistoren 114 und 115 werden verwendet, um die SRAM-Zelle für Lese- und Schreiboperationen auszuwählen.
  • Um in die Zelle 10 zu schreiben, werden die geeigneten Schreibdaten (DATA) auf der Bitleitung (BIT) plaziert, und ihr Komplement (DATA#) wird auf der BIT#-Leitung angelegt. Dann wird die Wortleitung (WL) an den Gates der Transistoren 114 und 115 angelegt, und DATA wird in die Zelle 10 geschrieben. Um die Zelle zu lesen, werden BIT und BIT# voraufgeladen. Anschließend wird WL angelegt und entweder die BIT- oder die BIT#-Leitung durch die Transistoren 112 bzw. 111 entladen. Alternativ können (nicht gezeigte) statische Hochzieh-Elemente (Pull-Ups) zu den BIT- und BIT#-Leitungen hinzugefügt werden, um das Erfordernis des Voraufladens zu beseitigen.
  • Alternative bekannte SRAM-Zellen sind ähnlich der Zelle 10 konstruiert, mit der Ausnahme, daß die PMOS-Transistoren 110 und 113 durch andere gut bekannte Pull-Up-Bauelemente, wie beispielsweise einen Verarmungstransistor, einen Anreicherungstransistor oder einen Widerstand ersetzt werden. Eine andere bekannte SRAM-Zelle enthält anstelle von zwei nur einen Transistor, um die Signale BIT und WL zu steuern. Darüber hinaus enthält eine ähnliche bekannte SRAM-Zelle zwei Ports oder Wortleitungen, um die Datenübertragungen zur und von der Zelle zu steuern.
  • Diese bekannten SRAM-Zellkonstruktionen sind insoweit ähnlich, daß sie die Verwendung von sich überkreuzenden Verbindungen, wie beispielsweise die Überkreuzungsverbindungen 120 und 121 in der Speicherzelle 10, erfordern. Die Überkreuzungsverbindung 120 koppelt den Eingang des ersten Inverters, der die Transistoren 110 und 111 enthält, mit dem Ausgang des zweiten Inverters, der die Transistoren 112 und 113 enthält. Darüber hinaus koppelt die Überkreuzungsverbindung 121 den Eingang des zweiten Inverters, der die Transistoren 112 und 113 enthält, mit dem Ausgang des ersten Inverters, der die Transistoren 110 und 111 enthält.
  • Typische, bekannte SRAM-Bauelementschichten-Layouts implementieren beide Überkreuzungen im gleichen Material unter Verwendung der gleichen Maskierungsschicht. So könnte das Layout der SRAM-Zelle wie das der Zelle 20 gemäß 2 aussehen. Die Überkreuzungen 220 und 221 sind beide in einer ersten Metallschicht des Layouts implementiert. Ein Nachteil dieses Zellen-Layouts 20 besteht darin, daß die Überkreuzungen 220 und 221 Seite an Seite nebeneinander angeordnet sein müssen, was die Größe der SRAM-Zelle erhöht.
  • 3 zeigt ein anderes bekanntes SRAM-Bauelementschichten-Layout, bei welchem die beiden Überkreuzungen 320 und 321 in einer Gate-Schicht implementiert sind, die üblicherweise aus Polysilizium gefertigt ist. Wiederum müssen, weil die Überkreuzungen 320 und 321 beide in der gleichen Bauelementschicht implementiert sind, diese nebeneinander angeordnet werden.
  • 4 veranschaulicht ein drittes bekanntes Bauelementschichten-Layout einer SRAM-Zelle 40, die eine Gate-Schicht zusammen mit einer lokalen Verbindungsschicht verwendet. Die Überkreuzungen 420 und 421 sind primär in der Gate-Schicht implementiert, und die Verbindung der Gate-Schicht mit dem Source bzw. dem Drain der Transistoren ist durch eine lokale Verbindungsschicht 420a–b und 421a–b implementiert. Die lokale Verbindungsschicht unterscheidet sich von typischen Metallschicht der ersten oder der zweiten Ebene dadurch, daß die lokale Verbindung direkt auf der Oberseite des freigelegten Polysiliziums und der freigelegten Diffusionsbereiche eines Transistorbauelements abgeschieden ist. Selbst bei Verwendung einer lokalen Verbindungsschicht müssen die Überkreuzungen 420 und 421 nebeneinander positioniert sein, was die für die SRAM-Zelle erforderliche Fläche erhöht.
  • Im Unterschied zu dem in den 2 bis 4 gezeigten Stand der Technik bei dem die Transistoren der Inverter in einem gemeinsamen Halbleitersubstrat ausgebildet sind, sind bei den aus den US-Patenten 5,001,539 und 5,341,327 bekannten Gestaltungen die Transistoren in zwei Halbleiterschichten (Substrat und Silicon-On-Insulator (SOI)) ausgebildet.
    •
  • Aus der obigen Diskussion bekannter SRAM-Zellen-Layouts wird klar, daß es erwünscht ist, ein SRAM-Zellen-Layout zur Verfügung zu stellen, bei dem die Größe der Zelle minimiert werden kann und die Transistoren der Inverter in einem Substrat ausgebildet sind.
  • Diese Aufgabe wird durch eine Halbleiterspeicherzelle mit den Merkmalen des Anspruchs 1 gelöst.
  • Es wird eine Halbleiterspeicherzelle beschrieben, die vertikal gestapelte Überkreuzungen aufweist. Die Speicherzelle weist einen ersten Transistorinverter mit einem ersten Eingang und einem ersten Ausgang und einen zweiten Inverter mit einem zweiten Eingang und zweiten Ausgang auf. Beide Transistorinverter sind in einem Halbleitersubstrat ausgebildet (mit ihrem Drain-, Source- und Kanalgebieten). Der erste und zweite Transistor sind mit einer und zweiten Überkreuzungsverbindung gekoppelt. Die erste Überkreuzungsverbindung koppelt den ersten Eingang mit dem zweiten Ausgang. Die zweite Überkreuzungsverbindung koppelt den zweiten Eingang mit dem ersten Ausgang. Die zwei Überkreuzungsverbindungen sind in unterschiedlichen leitfähigen Schichten des Halbleiterprozesses implementiert. Die zwei Überkreuzungsverbindungen sind folglich vertikal übereinander gestapelt, um die Fläche des Speicherzellen-Layouts zu reduzieren.
  • Vorteilhafte und/oder bevorzugte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
    •
  • Die vorliegende Erfindung wird beispielhaft, aber nicht in einem einschränkenden Sinne, anhand der begleitenden Figuren veranschaulicht, in welchen:
  • 1 eine bekannte Sechs-Transistor-SRAM-Zelle veranschaulicht.
  • 2 veranschaulicht ein bekanntes Layout einer SRAM-Zelle mit Metall-Überkreuzungen.
  • 3 veranschaulicht ein bekanntes Layout einer SRAM-Zelle mit Verbindungsüberkreuzungen auf Gate-Ebene.
  • 4 veranschaulicht ein bekanntes Layout einer SRAM-Zelle mit Überkreuzungen auf Gate-Ebene und einer lokalen Verbindungsebene.
  • 5 veranschaulicht eine Layout-Auslegung eine Ausführungsbeispiels der vorliegenden Erfindung.
  • 6 veranschaulicht einen Querschnitt der Layout-Auslegung gemäß 5.
  • 7 veranschaulicht eine Layout-Auslegung eines zweiten Ausführungsbeispiels der vorliegenden Erfindung.
  • 8 veranschaulicht einen Querschnitt der Layout-Auslegung gemäß 7.
  • DETAILLIERTE BESCHREIBUNG
  • Es wird eine Speicherzellenauslegung mit vertikal gestapelten Überkreuzungen beschrieben. In der folgenden Beschreibung werden zahlreiche spezielle Details, wie beispielsweise speziellen Materialien, Prozeßparameter und Layout-Techniken, ausgeführt, um ein besseres Verständnis der vorliegenden Erfindung zu erreichen. Für den Fachmann ist es jedoch klar, daß diese speziellen Details nicht benutzt werden müssen, um die vorliegende Erfindung auszuführen. An anderen Stellen werden gut bekannte Bearbeitungsverfahren oder Materialien nicht im Detail beschrieben, um die vorliegende Erfindung nicht unnötig zu verdunkeln.
  • Ein Ausführungsbeispiel der Speicherzelle gemäß der vorliegenden Erfindung weist eine Sechs-Transistor-SRAM-Zellenauslegung mit Überkreuzungen auf, die vertikal innerhalb des Zellen-Layouts gestapelt sind. Mit anderen Worten, der größte Teil einer Überkreuzungsverbindung ist auf der Oberseite der anderen Überkreuzungsverbindung innerhalb des SRAM-Zellen-Layouts angeordnet.
  • Alternativ kann die Speicherzelle mehr oder weniger als sechs Transistoren aufweisen, was eine Frage der konstruktiven Auswahl ist, und sie kann andere bekannte logische Gatter anstelle der Inverter aufweisen. Darüber hinaus kann die Speicherzelle eine dynamische Speicherzelle mit wahlfreiem Zugriff (DRAM-Zelle) aufweisen. Es ist wesentlich, daß die Speicherzelle Überkreuzungen benutzt und daß die Überkreuzungen sich einander in einem gewissen Maße vertikal überlappen.
  • 5 veranschaulicht ein erstes Ausführungsbeispiel der vorliegenden Erfindung. Die Speicherzelle 50 weist PMOS-Transistoren 510 und 513 und NMOS-Transistoren 511 und 512 auf. Eine Überkreuzung 520 ist in einer Metallisierungsschicht und eine Überkreuzung 521 in einer Gate-Schicht implementiert. Diese Anordnung ist besser in der Querschnittsansicht gemäß 6 veranschaulicht, wobei entlang der Linie 530 der Speicherzelle 50 geschnitten wurde.
  • 6 veranschaulicht die verschiedenen Schichten der Speicherzelle 60. Wie es in 6 gezeigt ist, ist ein Teil der Überkreuzung 620 über der Überkreuzung 621 angeordnet, daß heißt, sie sind "vertikal gestapelt". Diese vertikale Stapelung kann ausgeführt werden, weil die Überkreuzung 620 in einer zweiten Metallverbindungsschicht und die Überkreuzung 621 in einer Gate-Schicht implementiert ist. Die Verfahren zum Herstellen einer Speicherzelle 50 gemäß der Erfindung werden unten detaillierter erörtert.
  • Man beachte, daß die Transistorbauelemente 510 bis 513 nicht in 6 veranschaulicht sind. Die Verfahren zum Auslegen und Herstellen von Metall-Oxid-Halbleiter(CMOS)-Transistoren sind im Stand der Technik gut bekannt und werden somit nicht im Detail erörtert.
  • Die erste Schicht 600 gemäß 6 ist ein Halbleitersubstrat. Bei einem Ausführungsbeispiel der Erfindung ist das Substrat Silizium (Si). Alternativ kann das Substrat andere bekannte geeignete Halbleitermaterialien, wie beispielsweise Galliumarsenid (GaAs), enthalten.
  • Auf der Oberseite der Bauelemente 510–513 und des Halbleitersubstrats 600 befindet sich eine dielektische Feld-Schicht 601. Bei einem Ausführungsbeispiel enthält die dielektrische Schicht 601 Siliziumdioxid (SiO2) und ist auf dem Substrat 600 durch einen von verschiedenen gut bekannten Prozessen der chemischen Abscheidung aus der Gasphase (CVD-Prozesse) gebildet. Alternativ kann die dielektrische Schicht 601 durch thermisches Aufwachsen gebildet sein.
  • Auf der Oberseite der dielektrischen Schicht 601 befindet sich die Überkreuzung 621 in einer Gate-Schicht. In der Gate-Schicht ist darüber hinaus eine Verbindung 622 zum Koppeln der Gates der Transistoren 512 und 513 gezeigt. Bei einem Ausführungsbeispiel ist die Überkreuzung 621 aus Polysilizium, welches dotiert oder undotiert sein kann. Alternativ kann die Überkreuzung 621 ein anderes geeignetes Material zur Verwendung als Transistor-Gate-Kontakt aufweisen. Bei einem anderen Ausführungsbeispiel kann die Überkreuzung 621 ferner eine Schicht von Titansilizid (TiSi2) oder eines anderen Metalls oder Metallsilizids mit einem niedrigen Flächenwiderstand enthalten.
  • Die Überkreuzung 621 wird gebildet, indem zunächst das Gate-Material (das heißt Polysilizium) nach einer Polysiliziumabscheidetechnik, wie beispielsweise einer von verschiedenen gut bekannten CVD-Techniken, abgeschieden wird. Anschließend wird eine Schicht eines Photolacks oder eines Maskiermaterials auf das Polysilizium aufgeschleudert. Der Photolack (Photoresist) wird belichtet und entwickelt, um Strukturen, wie beispielsweise die Überkreuzung 621, zu definieren. Dann wird das Polysilizum geätzt, um die gewünschten Strukturen zu erzeugen, und der Photolack wird entfernt.
  • Eine Schicht eines Dielektrikums 670 wird auf der Oberseite der Überkreuzung 621 ausgebildet. Bei einem Ausführungsbeispiel enthält die dielektrische Schicht 670 Bor-Phosphorsilikatglas (BPSG). Alternativ kann die dielektrischen Schicht 617 eine Schicht Phosphorsilikatglas (PSG) enthalten. Darüber hinaus kann die dielektrische Schicht 670 eine Difffusionsbarierenschicht, wie beispielsweise Siliziumnitrid (Si3N4) enthalten. Bei einem Ausführungsbeispiel wird die dielektrische Schicht 670 durch einen CVD-Prozeß gebildet. Alternativ kann die dielekrische Schicht 670 durch thermisches Aufwachsen, Sputtern oder durch eine Aufschleuder-Glasabscheidetechnik aufgebracht werden.
  • Ein maskierendes Material (das heißt, ein Photolack) wird auf die dielektrische Schicht aufgeschleudert und strukturiert, um die Öffnungen für die Kontakte 630a und 630b zu definieren. Das Dielektrikum wird nach einer gut bekannten Ätztechnik geätzt, wie beispielsweise einem reaktiven Ionenätzen (RIE).
  • Dann werden die Kontakte 630a und 630b mit einem leitfähigen Material gefüllt. Bei einem Ausführungsbeispiel weist das leitfähige Material Wolfram (W) auf, das mit Hilfe eines CVD-Prozesses niedergeschlagen wird. Das leitfähige Material enthält alternativ ein anderes bekanntes Kontaktmaterial, wie beispielsweise Aluminium. Darüber hinaus kann das leitfähige Material durch eine andere Abscheidetechnik, wie beispielsweise Sputtern oder Aufdampfen, abgeschieden werden. Das leitfähige Material kann ferner eine oder mehrere Schichten Titan (Ti) oder Titannitrid (TiN) zum Verbessern der Adhäsion des Kontaktmaterials und zum Schaffen einer Diffusionbariere enthalten.
  • Bei einem Ausführungsbeispiel der vorliegenden Erfindung wird das Substrat anschließend mit Hilfe eines chemisch-mechanischen Poliersystems poliert, um das Wolfram und das Dielektrikum einzuebnen, bevor die folgenden Schritte ausgeführt werden.
  • Dann wird eine erste Metallisierungsschicht auf dem Substrat abgeschieden. Die erste Metallisierungsschicht umfaßt die Metallleitungen 640a, 640b und 640c. Die Leitung 640a koppelt die Überkreuzung 620 mit der Gate-Schicht 622, welche der Eingang der Transistoren 512 und 513 ist. Die Leitung 640b koppelt die Überkreuzung 621 mit dem Ausgang der Transistoren 512 und 513. Die Metallleitung 640c koppelt die Überkreuzung 620 mit dem Ausgang der Transistoren 510 und 511. Bei einem Ausführungsbeispiel besteht die erste Metallisierungsschicht aus Aluminium (Al). Alternativ weist die Metallisierungschicht eine Legierung von Aluminium und Kup fer (Cu) auf. Bei einer weiteren Alternative weist die erste Metallisierungsschicht eine oder mehrere Schichten Titan (Ti) oder Titannitrid (TiN) auf. Es ist klar, daß andere leitende Materialien mit den gewünschten Eigenschaften (z.B. geringer Widerstand, einfaches Herstellen und Ätzen, Stabilität bei mechanischen Spannungen und bei der Verarbeitung) für die erste Metallisierungsschicht verwendet werden könne, ohne vom Umfang der vorliegenden Erfindung abzuweichen.
  • Die erste Metallisierungsschicht wird durch eine von verschiedenen gut bekannten Abscheidetechniken, die beispielsweise CVD, Aufdampfen und Sputtern umfassen, ausgebildet. Anschließend werden die Metalleitungen 640a–c durch Aufbringen einer Schicht eines maskierenden Materials (das heißt, eines Photolacks), dessen Strukturierung und Entwicklung und durch Ausführung einer Metallätzung nach einer bekannten Metallätztechnik definiert. Beispielsweise können eine reaktive Plasma- oder eine reaktive Ionenätztechnik verwendet werden. Nach dem Ätzen wird der Photolack entfernt.
  • Dann wird eine Zwischenebenen-Dielektrikum-Schicht (ILD-Schicht) 680 auf der Oberseite der ersten Metallisierungsschicht ausgebildet. Bei einem Ausführungsbeispiel weist die ILD-Schicht 680 Siliziumdioxid (SiO2) auf und wird durch eine CVD-Abscheidetechnik ausgebildet. Dann wird die dielektrische Schicht 680 in der oben beschriebenen Weise strukturiert und geätzt, um die Öffnungen für die Durchkontaktierungen 650a und 650b zu bilden. Bei einem Ausführungsbeispiel wird die ILD-Schicht 680 anschließend durch ein chemisch-mechanisches Polierverfahren eingeebnet. Die Durchkontaktierung 650a wird verwendet, um die Überkreuzung 620 mit der Metallleitung 640a zu koppeln, wodurch die Überkreuzung 620 mit dem Eingang des die Transistoren 512 und 513 aufweisenden Inverters gekoppelt wird. Die Durchkontaktierung 650b koppelt die Überkreuzung 620 mit der Metallleitung 640c, wodurch die Überkreuzung 620 mit dem Ausgang des die Transistoren 510 und 511 aufweisenden Inverters gekoppelt ist.
  • Die Durchkontaktierungen 650a und 650b werden mit einem leitfähigen Material, wie beispielsweise Wolfram (W), gefüllt. Alternativ können sie zusätzlich mit einer oder mehreren Schichten Titan (Ti) oder Titannitrid (TiN) gefallt werden. Es ist klar, daß andere geeignete leitfähige Materialien, wie beispielsweise Aluminium (Al), ebenso zum Füllen der Durchkontaktierungen 650a und 650b verwendet werden könnten, ohne vom Umfang der vorliegenden Erfindung abzuweichen.
  • Das leitfähige Material wird unter Verwendung einer bekannten Metallabscheidetechnik, wie. beispielsweise CVD, Aufdampfen oder Sputtern, abgeschieden. Bei einem Ausführungsbeispiel wird ein chemisch-mechanisches Polierverfahren ausgeführt, um das leitfähige Material einzuebnen, bevor die folgenden Schritte ausgeführt werden.
  • Die Überkreuzung 620 wird dann in der zweiten Ebene von Verbindungsmaterial ausgebildet. Das Verbindungsmaterial der zweiten Ebene wird ähnlich dem Verbindungsmaterial der ersten Ebene ausgebildet. Bei einem Ausführungsbeispiel ist die Überkreuzung 620 aus Aluminium (Al). Alternativ weist die Überkreuzung 620 ferner eine oder mehrere Schichten Titan (Ti) oder Titannitrid (TiN) auf. Es ist klar, daß irgendeines verschiedener gut bekannter leitfähiger Materialien für die zweite Metallisierungsebene verwendet werden kann, ohne vom Umfang der Erfindung abzuweichen. Bei einem weiteren Ausführungsbeispiel weist die zweite Metallisierungsschicht eine dickere Metallschicht als die erste Metallisierungsschicht auf, um den Widerstand der zweiten Metallisierungsschicht zu verringern.
  • Auf der Oberseite der zweiten Metallisierungsschicht wird eine dielektrische Schicht mit Hilfe der oben beschriebenen Abscheideverfahren ausgebildet. Eine dritte Metallisierungsschicht kann wahlweise auf der Oberseite des Dielektrikums abgeschieden werden, wie es durch die Kontakte 660a und 660b in 6 veranschaulicht ist.
  • 7 veranschaulicht ein alternatives Ausführungsbeispiel der vorliegenden Erfindung. 7 ist eine Layout-Auslegung einer 6-Transistor-SRAM-Zelle ähnlich der Zelle 50 gemäß 5. Die Speicherzelle 70 unterscheidet sich von der Speicherzelle 50 darin, daß die Überkreuzung 720 in einer ersten Metallisierungsschicht implementiert ist, und daß die Überkreuzung 721 mit zwei Verbindungen implementiert ist, wobei die erste Verbindung in einer Gate-Schicht und die zweite Verbindung in einer lokalen Verbindungsschicht angeordnet ist. Die Verbindung 721a der Überkreuzung 721 koppelt den Ausgang des die Transistoren 712 und 713 aufweisenden Inverters mit der Verbindung 721b der Überkreuzung 721. Die Verbindung 721b der Überkreuzung 721 schließt die Verbindung des Eingangs des die Transistoren 710 und 711 aufweisenden Inverters ab.
  • 8 veranschaulicht einen Querschnitt der Speicherzelle gemäß 7, der entlang der Linie 730 ausgeführt ist. Das Substrat 800 und die dielektrische Schicht 801 sind ähnlich dem Substrat 600 und der dielektrischen Schicht 601 und werden demzufolge gemäß den oben unter Bezugnahme auf 6 beschriebenen Verfahren ausgebildet.
  • Die Überkreuzung 820 umfaßt eine erste Metallisierungsschicht. Die Überkreuzung 821 ist in zwei Verbindungen 821a und 821b ausgeführt. Die Verbindung 821a ist in einer lokalen Verbindungsschicht ausgeführt, die unten detaillierter beschrieben wird. Die Verbindung 821b ist in einer Gate-Schicht ausgeführt, ähnlich der Überkreuzung 621 gemäß 6. Die Verbindung 821b ist folglich gemäß den oben unter Bezugnahme auf die Überkreuzung 621 gemäß 6 beschriebenen Verfahren implementiert.
  • Die Verbindung 821a ist in einer lokalen Verbindungsschicht implementiert. Die lokale Verbindungsschicht besteht aus einem leitfähigen Material, das direkt auf der Oberseite der Gate-Schicht, wie beispielsweise der Verbindung 721b, und darüber hinaus auf der Oberseite eines Diffusionsgebiets, wie beispielsweise dem Source und dem Drain der Tran sistoren 713 und 712, angeordnet ist. Bei einem Ausführungsbeispiel weist die lokale Verbindungsschicht Titan (Ti) auf. Alternativ kann die lokale Verbindungsschicht Titannitrid (TiN) oder Wolfram (W) enthalten. Die lokale Verbindungsschicht kann eines von vielen gut bekannten leitfähigen Materialien enthalten, die für die Bauelementverbindung geeignet sind. Die lokale Verbindungsschicht ist durch Abscheiden des leitfähigen Materials durch ein bekanntes Abscheideverfahren, wie beispielsweise CVD, Aufdampfen oder Sputtern, ausgebildet. Das leitfähige Material wird dann strukturiert (d.h. mit Hilfe eines Photolacks und eines Ätzschritts, wie oben beschrieben), um die Verbindung 821b zu erzeugen.
  • Die Verbindung 822 wird aus Gate-Material ausgebildet und wird verwendet, um die Gates der Transistoren 713 und 714 zu koppeln. Bei einem Ausführungsbeispiel besteht die Verbindung 822 aus Polysilizium und wird nach einem der in Verbindung mit der Überkreuzung 621 und Verbindung 622 gemäß 6 beschriebenen Verfahren ausgebildet.
  • Auf der Oberseite der Überkreuzungen 821a, 821b und 822 wird eine Schicht eines dielektrischen Materials abgeschieden. Anschließend wird ein Kontakt 830a ausgebildet, um die Überkreuzung 820 mit dem Eingang des die Transistoren 712 und 713 aufweisenden Inverters zu koppeln.
  • Die Überkreuzung 820 enthält eine erste Metallisierungsschicht, die nach einem oben unter Bezugnahme auf die erste Metallisierungsschicht gemäß 6 beschriebenen Verfahren abgeschieden und geätzt wird. Die Überkreuzung 820 koppelt den Eingang des die Transistoren 713 und 712 aufweisenden Inverters mit dem Ausgang des die Transistoren 710 und 711 aufweisenden Inverters.
  • Eine weitere Schicht eines Dielektrikums wird auf der Oberseite der Überkreuzung 820 abgeschieden, und anschließend kann eine zweite Metallisierungsschicht ausgebildet werden (welche nicht gezeigt ist). Anschließend können sich Schichten eines Dielektrikums und eines Metalls in einer gewünschten Weise abwechseln. Wie es in 8 gezeigt ist, sind zwei Verbindungen 860a und 860b in einer dritten Metallisierungsschicht ausgeführt, die zum Koppeln anderer (nicht gezeigter) Schaltungen verwendet werden kann.
  • In der vorstehenden detaillierten Beschreibung wurde eine Speicherzellenauslegung mit vertikal gestapelten Überkreuzungen beschrieben. Die Speicherauslegung gemäß der vorliegenden Erfindung wurde unter Bezugnahme auf spezielle Materialien, Verfahren der Herstellung und Layout-Auslegungsauswahlen beschrieben. Es ist jedoch klar, daß verschiedene Änderungen und Modifikationen daran vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen. Beispielsweise kann eine Überkreuzung in einer ersten Metallisierungsschicht und die andere in einer zweiten Metallisierungsschicht ausgeführt werden. Der spezielle Herstellungsprozeß, der beim Erzeugen der Speicherzellen verwendet wird, beeinflußt viele der Möglichkeiten der Auslegung. Die Beschreibung und die Zeichnungen sind demzufolge in einem veranschaulichenden Sinne und nicht in einem einschränkenden Sinne zu verstehen.

Claims (12)

  1. Halbleiterspeicherzelle (50, 60, 70, 80) mit einem ersten Logikgatter mit einem ersten Eingang und einem ersten Ausgang und einem zweiten Logikgatter mit einem zweiten Eingang und einem zweiten Ausgang, wobei: der erste Eingang mit dem zweiten Ausgang und der zweite Eingang mit dem ersten Ausgang verbunden ist, die Verbindung zwischen dem ersten Eingang und dem zweiten Ausgang (640b) als erste Überkreuzungsverbindung (621; 821a, 821b) in wenigstens einer ersten leitfähigen Schicht ausgebildet ist, die Verbindung zwischen dem zweiten Eingang (622, 640a; 822) und dem ersten Ausgang (640c) als zweite Überkreuzungsverbindung (620; 820) in einer. zweiten leitfähigen Schicht ausgebildet ist, und die zweite leitfähige Schicht durch wenigstens eine Isolatorschicht (670, 680) getrennt über der wenigstens einen ersten leitfähigen Schicht angeordnet ist, wobei sich die erste Überkreuzungsverbindung und die zweite Überkreuzungsverbindung im Layout teilweise überlappen, wobei das erste und das zweite Logikgatter in einem gemeinsamen Halbleitersubstrat (600, 800) ausgebildet sind.
  2. Halbleiterspeicherzellen nach Anspruch 1, dadurch gekennzeichnet, daß das erste und das zweite Logikgatter Inverter sind.
  3. Halbleiterspeicherzellen nach Anspruch 2, dadurch gekennzeichnet, daß der erste Inverter einen n-MOS-Transistor und ein p-MOS-Transistor umfaßt.
  4. Halbleiterspeicherzellen nach Anspruch 2, dadurch gekennzeichnet, daß der zweite Inverter einen n-MOS-Transistor und einen p-MOS-Transistor umfaßt.
  5. Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die wenigstens eine erste leitfähige Schicht eine Gate-Schicht umfaßt, wobei die miteinander verbundenen Gates den ersten Eingang bilden.
  6. Halbleiterspeicherzelle nach Anspruch 5, dadurch gekennzeichnet, daß die Gate-Schicht eine Polysiliziumschicht ist.
  7. Halbleiterspeicherzelle nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die wenigstens eine erste leitfähige Schicht zusätzlich eine lokale Verbindungsschicht (821a) umfaßt, wobei die lokale Verbindungsschicht (821a) den zweiten Ausgang umfaßt.
  8. Halbleiterspeicherzelle nach Anspruch 7, dadurch gekennzeichnet, daß die lokale Verbindungsschicht aus Titan, Titannitrid und/oder Wolfram besteht.
  9. Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste leitfähige Schicht eine erste Metallschicht und die zweite leitfähige Schicht eine zweite Metallschicht ist.
  10. Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste leitfähige Schicht ein Material aufweist, das aus einer Gruppe ausgewählt ist, die aus Polysilizium, Titan, Titansilizid, Titannitrid und Wolfram besteht, und daß die zweite leitfähige Schicht ein Material aufweist, das aus einer Gruppe ausgewählt ist, die Aluminium, Kupfer, Titan und Titannitrid umfaßt.
  11. Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zweite leitfähige Schicht eine auf einer dielektrischen Schicht abgeschiedene Metall- schicht ist.
  12. Halbleiterspeicherzelle nach Anspruch 11, dadurch gekennzeichnet, daß die zweite leitfähige Schicht eine Aluminiumschicht ist.
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