CN1222254A - 具有垂直层叠跨接的存储单元设计 - Google Patents
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Abstract
一种具有垂直层叠跨接(520,521)的存储单元(50)。在现有的存储单元中,存储单元内的跨接连接在相同的器件层中实现。由于在布线设计中需要跨接并排地设置。所以浪费了有用的设计空间。本发明在不同的器件层上用不同的材料实现跨接。因此跨接可以垂直地层叠于彼此的顶部,减少了存储单元的面积。
Description
本发明涉及存储单元设计。具体地，本发明涉及具有垂直层叠跨接的存储单元设计。
静态随机存取存储器(SRAM)频繁地用于集成电路器件中。例如，SRAM单元的阵列用做高速微处理器的高速缓冲存储器。SRAM的一个这种应用是在California Santa Clara的Intel Corporation出售的PentiumPro处理器的2级(L2)高速缓冲存储器中。
SRAM单元阵列一般包括多个相同的SRAM单元，每个单元用于存储器的每一位。例如，用于PentiumPro处理器的256K L2高速缓冲存储器需要上百万的SRAM单元来实现。随着阵列尺寸的增加，有用的管芯空间浪费了，并且制造成本增加。因此需要尽可能地减少单个SRAM单元的尺寸，以使SRAM阵列的尺寸不变得太大，不浪费管芯空间和不变得太昂贵。
SRAM设计的一个例子图示在图1中。6个晶体管的SRAM单元10包括两个互补金属氧化物半导体(CMOS)反相器。第一个反相器包括晶体管110和111。第二个反相器包括晶体管112和113。两个旁路晶体管114和115用于选择SRAM进行读出和写入操作。
要写入单元10，将适当的写数据(DATA)放置在位线(BIT)上，它的补码(DATA#)放置在BIT#线上。然后根据晶体管114和115的栅极确定字线(WL)，DATA写入到单元10。要读出单元，BIT和BIT#预先充电。此后确定WL，分别通过晶体管112或111将BIT或BIT#放电。作为选择，静态上拉(Pull up)(未显示)可以填加到BIT和BIT#线以消除预先充电的需要。
除了PMOS晶体管110和113由其它的公知上拉装置例如耗尽晶体管和增强晶体管或电阻器代替外，另一现有技术的SRAM单元设计与单元10类似。另一现有技术的SRAM单元包括一个而不是两个晶体管来控制BIT和WL信号。此外，类似的现有技术的SRAM单元包括两个端口或字线来控制输入和输出单元的数据传输。
这些现有技术的SRAM单元设计的类似之处在于全都需要使用跨接连接，例如存储单元10内的跨接连接120和121。跨接连接120将包括晶体管110和111的第一反相器的输入连接到包括晶体管112和113的第二反相器的输出。此外，跨接连接121将包括晶体管112和113的第二反相器的输入连接到包括晶体管110和111的第一反相器的输出。
典型的现有SRAM器件-层布线使用相同的掩模层在相同的材料中实现两个跨接。由此SRAM单元的布线看起来象图2的单元20。跨接220和221都在布线的第一金属层中实现。该单元布线20的缺点是跨接220和221必须相互并排地设置，增加了SRAM单元的尺寸。
图3示出了另一现有的SRAM器件层布线，其中两个跨接320和321在栅层中实现，通常由多晶硅制成。同样由于跨接320和321都在相同的器件层中实现，因此它们必须并排放置。
图4示出了使用栅层以及局部互连层的第三个现有的SRAM单元40的器件-层布线。跨接420和421最初在栅层中实现，栅层到晶体管的源或漏的连接通过局部互连层420a-b和421a-b实现。局部互连层与一般的第一或第二级金属层的不同之处在于局部互连直接淀积在暴露的多晶硅和晶体管器件的扩散区的顶部。即使使用局部互连层，跨接420和421也必须并排地设置，增加了SRAM单元需要的面积量。
从以上现有的SRAM单元布线的讨论可以知道，需要提供一种SRAM单元布线，其中单元的尺寸可以最小化。
此外，要减少制造成本，需要提供一种使用现有的工艺材料、参数和设计规则设计的最小尺寸的SRAM单元。由此需要的SRAM单元设计不需要改变半导体工艺来实现。
本发明描述一种具有垂直层叠跨接的半导体存储单元。该存储单元包括具有第一输入和第一输出的第一晶体管反相器，具有第二输入和第二输出的第二反相器。第一和第二晶体管用第一和第二跨接连接耦合。第一跨接连接将第一输入连接到第二输出。第二跨接连接将第二输入连接到第一输出。两个跨接连接包括半导体制造工艺中的不同导电层。因此两个跨接连接垂直地层叠在彼此的上部，以减少存储单元布线的面积。
本发明借助例子的方式图示出，但并不局限于附图，其中：
图1示出了现有技术的六个晶体管SRAM单元。
图2示出了现有技术带金属跨接的SRAM单元的布线。
图3示出了现有技术带栅级互连跨接的SRAM单元的布线。
图4示出了现有技术带栅级互连和局部互连跨接的SRAM单元的布线。
图5示出了本发明的一个实施例的布线设计。
图6示出了图5的布线设计的截面。
图7示出了本发明的第二个实施例的布线设计。
图8示出了图7的布线设计的截面。
下面介绍具有垂直层叠跨接的存储单元设计。在下面的说明中，陈列出大量的具体细节，例如具体的材料、工艺参数和布线技术，以便于完全理解本发明。然而，显然对于本领域的技术人员来说不需要使用这些具体细节也可以实施本发明。另一方面，没有详细介绍公知的工艺方法或材料以避免混淆本发明。
本发明的存储单元的一个实施例包括6个晶体管的SRAM单元设计，跨接垂直地层叠在单元布线内。换句话说，一个跨接连接的大部分设置在SRAM单元布线内的其它跨接连接的顶部。
此外，作为设计选择，存储单元可以包括多于或少于6个晶体管，除了反相器之外可以包括其它公知的逻辑门。而且，存储单元可以包括动态随机存储(DRAM)单元。不过必要的是存储单元要使用跨接，并且跨接在某种程度上相互垂直地重叠。
图5示出了本发明的第一实施例。存储单元50包括PMOS晶体管510和513，和NMOS晶体管511和512。跨接520在金属互连层中实现，跨接521在栅层中实现。这种排列在沿存储单元50的线530截取的图6的剖面图中较好地示出。
图6示出了存储单元50的不同层。如图6所示，部分跨接620设置在跨接621上，即它们“垂直地层叠”。这种垂直的层叠可以实现是由于跨接620在第二金属互连层中实现，并且跨接621在栅层中实现。下面将进一步地介绍根据本发明制备存储单元50的方法。
注意，晶体管器件510-513未在图6中示出。金属氧化物半导体(MOS)晶体管的设计和制备方法在本领域中公知，因此不再详细介绍。
图6的第一层600包括半导体衬底。对于本发明的一个实施例，衬底包括硅(Si)。此外，衬底可以包括如砷化镓(GaAs)等的其它公知的适宜半导体材料。
在器件510-513和半导体衬底600的上部为场介质层601。在一个实施例中，介质层601包括二氧化硅(SiO2)，并通过几种公知的化学汽相淀积(CVD)工艺中的一种形成在衬底600上。此外，介质层601可以由热生长形成。
在介质层601的上部为包括栅层的跨接621。同样在栅层中示出的是连接晶体管512和513的栅的互连622。在一个实施例中，跨接621包括可以是掺杂或未掺杂的多晶硅。此外，跨接621包括另一适宜材料用做晶体管的栅接触。在另一实施例中，跨接621还包括一层硅化钛(TiSi2)、或显示出低薄层电阻的另一金属或金属硅化物。
根据多晶硅淀积技术，例如几种公知CVD技术中的一种首先淀积栅材料(即多晶硅)形成跨接621。此后，光刻胶或另一适宜掩模材料层旋涂在多晶硅上。曝光并显影光刻胶，限定出如跨接621等的形貌。腐蚀多晶硅生成需要的形貌，并除去光刻胶。
介质层670形成在跨接621的顶部。对于一个实施例，介质层670包括硼磷硅玻璃(BPSG)。此外，介质层670可以包括磷硅玻璃(PSG)层。而且，介质层670可以包括如氮化硅(Si3N4)的扩散阻挡层。对于一个实施例，介质层670由CVD工艺形成。此外，介质层670可以由热生长、溅射、或通过旋涂玻璃淀积技术形成。
掩模材料(即光刻胶)旋涂在介质上并构图限定出用于接触630a和630b的开口。然后根据如反应离子腐蚀(RIE)等的公知腐蚀技术腐蚀介质。
然后用导电材料填充接触630a和630b。对于一个实施例，导电材料包括用CVD工艺淀积的钨(W)。此外导电材料包括另一公知的接触材料，例如铝。而且，导电材料可以通过如溅射或蒸发等的其它淀积技术淀积。导电材料还包括一层或多层钛(Ti)或氮化钛(TiN)，用于提高接触材料的粘附性并提供扩散阻挡层。
对于本发明的一个实施例，在进行下面的步骤之前，用化学机械抛光系统抛光衬底以平面化钨和介质。
然后第一金属互连层淀积在衬底上。第一金属互连层包括金属线640a、640b和640c。线640a将跨接620连接到栅层622，栅层622为晶体管512和513的输入。线640b将跨接621连接到晶体管512和513的输出。金属线640c将跨接620连接到晶体管510和511的输出。对于一个实施例，第一金属互连层包括铝(Al)。此外，金属互连层包括铝和铜(Cu)的合金。作为另一种选择，第一金属层包括一层或多层钛(Ti)或氮化钛(TiN)。应该知道显示出需要的特性(例如低电阻率、易于形成和腐蚀、在机械应力和处理中稳定)的其它导电材料可以用做第一金属互连层，且不脱离本发明的范围。
通过包括但不限于CVD、蒸发和溅射的几种公知的淀积技术中的一种形成第一金属互连层。此后，通过施加掩模材料(即光刻胶)层、构图并显影以及根据公知的金属腐蚀技术进行金属腐蚀，限定出金属线640a-c。例如，可以使用反应等离子体或反应离子腐蚀技术。腐蚀后去掉光刻胶。
然后层间介质(ILD)层680形成在第一金属互连层的顶部。对于一个实施例，ILD层680包括二氧化硅(SiO2)，并根据CVD淀积技术形成。然后构图并腐蚀介质层680，如上所述，形成用于通孔650a和650b的开口。对于一个实施例，之后用化学机械抛光法平面化ILD层680。通孔650a用于将跨接620连接到金属线640a，由此将跨接620连接到金属线640a，将跨接620连接到包括晶体管512和513的反相器的输入。通孔650b将跨接620连接到金属线640c，由此将跨接620连接到包括晶体管510和511的反相器的输出。
通孔650a和650b由导电材料例如钨(W)填充。或者另外由一层或多层钛(Ti)或氮化钛(TiN)填充通孔。应该知道其它合适的导电材料例如铝(Al)可以用于填充通孔650a和650b，并且不脱离本发明的范围。
使用如CVD、蒸发或溅射等的公知金属淀积技术淀积导电材料。对于一个实施例，在进行下面的步骤之前，进行化学机械抛光平面化导电材料。
然后在第二级层间互连材料内形成跨接620。第二级层间互连材料的形成与第一级层间互连材料类似。对于一个实施例，跨接620包括铝(Al)。或者，跨接620还包括一层或多层钛(Ti)或氮化钛(TiN)。应该知道，几种公知导电材料中的一种可以用于第二金属互连层，并且不脱离本发明的范围。对于另一实施例，第二金属互连层包括比第一金属互连层更厚的金属层，以便减少第二金属层的电阻。
根据以上介绍的介质淀积方法，在第二金属互连层的顶部上形成介质层。第三金属互连层可选地淀积在介质的顶部，如图6中的接触660a和660b所示。
图7示出了本发明的另一实施例。图7为与图5的单元50类似的六个晶体管SRAM单元的布线设计。存储单元70与存储单元50的不同之处在于跨接720在第一金属互连层内实现，跨接721由两个互连实现，第一互连包括栅层，第二互连包括局部的互连层。跨接721的互连721a将包括晶体管712和713的反相器的输出连接到跨接721的互连721b。跨接721的互连721b完成到包括晶体管710和711的反相器的输入的连接。
图8示出了沿线730截取的图7的存储单元的截面。衬底800和介质层801与衬底600和介质层601类似，由此可以由上述参考图6详细介绍的方法形成。
跨接820包括第一金属互连层。跨接821包括两个互连821a和821b。互连821a包括局部互连层，下面将进一步详细介绍。互连821b由栅层形成，与图6的跨接621类似。由此根据以上参考图6的跨接621介绍的方法实现互连821b。
互连821a在局部互连层内实现。局部互连层包括直接位于如互连721b等栅层顶部的导电材料，以及同样在如晶体管713和712的源和漏等扩散区顶部的导电材料。对于一个实施例，局部互连层包括钛(Ti)。或者，局部互连层包括氮化钛(TiN)或钨(W)。局部互连层可以包括许多适于器件互连的公知的导电材料中的一种。根据如CVD、蒸发或溅射等的公知淀积方法淀积导电材料形成局部互连层。然后构图(即，用光刻胶和以上介绍的腐蚀步骤)导电材料产生互连821b。
互连822由栅材料形成，用于连接晶体管713和714的栅。对于一实施例，互连822包括多晶硅，并根据结合图6的跨接621和互连622介绍的方法形成。
介质材料层淀积在跨接821a、821b和822的顶部。此后形成接触830a将跨接820连接到包括晶体管712和713的反相器的输入。
跨接820包括以上参考图6的第一金属互连层介绍的方法淀积和腐蚀的第一金属互连层。跨接820将包括晶体管712和713的反相器的输入连接到包括晶体管710和711的反相器的输出。
另一介质层淀积在跨接820的顶部，此后形成第二层间金属互连层(未显示)。之后介质层和金属层可以根据需要交替。如图8所示，两个互连860a和860b包括用于连接其它电路的第三金属互连(未显示)。
在以上详细的说明中，介绍了垂直层叠跨接的存储单元设计。现已参考具体的材料、制备方法和布线设计选择介绍的本发明的存储设计。然而，应该理解可以对其进行不同的修改和变型且不脱离本发明的范围。
例如，在第一金属互连层中实现一个跨接，在第二金属互连层中实现另一个。形成存储单元中使用的特定制备工艺将影响许多设计选择。因此，说明书和附图应为说明性的而非限制性的。
Claims (25)
1．一种半导体存储单元，包括：
具有第一输入和第一输出的第一反相器；
具有第二输入和第二输出的第二反相器；
包括第一导电层的第一跨接连接，所述第一跨接连接将所述第一输入连接到所述第二输出；以及
包括第二导电层的第二跨接连接，所述第二跨接连接将所述第二输入连接到所述第一输出，其中所述第二跨接连接垂直地层叠在部分所述第一跨接连接的顶部。
2．根据权利要求1的半导体存储单元，其中所述第一反相器包括n型的金属氧化物半导体(NMOS)晶体管和p型的金属氧化物半导体(PMOS)晶体管。
3．根据权利要求1的半导体存储单元，其中所述第二反相器包括n型的金属氧化物半导体(NMOS)晶体管和p型的金属氧化物半导体(PMOS)晶体管。
4．根据权利要求1的半导体存储单元，其中所述第一跨接连接包括含有局部互连层的第一互连和含有多晶硅层的第二互连。
5．根据权利要求1的半导体存储单元，其中所述第二导电层淀积在介质层上，所述第二导电层包括金属层。
6．根据权利要求1的半导体存储单元，其中所述第一导电层包括栅层。
7．根据权利要求1的半导体存储单元，其中所述第一导电层包括第一金属层，所述第二导电层包括第二金属层，其中所述第一和第二金属层具有设置在其间的介质层。
8．根据权利要求1的半导体存储单元，其中所述第一跨接连接的材料包括选自多晶硅、钛、硅化钛、氮化钛和钨组成的组的材料；所述第二跨接连接的材料包括选自铝、铜、钛和氮化钛的组的材料。
9．一种半导体存储单元，包括：
具有第一输入和第一输出的第一逻辑门；
具有第二输入和第二输出的第二逻辑门；
第一跨接连接将所述第一输入连接到所述第二输出，其中所述第一跨接连接包括所述半导体存储单元的第一导电层；以及
第二跨接连接将所述第二输入连接到所述第一输出，其中所述第二跨接连接包括所述半导体存储单元的第二导电层，并且其中所述第二跨接连接的大部分垂直地覆盖所述第一跨接连接。
10．根据权利要求9的半导体存储单元，其中所述第一逻辑门包括互补金属氧化物半导体(CMOS)反相器。
11．根据权利要求9的半导体存储单元，其中所述第二逻辑门包括互补金属氧化物半导体(CMOS)反相器。
12．根据权利要求9的半导体存储单元，其中所述第一导电层包括栅层。
13．根据权利要求9的半导体存储单元，其中所述第一导电层包括局部互连特征和栅互连特征。
14．根据权利要求9的半导体存储单元，其中所述第二导电层淀积在介质层上，所述第二导电层包括金属层。
15．根据权利要求9的半导体存储单元，其中所述第一导电层包括第一金属层，所述第二导电层包括第二金属层，其中所述第一和第二金属层具有设置在其间的介质层。
16．根据权利要求12的半导体存储单元，其中所述第一导电层包括多晶硅。
17．根据权利要求13的半导体存储单元，其中所述局部互连特征的材料包括选自钛、氮化钛和钨组成的组的材料。
18．根据权利要求14的半导体存储单元，其中所述第一和第二导电层包括铝。
19．一种半导体存储单元器件-层布线，包括：
具有第一输入和第一输出的第一反相器器件布线；
具有第二输入和第二输出的第二反相器器件布线；
第一跨接连接布线，用于连接所述第一输入和所述第二输出；以及
第二跨接连接布线，用于连接所述第二输入和所述第一输出，其中所述第二跨接连接布线的大部分设置在所述第一跨接连接布线的顶部。
20．根据权利要求19的器件-层布线，其中所述第一晶体管器件布线包括互补金属氧化物半导体(CMOS)反相器。
21．根据权利要求19的器件-层布线，其中所述第二晶体管器件布线包括互补金属氧化物半导体(CMOS)反相器。
22．根据权利要求19的器件-层布线，其中所述第一跨接连接布线包括栅层。
23．根据权利要求19的器件-层布线，其中所述第一跨接连接布线包括局部互连层和栅层。
24．根据权利要求19的器件-层布线，其中所述第二跨接连接布线包括金属层。
25．根据权利要求19的器件-层布线，其中所述第一跨接连接布线包括第一级金属层，所述第二跨接连接布线包括第二级金属层。
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