DE10145720A1

DE10145720A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE10145720A1
Application number: DE10145720A
Authority: DE
Inventors: Shigeki Ohbayashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-01-16
Filing date: 2001-09-17
Publication date: 2002-07-25
Also published as: KR100396105B1; CN1366342A; JP4471504B2; CN1187833C; TW504834B; US20020093111A1; KR20020061149A; JP2002217316A; US6597041B2

Abstract

Eine Speicherzelle eines SRAMs weist einen vollständigen CMOS-Zellenaufbau mit aufeinanderfolgend ausgerichteten drei Wannen unterschiedlicher Leitungstypen auf und beinhaltet erste und zweite Kontaktlöcher, die sich von Orten oberhalb des ersten und zweiten Gates (3 und 4) zu Orten auf einer Dotierungsregion eines vorbestimmten MOS-Transistors erstrecken und in einer sich selbst ausrichtenden Weise bezüglich des ersten und zweiten Gates (3 und 4) ausgebildet sind. Weiterhin weist die Speicherzelle erste und zweite lokale Verbindungen (7 und 8) auf, die in den Kontaktlöchern ausgebildet sind.

Description

Die vorliegende Erfindung bezieht sich auf ein SRAM (stati scher Direktzugriffsspeicher), das mit Speicherzellen vorgese hen ist, von denen jede sechs MOS-(Metall-Oxid-Silizium)- Transistoren enthält und hier im folgenden als "vollständige CMOS-Zelle" bezeichnet wird, sowie auf ein Verfahren zur Her stellung desselben. Spezieller bezieht sich die Erfindung auf einen Aufbau einer Speicherzelle eines SRAM, der eine Fläche der Speicherzelle verringern kann.

Entsprechend dem Absenken der in SRAMs verwendeten Spannungen gehörten mit Speicherzellen eines Hochwiderstands-Lasttyps oder eines TFT-Lasttyps, von denen jede vier MOS-Transistoren und zwei Lasten aufwies, versehene SRAMs zur Hauptrichtung, wenn die abgesenkte Spannung 3 Volt oder mehr betrug.

In den vergangenen Jahren wurde jedoch die Spannung weiter auf 2.5 V, 1.8 V oder 1.5 V abgesenkt. Entsprechend dazu haben die zur Hauptrichtung gehörenden SRAMs des Hochwiderstands- Lasttyps oder des TFT-Lasttyps aufgrund von unterlegenen Be triebseigenschaften abgenommen und die mit den vollständigen CMOS-Zellen, von denen jede sechs MOS-Transistoren aufweist, versehenen SRAMs wurden zur Hauptrichtung.

Die vollständige CMOS-Zelle ist allgemein eine Speicherzelle, die aus zwei Substratzugriffs-nMOS-Transistoren, zwei Sub strattreiber-nMOS-Transistoren und zwei Substratlast-pMOS- Transistoren gebildet ist.

Ein Beispiel eines Layouts einer der Anmelderin bekannten vollständigen CMOS-Zelle wird in der Japanischen Offenlegungs schrift JP-10-178110 beschrieben. Das in dieser Veröffentli chung gezeigte Layout ist in Fig. 26 gezeigt.

Wie in Fig. 26 gezeigt, weist eine vollständige CMOS-Zelle des Standes der Technik in der seitlichen Richtung abwechselnd an geordnete p- und n-Wannen auf. Auf den p-Wannen sind nMOS- Transistoren 50a bis 50d ausgebildet. Ferner sind auf der n- Wanne pMOS-Transistoren 51a und 51b ausgebildet. Weiterhin sind polykristalline Siliziumschichten 52 bis 55 ausgebildet, die die Gates dieser Transistoren bilden.

Wie in Fig. 26 gezeigt sind viele Kontaktlöcher 56a bis 56i und Durchgangslöcher 57a bis 57i zum Verbinden der Gates und Dotierungsregionen der entsprechenden MOS-Transistoren mit den Verbindungen auf höheren Ebenen ausgebildet.

In dem in Fig. 26 gezeigten Beispiel sind Kontaktlöcher 56b und 56f über Invertierer-Gates angeordnet und von den Kontakt löcher 56b und 56f unabhängige Kontaktlöcher 56e und 56g zwi schen den Invertierer-Gates angeordnet. Deshalb ist es notwen dig, Abstände D1 und D2 zwischen dem Kontaktloch 56e und den Invertierer-Gates zu gewährleisten und es ist ebenso notwen dig, Abstände D3 und D4 zwischen dem Kontaktloch 56g und den Invertierer-Gates sicherzustellen. Deshalb sind große Abstände zwischen den Invertierer-Gates erforderlich, was zu einem An stieg der Speicherzellenfläche führt.

Die Erfindung wurde zum Überwinden der obigen Probleme entwi ckelt und eine Aufgabe der Erfindung ist es, eine Fläche einer vollständigen CMOS-Zelle zu verringern.

Die Aufgabe wird gelöst durch eine Halbleiterspeicher- Vorrichtung gemäß Anspruch 1.

Eine Halbleiterspeichervorrichtung entsprechend der Erfindung beinhaltet Speicherzellen, von denen jede erste und zweite Zu griffs-MOS-Transistoren, erste und zweite Treiber-MOS- Transistoren, erste und zweite Last-MOS-Transistoren, eine er ste Wannenregion eines ersten Leitungstyps zum Ausbilden des ersten Treiber-MOS-Transistors und des ersten Zugriffs-MOS- Transistors darauf, eine zweite Wannenregion des ersten Lei tungstyps zum Ausbilden des zweiten Treiber-MOS-Transistors und des zweiten Zugriffs-MOS-Transistors darauf. Eine zwischen der ersten und zweiten Wannenregion ausgebildete dritte Wan nenregion eines zweiten Leitungstyps zum Ausbilden der ersten und zweiten Last-MOS-Transistoren darauf, ein erstes Gate zum Ausbilden der Gates des ersten Treiber-MOS-Transistors und des ersten Last-MOS-Transistors, ein zweites Gate zum Ausbilden der Gates des zweiten Treiber-MOS-Transistors und des zweiten Last-MOS-Transistors, ein erstes Kontaktloch, daß in einer sich selbst ausrichtenden Weise bezüglich der ersten und zwei ten Gates ausgebildet ist und eine der Dotierungsregionen des ersten Treiber-MOS-Transistors, eine der Dotierungsregionen des ersten Last-MOS-Transistors und das zweite Gate erreicht, eine erste lokale Verbindung bzw. Verdrahtung, die in dem ers ten Kontaktloch ausgebildet ist und elektrisch mit dem ersten Treiber-MOS-Transistor, dem ersten Last-MOS-Transistor und dem zweiten Gate verbunden ist, ein zweites Kontaktloch, das in einer sich selbst ausrichtenden Weise bezüglich der ersten und zweiten Gates ausgebildet ist und eine der Dotierungsregionen des zweiten Treiber-MOS-Transistors, eine der Dotierungsregio nen des zweiten Last-MOS-Transistors und das erste Gate er reicht, sowie eine zweite lokale Verbindung, die in dem zwei ten Kontaktloch ausgebildet ist und elektrisch mit dem zweiten Treiber-MOS-Transistor, dem zweiten Last-MOS-Transistor und dem ersten Gate verbunden ist, beinhaltet.

Wie oben beschrieben, erstreckt sich jedes der ersten und zweiten Kontaktlöcher von dem ersten oder zweiten Gate zu der vorbestimmten Dotierungsregion. Deshalb ist es nicht notwen dig, den in Fig. 26 gezeigten der Anmelderin bekannten Aufbau zu verwenden, in welchem unabhängige Kontaktlöcher 56b, 56d, 56g und 56f voneinander beabstandet an den Positionen auf den ersten und zweiten Gates sowie an den Positionen zwischen den ersten und zweiten Gates ausgebildet sind. Deshalb können die Abstände D1 und D4 in Fig. 26 verringert werden und der Ab stand zwischen den ersten und zweiten Gates kann kleiner sein als jener bei einer der Anmelderin bekannten Vorgehensweise. Weiterhin können die Abstände D2 und D3 in Fig. 26 verringert werden, da die ersten und zweiten Kontaktlöcher in sich selbst ausrichtender Weise bezüglich der ersten und zweiten Gates ausgebildet werden. Dies trägt ebenfalls zu einer Verringerung des Abstands zwischen den ersten und zweiten Gates bei.

Bevorzugt weisen die ersten und zweiten Kontaktlöcher die gleiche Form auf. Dadurch können Form und Größe der lokalen Verbindungen gleichförmig sein, so daß Transfer und Ätzen zum Ausbilden der lokalen Verbindungen auf einfache Weise durchge führt werden können.

Bevorzugt beinhaltet die Halbleiterspeichervorrichtung gemäß der Erfindung eine erste Zwischenschicht-Isolationsschicht, die die ersten und zweiten Gates bedeckt, eine zweite Zwi schenschicht-Isolationsschicht, die auf der ersten Zwischen schicht-Isolationsschicht ausgebildet ist, eine erste Metall verbindung bzw. Metallverdrahtung, die auf der zweiten Zwi schenschicht-Isolationsschicht ausgebildet ist und sich zum Ausbilden einer Wortleitung in einer Richtung der Ausrichtung der ersten, zweiten und dritten Wannenregionen erstreckt, und eine Mehrzahl von zweiten Metallverbindungen, die auf der ers ten Metallverbindung mit einer dritten Zwischenschicht- Isolationsschicht dazwischen ausgebildet sind zum Bilden einer Bitleitung (BIT-Leitung), einer Erdleitung (GND-Leitung) und einer Versorgungsspannungsleitung (V_DD-Leitung). Dadurch können die ersten und zweiten Metallverbindungen ausgebildet werden, um die darin erforderlichen Eigenschaften zu erfüllen. Da die Speicherzelle in der sich in Richtung der Wortleitung erstre ckenden Richtung lang ist, kann durch Anordnen der zweiten Me tallverbindungen in dieser Richtung der Abstand zwischen den zweiten Metallverbindungen vergrößert werden. Dadurch können die zweiten Metallverbindungen auf einfache Weise ausgebildet werden.

Bevorzugt beinhaltet die Halbleiterspeichervorrichtung gemäß der Erfindung eine Mehrzahl von dritten Kontaktlöchern zum elektrischen Verbinden der zweiten Metallverbindung mit den vorbestimmten MOS-Transistoren, die ersten und zweiten Kon taktlöcher sind in der ersten Zwischenschicht- Isolationsschicht ausgebildet und die dritten Kontaktlöcher erstrecken sich durch die erste und zweite Zwischenschicht- Isolationsschicht und sind in sich selbst ausrichtender Weise bezüglich des ersten oder zweiten Gates ausgebildet.

Dadurch können die ersten und zweiten Kontaktlöcher in einem Schritt ausgebildet werden, der unterschiedlich zu jenem ist, in dem die dritten Kontaktlöcher, welche in der Form unter schiedlich gegenüber den ersten und zweiten Kontaktlöchern sind, ausgebildet werden, so daß die ersten, zweiten und drit ten Kontaktlöcher auf einfache Weise ausgebildet werden kön nen. Der Abstand zwischen dem dritten Kontaktloch und jedem der ersten und zweiten Kontaktlöcher kann kleiner sein als in dem Fall, in dem diese Kontaktlöcher gleichzeitig ausgebildet werden.

Bevorzugt hat die erste Metallverbindung eine geringere Dicke als die zweite Metallverbindung.

Der Abstand zwischen den ersten Metallverbindungen ist in vie len Fällen gering. Deshalb erlaubt die geringere Dicke der ersten Metallverbindung die einfache Ausbildung der ersten Me tallverbindung. Dies verbessert die Ausbeute der Fertigung.

Die erste und die zweite Metallverbindung können aus unter schiedlichen Materialien hergestellt werden. Das Material der ersten Metallverbindung darf einen höheren Widerstand aufwei sen als das Material der zweiten Metallverbindung. Spezieller kann die erste Metallverbindung aus einem Material wie zum Beispiel Wolfram gefertigt sein, daß einen verhältnismäßig ho hen Widerstand aufweist, aber als Material zum Füllen des Kon taktloches geeignet ist, und die zweite Metallverbindung kann aus einem Material wie zum Beispiel Aluminium oder einer Alu miniumlegierung gefertigt sein, welches einen geringeren Wi derstand als das Wolfram aufweist.

Dadurch kann die erste aus Wolfram oder dergleichen ausgebil dete Metallverbindung sich von einem Ort innerhalb des Kon taktlochs zu einem Ort auf der Zwischenschicht- Isolationsschicht erstrecken. Weiterhin ist es nicht notwen dig, einen Schritt anzuwenden, bei dem das Kontaktloch mit ei ner leitenden Schicht zur Ausbildung eines Pfropfens gefüllt wird anzuwenden. Ebenso ist es nicht notwendig, einen Schritt des Ausbildens einer Verbindung aus Aluminium oder einer Alu miniumlegierung auf dem Pfropfen anzuwenden. Deshalb kann die erste Metallverbindung mittels vereinfachter Schritte ausge bildet werden.

Die erste Metallverbindung kann aus dem gleichen Material wie eine leitfähige Schicht, die das dritte Kontaktloch füllt, ge fertigt werden. In diesem Fall kann die erste Metallverbin dung, die sich einteilig von dem Ort innerhalb des dritten Kontaktlochs zu dem Ort auf der Zwischenschicht- Isolationsschicht erstreckt, dergestalt ausgebildet werden, daß die Schritte des Ausbildens der ersten Metallverbindung vereinfacht werden können.

Vorzugsweise ist ein Abstand zwischen der Bitleitung (BIT- Leitung) und der Erdleitung (GND-Leitung) größer als ein Ab stand zwischen der Bitleitung und der Versorgungsspannungslei tung (V_DD-Leitung). Dadurch ist es möglich, Kurzschlüsse zwi schen der Bitleitung und der Erdleitung (GND-Leitung) zu un terdrücken und daher kann ein sogenannter Strom-Fehler unter drückt werden.

Die Halbleiterspeichervorrichtung gemäß der Erfindung kann auf einer Halbleiterschicht ausgebildet werden, welche auf einem Substrat mit einer Isolationsschicht dazwischen ausgebildet ist. Durch Anwendung dieses SOI-(Silizium-auf-Isolator)- Aufbaus kann die Widerstandsfähigkeit gegenüber sogenannten "soft errors" verbessert werden. Weitere periphere Schaltungen können schneller arbeiten und ein Leckstrom kann verringert werden.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Be schreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:

Fig. 1 ein Layout einer Gateverbindung in einer Speicherzelle einer Halbleiterspeicher vorrichtung gemäß der Erfindung;

Fig. 2 ein Layout der Metallverbindungen der oberen Ebene der Speicherzelle der Halb leiterspeichervorrichtung gemäß der Er findung;

Fig. 3 ein Äquivalenzschaltbild der Speicherzel le der Halbleiterspeichervorrichtung ge mäß der Erfindung;

Fig. 4 bis Fig. 7 Querschnitte entlang der Linien IV-IV bzw. V-V bzw. VI-VI bzw. VII-VII in Fig. 1;

Fig. 8 einen Querschnitt einer Speicherzelle mit einem SOI-Aufbau;

Fig. 9 bis Fig. 14 Querschnitte, die den ersten bis sechsten Schritt in einem Prozeß zum Herstellen der Halbleiterspeichervorrichtung, die in Fig. 1 gezeigt ist, zeigen und insbeson dere Querschnitte, die jenem in Fig. 4 entsprechen, zeigen;

Fig. 15 bis Fig. 19 Querschnitte, die den zweiten bis sechs ten Schritt in dem Prozeß zum Herstellen der Halbleiterspeichervorrichtung, die in Fig. 1 gezeigt ist, zeigen und insbeson dere Querschnitte, die jenem in Fig. 5 entsprechen, zeigen;

Fig. 20 bis Fig. 25 Querschnitte, die den ersten bis sechsten Schritt in einem Prozeß zum Herstellen der Halbleiterspeichervorrichtung, die in Fig. 1 gezeigt ist, zeigen und insbeson dere Querschnitte, die jenem in Fig. 6 entsprechen, zeigen und

Fig. 26 ein Layout einer Gateverbindung in einer Speicherzelle einer der Anmelderin be kannten Halbleiterspeichervorrichtung.

Unter Bezugnahme auf die Fig. 1 bis 25 werden jetzt im fol genden Ausführungsformen der Erfindung beschrieben.

Fig. 1 und Fig. 2 sind Draufsichten einer Speicherzelle eines SRAMs (Halbleiterspeichervorrichtung) einer Ausführungsform.

Fig. 3 ist ein Äquivalenzschaltbild des SRAMs der Ausführungs form. Fig. 1 zeigt ein Layout von Verbindungen einer unteren Ebene und Fig. 2 zeigt ein Layout von Verbindungen einer obe ren Ebene.

Das SRAM beinhaltet eine Speicherzellenregion, in welcher, wie in Fig. 1 gezeigt, eine Speicherzelle 1 ausgebildet ist, sowie eine periphere Schaltungsregion, in welcher eine periphere Schaltung zum Steuern der Arbeitsweisen der Speicherzelle 1 ausgebildet ist.

Die Speicherzelle 1 weist einen vollständigen CMOS- Zellenaufbau auf und beinhaltet einen ersten und einen zweiten Invertierer und zwei Zugriffs-MOS-Transistoren.

Wie in Fig. 3 gezeigt, beinhaltet der erste Invertierer einen ersten Treiber-MOS-Transistor Q1 und einen ersten Last-MOS- Transistor Q3. Der zweite Invertierer beinhaltet einen zweiten Treiber-MOS-Transistor Q2 und einen zweiten Last-MOS- Transistor Q4.

Bei dem ersten und dem zweiten Invertierer sind Ein- und Aus gänge miteinander verbunden, um ein Flipflop auszubilden. Die ses weist einen ersten Speicherknoten, der mit einer Source eines ersten Zugriffs-MOS-Transistors Q5 verbunden ist, sowie einen zweiten Speicherknoten, der mit einer Source eines zwei ten Zugriffs-MOS-Transzstors Q6 verbunden ist, auf.

Wie in Fig. 1 gezeigt ist, weist die Speicherzelle 1 p-, n- und p-Wannen-Regionen auf, die in einer lateralen Richtung (d. h. einer sich entlang einer Wortleitung erstreckenden Rich tung) angeordnet sind. Der erste Treiber-MOS-Transistor Q1 und der erste Zugriffs-MOS-Transistor Q5 sind auf der linken p- Wannenregion in Fig. 1 ausgebildet. Der erste und der zweite Last-MOS-Transistor Q3 und Q4 sind auf der mittleren n- Wannenregion ausgebildet. Der zweite Treiber-MOS-Transistor Q2 und der zweite Zugriffs-MOS-Transistor Q6 sind auf der rechten p-Wannenregion ausgebildet.

In den p- und n-Wannenregionen sind selektiv eine Mehrzahl von aktiven Regionen 2 ausgebildet, von denen sich jede in der Längsrichtung erstreckt, und erste, zweite und dritte Gates 3, 4, 14 und 15 erstrecken sich lateral über die aktiven Regionen 2.

Durch das oben beschriebene Layout kann wie in Fig. 1 gezeigt jede der aktiven Regionen 2 und jedes der Gates 3, 4, 14 und 15 eine nahezu gerade Form aufweisen, weshalb die Fläche der Speicherzelle 1 verringert werden kann.

Das erste Gate 3 bildet die Gates des ersten Treiber-MOS- Transistors Q1 und des ersten Last-MOS-Transistors Q3 aus. Das zweite Gate 4 bildet die Gates des zweiten Treiber-MOS- Transistors Q2 und des zweiten Last-MOS-Transistors Q4 aus. Die dritten Gates 14 und 15 bilden die Gates der ersten und zweiten Zugriffs-MOS-Transistoren Q5 und Q6 aus. Die Gates der ersten und zweiten Zugriffs-MOS-Transistoren Q5 und Q6 sind mit der Wortleitung verbunden.

Wie in Fig. 1 gezeigt, beinhaltet die Speicherzelle 1 erste und zweite lokale Verbindungen (Speicherknoten) 7 und 8. Die ersten und zweiten lokalen Verbindungen 7 und 8 sind bezüglich der ersten und zweiten Gates 3 und 4 in einer sich selbstaus richtenden Weise ausgebildet und sind ohne Begrenzung bezüg lich der aktiven Region 2.

Die erste und die zweite lokale Verbindung 7 bzw. 8 sind in nerhalb erster bzw. zweiter Kontaktlöcher ausgebildet, die ei ne Gestalt aufweisen, welche durch eine unterbrochene Linie in Fig. 1 dargestellt ist. Die ersten und zweiten Kontaktlöcher weisen im wesentlichen die gleiche Form und Größe auf. Folg lich weisen die erste und die zweite lokalen Verbindung 7 und 8 die gleiche Form und Größe auf, so daß die Übertragung und das Ätzen zum Ausbilden der ersten und zweiten lokalen Verbin dungen 7 und 8 auf einfache Weise durchgeführt werden können.

Wie in Fig. 1 gezeigt ist, erreicht das erste Kontaktloch, in welchem die erste lokale Verbindung 7 ausgebildet ist, die Drains des ersten Last-MOS-Transistors Q3 und des ersten Trei ber-MOS-Transistors Q1 und erstreckt sich über das zweite Gate 4. Dieses Kontaktloch ist in Verbindung mit einem Kontaktloch 9e, welches unmittelbar unter dem ersteren ausgebildet ist und erreicht das zweite Gate 4 über das Kontaktloch 9e.

Folglich verbindet die erste lokale Verbindung 7 das zweite Gate 4 elektrisch mit der Drain des ersten Last-MOS- Transistors Q3 und der Drain des ersten Treiber-MOS- Transistors Q1.

Das zweite Kontaktloch, in welchem die zweite lokale Verbin dung 8 ausgebildet ist, erreicht die Drain des zweiten Last- MOS-Transistors Q4 und die Drain des zweiten Treiber-MOS- Transistors Q2 und erstreckt sich über das erste Gate 3. Die ses Kontaktloch ist in Verbindung mit einem Kontaktloch 9d, welches unmittelbar unter dem ersteren ausgebildet ist und er reicht das erste Gate 3 über das Kontaktloch 9d.

Daher verbindet die lokale Verbindung 8 das erste Gate 3 elektrisch mit der Drain des zweiten Last-MOS-Transistors Q4 und der Drain des zweiten Treiber-MOS-Transistors Q2.

Wie oben beschrieben, erstreckt sich jedes der ersten und zweiten Kontaktlöcher von dem Ort oberhalb des ersten oder zweiten Gates 3 oder 4 zu dem Ort oberhalb der vorbestimmten Dotierungsregion. Im Gegensatz zu der in Fig. 26 gezeigten der Anmelderin bekannten Vorgehensweise, ist es dadurch nicht not wendig, unabhängige Kontaktlöcher 56b, 56e, 56f und 56g be reitzustellen, die einen Abstand zueinander aufweisen und von denen jedes an dem Ort auf dem ersten oder zweiten Gate oder zwischen den ersten und zweiten Gates ausgebildet ist. Dadurch können die Abstände D1 und D4 in Fig. 26 verringert werden.

Die ersten und zweiten Kontaktlöcher werden in sich selbstaus richtender Weise bezüglich der ersten und zweiten Gates 3 und 4 ausgebildet. Dadurch können die Abstände D2 und D3 in Fig. 26 verringert werden. Folglich kann der Abstand zwischen den ersten und zweiten Gates kleiner sein als bei der der Anmelde rin bekannten Vorgehensweise.

Wie in Fig. 2 gezeigt, werden erste Metallverbindungen 10a-10g auf einer höheren Ebene ausgebildet als das erste und das zweite Gate 3 bzw. 4 und zweite Metallverbindungen 11a-11e werden auf einer höheren Ebene ausgebildet als die ersten Me tallverbindungen 10a-10g.

Die erste Metallverbindung 10a ist mit der aktiven Region 2 über ein Kontaktloch 9a verbunden und ist ebenfalls mit der zweiten Metallverbindung (GND-Leitung) 11a über ein Durch gangsloch 12a verbunden. Die erste Metallverbindung 10b ist mit der aktiven Region 2 über ein Kontaktloch 9b verbunden und ist ebenfalls mit der zweiten Metallverbindung (V_DD-Leitung, Versorgungsspannungsleitung) 11c über ein Durchgangsloch 12b verbunden.

Die erste Metallverbindung 10c ist mit der aktiven Region 2 über ein Kontaktloch 9c verbunden und ist ebenfalls mit der zweiten Metallverbindung (/BIT-Leitung) 11d über ein Durch gangsloch 12c verbunden. Die erste Metallverbindung 10d ist mit der Wortleitung verbunden und ist ebenfalls mit den drit ten Gates 14 und 15 über Kontaktlöcher 9f und 9g verbunden.

Die erste Metallverbindung 10e ist mit der aktiven Region 2 über ein Kontaktloch 9h verbunden und ist mit der zweiten Me tallverbindung (BIT-Leitung) 11b über ein Kontaktloch 12f ver bunden. Die erste Metallverbindung 10f ist mit der aktiven Re gion 2 über ein Kontaktloch 9i verbunden und ist ebenfalls mit der zweiten Metallverbindung 11c über ein Durchgangsloch 12e verbunden. Die erste Metallverbindung 10g ist mit der aktiven Region 2 über ein Kontaktloch 9j verbunden und ist ebenfalls mit der zweiten Metallverbindung (GND-Leitung) 11e über ein Durchgangsloch 12d verbunden.

Wie in Fig. 2 gezeigt:ist, ist ein Abstand D6 zwischen den zweiten Metallverbindungen (/BIT-Leitung und GND-Leitung) 11d und 11e größer als ein Abstand D5 zwischen den zweiten Metall verbindungen (/BIT-Leitung und V_DD-Leitung) 11d und 11c.

Dadurch kann ein Kurzschluß zwischen der BIT-Leitung und der GND-Leitung unterdrückt werden und ein sogenannter Stromfehler kann unterdrückt werden. Zum Reparieren eines derartigen Strom-Fehlers ist eine spezielle Redundanzschaltung oder der gleichen erforderlich, was zu einer komplizierten Struktur führt.

Andererseits ist während des Standby-Zustands die BIT-Leitung gewöhnlich auf ein Potential V_DD vorgeladen. Sogar wenn die BIT-Leitung und die V_DD-Leitung kurzgeschlossen sind, tritt deshalb ein Strom-Fehler nicht auf, obwohl ein Fehler im Be trieb auftritt.

Die Abstände zwischen den zweiten Metallverbindungen 11a-11c werden in ähnlicher Weise zu dem Obigen bestimmt. Jedes der Kontaktlöcher 9a-9c und 9f-9j ist in selbstausrichtender Weise bezüglich des ersten oder zweiten Gates 3 oder 4 ausgebildet und ist ohne Begrenzung bezüglich der aktiven Region 2.

Die Fig. 4-7 zeigen Querschnittsstrukturen der Speicherzel le 1 mit der vorangegangenen Struktur. Fig. 4 zeigt einen Querschnitt der Speicherzelle 1 entlang der Linie IV-IV in Fig. 1 und Fig. 5 zeigt einen Querschnitt der Speicherzelle 1 entlang der Linie V-V in Fig. 1. Fig. 6 ist ein Querschnitt der Speicherzelle 1 entlang der Linie VI-VI in Fig. 1 und Fig. 7 ist ein Querschnitt der Speicherzelle 1 entlang der Linie VII-VII in Fig. 1.

Wie in Fig. 4 gezeigt, ist eine ein Element isolierende Isola tionsschicht 17 selektiv an der Hauptoberfläche des Halblei tersubstrats 16 ausgebildet, um die aktiven Regionen zu defi nieren. Das zweite Gate 4 ist auf der aktiven Region mit einer Gateisolationsschicht (nicht gezeigt) dazwischen ausgebildet. Das zweite Gate 4 hat einen geschichteten Aufbau, der eine po lykristalline Siliziumschicht und eine Wolframsilizidschicht 20 beinhaltet.

Auf der vorbestimmten aktiven Region wird das dritte Gate 15 mit einer Gate-Isolationsschicht (nicht gezeigt) dazwischen ausgebildet. Das dritte Gate 15 weist einen geschichteten Auf bau auf, der eine erste polykristalline Siliziumschicht 18 und eine Wolframsilizidschicht 20 beinhaltet.

Eine Isolationsschicht 23 ist auf den zweiten und dritten Ga tes 4 und 15 ausgebildet. Eine Seitenwand-Isolationsschicht 22 aus einem Material wie z. B. Siliziumnitrid, das als Ätzstopper wirken kann, ist auf Seitenwänden der Isolationsschicht 23 und Seitenwänden der zweiten und dritten Gates 4 und 15 ausgebil det.

Eine Zwischenschicht-Isolationsschicht 24 ist ausgebildet, welche die Seitenwand-Isolationsschichten 22 und die Isolati onsschicht 23 bedeckt und das Kontaktloch 9e, das sich durch die Isolationsschicht 23 erstreckt und ein erstes Kontaktloch 28, das sich durch die Zwischenschicht-Isolationsschicht 24 erstreckt, sind ausgebildet. Wie schon beschrieben, ist das Kontaktloch 9e unmittelbar unter dem ersten Kontaktloch 28 an geordnet und bildet einen Abschnitt des ersten Kontaktlochs 28.

Die erste lokale Verbindung 7 ist innerhalb des ersten Kon taktlochs 28 ausgebildet. Das erste Kontaktloch 28 erreicht die Seitenwand-Isolationsschicht 22 auf der Seitenwand des dritten Gates 15 und ist in sich selbst ausrichtender Weise bezüglich des dritten Gates 15 ausgebildet.

Eine Zwischenschicht-Isolationsschicht 25, die die ersten und zweiten lokalen Verbindungen 7 und 8 bedeckt, ist ausgebildet und ein Kontaktloch 9g erstreckt sich durch die Zwischen schicht-Isolationsschichten 24 und 25 und die Isolations schicht 23. Die erste Metallverbindung 10d ist innerhalb des Kontaktlochs 9g ausgebildet.

Die erste Metallverbindung 10d erstreckt sich ohne Unterbre chung von einem Ort innerhalb des Kontaktlochs 9g zu einem Ort über der Zwischenschicht-Isolationsschicht 25 und ist aus Me tall, wie z. B. Wolfram, ausgebildet. Die anderen in der Figur nicht gezeigten ersten Metallverbindungen erstrecken sich ent sprechend von den entsprechenden Kontaktlöchern zu den Orten über der Zwischenschicht-Isolationsschicht 25.

Das erste Kontaktloch 28 und das Kontaktloch 9g werden in un terschiedlichen Schritten ausgebildet. Verglichen mit dem Fall, bei dem diese Kontaktlöcher zur gleichen Zeit ausgebil det werden, kann dadurch ein hinreichend großer Abstand zwi schen den Kontaktlöchern sichergestellt werden.

Eine Zwischenschicht-Isolationsschicht 26, die die erste Me tallverbindung 10d bedeckt, ist ausgebildet und zweite Metall verbindungen 11a-11e sind auf der Zwischenschicht- Isolationsschicht 26 ausgebildet. Eine Zwischenschicht- Isolationsschicht (nicht gezeigt), die die zweiten Metallver bindungen 11a-11e bedeckt, ist ausgebildet und Durchgangslö cher (nicht gezeigt) sind in dieser Zwischenschicht- Isolationsschicht ausgebildet. Weiterhin sind dritte Metall verbindungen (nicht gezeigt) auf der Zwischenschicht- Isolationsschicht ausgebildet.

Wie in Fig. 5 gezeigt, ist das erste Kontaktloch 28 in sich selbst ausrichtender Weise bezüglich der ersten und dritten Gates 3 und 15 ausgebildet und das Kontaktloch 9a ist in sich selbst ausrichtender Weise bezüglich des ersten Gates 3 ausge bildet. Auch ist das Kontaktloch 9h in einer sich selbstaus richtenden Weise bezüglich des dritten Gates 15 ausgebildet.

Dadurch kann ein Abstand zwischen jedem Kontaktloch und dem Gate verringert werden und dies kann zu einer Verringerung der Speicherzellenfläche beitragen. Die anderen Kontaktlöcher als jene, die schon beschrieben wurden, werden in der sich selbst ausrichtenden Weise bezüglich der benachbarten Gates ausgebil det.

Wie in Fig. 6 gezeigt, wird das erste Kontaktloch 28 in einer sich selbstausrichtenden Weise bezüglich des ersten Gates 3 ausgebildet. Dies trägt ebenfalls zu einer Verringerung des Abstands zwischen den ersten und zweiten Gates 3 und 4 bei.

Wie in Fig. 7 gezeigt, werden erste und zweite lokale Verbin dungen 7 bzw. 8 in ersten bzw. zweiten Kontaktlöchern 28 bzw. 30 ausgebildet und mit der Zwischenschicht-Isolationsschicht 25 bedeckt. Die erste Metallverbindung 10d, die mit der Wort leitung verbunden ist, ist auf der Zwischenschicht- Isolationsschicht 25 ausgebildet. Die erste Metallverbindung 10d erstreckt sich lateral und deshalb in der longitudinalen Richtung von Speicherzelle 1. Die zweiten Metallverbindungen 11a-11e sind auf der ersten Metallverbindung 10d mit der Zwi schenschicht-Isolationsschicht 26 dazwischen ausgebildet.

Durch die Verwendung eines Metalls eines niedrigen Wider stands, wie zum Beispiel Aluminium oder eine Aluminiumlegie rung als Material der ersten Metallverbindungen 10a-10g, kön nen die ersten Metallverbindungen 10a-10g eine geringere Dicke aufweisen als die zweiten Metallverbindungen 11a-11e, voraus gesetzt, daß diese Verbindungen Widerstandswerte aufweisen, die ähnlich denen in einer der Anmelderin bekannten Vorgehens weise sind. Dadurch können erste Metallverbindungen 10a-10g, die gewöhnlich lediglich mit einem kleinen Abstand zueinander angeordnet sind, auf einfache Weise ausgebildet werden und die Ausbeute kann verbessert werden.

Die ersten Metallverbindungen 10a-10g können aus einem Materi al gefertigt werden, daß sich von jenem der zweiten Metallver bindungen 11a-11e unterscheidet und das Material der ersten Metallverbindungen 10a-10g kann höher sein als das Material der zweiten Metallverbindungen 11a-11e.

Wenn die erforderlichen Widerstandswerte ähnlich denen in der der Anmelderin bekannten Vorgehensweise sind, können, wie oben beschrieben, die ersten Metallverbindungen 10a-10g aus Wolfram oder dergleichen, mit einem relativ hohen Widerstand, herge stellt werden und die zweiten Metallverbindungen 11a-11e kön nen aus Aluminium, einer Aluminiumlegierung oder dergleichen, mit einem höheren Widerstand als Wolfram hergestellt werden.

Wolfram ist ein Material, das sich zum Füllen der Kontaktlö cher eignet. Durch Verwenden von Wolfram als Material der ers ten Metallverbindungen 10a-10g können die aus Wolfram oder dergleichen gefertigten ersten Metallverbindungen 10a-10g sich von dem Ort innerhalb der Kontaktlöcher zu den Orten auf der Zwischenschicht-Isolationsschicht erstrecken.

Dadurch ist es nicht notwendig, einen Schritt des Ausbildens von Pfropfen zu verwenden, bei dem die Kontaktlöcher mit ei ner leitenden Schicht gefüllt werden, sowie einen unabhängigen Schritt zum Ausbilden von Aluminium- oder Aluminiumlegierungs- Verbindungen auf den Pfropfen zu verwenden. Deshalb kann der Schritt des Ausbildens der ersten Metallverbindungen 10a-10g vereinfacht werden.

Das Material der ersten Metallverbindungen 10a-10g kann das Gleiche sein, wie jenes der leitenden Schicht, die das Kon taktloch 9g und andere Kontaktlöcher füllt. In diesem Fall können die ersten Metallverbindungen 10a- 10g vollständig in nerhalb des Kontaktlochs 9a oder dergleichen sowie auf der Zwischenschicht-Isolationsschicht 25 ausgebildet werden. Des halb kann der Schritt des Ausbildens der ersten Metallverbin dungen 10a-10g einfach sein.

Andererseits sind die zweiten Metallverbindungen 11a-11e in der lateralen Richtung ausgerichtet, welche die gleiche ist, wie die longitudinale Richtung der Speicherzelle 1. Dadurch kann der Abstand zwischen den Verbindungen groß sein. Damit können die zweiten Metallverbindungen 11a-11e auf einfache Weise ausgebildet werden und die zweiten Metallverbindungen 11a-11e können eine große Dicke und deshalb einen niedrigen Widerstand aufweisen.

Es wurde die Ausführungsform beschrieben, bei der das SRAM auf dem Halbleitersubstrat 16 ausgebildet ist. Wie in Fig. 8 ge zeigt ist, kann das SRAM jedoch auf einer Halbleiterschicht 32 ausgebildet sein, welche auf einem Substrat 27 mit einer Iso lationsschicht 31 dazwischen ausgebildet ist. Durch Verwenden einer derartigen SOI-Struktur kann eine Widerstandsfähigkeit gegenüber einem Soft-Fehler verbessert werden. Weiterhin kön nen periphere Schaltungen schnell arbeiten und ein Leckstrom kann verringert werden.

Unter Bezugnahme auf die Fig. 9 bis 25 wird jetzt ein Ver fahren zum Herstellen der Speicherzellen 1 des SRAMs gemäß der Erfindung beschrieben.

Die Fig. 9 bis 14 zeigen Querschnitte der in den Fig. 1 und 2 gezeigten Speicherzelle 1 und insbesondere die entspre chenden Querschnitte entlang der Linie IV-IV in den unter schiedlichen Schritten. Die Fig. 15 bis 19 zeigen entspre chend Querschnitte entlang der Linie V-V in den unterschiedli chen Schritten und die Fig. 20 bis 25 zeigen entsprechend Querschnitte entlang der Linie VI-VI in den unterschiedlichen Schritten.

In der folgenden Beschreibung werden auf dem Halbleitersub strat Speicherzellen 1 ausgebildet. Das Verfahren kann jedoch auf den Fall der Verwendung der SOI-Struktur angewendet wer den. In den Figuren ist aus Gründen der Einfachheit ein Dotie rungsprofil in dem Halbleitersubstrat nicht gezeigt.

Wie in den Fig. 9 und 20 gezeigt, ist die Elemente isolie rende Isolationsschicht 17 selektiv an einer Hauptoberfläche des Halbleitersubstrats 16 ausgebildet, die innerhalb der Speicherzellregion angesiedelt ist. Die Elemente isolierende Isolationsschicht 17 kann beispielsweise durch selektives thermisches Oxidieren der Hauptoberfläche des Halbleitersub strats 16 ausgebildet werden. Danach werden zum Ausbilden von Wannen Verunreinigungen implantiert (nicht gezeigt).

Dann wird eine Gate-Isolationsschicht (nicht gezeigt) durch ein CVD(chemische Gasphasenabscheidung)-Verfahren oder der gleichen ausgebildet und danach mittels des CVD-Verfahrens oder dergleichen die polykristalline Siliziumschicht 18 abge schieden, wie in den Fig. 10, 15 und 21 gezeigt. Zum Ver ringern des Widerstandes ist es vorzuziehen, die polykristal line Siliziumschicht 18 mit Verunreinigungen zu dotieren.

Auf der polykristallinen Siliziumschicht 18 wird eine Wolfram schicht ausgebildet und danach wird eine Wärmebehandlung oder dergleichen ausgeführt, um die Wolframsilizidschicht 20 auf der polykristallinen Siliziumschicht 18 auszubilden. Eine aus einer Siliziumoxidschicht oder dergleichen ausgebildete Isola tionsschicht 23 wird mittels des CVD-Verfahrens oder derglei chen auf der Wolframsilizidschicht 20 ausgebildet.

Auf der Isolationsschicht 23 wird eine Maskenschicht (nicht gezeigt) ausgebildet und die dadurch maskierte Isolations schicht 23 wird selektiv geätzt. Wie in den Fig. 10, 15 und 21 gezeigt, werden unter Verwendung der Isolationsschicht 23 als Maske die Wolframsilizidschicht 20 und die polykristalline Siliziumschicht 18 geätzt. Dadurch werden erste und zweite Ga tes 3 und 4 sowie dritte Gates (Gates der Zugriffs-MOS- Transistoren Q5 und Q6) 14 und 15 ausgebildet.

Dann werden, wie in den Fig. 11, 16 und 22 gezeigt, Verfah ren, wie zum Beispiel eine Ionenimplantation zum Ausbilden der MOS-Transistoren sowie die Ausbildung der Seitenwand- Isolationsschicht 22 durchgeführt. In Zusammenhang damit wird ein Material, wie zum Beispiel Siliziumnitrid, das während des Ätzens der Siliziumoxidschicht als ein Ätzstopper wirken kann, als Material der Seitenwand-Isolationsschicht 22 verwendet. Danach wird die Isolationsschicht 23 selektiv geätzt, um die Öffnung 9e auszubilden.

Dann wird eine Ätzstopp-Schicht, wie zum Beispiel eine Silizi umnitridschicht, auf der gesamten Oberfläche abgeschieden und die Zwischenschicht-Isolationsschicht 24 aus Siliziumoxid oder dergleichen wird auf der Ätzstopp-Schicht abgeschieden. Nach dem Einebnen der Zwischenschicht-Isolationsschicht 24 wird ei ne Maske (nicht gezeigt) zum Ausbilden der lokalen Verbindun gen auf der Zwischenschicht-Isolationsschicht 24 ausgebildet und die dadurch maskierte Zwischenschicht-Isolationsschicht 24 wird selektiv geätzt.

Die Ätzung hält auf der Ätzstopp-Schicht an und die Ätzstopp- Schicht wird von den Abschnitten entfernt, von denen die Zwi schenschicht-Isolationsschicht 24 entfernt wird. Wie in den Fig. 12, 17 und 23 gezeigt, wird dadurch das erste Kontakt loch 28, das eine selbstausrichtende Struktur aufweist und in Verbindung mit dem Kontaktloch 9e ist, ausgebildet.

Dann wird das CVD-Verfahren oder dergleichen zum Ausbilden ei ner Wolframschicht durchgeführt, welche die Zwischenschicht- Isolationsschicht 24 bedeckt, und die Oberfläche der Wolfram schicht wird eingeebnet. Wie in den Fig. 13, 18 und 24 ge zeigt, können dadurch das Kontaktloch 9e und das erste Kon taktloch 28 mit der Wolframschicht gefüllt werden, so daß die erste lokale Verbindung 7 ausgebildet werden kann. Bei diesem Vorgang wird zur gleichen Zeit die zweite lokale Verbindung 8 (nicht gezeigt) ausgebildet.

Danach wird die aus einer Siliziumoxidschicht oder dergleichen ausgebildete Zwischenschicht-Isolationsschicht 25 auf der Zwi schenschicht-Isolationsschicht 24 abgeschieden und auf der Zwischenschicht-Isolationsschicht 25 ein Einebnungsverfahren durchgeführt. Auf der Zwischenschicht-Isolationsschicht 25 wird eine Maskenschicht (nicht gezeigt) ausgebildet und die Zwischenschicht-Isolationsschichten 24 und 25 werden selektiv mit dieser Maskenschicht geätzt. Zusätzlich wird das Ätzen se lektiv auf der Ätzstopp-Schicht und der Isolationsschicht 23, die auf den dritten Gates 14 und 15 angesiedelt ist, durchge führt.

Wie in den Fig. 13, 18 und 24 gezeigt, können dadurch Kon taktlöcher 9a-9c und 9f-9j der sich selbst ausrichtenden Struktur ausgebildet werden.

Danach wird mittels des CVD-Verfahrens oder dergleichen eine Wolframschicht, die die Zwischenschicht-Isolationsschicht 25 bedeckt, abgeschieden und danach bemustert. Wie in den Fig. 14, 19 und 25 gezeigt, werden dadurch die Kontaktlöcher 9a-9c und 9f-9j mit der Wolframschicht gefüllt und erste Metallver bindungen 10a-10g, die sich von Orten innerhalb der Kontaktlö cher 9a-9c und 9f-9j zu Orten über der Zwischenschicht- Isolationsschicht 25 erstrecken, ausgebildet.

Danach wird eine Zwischenschicht-Isolationsschicht 26 ausge bildet, die die ersten Metallverbindungen 10a-10g bedeckt. Durchgangslöcher 12a-12f werden in der Zwischenschicht- Isolationsschicht 26 ausgebildet und mit einer Wolframschicht gefüllt. Auf der Zwischenschicht-Isolationsschicht 26 wird ei ne Metallschicht ausgebildet und dann bemustert, um zweite Me tallverbindungen 11a-11e auszubilden.

Durch die vorangehenden Schritte werden die in den Fig. 4 bis 6 gezeigten Speicherzellen des SRAMs ausgebildet. Danach wird eine Zwischenschicht-Isolationsschicht (nicht gezeigt) auf den zweiten Metallverbindungen 11a-11e ausgebildet und dritte Metallverbindungen werden auf dieser Zwischenschicht- Isolationsschicht ausgebildet.

Claims

1. Halbleiterspeichervorrichtung mit:
Speicherzellen (1), von denen jede erste und zweite Zugriffs- MOS(Metall-Oxid-Halbleiter)-transistoren (Q5, Q6), erste und zweite Treiber-MOS-Transistoren (Q1, Q2) und erste und zweite Last-MOS-Transistoren (Q3, Q4) aufweist;
einer ersten Wannenregion eines ersten Leitungstyps zum Aus bilden des ersten Treiber-MOS-Transistors (Q1)und des ersten Zugriffs-MOS-Transistors (Q5) darauf;
einer zweiten Wannenregion des ersten Leitungstyps zum Ausbil den des zweiten Treiber-MOS-Transistors (Q2) und des zweiten Zugriffs-MOS-Transistors (Q6) darauf;
einer dritten Wannenregion eines zweiten Leitungstyps, die zwischen der ersten und zweiten Wannenregion ausgebildet ist, zum Ausbilden der ersten und zweiten Last-MOS-Transistoren
(Q3, Q4) darauf;
einem ersten Gate (3) zum Ausbilden der Gates des ersten Trei ber-MOS-Transistors (Q1) und des ersten Last-MOS-Transistors (Q3),
einem zweiten Gate (4) zum Ausbilden der Gates des zweiten Treiber-MOS-Transistors (Q2) und des zweiten Last-MOS- Transistors (Q4);
einem ersten Kontaktloch (28), das in einer sich selbst aus richtenden Weise bezüglich der ersten und zweiten Gates ausge bildet ist und eine der Dotierungsregionen des ersten Treiber- MOS-Transistors (Q1), eine der Dotierungsregionen des ersten Last-MOS-Transistors (Q3) und das zweite Gate erreicht;
einer ersten lokalen Verbindung (7) die in dem ersten Kontakt loch ausgebildet ist und elektrisch mit dem ersten Treiber- MOS-Transistor (Q1), dem ersten Last-MOS-Transistor (Q3) und dem zweiten Gate verbunden ist;
einem zweiten Kontaktloch (30), das in einer sich selbst aus richtenden Weise bezüglich der ersten und zweiten Gates ausge bildet ist und eine der Dotierungsregionen des zweiten Trei ber-MOS-Transistors (Q2), eine der Dotierungsregionen des zweiten Last-MOS-Transistors (Q4) und das erste Gate erreicht; und
einer zweiten lokalen Verbindung (8), die in dem zweiten Kon taktloch ausgebildet ist und elektrisch mit dem zweiten Trei ber-MOS-Transistor (Q2), dem zweiten Last-MOS-Transistor (Q4) und dem ersten Gate verbunden ist.

2. Halbleiterspeichervorrichtung gemäß Anspruch 1, worin die ersten und zweiten Kontaktlöcher die gleiche Form aufwei sen.

3. Halbleiterspeichervorrichtung gemäß Anspruch 1 oder 2, die weiterhin
eine erste Zwischenschicht-Isolationsschicht (24), welche die ersten und zweiten Gates bedeckt;
eine zweite Zwischenschicht-Isolationsschicht (25), die auf der ersten Zwischenschicht-Isolationsschicht (24) ausgebildet ist;
eine erste Metallverbindung (10d), die auf der zweiten Zwi schenschicht-Isolationsschicht (25) ausgebildet ist, sich in einer Richtung der Ausrichtung der ersten, zweiten und dritten Wannenregion erstreckt und eine Wortleitung bildet; und
eine Mehrzahl von zweiten Metallverbindungen (11a-11e), welche auf der ersten Metallverbindung mit einer dritten Zwischen schicht-Isolationsschicht (26) dazwischen ausgebildet sind und eine Bit-Leitung, eine Erdleitung und eine Spannungsversor gungsleitung bilden,
aufweist.

4. Halbleiterspeichervorrichtung gemäß Anspruch 3, die wei terhin
eine Mehrzahl von dritten Kontaktlöchern (9a-9j) zum elektri schen Verbinden der zweiten Metallverbindungen mit den vorbe stimmten MOS-Transistoren aufweist, worin
die ersten und zweiten Kontaktlöcher in der ersten Zwischen schicht-Isolationsschicht (24) ausgebildet sind und
die dritten Kontaktlöcher sich durch die ersten und zweiten Zwischenschicht-Isolationsschichten (24, 25) erstrecken und in einer sich selbst ausrichtenden Weise bezüglich des ersten o der zweiten Gates ausgebildet sind.

5. Halbleiterspeichervorrichtung gemäß Anspruch 4, worin die erste Metallverbindung aus dem gleichen Material gefertigt ist wie eine leitende Schicht, die das dritte Kontaktloch füllt.

6. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 3 bis 5, worin die erste Metallverbindung eine kleinere Dicke aufweist als die zweite Metallverbindung.

7. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 3 bis 6, worin die ersten und zweiten Metallverbindungen aus unterschiedlichen Materialien gefertigt sind und das Material der ersten Metallverbindung einen höheren Widerstand als das Material der zweiten Metallverbindung aufweist.

8. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 3 bis 7, worin ein Abstand zwischen der Bitleitung (11d) und der Erdleitung (11e) größer ist als ein Abstand zwischen der Bitleitung (11d) und der Spannungsversorgungsleitung (11c).

9. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 1 bis 8, worin die Halbleiterspeichervorrichtung auf einer Halbleiterschicht (32) ausgebildet ist, welche auf einem Sub strat (16) mit einer isolierenden Schicht (31) dazwischen aus gebildet ist.