JP5272203B2 - 半導体装置およびフォトマスク - Google Patents
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Description
(実施の形態1)
図1は、SRAMのメモリセルの等価回路図である。図1を参照して、SRAMは揮発性の半導体記憶装置であり、このSRAMのメモリセルはたとえばフルCMOS(Complementary Metal Oxide Semiconductor)型のメモリセルである。
次に、本実施の形態の半導体装置の製造方法について説明する。
図16は、本発明の実施の形態1における半導体装置の製造方法に用いられるフォトマスクの構成を概略的に示す平面図である。また図17は、図16の領域Rを拡大して示す部分拡大平面図である。
図21は、本発明の実施の形態2における半導体装置のシェアードコンタクトホール付近を拡大して示す概略平面図である。図21を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、一方側壁E2が一方側壁E1に対して傾斜して交差する点において異なっている。具体的には、一方側壁E2は、一方側壁E1の仮想延長線E1aに対してチャネル形成領域CHN1から離れるほど他方側壁E4側へ退行するように傾斜しており、一方側壁E2は一方側壁E1の仮想延長線E1aに対して角度θ1をなして交差している。
これ以外の構成については、実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
図22は、本発明の実施の形態2における半導体装置を製造するために用いられるフォトマスクの構成を概略的に示す部分拡大平面図である。図22を参照して、本実施の形態のフォトマスクの遮光部LS1は、平面視において互いに対向する一方側壁E11、E12A、E12Bと他方側壁E13、E14A、E14Bとを有している。平面視において、第2パターン部分LS1bの一方側壁E12が、第1パターン部分LS1aの一方側壁E11の仮想延長線E11aよりも他方側壁側E13、E14A、E14B側にずれて位置している。また平面視において、第2パターン部分LS1bの線幅(2×W12)の中心線(C12−C12線)が、第1パターン部分LS1aの線幅(2×W11)の中心線(C11−C11線)に対して他方側壁E13、E14A、E14B側にずれて位置している。
上述の実施の形態1および2においては、ゲート電極層GE1(またはGE2)のシェアードコンタクトホールSC1(またはSC2)が達する部分の他方側壁E4が、ゲート電極層GE1(またはGE2)のチャネル形成領域CHN1(またはCHN2)上に位置する部分の他方側壁E3と同一直線上にある場合について説明した。しかし、本発明は、他方側壁E4が他方側壁E3と異なる直線上にある場合にも適用することができる。そこで、他方側壁E4が他方側壁E3と異なる直線上にある場合について実施の形態3および4にて説明する。
これ以外の構成については、実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
図24は、本発明の実施の形態3における半導体装置を製造するために用いられるフォトマスクの構成を概略的に示す部分拡大平面図である。図24を参照して、本実施の形態のフォトマスクの遮光部LS1は、平面視において互いに対向する一方側壁E11、E12と他方側壁E13とを有している。平面視において、第2パターン部分LS1bの一方側壁E12が、第1パターン部分LS1aの一方側壁E11の仮想延長線E11aよりも遮光部LS1の他方側壁側E13側にずれて位置している。また平面視において、第2パターン部分LS1bの線幅(2×W12)の中心線(C12−C12線)が、第1パターン部分LS1aの線幅(2×W11)の中心線(C11−C11線)に対して他方側壁E13側にずれて位置している。
図25は、本発明の実施の形態4における半導体装置のシェアードコンタクトホール付近を拡大して示す概略平面図である。図25を参照して、本実施の形態の構成は、実施の形態2の構成と比較して、他方側壁E4が他方側壁E3と異なる直線上にある点、および一方側壁E2および他方側壁E4の各々が、一方側壁E1および他方側壁E3各々に対して傾斜している点において異なる。
これ以外の構成については、実施の形態2の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
図26は、本発明の実施の形態4における半導体装置を製造するために用いられるフォトマスクの構成を概略的に示す部分拡大平面図である。図26を参照して、本実施の形態のフォトマスクの遮光部LS1は、平面視において互いに対向する一方側壁E11、E12と他方側壁E13とを有している。平面視において、第2パターン部分LS1bの一方側壁E12が、第1パターン部分LS1aの一方側壁E11の仮想延長線E11aよりも遮光部LS1の他方側壁側E13側にずれて位置している。また平面視において、第2パターン部分LS1bの線幅(2×W12)の中心線(C12−C12線)が、第1パターン部分LS1aの線幅(2×W11)の中心線(C11−C11線)に対して他方側壁E13側にずれて位置している。
Claims (4)
- 主表面を有する半導体基板と、
前記主表面に形成された不純物領域と、
前記半導体基板に形成された絶縁ゲート型電界効果トランジスタと、
前記不純物領域および前記絶縁ゲート型電界効果トランジスタの上に形成された絶縁層とを備え、
前記絶縁ゲート型電界効果トランジスタは、前記主表面に形成された1対のソース/ドレイン領域と、前記1対のソース/ドレイン領域に挟まれるチャネル形成領域の上にゲート絶縁層を介して形成されたゲート電極層とを含み、
前記絶縁層は、前記ゲート電極層と前記不純物領域との双方に達するシェアードコンタクトホールを有しており、
前記ゲート電極層は、平面視において互いに対向する一方側壁と他方側壁とを有しており、
平面視において、前記ゲート電極層の前記シェアードコンタクトホールが達する部分の前記一方側壁が、前記ゲート電極層の前記チャネル形成領域上に位置する部分の前記一方側壁の仮想延長線よりも前記他方側壁側にずれて位置しており、かつ
平面視において、前記ゲート電極層の前記シェアードコンタクトホールが達する部分の線幅の中心線が、前記ゲート電極層の前記チャネル形成領域上に位置する部分の線幅の中心線に対してずれて位置しており、
前記シェアードコンタクトホールが達する部分の前記ゲート電極層の前記他方側壁は、前記チャネル形成領域上の前記ゲート電極層の前記他方側壁とは同一直線上に位置している、半導体装置。 - 平面視において、前記シェアードコンタクトホールが達する部分の前記ゲート電極層の前記一方側壁は、前記チャネル形成領域上の前記ゲート電極層の前記一方側壁に対して平行である、請求項1に記載の半導体装置。
- 平面視において、前記シェアードコンタクトホールが達する部分の前記ゲート電極層の前記一方側壁は、前記チャネル形成領域上の前記ゲート電極層の前記一方側壁に対して傾斜している、請求項1に記載の半導体装置。
- 請求項1〜3のいずれかに記載の半導体装置の製造方法において前記ゲート電極層のパターニングに用いられるフォトマスクであって、
露光光を透過する基板と、
前記基板上に形成された、前記露光光の透過を遮る遮光膜パターンとを備え、
前記遮光膜パターンは、前記チャネル形成領域上に形成される前記ゲート電極層の部分に対応する第1パターン部分と、前記第1パターン部分よりも前記シェアードコンタクトホール側に位置する第2パターン部分とを有し、
前記遮光膜パターンは、平面視において互いに対向する一方側壁と他方側壁とを有しており、
平面視において、前記第2パターン部分の前記一方側壁が、前記第1パターン部分の前記一方側壁の仮想延長線よりも前記遮光膜パターンの前記他方側壁側にずれて位置しており、かつ
平面視において、前記第2パターン部分の線幅の中心線が、前記第1パターン部分の線幅の中心線に対してずれて位置している、フォトマスク。
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