JP2005203780A - ノードコンタクト構造体、それを有する半導体素子、及びその配線構造体、並びにその製造方法 - Google Patents
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Abstract
【解決手段】 半導体基板の上に形成されソース/ドレイン領域を有するバルクモストランジスタを備える。該バルクモストランジスタ上に層間絶縁膜が形成され、該層間絶縁膜上にソース/ドレイン領域を有する薄膜トランジスタが形成される。該バルクモストランジスタのソース/ドレイン領域上に半導体プラグが形成され、該半導体プラグは該層間絶縁膜の少なくとも一部を介して延長される。該薄膜トランジスタのソース/ドレイン領域及び該半導体プラグは金属プラグと接触し、該金属プラグは該層間絶縁膜の少なくとも一部を介して延長される。該半導体プラグ及び該金属プラグは多層のプラグを構成する。
【選択図】 図17B
Description
3a、3b 活性領域
3d 駆動トランジスタ活性領域
3g 接地活性領域
3t 転送トランジスタ活性領域
5 ゲート絶縁膜
7d′ 第1駆動ゲート電極
7d″ 第2駆動ゲート電極
7t′ 第1転送ゲート電極
7t″ 第2転送ゲート電極
9 LDD領域
11 ゲートスペーサ
13d′ 第1ビットライン不純物領域
13n′ 第1ノード不純物領域
13s′ 第1接地不純物領域
15 下部エッチング阻止膜
17 下部層間絶縁膜
19a 第1ノードコンタクトホール
19b 第2ノードコンタクトホール
21a、21a′ 第1ノード半導体プラグ
23a 第1ボディパターン
23b 第2ボディパターン
25 ゲート絶縁膜
27a 第1負荷ゲート電極
27b 第2負荷ゲート電極
29 LDD領域
31 ゲートスペーサ
33d′ 第1ドレイン領域
33s′ 第1ソース領域
35 上部エッチング阻止膜
37 上部層間絶縁膜
39a 第1ゲートコンタクトホール
39b 第2ゲートコンタクトホール
41b 第2金属ゲートプラグ
43b′ 第1下部ビットラインコンタクトホール
43b″ 第2下部ビットラインコンタクトホール
43n′ 第1ドレインコンタクトホール
43n″ 第2ドレインコンタクトホール
43na′、43nb′ 第1ドレインコンタクトホール
43s′ 第1下部接地ラインコンタクトホール
43s″ 第2下部接地ラインコンタクトホール
45b′ 第1下部ビットラインコンタクトプラグ
45n′ 第1金属ドレインプラグ
45na′、45nb′ 第1金属ドレインプラグ
45s′ 第1下部接地ラインコンタクトプラグ
47 第1絶縁膜
49s′ 第1中間接地ラインコンタクトホール
49s″ 第2中間接地ラインコンタクトホール
49w′ 第1ワードラインコンタクトホール
49w″ 第2ワードラインコンタクトホール
51s′ 第1中間接地ラインコンタクトプラグ
51w′ 第1ワードラインコンタクトプラグ
53 第2絶縁膜
55w ワードライン
57 第3絶縁膜
59s′ 第1上部接地ラインコンタクトホール
59s″ 第2上部接地ラインコンタクトホール
59b′ 第1中間ビットラインコンタクトホール
59b″ 第2中間ビットラインコンタクトホール
59c′ 第1電源線コンタクトホール
59c″ 第2電源線コンタクトホール
61b′ 第1中間ビットラインコンタクトプラグ
61s′ 第1上部接地ラインコンタクトプラグ
63 第4絶縁膜
65c 電源線
65s 接地線
67 第5絶縁膜
69b′ 第1上部ビットラインコンタクトホール
69b″ 第2上部ビットラインコンタクトホール
71b′ 第1上部ビットラインコンタクトプラグ
73b′ 第1ビットライン
73b″ 第2ビットライン
TD1、TD2 駆動トランジスタ
TL1、TL2 負荷トランジスタ
TT1、TT2 転送トランジスタ
Claims (50)
- 半導体基板の上に形成されてソース/ドレイン領域を有するバルクモストランジスタと、
前記バルクモストランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されてソース/ドレイン領域を有する薄膜トランジスタと、
前記層間絶縁膜の少なくとも一部を通して前記バルクモストランジスタの前記ソース/ドレイン領域に直接接触するように延長された半導体プラグ、及び前記層間絶縁膜の少なくとも一部を通して前記薄膜トランジスタの前記ソース/ドレイン領域及び前記半導体プラグに直接接触するように延長された金属プラグを備える多層のプラグと、
を含むことを特徴とするSRAM素子。 - 前記バルクモストランジスタの前記ソース/ドレイン領域及び前記半導体プラグは互いに同様な導電型を有し、前記バルクモストランジスタの前記ソース/ドレイン領域は前記薄膜トランジスタの前記ソース/ドレイン領域と異なる導電型を有することを特徴とする請求項1に記載のSRAM素子。
- 前記バルクモストランジスタの前記ソース/ドレイン領域及び前記半導体プラグはN型の導電型を有し、前記薄膜トランジスタの前記ソース/ドレイン領域はP型の導電型を有することを特徴とする請求項2に記載のSRAM素子。
- 前記金属プラグは前記バルクモストランジスタの前記ソース/ドレイン領域及び前記半導体プラグの少なくとも一側壁と直接に接触することを特徴とする請求項1に記載のSRAM素子。
- 前記半導体プラグは真性半導体であるか、前記バルクモストランジスタの前記ソース/ドレイン領域と異なる導電型を有する半導体であることを特徴とする請求項4に記載のSRAM素子。
- 前記半導体プラグはP型の導電型を有し、前記バルクモストランジスタの前記ソース/ドレイン領域はN型の導電型を有することを特徴とする請求項5に記載のSRAM素子。
- 前記半導体プラグは前記薄膜トランジスタの前記ソース/ドレイン領域に直接に接触することを特徴とする請求項4に記載のSRAM素子。
- 前記バルクモストランジスタはNチャンネルモストランジスタで、前記薄膜トランジスタはPチャンネルモストランジスタであることを特徴とする請求項1に記載のSRAM素子。
- 前記薄膜トランジスタは第1薄膜トランジスタであり、前記第1薄膜トランジスタに隣接した前記層間絶縁膜上に形成された第2薄膜トランジスタをさらに含み、前記金属プラグは前記第2薄膜トランジスタのゲート電極に直接接触することを特徴とする請求項1に記載のSRAM素子。
- 前記バルクモストランジスタ及び前記金属プラグはそれぞれ第1バルクモストランジスタ及び第1金属プラグであり、前記第1バルクモストランジスタに隣接した前記基板上に形成された第2バルクモストランジスタをさらに含み、前記第2バルクモストランジスタはソース/ドレイン領域を有することを特徴とする請求項9に記載のSRAM素子。
- 前記層間絶縁膜の少なくとも一部を通して前記第2バルクモストランジスタの前記ソース/ドレイン領域に直接接触するように延長された第2半導体プラグと、
前記層間絶縁膜の少なくとも一部を通して前記第2薄膜トランジスタの前記ソース/ドレイン領域、前記第2半導体プラグ及び前記第1薄膜トランジスタの前記ゲート電極に接触するように延長された第2金属プラグと、
をさらに含むことを特徴とする請求項10に記載のSRAM素子。 - 前記第2バルクモストランジスタはNチャンネルモストランジスタであり、前記第2薄膜トランジスタはPチャンネルモストランジスタであることを特徴とする請求項11に記載のSRAM素子。
- 前記第1バルクモストランジスタに隣接した前記半導体基板上に形成された第3バルクモストランジスタと、
前記第2バルクモストランジスタに隣接した前記半導体基板上に形成された第4バルクモストランジスタと、をさらに含み、前記第1及び第2バルクモストランジスタはそれぞれ第1及び第2駆動トランジスタであり、前記第1及び第2薄膜トランジスタはそれぞれ第1及び第2負荷トランジスタであり、前記第3及び第4バルクモストランジスタはそれぞれ第1及び第2転送トランジスタであることを特徴とする請求項12に記載のSRAM素子。 - 前記第3及び第4バルクモストランジスタのゲート電極に電気的に接続されたワードラインと、
前記第3及び第4バルクモストランジスタのソース/ドレイン領域にそれぞれ電気的に接続された第1及び第2ビットラインと、
をさらに含むことを特徴とする請求項13に記載のSRAM素子。 - 前記バルクモストランジスタ上の前記層間絶縁膜は第1層間絶縁膜であり、前記薄膜トランジスタ上に形成された第2層間絶縁膜をさらに含み、前記金属プラグは前記第2層間絶縁膜を通して延長されたことを特徴とする請求項1に記載のSRAM素子。
- 前記薄膜トランジスタは単結晶シリコン構造を有するボディ部を含むことを特徴とする請求項1に記載のSRAM素子。
- 前記薄膜トランジスタの前記ボディ部は固相エピタキシャル工程によって形成されて前記半導体プラグと同様な結晶構造を有することを特徴とする請求項16に記載のSRAM素子。
- 前記金属プラグはタングステンプラグであることを特徴とする請求項1に記載のSRAM素子。
- 前記金属プラグはタングステンプラグ及び前記タングステンプラグを取り囲む障壁金属膜を含むことを特徴とする請求項1に記載のSRAM素子。
- 半導体基板上にソース/ドレイン領域を有するバルクモストランジスタを形成し、
前記バルクモストランジスタ上に層間絶縁膜を形成し、
前記バルクモストランジスタの前記ソース/ドレイン領域に接触して前記層間絶縁膜の少なくとも一部を通して延長された半導体プラグを形成し、
前記バルクモストランジスタ上の前記層間絶縁膜上にソース/ドレイン領域を有する薄膜トランジスタを形成し、
前記半導体プラグ及び前記薄膜トランジスタの前記ソース/ドレイン領域に接触して前記層間絶縁膜の少なくとも一部を通して延長された金属プラグを形成することを含む半導体素子の製造方法。 - 前記バルクモストランジスタの前記ソース/ドレイン領域及び前記半導体プラグは同様な導電型を有するように形成され、前記バルクモストランジスタの前記ソース/ドレイン領域及び前記薄膜トランジスタの前記ソース/ドレイン領域は互いに異なる導電型を有するように形成されることを特徴とする請求項20に記載の半導体素子の製造方法。
- 前記金属プラグは前記バルクモストランジスタの前記ソース/ドレイン領域及び前記半導体プラグの少なくとも一側壁に接触するように形成されることを特徴とする請求項20に記載の半導体素子の製造方法。
- 前記半導体プラグは真性半導体または前記バルクモストランジスタの前記ソース/ドレイン領域と異なる導電型を有する半導体に形成されることを特徴とする請求項22に記載の半導体素子の製造方法。
- 前記薄膜トランジスタの前記ソース/ドレイン領域は前記半導体プラグに接触するように形成されることを特徴とする請求項22に記載の半導体素子の製造方法。
- 前記薄膜トランジスタ及び前記バルクモストランジスタはそれぞれ第1薄膜トランジスタ及び第1バルクモストランジスタであり、前記半導体プラグ及び前記金属プラグはそれぞれ第1半導体プラグ及び第1金属プラグであり、
前記第1バルクモストランジスタに隣接した前記基板上にゲート電極を有する第2バルクモストランジスタを形成し、前記第2バルクモストランジスタはソース/ドレイン領域を有するように形成され、
前記第2バルクモストランジスタの前記ソース/ドレイン領域に接触して前記層間絶縁膜を通して延長された第2半導体プラグを形成し、
前記第1薄膜トランジスタに隣接した前記層間絶縁膜上に第2薄膜トランジスタを形成し、前記第2薄膜トランジスタはソース/ドレイン領域を有するように形成され,
前記層間絶縁膜の少なくとも一部を通して前記第2薄膜トランジスタの前記ソース/ドレイン領域、前記第2半導体プラグ及び前記第1薄膜トランジスタの前記ゲート電極に接触する第2金属プラグを形成することをさらに含むことを特徴とする請求項20に記載の半導体素子の製造方法。 - 前記薄膜トランジスタを形成することは、
前記層間絶縁膜上に導電層パターンを形成し、
前記導電層パターンに固相エピタキシャル工程を適用して単結晶構造を有する薄膜トランジスタボディパターンを形成することを含むことを特徴とする請求項20に記載の半導体素子の製造方法。 - 前記固相エピタキシャル工程は前記半導体プラグをシード層(seed layer)として使って、500℃ないし800℃の温度で実施することを特徴とする請求項26に記載の半導体素子の製造方法。
- 前記半導体プラグ及び前記薄膜トランジスタボディパターンは単結晶シリコンで形成することを特徴とする請求項26に記載の半導体素子の製造方法。
- 半導体基板の活性領域上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された導電層パターンと、
前記活性領域に接触して前記層間絶縁膜の少なくとも一部を通して延長された半導体プラグ及び前記半導体プラグ及び前記導電層パターンに接触して前記層間絶縁膜の少なくとも一部を通して延長された金属プラグを具備する多層のプラグと、
を含むことを特徴とする半導体素子の配線構造体。 - 前記半導体プラグ及び前記活性領域は同様な導電型を有し、前記活性領域及び前記導電層パターンは互いに異なる導電型を有することを特徴とする請求項29に記載の配線構造体。
- 前記半導体プラグ及び前記活性領域はN型であり、前記導電層パターンの少なくとも一部はP型であることを特徴とする請求項30に記載の配線構造体。
- 前記金属プラグは前記活性領域の表面及び前記半導体プラグの一側壁に接触することを特徴とする請求項29に記載の配線構造体。
- 前記半導体プラグは真性半導体または前記活性領域と異なる導電型を有する半導体であることを特徴とする請求項32に記載の配線構造体。
- 前記半導体プラグはP型であり、前記活性領域はN型であることを特徴とする請求項33に記載の配線構造体。
- 前記半導体プラグは前記導電層パターンに接触することを特徴とする請求項32に記載の配線構造体。
- 前記半導体プラグは前記導電層パターンの下面に接触して、前記金属プラグは前記半導体プラグの側壁及び前記導電層パターンの端部に接触することを特徴とする請求項35に記載の配線構造体。
- 前記金属プラグは前記導電層パターンの一部を貫いて、前記半導体プラグは前記金属プラグと前記活性領域との間に介在されることを特徴とする請求項29に記載の配線構造体。
- 前記導電層パターンは第1導電層パターンであり、前記第1導電層パターンに隣接した前記層間絶縁膜上に形成された第2導電層パターンをさらに含み、前記金属プラグは前記第2導電層パターンに接触することを特徴とする請求項29に記載の配線構造体。
- 前記導電層パターン及び前記半導体プラグは単結晶シリコンであることを特徴とする請求項29に記載の配線構造体。
- 前記金属プラグはN型半導体及びP型半導体の全てに対して抵抗性接触を有する金属膜であることを特徴とする請求項29に記載の配線構造体。
- 半導体基板上に形成された下部ゲート電極と、
前記下部ゲート電極を有する半導体基板を覆う下部層間絶縁膜と、
前記下部層間絶縁膜上に形成された上部ゲート電極と、
前記上部ゲート電極及び前記下部層間絶縁膜を覆う上部層間絶縁膜と、
前記上部層間絶縁膜及び前記下部層間絶縁膜を貫いて前記上部ゲート電極及び前記下部ゲート電極に接触する金属プラグと、
を含むことを特徴とするノードコンタクト構造体。 - 前記金属プラグは前記上部ゲート電極の一部を貫くことを特徴とする請求項41に記載のノードコンタクト構造体。
- 前記下部ゲート電極は前記上部ゲート電極と異なる導電型を有することを特徴とする請求項41に記載のノードコンタクト構造体。
- 前記下部ゲート電極はN型ポリシリコンパターンであり、前記上部ゲート電極はP型ポリシリコンパターンであることを特徴とする請求項43に記載のノードコンタクト構造体。
- 半導体基板の所定領域に素子分離膜を形成して活性領域を限定し、
前記素子分離膜及び前記活性領域を覆う下部層間絶縁膜を形成し、
前記下部層間絶縁膜をパターニングして前記活性領域を露出させるコンタクトホールを形成し、
前記コンタクトホールを埋め込む単結晶半導体プラグを、選択的エピタキシャル成長技術を使って形成し、
前記下部層間絶縁膜及び前記半導体プラグ上に非晶質半導体層または多結晶半導体層を形成し、
前記半導体層をパターニングして前記半導体プラグを覆う半導体パターンを形成し、
前記半導体パターンを、固相エピタキシャル工程を使って結晶化させて単結晶構造を有するボディパターンで変換させることを含むことを特徴とする半導体素子の製造方法。 - 前記半導体基板は単結晶シリコン基板であることを特徴とする請求項45に記載の半導体素子の製造方法。
- 前記単結晶半導体プラグは単結晶シリコンプラグであることを特徴とする請求項46に記載の半導体素子の製造方法。
- 前記半導体層は非晶質シリコン層または多結晶シリコン層で形成することを特徴とする請求項47に記載の半導体素子の製造方法。
- 前記固相エピタキシャル工程は500℃ないし800℃の温度で実施することを特徴とする請求項45に記載の半導体素子の製造方法。
- 前記単結晶ボディパターンに薄膜モストランジスタを形成することをさらに含むことを特徴とする請求項45に記載の半導体素子の製造方法。
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