JP3570052B2 - 半導体メモリ装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置、特にＳＲＡＭに関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
ＳＲＡＭのメモリセルの一般的な構造を図２１に示す（日経マイクロデバイス１９９１年６月号，ｐ４７参照）。このタイプのメモリセルでは、素子分離膜のためのＬＯＣＯＳのバーズビークの影響を大きく受けるため、微細化しにくいという課題がある。またフリップフロップを構成するＭＯＳトランジスタＱ１，Ｑ２の素子特性が非対称になり、特に低電圧動作をさせる場合に、この非対称性が支障になるという課題がある。
【０００３】
この微細化及び非対称性の課題を解決するものとして、図２２に示すスプリットワードラインセルと呼ばれるメモリセルが考案されている（ＩＥＤＭ９１，ｐ４８２，Ｆｉｇ１参照）。しかしながら、このメモリセルでは、２本のワード線４０４，４０４’が存在するため、セルサイズが大きくなるという課題がある。
【０００４】
一方、このセルサイズの拡大の課題を解決するものとして、図２３に示すスタックド（Ｓｔａｃｋｅｄ）スプリットワードラインセル（ｓｓｗ）と呼ばれるメモリセルが考案されている（ＩＥＤＭ９３，ｐ８１１，Ｆｉｇ１参照）。このメモリセルでは、ワード線５１１，５１１’を多層化してセルサイズを縮小している。しかしながら、このメモリセルでは、工程数が多いためコストを下げにくく、またパーティクルの発生し易いＣＶＤ ＳｉＯ２ ｄｅｐｏｓｉｔｉｏｎ工程やＰｌａｓｍａ ＳｉＯ２ ｅｔｃｈ−ｂａｃｋ工程を多用するため、製品の歩留まりを上げにくいという課題がある。
【０００５】
更に特開平６ー５８００号には、同一セル内のトランスファトランジスタのゲート電極を、ゲート電極と別の層のワード線で接続する構造のメモリセルが開示されている。このメモリセルでは、トランスファトランジスタのゲート電極をセル内で等電位に保てるため、メモリセルの動作安定化を図れる。しかしながら、このメモリセルでは、図２４に示すように、メモリセル５２０内をワード線５２２が横切る構造となる。従って、接地線をワード線５２２と同層にすることができず、配線層の数の増加、工程数の増加、歩留まりの悪化等の課題がある。
【０００６】
本発明は、この様な課題を解決するためになされたものであり、その目的とするところは、製品の歩留まりがよく、コストを下げることが容易で、微細化、低電圧化が容易な半導体メモリ装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る半導体メモリ装置は、第１、第２ドライバトランジスタを有するフリップフロップ回路と、第１、第２トランスファトランジスタとを含む複数のメモリセルから成る半導体メモリ装置であって、隣り合うメモリセルの前記第１トランスファトランジスタのゲート電極間を接続するためのものであり該ゲート電極とは異なる配線層で形成される第１ワード線と、
隣り合うメモリセルの前記第２トランスファトランジスタのゲート電極間を接続するためのものであり該ゲート電極とは異なる配線層で形成される第２ワード線と、前記第１、第２ドライバトランジスタのソース領域を接続するためのものであり前記第１、第２ワード線と同一の配線層で形成される接地線とを含むことを特徴とする。
【０００８】
本発明によれば、トランスファトランジスタのゲート電極が、該ゲート電極と異なる配線層の第１、第２ワード線により接続されるため、スプリットワードラインセル等に比べセルサイズを小さくできる。また第１、第２ワード線と接地線とが同一配線層で形成されるため、配線層の数を減らすことができ、工程短縮、歩留まりの向上、装置の低コスト化等を図ることができる。
【０００９】
この場合、本発明では、前記第１、第２ワード線及び接地線を形成する配線層を、前記第１及び第２トランスファトランジスタのゲート電極を形成する配線層の上方に設けられる第２配線層とすることができる。
【００１０】
そして本発明では、前記接地線を、隣接する前記第１及び第２ワード線との間の最小寸法間隔を少なくとも保ちながら、前記第１及び第２ドライバトランジスタのチャネル領域の一部又は全部を覆うように配線することが望ましい。このようにすれば、第１、第２ドライバトランジスタのチャネル領域を電界の影響等からシールドでき、装置の動作安定化、低動作電圧化等を図ることができる。
【００１１】
また本発明では、前記フリップフロップ回路に、第１、第２負荷トランジスタ及び第１、第２負荷抵抗のいずれかを含ませ、該第１、第２負荷トランジスタのチャネル領域及び第１、第２負荷抵抗のいずれかと、前記第２及び第１ドライバトランジスタのチャネル領域との間に前記接地線が介在するように、該接地線の配線を行うことが望ましい。このようにすれば、第１、第２負荷トランジスタ又は第１、第２負荷抵抗からの電界等が、第２、第１ドライバトランジスタに悪影響を及ぼしたり、逆に第２、第１ドライバトランジスタからの電界等が、第１、第２負荷トランジスタ又は第１、第２負荷抵抗に悪影響を及ぼすことが有効に防止される。この手法は、第２、第１ドライバトランジスタと、第１、第２負荷トランジスタ又は第１、第２負荷抵抗との間の距離が短いメモリセル構造において特に有効であり、このような構造の場合に、電界からの悪影響等を確実に防止できる。
【００１２】
また本発明では、前記フリップフロップ回路に、第１、第２負荷トランジスタ及び第１、第２負荷抵抗のいずれかを含ませ、前記第１、第２ワード線及び接地線を形成する配線層を、該第１、第２負荷トランジスタ及び第１、第２負荷抵抗の上方に設けられる第３、第４の配線層のいずれかとすることができる。即ち、フリップフロップ回路が第１、第２負荷トランジスタを含む場合には、第１、第２ワード線、接地線は第４の配線層により形成され、第１、第２負荷抵抗を含む場合には第３の配線層により形成される。
【００１３】
この場合、本発明では、前記接地線を、隣接する前記第１及び第２ワード線との間の最小寸法間隔を少なくとも保ちながら、前記第１、第２負荷トランジスタのチャネル領域及び第１、第２負荷抵抗のいずれかの一部又は全部を覆うように配線することが望ましい。このようにすれば、接地線の上方に配置されるもの、例えばビット線等からの電界等が、第１、第２負荷トランジスタ又は第１、第２負荷抵抗に悪影響を及ぼすことが有効に防止される。これにより装置の動作安定化、低動作電圧化等を図ることができる。
【００１４】
また本発明は、前記第１ドライバトランジスタ及び前記第１トランスファトランジスタのドレイン領域と、前記第２ドライバトランジスタのゲート電極とを接続するための第１ドレインコンタクトと、前記第２ドライバトランジスタ及び前記第２トランスファトランジスタのドレイン領域と、前記第１ドライバトランジスタのゲート電極とを接続するための第２ドレインコンタクトとを含み、前記第１ドレインコンタクトは、前記第２ドレインコンタクト側の角部を面取りすることで形成される第１面取り辺を有し、前記第２ドレインコンタクトは、前記第１ドレインコンタクト側の角部を面取りすることで形成される第２面取り辺を有することを特徴とする。
【００１５】
本発明によれば、第１、第２ドレインコンタクトに第１、第２面取り辺が形成されるため、第１、第２ドレインコンタクトのサイズを、ある程度確保しながら、第１、第２ドレインコンタクトを互いに近づけることが可能となる。第１、第２ドレインコンタクトのサイズを大きく保てることで、コンタクト抵抗を低くでき、装置の動作安定化、低動作電圧化等が図れる。一方、第１、第２ドレインコンタクト間の距離を小さくすることで、セルサイズを小さくできる。即ち、本発明によれば、動作安定性等をある程度確保しながら、セルサイズを縮小できる。なお、この場合、ワード線は、必ずしも隣り合うメモリセルのトランスファトランジスタのゲート電極を接続する必要はなく、同一セル内のトランスファトランジスタのゲート電極を接続するようにしてもよい。
【００１６】
また本発明では、前記第１面取り辺と前記第２面取り辺との間の領域に、前記接地線を配線することが望ましく、前記接地線の輪郭が、前記第１面取り辺に対向すると共に該第１面取り辺に平行な辺と、前記第２面取り辺に対向すると共に該第２面取り辺に平行な辺とを含むことが望ましい。このようにすれば、接地線の縦横比を低くすることが可能となり、これにより接地線の低抵抗化が図れ、装置の動作安定化、低動作電圧化が図れる。
【００１７】
また本発明では、前記フリップフロップ回路は第１、第２負荷トランジスタを含み、該第２負荷トランジスタのゲート電極を介して、前記第１ドライバトランジスタ及び前記第１トランスファトランジスタのドレイン領域と、前記第２ドライバトランジスタのゲート電極とを接続し、該第１負荷トランジスタのゲート電極を介して、前記第２ドライバトランジスタ及び前記第２トランスファトランジスタのドレイン領域と、前記第１ドライバトランジスタのゲート電極とを接続するようにしてもよい。このようにすれば、ドライバトランジスタ等のドレイン領域と、ゲート電極とを接続するための配線層を別に設けることなく、これらの間での接続が可能となる。そして本発明によれば、ドレインコンタクトに面取り辺を設けることで、ドレインコンタクトのサイズを大きくできる。従って、上記のようにしてドレイン領域とゲート電極とを接続する場合にも、接続抵抗を小さくでき、歩留まり、信頼性の向上等を図れる。
【００１８】
また本発明は、前記第１ドライバトランジスタのソース領域と、前記接地線とを接続するための第１ソースコンタクトと、前記第２ドライバトランジスタのソース領域と、前記接地線とを接続するための第２ソースコンタクトと、前記第１ドライバトランジスタ及び前記第１トランスファトランジスタのドレイン領域と、前記第２ドライバトランジスタのゲート電極とを接続するための第１ドレインコンタクトと、前記第２ドライバトランジスタ及び前記第２トランスファトランジスタのドレイン領域と、前記第１ドライバトランジスタのゲート電極とを接続するための第２ドレインコンタクトとを含み、前記第１ソースコンタクト及び第１ドレインコンタクトを、第１の方向に沿って所与の間隔で配置すると共に、前記第２ソースコンタクト及び第２ドレインコンタクを、該第１の方向に平行な第２の方向に沿って所与の間隔で配置し、前記接地線を、前記第１、第２ドレインコンタクトとの最小寸法間隔を少なくとも保ちながら前記第１、第２ソースコンタクトを含むように配線することを特徴とする。
【００１９】
本発明によれば、第１ソースコンタクト、第１ドレインコンタクトを第１の方向に沿って配置し、第２ソースコンタクト、第２ドレインコンタクトを第２の方向に沿って配置することで、最密に近いコンタクト配置が可能となり、セルサイズを縮小できる。そして、第１、第２ソースコンタクトを含み且つ第１、第２ドレインコンタクトと所与の間隔を保つように接地線を配線することで、このようなコンタクト配置を採用した場合においても、接地線の縦横比を低くできる。即ち本発明によれば、セルサイズを縮小しながら、接地線の低抵抗化を図れる。なお、この場合、ワード線は、必ずしも隣り合うメモリセルのトランスファトランジスタのゲート電極を接続する必要はなく、同一セル内のトランスファトランジスタのゲート電極を接続するようにしてもよい。
【００２０】
また本発明は、前記第１ドライバトランジスタのソース領域と、前記接地線とを接続するための第１ソースコンタクトと、前記第２ドライバトランジスタのソース領域と、前記接地線とを接続するための第２ソースコンタクトとを含み、前記第１ドライバトランジスタのゲート電極を、前記第１ソースコンタクトの各辺との最小寸法間隔を少なくとも保ちながら屈曲させ、前記第２ドライバトランジスタのゲート電極を、前記第２ソースコンタクトの各辺との最小寸法間隔を少なくとも保ちながら屈曲させることを特徴とする。
【００２１】
本発明によれば、ゲート電極を屈曲させることで、ゲート電極の実効幅を長くでき、メモリセルのβ比を高めることが可能となる。更にアクティブ領域に面取り辺を設けること等が可能となり、セルサイズを縮小できる。
【００２２】
また本発明では、前記第１、第２ドライバトランジスタ及び第１、第２トランスファトランジスタのゲート電極をシリコン膜で形成すると共に、ワード線及び接地線を該シリコン膜とは異なる材質で形成することが望ましい。このようにすれば、ゲート電極にポリサイド等を使用する必要がなくなり、工程短縮、歩留まりの向上が図れることになる。なお、ワード線、接地線等を形成する材質としては、高融点金属ポリサイド、高融点金属シリサイド、金属等が望ましい。
【００２３】
また本発明では、前記メモリセルを、隣り合うメモリセルの境界を軸として線対称に配置し、隣り合うメモリセルの第１トランスファトランジスタのゲート電極を第１の同一島状に形成すると共に、隣り合うメモリセルの第２トランスファトランジスタのゲート電極を第２の同一島状に形成することが望ましい。このようにすることで、ワード線とゲート電極とを接続するためのコンタクト等を、隣り合うメモリセル間で共有することが可能となり、セルサイズの縮小化を図れる。
【００２４】
【発明の実施の形態】
（実施例１）
図１Ａ〜図１Ｃに実施例１のメモリセルの平面図、図２に断面図、図３に該メモリセルをアレイした図を示す。図１Ａは、アクティブ領域１０７、１０７’、第１配線層（ドライバトランジスタＱ１、Ｑ２及びトランスファトランジスタＱ３、Ｑ４のゲート電極１０３、１０３’、１０４、１０４’）、第２配線層（接地線１１０、第１、第２ワード線１１１、１１１’）等を示す平面図である。図１Ｂは、第２配線層、第３配線層（ＴＦＴＱ５、Ｑ６のゲート電極１１３、１１３’、ビット線の引き出し電極１１４、１１４’）、第４配線層（ＴＦＴのバルク１１６、１１６’）等を示す平面図である。図１Ｃは、第３配線層、第５配線層（ビット線１１９、１１９’）等を示す平面図である。図２は、図１Ａ〜図１ＣのＸ断面を示す断面図である。図３は、図１Ａ〜図１Ｃのメモリセルを図４に示すようにアレイした場合の図である。
【００２５】
これらの図に示すように、実施例１では、隣り合うメモリセルの第１トランスファトランジスタ（トランスファゲート）Ｑ３のゲート電極を、該ゲート電極とは異なる配線層で接続する第１ワード線１１１と、隣り合うメモリセルの第２トランスファトランジスタＱ４のゲート電極を、該ゲート電極とは異なる配線層で接続する第２ワード線１１１’と、第１、第２ドライバトランジスタＱ１、Ｑ２のソース領域を接続する接地線１１０とを含む。そして、これらの第１、第２ワード線１１１、１１１’、接地線１１０は、図２４に示すメモリセルとは異なり、同一の配線層で形成されている。また図２に示すように、これらの第１、第２ワード線１１１、１１１’、接地線１１０は、第１の配線層（ゲート電極１０３、１０３’、１０４、１０４’）の上方に設けられる第２の配線層で形成されている。本実施例によれば、ワード線と接地線とが同一配線層となるため、接地線を形成するための新たな層を設ける必要がなく、配線層の数、工程数等を最適にできる。
【００２６】
（１）メモリセル構造
次に図５の等価回路図等を用いて本メモリセルの構造について説明する。図５に示すように、このメモリセルは、ドライバトランジスタＱ１、Ｑ２、ＴＦＴ（薄膜トランジスタ）Ｑ５、Ｑ６を有するフリップフロップ回路と、トランスファトランジスタＱ３、Ｑ４とを含む。実施例１の特徴は、図５に太線で示すように、隣り合うメモリセルのＱ３のゲート電極１０４を第１ワードライン１１１で接続し、隣り合うメモリセルのＱ４のゲート電極１０４’を第２ワードライン１１１’で接続すると共に、第１、第２ワードライン１１１、１１１’を接地線１１０と同一配線層で形成したことにある。
【００２７】
実施例１ではドライバトランジスタＱ１、Ｑ２のゲート電極１０３、１０３’、トランスファトランジスタＱ３、Ｑ４のゲート電極１０４、１０４’が第１の配線層となる。
【００２８】
第２の配線層である接地線１１０は、ソースコンタクト（スルーホール）１０８、１０８’を介して、Ｑ１、Ｑ２のソース領域と接続される。また第２の配線層である第１、第２ワードライン１１１、１１１’は、ゲートコンタクト（スルーホール）１０９、１０９’を介して、第１の配線層であるＱ３、Ｑ４のゲート電極１０４、１０４’に接続される。
【００２９】
第３の配線層であるＴＦＴＱ５のゲート電極１１３は、ドレインコンタクト（スルーホール）１１２’を介して、Ｑ２及びＱ４のドレイン領域、Ｑ１のゲート電極に接続される。また第３の配線層であるＴＦＴＱ６のゲート電極１１３’は、ドレインコンタクト１１２を介して、Ｑ１及びＱ３のドレイン領域、Ｑ２のゲート電極に接続される。また第３の配線層であるビット線の引き出し電極１１４、１１４’は、ソースコンタクト１１２’’、１１２’’’を介してＱ３、Ｑ４のソース領域に接続される。
【００３０】
第４の配線層であるＴＦＴＱ５、Ｑ６のバルク１１６、１１６’は、コンタクト１１５、１１５’を介して、ＴＦＴＱ６、Ｑ５のゲート電極１１３’、１１３に接続される。
【００３１】
第５の配線層であるビット線１１９、１１９’は、コンタクト１１８、１１８’を介して、第３の配線層であるビット線の引き出し電極１１４、１１４’に接続される。
【００３２】
（２）製造工程
次に、実施例１のメモリセルの製造工程について図１Ａ〜図１Ｃ、図２を用いて説明する。
【００３３】
▲１▼まずｎ型シリコン基板にｐ型不純物のホウ素（Ｂ＋）をイオン注入し、１１００℃でドライブインを行い、ＰＷＥＬＬ領域１０１を形成する。次にアクティブ領域のパターニングを行い、ＬＯＣＯＳ法により４００ｎｍの素子分離膜１０２を形成する。
【００３４】
次に９００℃のＯ２雰囲気で１０ｎｍのゲート酸化膜１２０を形成する。次にＣＶＤ法により２００ｎｍのポリシリコン膜を形成後、ＰＯＣｌ３を使った熱拡散法により８５０℃で２０分の拡散を行ない、ｎ型不純物である燐（Ｐ＋）をポリシリコン膜に導入する。次にフォト工程を行いゲート電極のパターニングを行う。そしてＣｌ２ガスを使ったＲＩＥによるドライエッチ工程を行ない、第１の配線層によるゲート電極を形成する。この時、ドライバトランジスタＱ１，Ｑ２のゲート電極１０３、１０３’と、トランスファトランジスタＱ３，Ｑ４のゲート電極１０４、１０４’は同時に形成される。
【００３５】
▲２▼次に、これらのゲート電極をマスクにして、ｎ型不純物の燐を加速エネルギー５０ＫｅＶ、ドーズ量２×１０１３ｃｍ−２でイオン注入し、オフセット領域１０５を形成する。続いて、ＣＶＤ法により２５０ｎｍのＳｉＯ２膜を形成後、プラズマエッチでエッチバックを行ない、サイドウォール膜１０６を形成する。次に、このサイドウォール膜及びゲート電極をマスクにして、ｎ型不純物の砒素（Ａｓ＋）を加速エネルギー５０ＫｅＶ、ドーズ量４×１０１５ｃｍ−２でイオン注入し、Ｎ＋のアクティブ領域１０７、１０７’を形成する。次にＣＶＤ法により１５０ｎｍのＳｉＯ２膜１２２を形成した後、フォト工程を行いコンタクトのパターニングを行う。そしてＣＦ４ガスを使ったＲＩＥによるドライエッチ工程を行ない、ドライバトランジスタＱ１，Ｑ２のソ−ス領域となるＮ＋領域上にソースコンタクト１０８、１０８’を形成し、トランスファトランジスタＱ３，Ｑ４のゲート電極上にゲートコンタクト１０９、１０９’を形成する。
【００３６】
次にＣＶＤ法により１００ｎｍのポリシリコン膜を形成後、ｎ型不純物の燐を加速エネルギー３５ＫｅＶ、ドーズ量６×１０１５ｃｍ−２でイオン注入して、燐をポリシリコン膜に導入する。続いて、スパッタにより１００ｎｍのＷＳｉ２膜を形成後、フォト工程を行い接地線及びワード線のパターニングを行う。そしてＣｌ２ガスを使ったＲＩＥによるドライエッチ工程を行ない、第２の配線層、即ち接地線１１０及びワード線１１１，１１１’を形成する。この時、接地線１１０とワード線１１１，１１１’は同時に形成される。
【００３７】
▲３▼次に、ＣＶＤ法により１５０ｎｍのＳｉＯ２膜１２４を形成した後、フォト工程を行いコンタクトのパターニングを行う。そしてＣＦ４ガスを使ったＲＩＥによるドライエッチ工程を行なう。これによりドライバトランジスタＱ１のドレイン領域上及びドライバトランジスタＱ２のゲート電極上にドレインコンタクト１１２を形成し、ドライバトランジスタＱ２のドレイン領域上及びドライバトランジスタＱ１のゲート電極上にドレインコンタクト１１２’を形成する。またトランスファトランジスタＱ３、Ｑ４のソース領域上にソースコンタクト１１２’’、１１２’’’を形成する。
【００３８】
次にＣＶＤ法により１５０ｎｍのポリシリコン膜を形成後、ｎ型不純物の燐を加速エネルギー３５ＫｅＶ、ドーズ量６×１０１５ｃｍ−２でイオン注入して、燐をポリシリコン膜に導入する。次に、フォト工程を行いＴＦＴのゲート電極のパターニングを行う。そしてＣｌ２ガスを使ったＲＩＥによるドライエッチ工程を行ない、第３の配線層、即ちＴＦＴＱ５、Ｑ６のゲート電極１１３、１１３’及びビット線の引出し電極１１４、１１４’を形成する。
【００３９】
▲４▼次に、ＴＦＴＱ５、Ｑ６のゲート膜として、ＣＶＤ法により３０ｎｍのＳｉＯ２膜１２６を形成した後、フォト工程を行いコンタクトのパターニングを行う。そしてフッ酸溶液によるウェットエッチ工程を行ない、ＴＦＴＱ５、Ｑ６のゲート電極上にコンタクト１１５、１１５’を形成する。次にＳｉＨ４ガスを使ったＣＶＤ法により５５０℃ ６０Ｐａで３０ｎｍのアモルファスシリコン膜を形成後、フォト工程を行いＴＦＴのチャネル領域のパターニングを行う。そしてｐ型不純物のＢＦ２ ＋を、加速エネルギー３５ＫｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入し、ＴＦＴＱ５、Ｑ６のソース及びドレイン領域にホウ素を導入する。次に、フォト工程を行いＴＦＴ領域のパターニングを行う。そしてＣｌ２ガスを使ったＲＩＥによるドライエッチ工程を行ない、第４の配線層、即ちＴＦＴＱ５、Ｑ６のバルク１１６、１１６’を形成する。なおＴＦＴの構造としては、種々のものを採用でき、例えばバルクの上方にゲート電極が配置されるような構造としてもよい。
【００４０】
▲５▼次に、ＣＶＤ法により１００ｎｍのＳｉＯ２膜を形成した後、常圧ＣＶＤ法により４００ｎｍのＢＰＳＧ（Ｂ、Ｐシリケードガラス）１２８を形成する。次にフォト工程を行いコンタクトホ−ルのパターニングを行う。そしてＣＦ４ガスを使ったＲＩＥによるドライエッチ工程を行ない、第３の配線層であるビット線の引出し電極１１４、１１４’上にコンタクトホ−ル１１８、１１８’を形成する。そしてＮ２雰囲気中で９００℃で２０分のアニールを行ない、平坦化及びコンタクトホ−ルのリフローをおこなう。また、このアニールによりメモリセルの接地線１１０とワード線１１１，１１１’はシリサイド化して、ＷＳｉポリサイドとなる。これにより、これらのシート抵抗は１０Ω／□まで低くなる。
【００４１】
次に、スパッタによりＴｉ／ＴｉＮ／ＡｌＣｕをそれぞれ１５／１００／７００ｎｍ形成し、フォト工程を行いパターニングを行う。そしてＣｌ系のガスを使ったＲＩＥによるドライエッチ工程を行ない、第５の配線層であるアルミ配線１１９、１１９’を形成する。以上によりメモリセルが完成する。
【００４２】
（３）配線形状、コンタクト形状等
▲１▼本メモリセルでは、接地線１１０を図６に示すように配線している。即ち、第１、第２ワード線１１１、１１１’との間の最小寸法間隔を少なくとも保ちながら、ドライバトランジスタＱ１、Ｑ２のチャネル領域１４０、１４０’の一部又は全部を覆うように、接地線１１０を配線している。ここで最小寸法間隔とはデザインルール上で許容される最小間隔等であり、図６では、第２の配線層である接地線１１０と第１、第２ワード線１１１、１１１’との間の最小間隔Ｌがこれに相当する。またＱ１、Ｑ２のチャネル領域１４０、１４０’は、Ｑ１、Ｑ２のゲート電極１０３、１０３とアクティブ領域１０７、１０７’（図１Ａ参照）とがオーバーラップする領域である。Ｑ１、Ｑ２のチャネル領域１４０、１４０’を、接地線１１０で覆うことで、Ｑ１、Ｑ２のチャネル領域を電界の影響等からシールドすることが可能となる。これによりメモリセルの動作安定化、低動作電圧化を図ることができる。
【００４３】
メモリセルの安定動作等の観点からは、チャネル領域１４０、１４０’の全ての領域を接地線１１０で覆うことが望ましい。しかしながら、第１、第２ワード線１１１、１１１’の配線抵抗を許容値以下にするためには、ワード線の配線幅をある程度確保する必要がある。このため、チャネル領域１４０を覆う場合を例にとると、接地線１１０を、図６のＰに示すラインよりも左側に延ばすことはできない。この場合、Ｑ１のチャネル幅を図６に示す幅よりも短くすれば、チャネル領域１４０の全てを接地線１１０で覆うことが可能となる。しかしながら、Ｑ１のチャネル幅が短くなると、メモリセルのβ比（ドライバトランジスタとトランスファトランジスタのベータレシオ）が小さくなり、メモリセルの性能（動作速度、動作安定性、低動作電圧等）が低下してしまう。以上のことを勘案して、本メモリセルでは、チャネル領域１４０、１４０’の一部のみを接地線１１０で覆っているが、ワード線の幅及びβ比等を上手く調整して、全てのチャネル領域を接地線で覆うようにすることも可能である。
【００４４】
▲２▼本メモリセルでは、図７に示すように、ＴＦＴＱ５、Ｑ６（第１、第２負荷トランジスタ）のチャネル領域１４２、１４２’と、ドライバトランジスタＱ２、Ｑ１のチャネル領域１４０’、１４０との間の領域に接地線１１０が介在するように、接地線１１０の配線を行っている。このようにすることで、Ｑ５、Ｑ６で発生した電界等が、Ｑ２、Ｑ１に悪影響を及ぼすこと、または逆にＱ２、Ｑ１からの電界がＱ５、Ｑ６に悪影響を及ぼすことを有効に防止でき、メモリセルの動作安定化、低動作電圧化を図ることができる。特に、本メモリセルでは、Ｑ２、Ｑ１のすぐ上にＱ５、Ｑ６が配置される構造となっているため、Ｑ２、Ｑ１とＱ５、Ｑ６との間に接地線１１０を介在させる手法は、電界の影響除去等に非常に有効なものとなる。更に、図７から明らかなように本メモリセルでは、Ｑ２、Ｑ１のチャネル領域とＱ５、Ｑ６のチャネル領域とがオーバーラップするほとんど全ての領域において、接地線１１０が介在する構造となっているため、電界の悪影響等を確実に除去できる。
【００４５】
なお後述する実施例２のように、負荷トランジスタであるＴＦＴＱ５、Ｑ６の代わりに負荷抵抗Ｒ５、Ｒ６を用いる場合には、Ｑ２、Ｑ１のチャネル領域とＲ５、Ｒ６との間に、接地線を配置する構成とすればよい。
【００４６】
▲３▼本メモリセルでは、Ｑ１、Ｑ３のドレイン領域と、Ｑ２のゲート電極を接続する第１ドレインコンタクト１１２、並びにＱ２、Ｑ４のドレイン領域と、Ｑ１のゲート電極を接続する第２ドレインコンタクト１１２’を次のような形状にしている。即ち図８に示すように、第１ドレインコンタクト１１２の第２ドレインコンタクト１１２’側の角部を面取りすることで、第１面取り辺１４４を形成する。また第２ドレインコンタクト１１２’の第１ドレインコンタクト１１２側の角部を面取りすることで、第２面取り辺１４４’を形成する。このようにすることで、ドレインコンタクト１１２、１１２’を、互いにより近づけることが可能となり、メモリセルのサイズを最適化できる。
【００４７】
セルサイズを決定する要因は、メモリセル内に配置されるコンタクトのサイズ、並びにコンタクト間の距離である。従って、図１Ａから明らかなように、ドレインコンタクト１１２、１１２’のサイズを小さくする、あるいはドレインコンタクト１１２、１１２’間の距離を狭めることができれば、セルサイズを縮小できる。一方、ドレインコンタクト１１２、１１２’のサイズを小さくすると、コンタクト抵抗が大きくなり、これはメモリセルの動作の不安定化等につながる。
【００４８】
本メモリセルでは、図８に示すように、ドレインコンタクト１１２、１１２’に面取り辺１１４、１１４’を設けている。これにより、ドレインコンタクト１１２、１１２’のサイズをある程度維持したままで、ドレインコンタクトを互いに近づけることが可能となる。即ち、メモリセルの動作安定性等をある程度確保しながら、セルサイズを縮小できる。
【００４９】
▲４▼更に本メモリセルでは、図８に示すように、第１面取り辺１４４と第２面取り辺１４４’の間の領域に、接地線１１０を配線している。これによりメモリセルのサイズを最適としながら、接地線１１０の縦横比を低くでき、例えば３．０以下とすることが可能となる。接地線１１０の縦横比が低くなると、接地線の配線抵抗が低くなり、これはメモリセルの動作安定化、低動作電圧化につながる。
【００５０】
即ち図８において、ドレインコンタクト１１２、１１２’間の距離を狭めれば、セルサイズを縮小できる。一方、ドレインコンタクト１１２、１１２’間の距離を狭めると、図８のＦに示す領域での接地線１１０の幅が狭まり、接地線の配線抵抗が高くなってしまう。
【００５１】
本メモリセルでは、ドレインコンタクト１１２、１１２’に面取り辺１１４、１１４’を設けているため、ドレインコンタクト１１２、１１２’間の距離を狭めながらも、Ｆの領域での接地線１１０の幅を、ある程度確保できる。即ち、セルサイズを縮小化しながらも、接地線１１０の配線抵抗を低くでき、メモリセルの動作安定化、低動作電圧化を図れる。特に本メモリセルでは、接地線１１０の輪郭が、第１面取り辺１４４に対向すると共に第１面取り辺１４４に平行な辺１４６と、第２面取り辺１４４’に対向すると共に第２面取り辺１４４’に平行な辺１４６’とを含むようになっている。これにより、Ｆの領域での接地線１１０の幅を最適にでき、接地線の配線抵抗をより低くすることが可能となる。
【００５２】
▲５▼本メモリセルでは、図９に示すように、ＴＦＴＱ５のゲート電極１１３を介して、第２ドライバトランジスタＱ２及び第２トランスファトランジスタＱ４のドレイン領域（アクティブ領域１０７’）と、第１ドライバトランジスタＱ１のゲート電極１０３とが接続される。同様に、ＴＦＴＱ６のゲート電極１１３’を介して、第１ドライバトランジスタＱ１及び第１トランスファトランジスタＱ３のドレイン領域（アクティブ領域１０７）と、第２ドライバトランジスタＱ２のゲート電極１０３’とが接続される。より具体的には、図９のＧの領域でドライバトランジスタＱ１のゲート電極１０３とＴＦＴＱ５のゲート電極１１３が接続され、このゲート電極１１３が、Ｈの領域でＱ２、Ｑ４のドレイン領域（アクティブ領域１０７’）に接続される。
【００５３】
メモリセルの動作安定化、低動作電圧化を図るためにはコンタクト抵抗を下げる必要があり、ドレインコンタクト１１２’でのコンタクト抵抗を下げるためには、Ｈ領域を大きくする必要がある。一方、Ｈ領域を大きくすると、ドレインコンタクトサイズ１１２’が大きくなり、これはメモリセルのサイズ拡大につながる。本メモリセルでは、ドレインコンタクト１１２’の角部を面取りし、面取り辺１４４’を設けているため、セルサイズを最適化しながらも、Ｈ領域を大きくしコンタクト抵抗を低減でき、メモリセルの動作安定化、低動作電圧化、信頼性の向上等を図ることができる。
【００５４】
▲６▼本メモリセルでは、図１０に示すように、第１ドライバトランジスタＱ１のソース領域を接地線１１０に接続するための第１ソースコンタクト１０８と、第１ドレインコンタクト１１２とが、第１の方向に沿って所与の間隔で配置される。一方、第２ドライバトランジスタＱ２のソース領域を接地線１１０に接続するための第２ソースコンタクト１０８’と、第２ドレインコンタクト１１２’とが、上記第１の方向と平行な第２の方向に沿って所与の間隔で配置される。そして、接地線１１０は、第１、第２ドレインコンタクト１１２、１１２’との最小寸法間隔Ｌを少なくとも保ちながら、第１、第２ソースコンタクト１０８、１０８’を含むように配線される。
【００５５】
このようにすれば、図１０に示すようなコンタクト配置となっている場合においても、低い縦横比の接地線１１０を配線することができる。コンタクト配置は、メモリセルのサイズを決める大きな要因となる。本メモリセルでは、第１の方向に沿ったコンタクトと第２方向に沿ったコンタクトを図１０のように配置することで、最密に近いコンタクト配置が実現されている。そしてこのようなコンタクト配置において、ドレインコンタクト１１２、１１２’と接触せずに、且つソースコンタクト１０８、１０８’を含むように接地線１１０を配線するために、本メモリセルでは、接地線１１０を図１０に示すように屈曲させている。これにより図１０のＦの領域での幅を最適にしながら接地線１１０を配線することが可能となり、接地線１１０の低抵抗化とセルサイズの縮小とを両立することが可能となる。
【００５６】
また、このように接地線１１０を屈曲させても、図３、図４に示すように線対称にメモリセルを配置すれば、屈曲した接地線１１０を複数のメモリセル間で順次接続させることが可能となる。
【００５７】
▲７▼本メモリセルでは、図１１のＩ、Ｊに示すように、第１ドライバトランジスタＱ１のゲート電極１０３を、第１ソースコンタクト１０８の各辺１５０、１５２、１５４との最小寸法間隔を少なくとも保ちながら屈曲させている。同様に、図１１のＩ’、Ｊ’に示すように、第２ドライバトランジスタＱ２のゲート電極１０３’を、第２ソースコンタクト１０８’の各辺１５０’、１５２’、１５４’との最小寸法間隔を少なくとも保ちながら屈曲させている。
【００５８】
このようにすることで、まず第１に、ゲート電極１０３、１０３’の実効幅を長くでき、メモリセルのβ比を高めることができ、メモリセルの動作安定化、低動作電圧化を図れる。
【００５９】
また図１１のＫ、Ｋ’に示すように、アクティブ領域１０７、１０７’の角部を面取りすることが可能となり、セルサイズの縮小化が可能となる。
【００６０】
最後に、図３、図４を用いて、メモリセルのセル配置について説明する。図４において、Ｆは、図１Ａのメモリセルの向きを示すものである。メモリセルは隣り合うメモリセルの境界を軸として線対称に配置されている。例えばメモリセル１と２、１と４は各々線対称に配置されている。
【００６１】
また隣り合うメモリセル１、２の第１トランスファトランジスタＱ３、Ｑ３’のゲート電極は、第１配線層６０４により同一島状に形成されている。同様に隣り合うメモリセル３、４の第１トランスファトランジスタＱ３’’、Ｑ３’’’のゲート電極も、第１配線層６０４’’により同一島状に形成されている。そして第１の配線層６０４、６０４’’は、第２の配線層である第１ワード線６１１により接続されている。
【００６２】
また隣り合うメモリセル１、４の第２トランスファトランジスタＱ４、Ｑ４’’’のゲート電極は、第１配線層６０４’により同一島状に形成されている。そして、この第１配線層６０４’は、メモリセル３の同一島状の第１配線層６０４’’’と、第２の配線層である第２ワード線６１１’により接続されている。このようにメモリセルを配置することで、例えばソースコンタクト６０８、６０８’、ゲートコンタクト６０９、６０９’を、隣り合うメモリセルで共有化することが可能となり、これによりデバイスサイズの縮小化を図れる。
【００６３】
（実施例２）
図１２Ａ〜図１２Ｃに、実施例２のメモリセルの平面図を示し、図１３に等価回路図を示す。図５と図１３の比較から明らかなように、実施例２は、実施例１の負荷トランジスタＱ５、Ｑ６を、負荷抵抗Ｒ５、Ｒ６に置き換えた実施例である。
【００６４】
実施例２のメモリセルの構造について、図１２Ａ〜図１２Ｃ、図１３を用いて説明する。実施例２では、ドライバトランジスタＱ１、Ｑ２のゲート電極７０３、７０３’、トランスファトランジスタＱ３、Ｑ４のゲート電極７０４、７０４’が第１の配線層となる。
【００６５】
第２の配線層である接地線７１０は、ソースコンタクト７０８、７０８’を介してＱ１、Ｑ２のソース領域と接続される。また第２の配線層である第１、第２ワードライン７１１、７１１’は、ゲートコンタクト７０９、７０９’を介してＱ３、Ｑ４のゲート電極７０４、７０４’に接続される。
【００６６】
第３の配線層である負荷抵抗７１６は、ドレインコンタクト７１２を介して、Ｑ１、Ｑ３のドレイン領域及びＱ２のゲート電極に接続される。また負荷抵抗７１６’は、ドレインコンタクト７１２’を介して、Ｑ２、Ｑ４のドレイン領域及びＱ１のゲート電極に接続される。
【００６７】
第４の配線層であるビット線７１９、７１９’は、コンタクト７１８、７１８’を介してＱ３、Ｑ４のソース領域に接続される。
【００６８】
次に実施例２の製造工程について説明する。実施例２では、図１Ａ〜図１Ｃ、図２に示す実施例１と異なり、ＴＦＴのゲート電極１１３、１１３’を形成する工程、ＴＦＴのゲート膜となるＳｉＯ２膜１２６を形成する工程、コンタクト１１２’’、１１２’’’を形成する工程が省略される。そしてＴＦＴのソース、ドレイン領域に、ｐ型不純物のＢＦ２ ＋をイオン注入する代わりに、この領域にｎ型不純物である砒素を加速エネルギー５０ＫｅＶ、ドーズ量４×１０１５ｃｍ−２でイオン注入して電源供給ラインを形成する。そしてイオン注入しなかった部分を高抵抗の負荷として用いる。
【００６９】
以上説明した実施例２においても、配線、コンタクトの形状等を、図６〜図１１に示すようにすることで、メモリセルの小面積化、動作安定化、低動作電圧化等が可能となる。
【００７０】
（実施例３）
図１４Ａ〜図１４Ｃに実施例３のメモリセルの平面図を示し、図１５にＸ断面での断面図を示す。また図１６にメモリセルをアレイした図を示し、図１７にメモリセルの等価回路図を示す。実施例３では、実施例１と異なり、接地線２１５、第１、第２ワード線２１６、２１６’が、ＴＦＴＱ５、Ｑ６の上方に設けられる第４の配線層となっている。
【００７１】
次に図１７等を用いて実施例３のメモリセルの構造について説明する。
【００７２】
実施例３では、ドライバトランジスタＱ１、Ｑ２のゲート電極２０３、２０３’、トランスファトランジスタＱ３、Ｑ４のゲート電極２０４、２０４’が第１の配線層となる。
【００７３】
第２の配線層であるＴＦＴＱ５のゲート電極２０９は、ドレインコンタクト２０８’を介して、Ｑ２及びＱ４のドレイン領域、Ｑ１のゲート電極に接続される。またＴＦＴＱ６のゲート電極２０９’は、ドレインコンタクト２０８を介して、Ｑ１及びＱ３のドレイン領域、Ｑ２のゲート電極に接続される。また第２の配線層であるビット線の引き出し電極２１０、２１０’は、ソースコンタクト２０８’’、２０８’’’を介してＱ３、Ｑ４のソース領域に接続される。
【００７４】
第３の配線層であるＴＦＴＱ５、Ｑ６のバルク２１２、２１２’は、コンタクト２１１、２１１’を介してＴＦＴＱ６、Ｑ５のゲート電極２０９’、２０９に接続される。
【００７５】
第４の配線層である接地線２１５は、ソースコンタクト２１３、２１３’を介してＱ１、Ｑ２のソース領域に接続される。また第４の配線層である第１、第２ワードライン２１６、２１６’は、ゲートコンタクト２１４、２１４’を介してＱ３、Ｑ４のゲート電極２０４、２０４’に接続される。
【００７６】
第５の配線層であるビット線２１９、２１９’は、コンタクト２１８、２１８’を介して、第２の配線層であるビット線の引き出し電極２１０、２１０’に接続される。
【００７７】
次に実施例３の製造工程について図１４Ａ〜図１４Ｃ、図１５を用いて説明する。アクティブ領域２０７、２０７’の形成までは実施例１と同様であるため説明を省略する。
【００７８】
▲１▼アクティブ領域の形成後、ＣＶＤ法により１５０ｎｍのＳｉＯ２膜２２２を形成し、フォト工程を行いコンタクトのパターニングを行う。そしてＣＦ４ガスを使ったＲＩＥによるドライエッチ工程を行なう。これによりドライバトランジスタＱ１のドレイン領域上及びドライバトランジスタＱ２のゲート電極上にドレインコンタクト２０８を形成し、ドライバトランジスタＱ２のドレイン領域上及びドライバトランジスタＱ１のゲート電極上にドレインコンタクト２０８’を形成する。またトランスファトランジスタＱ３、Ｑ４のソース領域上にソースコンタクト２０８’’、２０８’’’を形成する。
【００７９】
次にＣＶＤ法により１５０ｎｍのポリシリコン膜を形成後、ｎ型不純物の燐を加速エネルギー３５ＫｅＶ、ドーズ量６×１０１５ｃｍ−２でイオン注入して、燐をポリシリコン膜に導入する。次に、フォト工程を行いＴＦＴのゲート電極のパターニングを行う。そしてＣｌ２ガスを使ったＲＩＥによるドライエッチ工程を行ない、第２の配線層、即ちＴＦＴＱ５、Ｑ６のゲート電極２０９、２０９’及びビット線の引出し電極２１０、２１０’を形成する。
【００８０】
▲２▼次に、ＴＦＴＱ５、Ｑ６のゲート膜として、ＣＶＤ法により３０ｎｍのＳｉＯ２膜２２４を形成した後、フォト工程を行いコンタクトのパターニングを行う。そしてフッ酸溶液によるウェットエッチ工程を行ない、ＴＦＴＱ５、Ｑ６のゲート電極上にコンタクト２１１、２１１’を形成する。次にＳｉＨ４ガスを使ったＣＶＤ法により５５０℃、６０Ｐａでアモルファスシリコン膜を３０ｎｍ形成後、フォト工程を行いＴＦＴのチャネル領域のパターニングを行う。そしてｐ型不純物のＢＦ２ ＋を加速エネルギー３５ＫｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入し、ＴＦＴＱ５、Ｑ６のソース及びドレイン領域にホウ素を導入する。次に、フォト工程を行いＴＦＴ領域のパターニングを行う。そしてＣｌ２ガスを使ったＲＩＥによるドライエッチ工程を行ない、第３の配線層、即ちＴＦＴＱ５、Ｑ６のバルク２１２、２１２’を形成する。なおＴＦＴの構造としては、種々のものを採用でき、例えばバルクの上方にゲート電極が配置されるような構造としてもよい。
【００８１】
▲３▼次に、ＣＶＤ法により１５０ｎｍのＳｉＯ２膜２２６を形成した後、フォト工程を行いコンタクトのパターニングを行う。そしてＣＦ４ガスを使ったＲＩＥによるドライエッチ工程を行なう。これにより、ドライバトランジスタＱ１，Ｑ２のソ−ス領域となるＮ＋領域上にソースコンタクト２１３、２１３’を形成し、トランスファトランジスタＱ３，Ｑ４のゲート電極上にゲートコンタクト２１４、２１４’を形成する。
【００８２】
次にＣＶＤ法により１００ｎｍのポリシリコン膜を形成後、ｎ型不純物の燐を加速エネルギー３５ＫｅＶ、ドーズ量６×１０１５ｃｍ−２でイオン注入して、燐をポリシリコン膜に導入する。続いて、スパッタにより１００ｎｍのＷＳｉ２膜を形成後、フォト工程を行い接地線及びワード線のパターニングを行う。そしてＣｌ２ガスを使ったＲＩＥによるドライエッチ工程を行ない、第４の配線層、即ちに接地線２１５及びワード線２１６，２１６’を形成する。この時、接地線２１５とワード線２１６，２１６’は同時に形成される。
【００８３】
その後の工程は、実施例１と同様であるため説明を省略する。
【００８４】
図１６は、実施例３のメモリセルをアレイした図である。実施例１と同様に、隣り合うメモリセルの境界を軸として、メモリセルは線対称に配置されている。また隣り合うメモリセルのゲート電極は、第１の配線層９０４、９０４’、９０４’’、９０４’’’等により同一島状に形成され、また第１、第２ワード線９１６、９１６’により接続される。
【００８５】
また実施例３では、図１８に示すように接地線２１５を配線している。即ち、隣接する第１、第２ワード線２１６、２１６’との間の最小寸法間隔Ｌを少なくとも保ちながら、ＴＦＴ（第１、第２負荷トランジスタ）のチャネル領域２４０、２４０’の一部又は全部を覆うように、接地線２１５を配線する。
【００８６】
このように接地線２１５を配線することで、ビット線２１９、２１９’からの電界等がＴＦＴのチャネル領域２４０、２４０’に影響を与えるのを有効に防止できる。これによりメモリセルの動作安定化及び低動作電圧化を図ることができる。またパシベーション膜（オーバーコード膜）を形成する際に生じる水素等が、ＴＦＴに悪影響を与えるのを有効に防止できる。更に実施例３によれば、接地線２１５の縦横比を２．０以下とすることができ、実施例１よりも更に接地線の配線抵抗を低くできる。
【００８７】
なお以上説明した実施例３においても、配線、コンタクトの形状等を、図６〜図１１に示すようにすることで、メモリセルの小面積化、動作安定化、低動作電圧化等が可能となる。
【００８８】
（実施例４）
図１９Ａ〜図１９Ｃに、実施例４のメモリセルの平面図を示し、図２０に等価回路図を示す。図１７と図２０の比較から明らかなように、実施例４は、実施例３の負荷トランジスタＱ５、Ｑ６を、負荷抵抗Ｒ５、Ｒ６に置き換えた実施例である。
【００８９】
実施例４のメモリセルの構造について、図１９Ａ〜図１９Ｃ、図２０を用いて説明する。実施例４では、ドライバトランジスタＱ１、Ｑ２のゲート電極８０３、８０３’、トランスファトランジスタＱ３、Ｑ４のゲート電極８０４、８０４’が第１の配線層となる。
【００９０】
第２の配線層である負荷抵抗８１２は、ドレインコンタクト８１１を介して、Ｑ１、Ｑ３のドレイン領域及びＱ２のゲート電極に接続される。また負荷抵抗８１２’は、ドレインコンタクト８１１’を介して、Ｑ２、Ｑ４のドレイン領域及びＱ１のゲート電極に接続される。
【００９１】
第３の配線層である接地線８１５は、ソースコンタクト８１３、８１３’を介してＱ１、Ｑ２のソース領域と接続される。また第１、第２ワードライン８１６、８１６’は、ゲートコンタクト８１４、８１４’を介してＱ３、Ｑ４のゲート電極８０４、８０４’に接続される。
【００９２】
第４の配線層であるビット線８１９、８１９’は、コンタクト８１８、８１８’を介してＱ３、Ｑ４のソース領域に接続される。
【００９３】
実施例３と実施例４の製造工程の相違は、実施例１と実施例２の製造工程の相違と同様であるため、説明を省略する。
【００９４】
以上説明した実施例４においても、配線、コンタクトの形状等を、図６〜図１１、図１８に示すようにすることで、メモリセルの小面積化、動作安定化、低動作電圧化等が可能となる。特に、実施例４では、第２の配線層の負荷抵抗８１２、８１２’を、第３の配線層の接地線８１５でシールドすることで、ビット線８１９、８１９’からの電界等の影響を有効に防止できることになる。
【００９５】
以上述べた、実施例１〜４によれば、トランスファトランジスタのゲート電極と、ワード線とを別の配線層で構成しているので、図２２の従来例よりもセルサイズを縮小できる。
【００９６】
またメモリセルの接地線がワード線と同一配線層で形成されているので、図２４の従来例に比べて配線層を低減できる。また２本のワード線の間に、ワード線と同一配線層の接地線を配置でき、しかも接地線の縦横比を小さくできる。これにより、配線層の低減と、メモリセルの低電圧での安定動作が可能になる。
【００９７】
またＱ１，Ｑ２，Ｑ３，Ｑ４のゲート膜形成からワード線の形成までの工程数を、図２３のＳＳＷセル（ｐｕｌｌ−ｄｏｗｎトランジスタのゲート膜形成からＡｃｃｅｓｓトランジスタ形成までを比較。但しＡｃｃｅｓｓトランジスタにＳｉＯ２のサイドウォールを使ったとする）と比較してみると、本実施例では、ＣＶＤ ＳｉＯ２ ｄｅｐｏｓｉｔｉｏｎが１工程、Ｐｌａｓｍａ ＳｉＯ２ ｅｔｃｈ−ｂａｃｋ工程が１工程少ない。
【００９８】
更にＳＳＷセルでは、Ａｃｃｅｓｓトランジスタ（トランスファトランジスタ）のゲート電極はポリサイドで形成されている。従ってＡｃｃｅｓｓトランジスタの能力を上げようとしてゲート酸化膜を１０ｎｍより薄くした場合、ポリサイドのエッチング時にゲート酸化膜がえぐれてしまったり、ポリサイドにアンダーカットが生じたりする等の問題が起こる。これに対して、本実施例のメモリセルでは、Ｑ１、Ｑ２、Ｑ３、Ｑ４のゲート酸化膜はポリシリコンにより形成されており、ポリシリコンのエッチングは、ポリサイドのエッチングよりも容易である。また接地線とワード線はポリサイドで形成されるが、このポリサイドの下地の層間膜は１５０ｎｍと厚く、従ってエッチングは容易である。更にこれらのポリサイドはトランジスタには使用されていないため、アンダーカットが入ってもよく、従って、容易なエッチングが可能となる。
【００９９】
またポリサイドを形成する場合、ＷＳｉスパッタ前の前洗浄が不十分であると、ポリシリコンとＷＳｉの界面に不純物がたまる。この結果、ポリサイドのエッチングをしたときに、この不純物によりエッチ残りが生じ、歩留まりが低下するという問題が生ずる。本実施例によれば第１層の配線層に関しては、そのような課題は生じず、歩留まりを向上できる。
【０１００】
なお本発明は、上記実施例１〜４で説明したものに限らず、種々の変形実施が可能である。
【０１０１】
例えば本実施例では、フリップフロップ回路のＭＯＳ型トランジスタのゲート電極、トランスファトランジスタのゲート電極を、第１の配線層である多結晶シリコン膜で形成し、接地線とワード線をＷＳｉポリサイドで形成した。しかしながら、メモリセルの接地線とワード線は、低抵抗の物質ならば他の高融点金属、例えばＭｏ，Ｃｏ，Ｎｉ，Ｔａなどのポリサイドでもよいし、これらのシリサイドでもよい。また、金属配線でもよい。そして、メモリセルの接地線とワード線が低抵抗になれば、フリップフロップ回路のＭＯＳ型トランジスタのゲート電極、トランスファトランジスタのゲート電極は、本実施例の多結晶シリコン膜のような抵抗が少し高い（５０〜１０００Ω／□）物質で形成してもかまわない。図２１に示すような一般のＳＲＡＭのメモリセルでは、１層目のワード線も２層目の接地線も低抵抗にする必要があり、このため高融点金属ポリサイド配線が２層必要となる。これに対して、本実施例によれば、ポリサイド配線を１層減らすことができ、工程短縮並びに歩留まり向上を図ることができる。
【０１０２】
また図６〜図１１、図１８等に示す配線及びコンタクトの形状等は、実施例１〜４で説明した構造のメモリセルの小面積化、動作安定化、低動作電圧化に特に有効である。しかしながら、これ以外にも、少なくとも、トランスファトランジスタのゲート電極を、該ゲート電極とは異なる配線層で接続する構造のメモリセルであれば、種々の構造のメモリセルに適用できる。
【０１０３】
【図面の簡単な説明】
【図１】図１Ａ〜図１Ｃは、実施例１のメモリセルの平面図である。
【図２】実施例１のメモリセルの断面図である。
【図３】メモリセルのアレイ図である。
【図４】メモリセルのアレイの向きを説明するための図である。
【図５】実施例１のメモリセルの等価回路図である。
【図６】接地線と、ドライバトランジスタのチャネル領域との関係を示す図である。
【図７】接地線と、ＴＦＴ（負荷トランジスタ）のチャネル領域との関係を示す図である。
【図８】接地線とドレインコンタクトとの関係を示す図である。
【図９】ＴＦＴのゲート電極を用いた接続手法について説明するための図である。
【図１０】接地線とドレインコンタクトとソースコンタクトとの関係を示す図である。
【図１１】ソースコンタクトと、ドライバトランジスタのゲート電極との関係を示す図である。
【図１２】図１２Ａ〜図１２Ｃは、実施例２のメモリセルの平面図である。
【図１３】実施例２のメモリセルの等価回路図である。
【図１４】図１４Ａ〜図１４Ｃは、実施例３のメモリセルの平面図である。
【図１５】実施例３のメモリセルの断面図である。
【図１６】メモリセルのアレイ図である。
【図１７】実施例３のメモリセルの等価回路図である。
【図１８】接地線と、ＴＦＴのチャネル領域との関係を示す図である。
【図１９】図１９Ａ〜図１９Ｃは、実施例４のメモリセルの平面図である。
【図２０】実施例４のメモリセルの等価回路図である。
【図２１】従来のメモリセルの一例である。
【図２２】従来のメモリセルの他の一例である。
【図２３】従来のメモリセルの他の一例である。
【図２４】従来のメモリセルの他の一例である。
【符号の説明】
Ｑ１，Ｑ２ ドライバトランジスタ
Ｑ３，Ｑ４ トランスファトランジスタ
Ｑ５，Ｑ６ ＴＦＴ（負荷トランジスタ）
Ｒ５，Ｒ６ 負荷抵抗
１０１，２０１ ＰＷＥＬＬ領域
１０２，２０２ 素子分離膜
１０３，１０３’，２０３，２０３’，７０３，７０３’，８０３，８０３’ドライバトランジスタのゲート電極
１０４，１０４’，２０４，２０４’，７０４，７０４’，８０４，８０４’トランスファトランジスタのゲート電極
１０７，１０７’，２０７，２０７’，７０７，７０７’，８０７，８０７’アクティブ領域
１０８，１０８’，２１３，２１３’，７０８，７０８’，８１３，８１３’ソースコンタクト
１０９，１０９’，２１４，２１４’，７０９，７０９’，８１４，８１４’ゲートコンタクト
１１０，２１５，７１０，８１５ 接地線
１１１，１１１’，２１６，２１６’，７１１，７１１’，８１６，８１６’ワード線
１１２，１１２’，２０８，２０８，７１２，７１２’，８１１，８１１’ ドレインコンタクト
１１３，１１３’，２０９，２０９’ＴＦＴのゲート電極
１１４，１１４’，２１０，２１０’ビット線の引出し電極
１１６，１１６’，２１２，２１２’ＴＦＴのバルク
７１６，７１６’，８１２，８１２’負荷抵抗
１１９，１１９’，２１９，２１９’，７１９，７１９’，８１９，８１９’ ビット線
【発明の属する技術分野】
本発明は半導体メモリ装置、特にＳＲＡＭに関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
ＳＲＡＭのメモリセルの一般的な構造を図２１に示す（日経マイクロデバイス１９９１年６月号，ｐ４７参照）。このタイプのメモリセルでは、素子分離膜のためのＬＯＣＯＳのバーズビークの影響を大きく受けるため、微細化しにくいという課題がある。またフリップフロップを構成するＭＯＳトランジスタＱ１，Ｑ２の素子特性が非対称になり、特に低電圧動作をさせる場合に、この非対称性が支障になるという課題がある。
【０００３】
この微細化及び非対称性の課題を解決するものとして、図２２に示すスプリットワードラインセルと呼ばれるメモリセルが考案されている（ＩＥＤＭ９１，ｐ４８２，Ｆｉｇ１参照）。しかしながら、このメモリセルでは、２本のワード線４０４，４０４’が存在するため、セルサイズが大きくなるという課題がある。
【０００４】
一方、このセルサイズの拡大の課題を解決するものとして、図２３に示すスタックド（Ｓｔａｃｋｅｄ）スプリットワードラインセル（ｓｓｗ）と呼ばれるメモリセルが考案されている（ＩＥＤＭ９３，ｐ８１１，Ｆｉｇ１参照）。このメモリセルでは、ワード線５１１，５１１’を多層化してセルサイズを縮小している。しかしながら、このメモリセルでは、工程数が多いためコストを下げにくく、またパーティクルの発生し易いＣＶＤ ＳｉＯ２ ｄｅｐｏｓｉｔｉｏｎ工程やＰｌａｓｍａ ＳｉＯ２ ｅｔｃｈ−ｂａｃｋ工程を多用するため、製品の歩留まりを上げにくいという課題がある。
【０００５】
更に特開平６ー５８００号には、同一セル内のトランスファトランジスタのゲート電極を、ゲート電極と別の層のワード線で接続する構造のメモリセルが開示されている。このメモリセルでは、トランスファトランジスタのゲート電極をセル内で等電位に保てるため、メモリセルの動作安定化を図れる。しかしながら、このメモリセルでは、図２４に示すように、メモリセル５２０内をワード線５２２が横切る構造となる。従って、接地線をワード線５２２と同層にすることができず、配線層の数の増加、工程数の増加、歩留まりの悪化等の課題がある。
【０００６】
本発明は、この様な課題を解決するためになされたものであり、その目的とするところは、製品の歩留まりがよく、コストを下げることが容易で、微細化、低電圧化が容易な半導体メモリ装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る半導体メモリ装置は、第１、第２ドライバトランジスタを有するフリップフロップ回路と、第１、第２トランスファトランジスタとを含む複数のメモリセルから成る半導体メモリ装置であって、隣り合うメモリセルの前記第１トランスファトランジスタのゲート電極間を接続するためのものであり該ゲート電極とは異なる配線層で形成される第１ワード線と、
隣り合うメモリセルの前記第２トランスファトランジスタのゲート電極間を接続するためのものであり該ゲート電極とは異なる配線層で形成される第２ワード線と、前記第１、第２ドライバトランジスタのソース領域を接続するためのものであり前記第１、第２ワード線と同一の配線層で形成される接地線とを含むことを特徴とする。
【０００８】
本発明によれば、トランスファトランジスタのゲート電極が、該ゲート電極と異なる配線層の第１、第２ワード線により接続されるため、スプリットワードラインセル等に比べセルサイズを小さくできる。また第１、第２ワード線と接地線とが同一配線層で形成されるため、配線層の数を減らすことができ、工程短縮、歩留まりの向上、装置の低コスト化等を図ることができる。
【０００９】
この場合、本発明では、前記第１、第２ワード線及び接地線を形成する配線層を、前記第１及び第２トランスファトランジスタのゲート電極を形成する配線層の上方に設けられる第２配線層とすることができる。
【００１０】
そして本発明では、前記接地線を、隣接する前記第１及び第２ワード線との間の最小寸法間隔を少なくとも保ちながら、前記第１及び第２ドライバトランジスタのチャネル領域の一部又は全部を覆うように配線することが望ましい。このようにすれば、第１、第２ドライバトランジスタのチャネル領域を電界の影響等からシールドでき、装置の動作安定化、低動作電圧化等を図ることができる。
【００１１】
また本発明では、前記フリップフロップ回路に、第１、第２負荷トランジスタ及び第１、第２負荷抵抗のいずれかを含ませ、該第１、第２負荷トランジスタのチャネル領域及び第１、第２負荷抵抗のいずれかと、前記第２及び第１ドライバトランジスタのチャネル領域との間に前記接地線が介在するように、該接地線の配線を行うことが望ましい。このようにすれば、第１、第２負荷トランジスタ又は第１、第２負荷抵抗からの電界等が、第２、第１ドライバトランジスタに悪影響を及ぼしたり、逆に第２、第１ドライバトランジスタからの電界等が、第１、第２負荷トランジスタ又は第１、第２負荷抵抗に悪影響を及ぼすことが有効に防止される。この手法は、第２、第１ドライバトランジスタと、第１、第２負荷トランジスタ又は第１、第２負荷抵抗との間の距離が短いメモリセル構造において特に有効であり、このような構造の場合に、電界からの悪影響等を確実に防止できる。
【００１２】
また本発明では、前記フリップフロップ回路に、第１、第２負荷トランジスタ及び第１、第２負荷抵抗のいずれかを含ませ、前記第１、第２ワード線及び接地線を形成する配線層を、該第１、第２負荷トランジスタ及び第１、第２負荷抵抗の上方に設けられる第３、第４の配線層のいずれかとすることができる。即ち、フリップフロップ回路が第１、第２負荷トランジスタを含む場合には、第１、第２ワード線、接地線は第４の配線層により形成され、第１、第２負荷抵抗を含む場合には第３の配線層により形成される。
【００１３】
この場合、本発明では、前記接地線を、隣接する前記第１及び第２ワード線との間の最小寸法間隔を少なくとも保ちながら、前記第１、第２負荷トランジスタのチャネル領域及び第１、第２負荷抵抗のいずれかの一部又は全部を覆うように配線することが望ましい。このようにすれば、接地線の上方に配置されるもの、例えばビット線等からの電界等が、第１、第２負荷トランジスタ又は第１、第２負荷抵抗に悪影響を及ぼすことが有効に防止される。これにより装置の動作安定化、低動作電圧化等を図ることができる。
【００１４】
また本発明は、前記第１ドライバトランジスタ及び前記第１トランスファトランジスタのドレイン領域と、前記第２ドライバトランジスタのゲート電極とを接続するための第１ドレインコンタクトと、前記第２ドライバトランジスタ及び前記第２トランスファトランジスタのドレイン領域と、前記第１ドライバトランジスタのゲート電極とを接続するための第２ドレインコンタクトとを含み、前記第１ドレインコンタクトは、前記第２ドレインコンタクト側の角部を面取りすることで形成される第１面取り辺を有し、前記第２ドレインコンタクトは、前記第１ドレインコンタクト側の角部を面取りすることで形成される第２面取り辺を有することを特徴とする。
【００１５】
本発明によれば、第１、第２ドレインコンタクトに第１、第２面取り辺が形成されるため、第１、第２ドレインコンタクトのサイズを、ある程度確保しながら、第１、第２ドレインコンタクトを互いに近づけることが可能となる。第１、第２ドレインコンタクトのサイズを大きく保てることで、コンタクト抵抗を低くでき、装置の動作安定化、低動作電圧化等が図れる。一方、第１、第２ドレインコンタクト間の距離を小さくすることで、セルサイズを小さくできる。即ち、本発明によれば、動作安定性等をある程度確保しながら、セルサイズを縮小できる。なお、この場合、ワード線は、必ずしも隣り合うメモリセルのトランスファトランジスタのゲート電極を接続する必要はなく、同一セル内のトランスファトランジスタのゲート電極を接続するようにしてもよい。
【００１６】
また本発明では、前記第１面取り辺と前記第２面取り辺との間の領域に、前記接地線を配線することが望ましく、前記接地線の輪郭が、前記第１面取り辺に対向すると共に該第１面取り辺に平行な辺と、前記第２面取り辺に対向すると共に該第２面取り辺に平行な辺とを含むことが望ましい。このようにすれば、接地線の縦横比を低くすることが可能となり、これにより接地線の低抵抗化が図れ、装置の動作安定化、低動作電圧化が図れる。
【００１７】
また本発明では、前記フリップフロップ回路は第１、第２負荷トランジスタを含み、該第２負荷トランジスタのゲート電極を介して、前記第１ドライバトランジスタ及び前記第１トランスファトランジスタのドレイン領域と、前記第２ドライバトランジスタのゲート電極とを接続し、該第１負荷トランジスタのゲート電極を介して、前記第２ドライバトランジスタ及び前記第２トランスファトランジスタのドレイン領域と、前記第１ドライバトランジスタのゲート電極とを接続するようにしてもよい。このようにすれば、ドライバトランジスタ等のドレイン領域と、ゲート電極とを接続するための配線層を別に設けることなく、これらの間での接続が可能となる。そして本発明によれば、ドレインコンタクトに面取り辺を設けることで、ドレインコンタクトのサイズを大きくできる。従って、上記のようにしてドレイン領域とゲート電極とを接続する場合にも、接続抵抗を小さくでき、歩留まり、信頼性の向上等を図れる。
【００１８】
また本発明は、前記第１ドライバトランジスタのソース領域と、前記接地線とを接続するための第１ソースコンタクトと、前記第２ドライバトランジスタのソース領域と、前記接地線とを接続するための第２ソースコンタクトと、前記第１ドライバトランジスタ及び前記第１トランスファトランジスタのドレイン領域と、前記第２ドライバトランジスタのゲート電極とを接続するための第１ドレインコンタクトと、前記第２ドライバトランジスタ及び前記第２トランスファトランジスタのドレイン領域と、前記第１ドライバトランジスタのゲート電極とを接続するための第２ドレインコンタクトとを含み、前記第１ソースコンタクト及び第１ドレインコンタクトを、第１の方向に沿って所与の間隔で配置すると共に、前記第２ソースコンタクト及び第２ドレインコンタクを、該第１の方向に平行な第２の方向に沿って所与の間隔で配置し、前記接地線を、前記第１、第２ドレインコンタクトとの最小寸法間隔を少なくとも保ちながら前記第１、第２ソースコンタクトを含むように配線することを特徴とする。
【００１９】
本発明によれば、第１ソースコンタクト、第１ドレインコンタクトを第１の方向に沿って配置し、第２ソースコンタクト、第２ドレインコンタクトを第２の方向に沿って配置することで、最密に近いコンタクト配置が可能となり、セルサイズを縮小できる。そして、第１、第２ソースコンタクトを含み且つ第１、第２ドレインコンタクトと所与の間隔を保つように接地線を配線することで、このようなコンタクト配置を採用した場合においても、接地線の縦横比を低くできる。即ち本発明によれば、セルサイズを縮小しながら、接地線の低抵抗化を図れる。なお、この場合、ワード線は、必ずしも隣り合うメモリセルのトランスファトランジスタのゲート電極を接続する必要はなく、同一セル内のトランスファトランジスタのゲート電極を接続するようにしてもよい。
【００２０】
また本発明は、前記第１ドライバトランジスタのソース領域と、前記接地線とを接続するための第１ソースコンタクトと、前記第２ドライバトランジスタのソース領域と、前記接地線とを接続するための第２ソースコンタクトとを含み、前記第１ドライバトランジスタのゲート電極を、前記第１ソースコンタクトの各辺との最小寸法間隔を少なくとも保ちながら屈曲させ、前記第２ドライバトランジスタのゲート電極を、前記第２ソースコンタクトの各辺との最小寸法間隔を少なくとも保ちながら屈曲させることを特徴とする。
【００２１】
本発明によれば、ゲート電極を屈曲させることで、ゲート電極の実効幅を長くでき、メモリセルのβ比を高めることが可能となる。更にアクティブ領域に面取り辺を設けること等が可能となり、セルサイズを縮小できる。
【００２２】
また本発明では、前記第１、第２ドライバトランジスタ及び第１、第２トランスファトランジスタのゲート電極をシリコン膜で形成すると共に、ワード線及び接地線を該シリコン膜とは異なる材質で形成することが望ましい。このようにすれば、ゲート電極にポリサイド等を使用する必要がなくなり、工程短縮、歩留まりの向上が図れることになる。なお、ワード線、接地線等を形成する材質としては、高融点金属ポリサイド、高融点金属シリサイド、金属等が望ましい。
【００２３】
また本発明では、前記メモリセルを、隣り合うメモリセルの境界を軸として線対称に配置し、隣り合うメモリセルの第１トランスファトランジスタのゲート電極を第１の同一島状に形成すると共に、隣り合うメモリセルの第２トランスファトランジスタのゲート電極を第２の同一島状に形成することが望ましい。このようにすることで、ワード線とゲート電極とを接続するためのコンタクト等を、隣り合うメモリセル間で共有することが可能となり、セルサイズの縮小化を図れる。
【００２４】
【発明の実施の形態】
（実施例１）
図１Ａ〜図１Ｃに実施例１のメモリセルの平面図、図２に断面図、図３に該メモリセルをアレイした図を示す。図１Ａは、アクティブ領域１０７、１０７’、第１配線層（ドライバトランジスタＱ１、Ｑ２及びトランスファトランジスタＱ３、Ｑ４のゲート電極１０３、１０３’、１０４、１０４’）、第２配線層（接地線１１０、第１、第２ワード線１１１、１１１’）等を示す平面図である。図１Ｂは、第２配線層、第３配線層（ＴＦＴＱ５、Ｑ６のゲート電極１１３、１１３’、ビット線の引き出し電極１１４、１１４’）、第４配線層（ＴＦＴのバルク１１６、１１６’）等を示す平面図である。図１Ｃは、第３配線層、第５配線層（ビット線１１９、１１９’）等を示す平面図である。図２は、図１Ａ〜図１ＣのＸ断面を示す断面図である。図３は、図１Ａ〜図１Ｃのメモリセルを図４に示すようにアレイした場合の図である。
【００２５】
これらの図に示すように、実施例１では、隣り合うメモリセルの第１トランスファトランジスタ（トランスファゲート）Ｑ３のゲート電極を、該ゲート電極とは異なる配線層で接続する第１ワード線１１１と、隣り合うメモリセルの第２トランスファトランジスタＱ４のゲート電極を、該ゲート電極とは異なる配線層で接続する第２ワード線１１１’と、第１、第２ドライバトランジスタＱ１、Ｑ２のソース領域を接続する接地線１１０とを含む。そして、これらの第１、第２ワード線１１１、１１１’、接地線１１０は、図２４に示すメモリセルとは異なり、同一の配線層で形成されている。また図２に示すように、これらの第１、第２ワード線１１１、１１１’、接地線１１０は、第１の配線層（ゲート電極１０３、１０３’、１０４、１０４’）の上方に設けられる第２の配線層で形成されている。本実施例によれば、ワード線と接地線とが同一配線層となるため、接地線を形成するための新たな層を設ける必要がなく、配線層の数、工程数等を最適にできる。
【００２６】
（１）メモリセル構造
次に図５の等価回路図等を用いて本メモリセルの構造について説明する。図５に示すように、このメモリセルは、ドライバトランジスタＱ１、Ｑ２、ＴＦＴ（薄膜トランジスタ）Ｑ５、Ｑ６を有するフリップフロップ回路と、トランスファトランジスタＱ３、Ｑ４とを含む。実施例１の特徴は、図５に太線で示すように、隣り合うメモリセルのＱ３のゲート電極１０４を第１ワードライン１１１で接続し、隣り合うメモリセルのＱ４のゲート電極１０４’を第２ワードライン１１１’で接続すると共に、第１、第２ワードライン１１１、１１１’を接地線１１０と同一配線層で形成したことにある。
【００２７】
実施例１ではドライバトランジスタＱ１、Ｑ２のゲート電極１０３、１０３’、トランスファトランジスタＱ３、Ｑ４のゲート電極１０４、１０４’が第１の配線層となる。
【００２８】
第２の配線層である接地線１１０は、ソースコンタクト（スルーホール）１０８、１０８’を介して、Ｑ１、Ｑ２のソース領域と接続される。また第２の配線層である第１、第２ワードライン１１１、１１１’は、ゲートコンタクト（スルーホール）１０９、１０９’を介して、第１の配線層であるＱ３、Ｑ４のゲート電極１０４、１０４’に接続される。
【００２９】
第３の配線層であるＴＦＴＱ５のゲート電極１１３は、ドレインコンタクト（スルーホール）１１２’を介して、Ｑ２及びＱ４のドレイン領域、Ｑ１のゲート電極に接続される。また第３の配線層であるＴＦＴＱ６のゲート電極１１３’は、ドレインコンタクト１１２を介して、Ｑ１及びＱ３のドレイン領域、Ｑ２のゲート電極に接続される。また第３の配線層であるビット線の引き出し電極１１４、１１４’は、ソースコンタクト１１２’’、１１２’’’を介してＱ３、Ｑ４のソース領域に接続される。
【００３０】
第４の配線層であるＴＦＴＱ５、Ｑ６のバルク１１６、１１６’は、コンタクト１１５、１１５’を介して、ＴＦＴＱ６、Ｑ５のゲート電極１１３’、１１３に接続される。
【００３１】
第５の配線層であるビット線１１９、１１９’は、コンタクト１１８、１１８’を介して、第３の配線層であるビット線の引き出し電極１１４、１１４’に接続される。
【００３２】
（２）製造工程
次に、実施例１のメモリセルの製造工程について図１Ａ〜図１Ｃ、図２を用いて説明する。
【００３３】
▲１▼まずｎ型シリコン基板にｐ型不純物のホウ素（Ｂ＋）をイオン注入し、１１００℃でドライブインを行い、ＰＷＥＬＬ領域１０１を形成する。次にアクティブ領域のパターニングを行い、ＬＯＣＯＳ法により４００ｎｍの素子分離膜１０２を形成する。
【００３４】
次に９００℃のＯ２雰囲気で１０ｎｍのゲート酸化膜１２０を形成する。次にＣＶＤ法により２００ｎｍのポリシリコン膜を形成後、ＰＯＣｌ３を使った熱拡散法により８５０℃で２０分の拡散を行ない、ｎ型不純物である燐（Ｐ＋）をポリシリコン膜に導入する。次にフォト工程を行いゲート電極のパターニングを行う。そしてＣｌ２ガスを使ったＲＩＥによるドライエッチ工程を行ない、第１の配線層によるゲート電極を形成する。この時、ドライバトランジスタＱ１，Ｑ２のゲート電極１０３、１０３’と、トランスファトランジスタＱ３，Ｑ４のゲート電極１０４、１０４’は同時に形成される。
【００３５】
▲２▼次に、これらのゲート電極をマスクにして、ｎ型不純物の燐を加速エネルギー５０ＫｅＶ、ドーズ量２×１０１３ｃｍ−２でイオン注入し、オフセット領域１０５を形成する。続いて、ＣＶＤ法により２５０ｎｍのＳｉＯ２膜を形成後、プラズマエッチでエッチバックを行ない、サイドウォール膜１０６を形成する。次に、このサイドウォール膜及びゲート電極をマスクにして、ｎ型不純物の砒素（Ａｓ＋）を加速エネルギー５０ＫｅＶ、ドーズ量４×１０１５ｃｍ−２でイオン注入し、Ｎ＋のアクティブ領域１０７、１０７’を形成する。次にＣＶＤ法により１５０ｎｍのＳｉＯ２膜１２２を形成した後、フォト工程を行いコンタクトのパターニングを行う。そしてＣＦ４ガスを使ったＲＩＥによるドライエッチ工程を行ない、ドライバトランジスタＱ１，Ｑ２のソ−ス領域となるＮ＋領域上にソースコンタクト１０８、１０８’を形成し、トランスファトランジスタＱ３，Ｑ４のゲート電極上にゲートコンタクト１０９、１０９’を形成する。
【００３６】
次にＣＶＤ法により１００ｎｍのポリシリコン膜を形成後、ｎ型不純物の燐を加速エネルギー３５ＫｅＶ、ドーズ量６×１０１５ｃｍ−２でイオン注入して、燐をポリシリコン膜に導入する。続いて、スパッタにより１００ｎｍのＷＳｉ２膜を形成後、フォト工程を行い接地線及びワード線のパターニングを行う。そしてＣｌ２ガスを使ったＲＩＥによるドライエッチ工程を行ない、第２の配線層、即ち接地線１１０及びワード線１１１，１１１’を形成する。この時、接地線１１０とワード線１１１，１１１’は同時に形成される。
【００３７】
▲３▼次に、ＣＶＤ法により１５０ｎｍのＳｉＯ２膜１２４を形成した後、フォト工程を行いコンタクトのパターニングを行う。そしてＣＦ４ガスを使ったＲＩＥによるドライエッチ工程を行なう。これによりドライバトランジスタＱ１のドレイン領域上及びドライバトランジスタＱ２のゲート電極上にドレインコンタクト１１２を形成し、ドライバトランジスタＱ２のドレイン領域上及びドライバトランジスタＱ１のゲート電極上にドレインコンタクト１１２’を形成する。またトランスファトランジスタＱ３、Ｑ４のソース領域上にソースコンタクト１１２’’、１１２’’’を形成する。
【００３８】
次にＣＶＤ法により１５０ｎｍのポリシリコン膜を形成後、ｎ型不純物の燐を加速エネルギー３５ＫｅＶ、ドーズ量６×１０１５ｃｍ−２でイオン注入して、燐をポリシリコン膜に導入する。次に、フォト工程を行いＴＦＴのゲート電極のパターニングを行う。そしてＣｌ２ガスを使ったＲＩＥによるドライエッチ工程を行ない、第３の配線層、即ちＴＦＴＱ５、Ｑ６のゲート電極１１３、１１３’及びビット線の引出し電極１１４、１１４’を形成する。
【００３９】
▲４▼次に、ＴＦＴＱ５、Ｑ６のゲート膜として、ＣＶＤ法により３０ｎｍのＳｉＯ２膜１２６を形成した後、フォト工程を行いコンタクトのパターニングを行う。そしてフッ酸溶液によるウェットエッチ工程を行ない、ＴＦＴＱ５、Ｑ６のゲート電極上にコンタクト１１５、１１５’を形成する。次にＳｉＨ４ガスを使ったＣＶＤ法により５５０℃ ６０Ｐａで３０ｎｍのアモルファスシリコン膜を形成後、フォト工程を行いＴＦＴのチャネル領域のパターニングを行う。そしてｐ型不純物のＢＦ２ ＋を、加速エネルギー３５ＫｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入し、ＴＦＴＱ５、Ｑ６のソース及びドレイン領域にホウ素を導入する。次に、フォト工程を行いＴＦＴ領域のパターニングを行う。そしてＣｌ２ガスを使ったＲＩＥによるドライエッチ工程を行ない、第４の配線層、即ちＴＦＴＱ５、Ｑ６のバルク１１６、１１６’を形成する。なおＴＦＴの構造としては、種々のものを採用でき、例えばバルクの上方にゲート電極が配置されるような構造としてもよい。
【００４０】
▲５▼次に、ＣＶＤ法により１００ｎｍのＳｉＯ２膜を形成した後、常圧ＣＶＤ法により４００ｎｍのＢＰＳＧ（Ｂ、Ｐシリケードガラス）１２８を形成する。次にフォト工程を行いコンタクトホ−ルのパターニングを行う。そしてＣＦ４ガスを使ったＲＩＥによるドライエッチ工程を行ない、第３の配線層であるビット線の引出し電極１１４、１１４’上にコンタクトホ−ル１１８、１１８’を形成する。そしてＮ２雰囲気中で９００℃で２０分のアニールを行ない、平坦化及びコンタクトホ−ルのリフローをおこなう。また、このアニールによりメモリセルの接地線１１０とワード線１１１，１１１’はシリサイド化して、ＷＳｉポリサイドとなる。これにより、これらのシート抵抗は１０Ω／□まで低くなる。
【００４１】
次に、スパッタによりＴｉ／ＴｉＮ／ＡｌＣｕをそれぞれ１５／１００／７００ｎｍ形成し、フォト工程を行いパターニングを行う。そしてＣｌ系のガスを使ったＲＩＥによるドライエッチ工程を行ない、第５の配線層であるアルミ配線１１９、１１９’を形成する。以上によりメモリセルが完成する。
【００４２】
（３）配線形状、コンタクト形状等
▲１▼本メモリセルでは、接地線１１０を図６に示すように配線している。即ち、第１、第２ワード線１１１、１１１’との間の最小寸法間隔を少なくとも保ちながら、ドライバトランジスタＱ１、Ｑ２のチャネル領域１４０、１４０’の一部又は全部を覆うように、接地線１１０を配線している。ここで最小寸法間隔とはデザインルール上で許容される最小間隔等であり、図６では、第２の配線層である接地線１１０と第１、第２ワード線１１１、１１１’との間の最小間隔Ｌがこれに相当する。またＱ１、Ｑ２のチャネル領域１４０、１４０’は、Ｑ１、Ｑ２のゲート電極１０３、１０３とアクティブ領域１０７、１０７’（図１Ａ参照）とがオーバーラップする領域である。Ｑ１、Ｑ２のチャネル領域１４０、１４０’を、接地線１１０で覆うことで、Ｑ１、Ｑ２のチャネル領域を電界の影響等からシールドすることが可能となる。これによりメモリセルの動作安定化、低動作電圧化を図ることができる。
【００４３】
メモリセルの安定動作等の観点からは、チャネル領域１４０、１４０’の全ての領域を接地線１１０で覆うことが望ましい。しかしながら、第１、第２ワード線１１１、１１１’の配線抵抗を許容値以下にするためには、ワード線の配線幅をある程度確保する必要がある。このため、チャネル領域１４０を覆う場合を例にとると、接地線１１０を、図６のＰに示すラインよりも左側に延ばすことはできない。この場合、Ｑ１のチャネル幅を図６に示す幅よりも短くすれば、チャネル領域１４０の全てを接地線１１０で覆うことが可能となる。しかしながら、Ｑ１のチャネル幅が短くなると、メモリセルのβ比（ドライバトランジスタとトランスファトランジスタのベータレシオ）が小さくなり、メモリセルの性能（動作速度、動作安定性、低動作電圧等）が低下してしまう。以上のことを勘案して、本メモリセルでは、チャネル領域１４０、１４０’の一部のみを接地線１１０で覆っているが、ワード線の幅及びβ比等を上手く調整して、全てのチャネル領域を接地線で覆うようにすることも可能である。
【００４４】
▲２▼本メモリセルでは、図７に示すように、ＴＦＴＱ５、Ｑ６（第１、第２負荷トランジスタ）のチャネル領域１４２、１４２’と、ドライバトランジスタＱ２、Ｑ１のチャネル領域１４０’、１４０との間の領域に接地線１１０が介在するように、接地線１１０の配線を行っている。このようにすることで、Ｑ５、Ｑ６で発生した電界等が、Ｑ２、Ｑ１に悪影響を及ぼすこと、または逆にＱ２、Ｑ１からの電界がＱ５、Ｑ６に悪影響を及ぼすことを有効に防止でき、メモリセルの動作安定化、低動作電圧化を図ることができる。特に、本メモリセルでは、Ｑ２、Ｑ１のすぐ上にＱ５、Ｑ６が配置される構造となっているため、Ｑ２、Ｑ１とＱ５、Ｑ６との間に接地線１１０を介在させる手法は、電界の影響除去等に非常に有効なものとなる。更に、図７から明らかなように本メモリセルでは、Ｑ２、Ｑ１のチャネル領域とＱ５、Ｑ６のチャネル領域とがオーバーラップするほとんど全ての領域において、接地線１１０が介在する構造となっているため、電界の悪影響等を確実に除去できる。
【００４５】
なお後述する実施例２のように、負荷トランジスタであるＴＦＴＱ５、Ｑ６の代わりに負荷抵抗Ｒ５、Ｒ６を用いる場合には、Ｑ２、Ｑ１のチャネル領域とＲ５、Ｒ６との間に、接地線を配置する構成とすればよい。
【００４６】
▲３▼本メモリセルでは、Ｑ１、Ｑ３のドレイン領域と、Ｑ２のゲート電極を接続する第１ドレインコンタクト１１２、並びにＱ２、Ｑ４のドレイン領域と、Ｑ１のゲート電極を接続する第２ドレインコンタクト１１２’を次のような形状にしている。即ち図８に示すように、第１ドレインコンタクト１１２の第２ドレインコンタクト１１２’側の角部を面取りすることで、第１面取り辺１４４を形成する。また第２ドレインコンタクト１１２’の第１ドレインコンタクト１１２側の角部を面取りすることで、第２面取り辺１４４’を形成する。このようにすることで、ドレインコンタクト１１２、１１２’を、互いにより近づけることが可能となり、メモリセルのサイズを最適化できる。
【００４７】
セルサイズを決定する要因は、メモリセル内に配置されるコンタクトのサイズ、並びにコンタクト間の距離である。従って、図１Ａから明らかなように、ドレインコンタクト１１２、１１２’のサイズを小さくする、あるいはドレインコンタクト１１２、１１２’間の距離を狭めることができれば、セルサイズを縮小できる。一方、ドレインコンタクト１１２、１１２’のサイズを小さくすると、コンタクト抵抗が大きくなり、これはメモリセルの動作の不安定化等につながる。
【００４８】
本メモリセルでは、図８に示すように、ドレインコンタクト１１２、１１２’に面取り辺１１４、１１４’を設けている。これにより、ドレインコンタクト１１２、１１２’のサイズをある程度維持したままで、ドレインコンタクトを互いに近づけることが可能となる。即ち、メモリセルの動作安定性等をある程度確保しながら、セルサイズを縮小できる。
【００４９】
▲４▼更に本メモリセルでは、図８に示すように、第１面取り辺１４４と第２面取り辺１４４’の間の領域に、接地線１１０を配線している。これによりメモリセルのサイズを最適としながら、接地線１１０の縦横比を低くでき、例えば３．０以下とすることが可能となる。接地線１１０の縦横比が低くなると、接地線の配線抵抗が低くなり、これはメモリセルの動作安定化、低動作電圧化につながる。
【００５０】
即ち図８において、ドレインコンタクト１１２、１１２’間の距離を狭めれば、セルサイズを縮小できる。一方、ドレインコンタクト１１２、１１２’間の距離を狭めると、図８のＦに示す領域での接地線１１０の幅が狭まり、接地線の配線抵抗が高くなってしまう。
【００５１】
本メモリセルでは、ドレインコンタクト１１２、１１２’に面取り辺１１４、１１４’を設けているため、ドレインコンタクト１１２、１１２’間の距離を狭めながらも、Ｆの領域での接地線１１０の幅を、ある程度確保できる。即ち、セルサイズを縮小化しながらも、接地線１１０の配線抵抗を低くでき、メモリセルの動作安定化、低動作電圧化を図れる。特に本メモリセルでは、接地線１１０の輪郭が、第１面取り辺１４４に対向すると共に第１面取り辺１４４に平行な辺１４６と、第２面取り辺１４４’に対向すると共に第２面取り辺１４４’に平行な辺１４６’とを含むようになっている。これにより、Ｆの領域での接地線１１０の幅を最適にでき、接地線の配線抵抗をより低くすることが可能となる。
【００５２】
▲５▼本メモリセルでは、図９に示すように、ＴＦＴＱ５のゲート電極１１３を介して、第２ドライバトランジスタＱ２及び第２トランスファトランジスタＱ４のドレイン領域（アクティブ領域１０７’）と、第１ドライバトランジスタＱ１のゲート電極１０３とが接続される。同様に、ＴＦＴＱ６のゲート電極１１３’を介して、第１ドライバトランジスタＱ１及び第１トランスファトランジスタＱ３のドレイン領域（アクティブ領域１０７）と、第２ドライバトランジスタＱ２のゲート電極１０３’とが接続される。より具体的には、図９のＧの領域でドライバトランジスタＱ１のゲート電極１０３とＴＦＴＱ５のゲート電極１１３が接続され、このゲート電極１１３が、Ｈの領域でＱ２、Ｑ４のドレイン領域（アクティブ領域１０７’）に接続される。
【００５３】
メモリセルの動作安定化、低動作電圧化を図るためにはコンタクト抵抗を下げる必要があり、ドレインコンタクト１１２’でのコンタクト抵抗を下げるためには、Ｈ領域を大きくする必要がある。一方、Ｈ領域を大きくすると、ドレインコンタクトサイズ１１２’が大きくなり、これはメモリセルのサイズ拡大につながる。本メモリセルでは、ドレインコンタクト１１２’の角部を面取りし、面取り辺１４４’を設けているため、セルサイズを最適化しながらも、Ｈ領域を大きくしコンタクト抵抗を低減でき、メモリセルの動作安定化、低動作電圧化、信頼性の向上等を図ることができる。
【００５４】
▲６▼本メモリセルでは、図１０に示すように、第１ドライバトランジスタＱ１のソース領域を接地線１１０に接続するための第１ソースコンタクト１０８と、第１ドレインコンタクト１１２とが、第１の方向に沿って所与の間隔で配置される。一方、第２ドライバトランジスタＱ２のソース領域を接地線１１０に接続するための第２ソースコンタクト１０８’と、第２ドレインコンタクト１１２’とが、上記第１の方向と平行な第２の方向に沿って所与の間隔で配置される。そして、接地線１１０は、第１、第２ドレインコンタクト１１２、１１２’との最小寸法間隔Ｌを少なくとも保ちながら、第１、第２ソースコンタクト１０８、１０８’を含むように配線される。
【００５５】
このようにすれば、図１０に示すようなコンタクト配置となっている場合においても、低い縦横比の接地線１１０を配線することができる。コンタクト配置は、メモリセルのサイズを決める大きな要因となる。本メモリセルでは、第１の方向に沿ったコンタクトと第２方向に沿ったコンタクトを図１０のように配置することで、最密に近いコンタクト配置が実現されている。そしてこのようなコンタクト配置において、ドレインコンタクト１１２、１１２’と接触せずに、且つソースコンタクト１０８、１０８’を含むように接地線１１０を配線するために、本メモリセルでは、接地線１１０を図１０に示すように屈曲させている。これにより図１０のＦの領域での幅を最適にしながら接地線１１０を配線することが可能となり、接地線１１０の低抵抗化とセルサイズの縮小とを両立することが可能となる。
【００５６】
また、このように接地線１１０を屈曲させても、図３、図４に示すように線対称にメモリセルを配置すれば、屈曲した接地線１１０を複数のメモリセル間で順次接続させることが可能となる。
【００５７】
▲７▼本メモリセルでは、図１１のＩ、Ｊに示すように、第１ドライバトランジスタＱ１のゲート電極１０３を、第１ソースコンタクト１０８の各辺１５０、１５２、１５４との最小寸法間隔を少なくとも保ちながら屈曲させている。同様に、図１１のＩ’、Ｊ’に示すように、第２ドライバトランジスタＱ２のゲート電極１０３’を、第２ソースコンタクト１０８’の各辺１５０’、１５２’、１５４’との最小寸法間隔を少なくとも保ちながら屈曲させている。
【００５８】
このようにすることで、まず第１に、ゲート電極１０３、１０３’の実効幅を長くでき、メモリセルのβ比を高めることができ、メモリセルの動作安定化、低動作電圧化を図れる。
【００５９】
また図１１のＫ、Ｋ’に示すように、アクティブ領域１０７、１０７’の角部を面取りすることが可能となり、セルサイズの縮小化が可能となる。
【００６０】
最後に、図３、図４を用いて、メモリセルのセル配置について説明する。図４において、Ｆは、図１Ａのメモリセルの向きを示すものである。メモリセルは隣り合うメモリセルの境界を軸として線対称に配置されている。例えばメモリセル１と２、１と４は各々線対称に配置されている。
【００６１】
また隣り合うメモリセル１、２の第１トランスファトランジスタＱ３、Ｑ３’のゲート電極は、第１配線層６０４により同一島状に形成されている。同様に隣り合うメモリセル３、４の第１トランスファトランジスタＱ３’’、Ｑ３’’’のゲート電極も、第１配線層６０４’’により同一島状に形成されている。そして第１の配線層６０４、６０４’’は、第２の配線層である第１ワード線６１１により接続されている。
【００６２】
また隣り合うメモリセル１、４の第２トランスファトランジスタＱ４、Ｑ４’’’のゲート電極は、第１配線層６０４’により同一島状に形成されている。そして、この第１配線層６０４’は、メモリセル３の同一島状の第１配線層６０４’’’と、第２の配線層である第２ワード線６１１’により接続されている。このようにメモリセルを配置することで、例えばソースコンタクト６０８、６０８’、ゲートコンタクト６０９、６０９’を、隣り合うメモリセルで共有化することが可能となり、これによりデバイスサイズの縮小化を図れる。
【００６３】
（実施例２）
図１２Ａ〜図１２Ｃに、実施例２のメモリセルの平面図を示し、図１３に等価回路図を示す。図５と図１３の比較から明らかなように、実施例２は、実施例１の負荷トランジスタＱ５、Ｑ６を、負荷抵抗Ｒ５、Ｒ６に置き換えた実施例である。
【００６４】
実施例２のメモリセルの構造について、図１２Ａ〜図１２Ｃ、図１３を用いて説明する。実施例２では、ドライバトランジスタＱ１、Ｑ２のゲート電極７０３、７０３’、トランスファトランジスタＱ３、Ｑ４のゲート電極７０４、７０４’が第１の配線層となる。
【００６５】
第２の配線層である接地線７１０は、ソースコンタクト７０８、７０８’を介してＱ１、Ｑ２のソース領域と接続される。また第２の配線層である第１、第２ワードライン７１１、７１１’は、ゲートコンタクト７０９、７０９’を介してＱ３、Ｑ４のゲート電極７０４、７０４’に接続される。
【００６６】
第３の配線層である負荷抵抗７１６は、ドレインコンタクト７１２を介して、Ｑ１、Ｑ３のドレイン領域及びＱ２のゲート電極に接続される。また負荷抵抗７１６’は、ドレインコンタクト７１２’を介して、Ｑ２、Ｑ４のドレイン領域及びＱ１のゲート電極に接続される。
【００６７】
第４の配線層であるビット線７１９、７１９’は、コンタクト７１８、７１８’を介してＱ３、Ｑ４のソース領域に接続される。
【００６８】
次に実施例２の製造工程について説明する。実施例２では、図１Ａ〜図１Ｃ、図２に示す実施例１と異なり、ＴＦＴのゲート電極１１３、１１３’を形成する工程、ＴＦＴのゲート膜となるＳｉＯ２膜１２６を形成する工程、コンタクト１１２’’、１１２’’’を形成する工程が省略される。そしてＴＦＴのソース、ドレイン領域に、ｐ型不純物のＢＦ２ ＋をイオン注入する代わりに、この領域にｎ型不純物である砒素を加速エネルギー５０ＫｅＶ、ドーズ量４×１０１５ｃｍ−２でイオン注入して電源供給ラインを形成する。そしてイオン注入しなかった部分を高抵抗の負荷として用いる。
【００６９】
以上説明した実施例２においても、配線、コンタクトの形状等を、図６〜図１１に示すようにすることで、メモリセルの小面積化、動作安定化、低動作電圧化等が可能となる。
【００７０】
（実施例３）
図１４Ａ〜図１４Ｃに実施例３のメモリセルの平面図を示し、図１５にＸ断面での断面図を示す。また図１６にメモリセルをアレイした図を示し、図１７にメモリセルの等価回路図を示す。実施例３では、実施例１と異なり、接地線２１５、第１、第２ワード線２１６、２１６’が、ＴＦＴＱ５、Ｑ６の上方に設けられる第４の配線層となっている。
【００７１】
次に図１７等を用いて実施例３のメモリセルの構造について説明する。
【００７２】
実施例３では、ドライバトランジスタＱ１、Ｑ２のゲート電極２０３、２０３’、トランスファトランジスタＱ３、Ｑ４のゲート電極２０４、２０４’が第１の配線層となる。
【００７３】
第２の配線層であるＴＦＴＱ５のゲート電極２０９は、ドレインコンタクト２０８’を介して、Ｑ２及びＱ４のドレイン領域、Ｑ１のゲート電極に接続される。またＴＦＴＱ６のゲート電極２０９’は、ドレインコンタクト２０８を介して、Ｑ１及びＱ３のドレイン領域、Ｑ２のゲート電極に接続される。また第２の配線層であるビット線の引き出し電極２１０、２１０’は、ソースコンタクト２０８’’、２０８’’’を介してＱ３、Ｑ４のソース領域に接続される。
【００７４】
第３の配線層であるＴＦＴＱ５、Ｑ６のバルク２１２、２１２’は、コンタクト２１１、２１１’を介してＴＦＴＱ６、Ｑ５のゲート電極２０９’、２０９に接続される。
【００７５】
第４の配線層である接地線２１５は、ソースコンタクト２１３、２１３’を介してＱ１、Ｑ２のソース領域に接続される。また第４の配線層である第１、第２ワードライン２１６、２１６’は、ゲートコンタクト２１４、２１４’を介してＱ３、Ｑ４のゲート電極２０４、２０４’に接続される。
【００７６】
第５の配線層であるビット線２１９、２１９’は、コンタクト２１８、２１８’を介して、第２の配線層であるビット線の引き出し電極２１０、２１０’に接続される。
【００７７】
次に実施例３の製造工程について図１４Ａ〜図１４Ｃ、図１５を用いて説明する。アクティブ領域２０７、２０７’の形成までは実施例１と同様であるため説明を省略する。
【００７８】
▲１▼アクティブ領域の形成後、ＣＶＤ法により１５０ｎｍのＳｉＯ２膜２２２を形成し、フォト工程を行いコンタクトのパターニングを行う。そしてＣＦ４ガスを使ったＲＩＥによるドライエッチ工程を行なう。これによりドライバトランジスタＱ１のドレイン領域上及びドライバトランジスタＱ２のゲート電極上にドレインコンタクト２０８を形成し、ドライバトランジスタＱ２のドレイン領域上及びドライバトランジスタＱ１のゲート電極上にドレインコンタクト２０８’を形成する。またトランスファトランジスタＱ３、Ｑ４のソース領域上にソースコンタクト２０８’’、２０８’’’を形成する。
【００７９】
次にＣＶＤ法により１５０ｎｍのポリシリコン膜を形成後、ｎ型不純物の燐を加速エネルギー３５ＫｅＶ、ドーズ量６×１０１５ｃｍ−２でイオン注入して、燐をポリシリコン膜に導入する。次に、フォト工程を行いＴＦＴのゲート電極のパターニングを行う。そしてＣｌ２ガスを使ったＲＩＥによるドライエッチ工程を行ない、第２の配線層、即ちＴＦＴＱ５、Ｑ６のゲート電極２０９、２０９’及びビット線の引出し電極２１０、２１０’を形成する。
【００８０】
▲２▼次に、ＴＦＴＱ５、Ｑ６のゲート膜として、ＣＶＤ法により３０ｎｍのＳｉＯ２膜２２４を形成した後、フォト工程を行いコンタクトのパターニングを行う。そしてフッ酸溶液によるウェットエッチ工程を行ない、ＴＦＴＱ５、Ｑ６のゲート電極上にコンタクト２１１、２１１’を形成する。次にＳｉＨ４ガスを使ったＣＶＤ法により５５０℃、６０Ｐａでアモルファスシリコン膜を３０ｎｍ形成後、フォト工程を行いＴＦＴのチャネル領域のパターニングを行う。そしてｐ型不純物のＢＦ２ ＋を加速エネルギー３５ＫｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入し、ＴＦＴＱ５、Ｑ６のソース及びドレイン領域にホウ素を導入する。次に、フォト工程を行いＴＦＴ領域のパターニングを行う。そしてＣｌ２ガスを使ったＲＩＥによるドライエッチ工程を行ない、第３の配線層、即ちＴＦＴＱ５、Ｑ６のバルク２１２、２１２’を形成する。なおＴＦＴの構造としては、種々のものを採用でき、例えばバルクの上方にゲート電極が配置されるような構造としてもよい。
【００８１】
▲３▼次に、ＣＶＤ法により１５０ｎｍのＳｉＯ２膜２２６を形成した後、フォト工程を行いコンタクトのパターニングを行う。そしてＣＦ４ガスを使ったＲＩＥによるドライエッチ工程を行なう。これにより、ドライバトランジスタＱ１，Ｑ２のソ−ス領域となるＮ＋領域上にソースコンタクト２１３、２１３’を形成し、トランスファトランジスタＱ３，Ｑ４のゲート電極上にゲートコンタクト２１４、２１４’を形成する。
【００８２】
次にＣＶＤ法により１００ｎｍのポリシリコン膜を形成後、ｎ型不純物の燐を加速エネルギー３５ＫｅＶ、ドーズ量６×１０１５ｃｍ−２でイオン注入して、燐をポリシリコン膜に導入する。続いて、スパッタにより１００ｎｍのＷＳｉ２膜を形成後、フォト工程を行い接地線及びワード線のパターニングを行う。そしてＣｌ２ガスを使ったＲＩＥによるドライエッチ工程を行ない、第４の配線層、即ちに接地線２１５及びワード線２１６，２１６’を形成する。この時、接地線２１５とワード線２１６，２１６’は同時に形成される。
【００８３】
その後の工程は、実施例１と同様であるため説明を省略する。
【００８４】
図１６は、実施例３のメモリセルをアレイした図である。実施例１と同様に、隣り合うメモリセルの境界を軸として、メモリセルは線対称に配置されている。また隣り合うメモリセルのゲート電極は、第１の配線層９０４、９０４’、９０４’’、９０４’’’等により同一島状に形成され、また第１、第２ワード線９１６、９１６’により接続される。
【００８５】
また実施例３では、図１８に示すように接地線２１５を配線している。即ち、隣接する第１、第２ワード線２１６、２１６’との間の最小寸法間隔Ｌを少なくとも保ちながら、ＴＦＴ（第１、第２負荷トランジスタ）のチャネル領域２４０、２４０’の一部又は全部を覆うように、接地線２１５を配線する。
【００８６】
このように接地線２１５を配線することで、ビット線２１９、２１９’からの電界等がＴＦＴのチャネル領域２４０、２４０’に影響を与えるのを有効に防止できる。これによりメモリセルの動作安定化及び低動作電圧化を図ることができる。またパシベーション膜（オーバーコード膜）を形成する際に生じる水素等が、ＴＦＴに悪影響を与えるのを有効に防止できる。更に実施例３によれば、接地線２１５の縦横比を２．０以下とすることができ、実施例１よりも更に接地線の配線抵抗を低くできる。
【００８７】
なお以上説明した実施例３においても、配線、コンタクトの形状等を、図６〜図１１に示すようにすることで、メモリセルの小面積化、動作安定化、低動作電圧化等が可能となる。
【００８８】
（実施例４）
図１９Ａ〜図１９Ｃに、実施例４のメモリセルの平面図を示し、図２０に等価回路図を示す。図１７と図２０の比較から明らかなように、実施例４は、実施例３の負荷トランジスタＱ５、Ｑ６を、負荷抵抗Ｒ５、Ｒ６に置き換えた実施例である。
【００８９】
実施例４のメモリセルの構造について、図１９Ａ〜図１９Ｃ、図２０を用いて説明する。実施例４では、ドライバトランジスタＱ１、Ｑ２のゲート電極８０３、８０３’、トランスファトランジスタＱ３、Ｑ４のゲート電極８０４、８０４’が第１の配線層となる。
【００９０】
第２の配線層である負荷抵抗８１２は、ドレインコンタクト８１１を介して、Ｑ１、Ｑ３のドレイン領域及びＱ２のゲート電極に接続される。また負荷抵抗８１２’は、ドレインコンタクト８１１’を介して、Ｑ２、Ｑ４のドレイン領域及びＱ１のゲート電極に接続される。
【００９１】
第３の配線層である接地線８１５は、ソースコンタクト８１３、８１３’を介してＱ１、Ｑ２のソース領域と接続される。また第１、第２ワードライン８１６、８１６’は、ゲートコンタクト８１４、８１４’を介してＱ３、Ｑ４のゲート電極８０４、８０４’に接続される。
【００９２】
第４の配線層であるビット線８１９、８１９’は、コンタクト８１８、８１８’を介してＱ３、Ｑ４のソース領域に接続される。
【００９３】
実施例３と実施例４の製造工程の相違は、実施例１と実施例２の製造工程の相違と同様であるため、説明を省略する。
【００９４】
以上説明した実施例４においても、配線、コンタクトの形状等を、図６〜図１１、図１８に示すようにすることで、メモリセルの小面積化、動作安定化、低動作電圧化等が可能となる。特に、実施例４では、第２の配線層の負荷抵抗８１２、８１２’を、第３の配線層の接地線８１５でシールドすることで、ビット線８１９、８１９’からの電界等の影響を有効に防止できることになる。
【００９５】
以上述べた、実施例１〜４によれば、トランスファトランジスタのゲート電極と、ワード線とを別の配線層で構成しているので、図２２の従来例よりもセルサイズを縮小できる。
【００９６】
またメモリセルの接地線がワード線と同一配線層で形成されているので、図２４の従来例に比べて配線層を低減できる。また２本のワード線の間に、ワード線と同一配線層の接地線を配置でき、しかも接地線の縦横比を小さくできる。これにより、配線層の低減と、メモリセルの低電圧での安定動作が可能になる。
【００９７】
またＱ１，Ｑ２，Ｑ３，Ｑ４のゲート膜形成からワード線の形成までの工程数を、図２３のＳＳＷセル（ｐｕｌｌ−ｄｏｗｎトランジスタのゲート膜形成からＡｃｃｅｓｓトランジスタ形成までを比較。但しＡｃｃｅｓｓトランジスタにＳｉＯ２のサイドウォールを使ったとする）と比較してみると、本実施例では、ＣＶＤ ＳｉＯ２ ｄｅｐｏｓｉｔｉｏｎが１工程、Ｐｌａｓｍａ ＳｉＯ２ ｅｔｃｈ−ｂａｃｋ工程が１工程少ない。
【００９８】
更にＳＳＷセルでは、Ａｃｃｅｓｓトランジスタ（トランスファトランジスタ）のゲート電極はポリサイドで形成されている。従ってＡｃｃｅｓｓトランジスタの能力を上げようとしてゲート酸化膜を１０ｎｍより薄くした場合、ポリサイドのエッチング時にゲート酸化膜がえぐれてしまったり、ポリサイドにアンダーカットが生じたりする等の問題が起こる。これに対して、本実施例のメモリセルでは、Ｑ１、Ｑ２、Ｑ３、Ｑ４のゲート酸化膜はポリシリコンにより形成されており、ポリシリコンのエッチングは、ポリサイドのエッチングよりも容易である。また接地線とワード線はポリサイドで形成されるが、このポリサイドの下地の層間膜は１５０ｎｍと厚く、従ってエッチングは容易である。更にこれらのポリサイドはトランジスタには使用されていないため、アンダーカットが入ってもよく、従って、容易なエッチングが可能となる。
【００９９】
またポリサイドを形成する場合、ＷＳｉスパッタ前の前洗浄が不十分であると、ポリシリコンとＷＳｉの界面に不純物がたまる。この結果、ポリサイドのエッチングをしたときに、この不純物によりエッチ残りが生じ、歩留まりが低下するという問題が生ずる。本実施例によれば第１層の配線層に関しては、そのような課題は生じず、歩留まりを向上できる。
【０１００】
なお本発明は、上記実施例１〜４で説明したものに限らず、種々の変形実施が可能である。
【０１０１】
例えば本実施例では、フリップフロップ回路のＭＯＳ型トランジスタのゲート電極、トランスファトランジスタのゲート電極を、第１の配線層である多結晶シリコン膜で形成し、接地線とワード線をＷＳｉポリサイドで形成した。しかしながら、メモリセルの接地線とワード線は、低抵抗の物質ならば他の高融点金属、例えばＭｏ，Ｃｏ，Ｎｉ，Ｔａなどのポリサイドでもよいし、これらのシリサイドでもよい。また、金属配線でもよい。そして、メモリセルの接地線とワード線が低抵抗になれば、フリップフロップ回路のＭＯＳ型トランジスタのゲート電極、トランスファトランジスタのゲート電極は、本実施例の多結晶シリコン膜のような抵抗が少し高い（５０〜１０００Ω／□）物質で形成してもかまわない。図２１に示すような一般のＳＲＡＭのメモリセルでは、１層目のワード線も２層目の接地線も低抵抗にする必要があり、このため高融点金属ポリサイド配線が２層必要となる。これに対して、本実施例によれば、ポリサイド配線を１層減らすことができ、工程短縮並びに歩留まり向上を図ることができる。
【０１０２】
また図６〜図１１、図１８等に示す配線及びコンタクトの形状等は、実施例１〜４で説明した構造のメモリセルの小面積化、動作安定化、低動作電圧化に特に有効である。しかしながら、これ以外にも、少なくとも、トランスファトランジスタのゲート電極を、該ゲート電極とは異なる配線層で接続する構造のメモリセルであれば、種々の構造のメモリセルに適用できる。
【０１０３】
【図面の簡単な説明】
【図１】図１Ａ〜図１Ｃは、実施例１のメモリセルの平面図である。
【図２】実施例１のメモリセルの断面図である。
【図３】メモリセルのアレイ図である。
【図４】メモリセルのアレイの向きを説明するための図である。
【図５】実施例１のメモリセルの等価回路図である。
【図６】接地線と、ドライバトランジスタのチャネル領域との関係を示す図である。
【図７】接地線と、ＴＦＴ（負荷トランジスタ）のチャネル領域との関係を示す図である。
【図８】接地線とドレインコンタクトとの関係を示す図である。
【図９】ＴＦＴのゲート電極を用いた接続手法について説明するための図である。
【図１０】接地線とドレインコンタクトとソースコンタクトとの関係を示す図である。
【図１１】ソースコンタクトと、ドライバトランジスタのゲート電極との関係を示す図である。
【図１２】図１２Ａ〜図１２Ｃは、実施例２のメモリセルの平面図である。
【図１３】実施例２のメモリセルの等価回路図である。
【図１４】図１４Ａ〜図１４Ｃは、実施例３のメモリセルの平面図である。
【図１５】実施例３のメモリセルの断面図である。
【図１６】メモリセルのアレイ図である。
【図１７】実施例３のメモリセルの等価回路図である。
【図１８】接地線と、ＴＦＴのチャネル領域との関係を示す図である。
【図１９】図１９Ａ〜図１９Ｃは、実施例４のメモリセルの平面図である。
【図２０】実施例４のメモリセルの等価回路図である。
【図２１】従来のメモリセルの一例である。
【図２２】従来のメモリセルの他の一例である。
【図２３】従来のメモリセルの他の一例である。
【図２４】従来のメモリセルの他の一例である。
【符号の説明】
Ｑ１，Ｑ２ ドライバトランジスタ
Ｑ３，Ｑ４ トランスファトランジスタ
Ｑ５，Ｑ６ ＴＦＴ（負荷トランジスタ）
Ｒ５，Ｒ６ 負荷抵抗
１０１，２０１ ＰＷＥＬＬ領域
１０２，２０２ 素子分離膜
１０３，１０３’，２０３，２０３’，７０３，７０３’，８０３，８０３’ドライバトランジスタのゲート電極
１０４，１０４’，２０４，２０４’，７０４，７０４’，８０４，８０４’トランスファトランジスタのゲート電極
１０７，１０７’，２０７，２０７’，７０７，７０７’，８０７，８０７’アクティブ領域
１０８，１０８’，２１３，２１３’，７０８，７０８’，８１３，８１３’ソースコンタクト
１０９，１０９’，２１４，２１４’，７０９，７０９’，８１４，８１４’ゲートコンタクト
１１０，２１５，７１０，８１５ 接地線
１１１，１１１’，２１６，２１６’，７１１，７１１’，８１６，８１６’ワード線
１１２，１１２’，２０８，２０８，７１２，７１２’，８１１，８１１’ ドレインコンタクト
１１３，１１３’，２０９，２０９’ＴＦＴのゲート電極
１１４，１１４’，２１０，２１０’ビット線の引出し電極
１１６，１１６’，２１２，２１２’ＴＦＴのバルク
７１６，７１６’，８１２，８１２’負荷抵抗
１１９，１１９’，２１９，２１９’，７１９，７１９’，８１９，８１９’ ビット線
Claims (17)
- 第１、第２ドライバトランジスタを有するフリップフロップ回路と、第１、第２トランスファトランジスタとを含む複数のメモリセルから成る半導体メモリ装置であって、
隣り合うメモリセルの前記第１トランスファトランジスタのゲート電極間を接続するためのものであり該ゲート電極とは異なる配線層で形成される第１ワード線と、
隣り合うメモリセルの前記第２トランスファトランジスタのゲート電極間を接続するためのものであり該ゲート電極とは異なる配線層で形成される第２ワード線と、
前記第１、第２ドライバトランジスタのソース領域を接続するためのものであり前記第１、第２ワード線と同一の配線層で形成される接地線とを含み、
前記フリップフロップ回路は、第１、第２負荷トランジスタ及び第１、第２負荷抵抗のいずれかを含み、
前記第１、第２ワード線及び接地線を形成する配線層は、該第１、第２負荷トランジスタ及び第１、第２負荷抵抗の上方に設けられる第３、第４の配線層のいずれかであることを特徴とする半導体メモリ装置。 - 請求項１において、
前記第１、第２ワード線及び接地線を形成する配線層は、前記第１及び第２トランスファトランジスタのゲート電極を形成する配線層の上方に設けられる第２配線層であることを特徴とする半導体メモリ装置。 - 請求項２において、
前記接地線を、隣接する前記第１及び第２ワード線との間の最小寸法間隔を少なくとも保ちながら、前記第１及び第２ドライバトランジスタのチャネル領域の一部又は全部を覆うように配線することを特徴とする半導体メモリ装置。 - 請求項３において、
前記フリップフロップ回路は、第１、第２負荷トランジスタ及び第１、第２負荷抵抗のいずれかを含み、
該第１、第２負荷トランジスタのチャネル領域及び第１、第２負荷抵抗のいずれかと、前記第２及び第１ドライバトランジスタのチャネル領域との間に前記接地線が介在するように、該接地線の配線を行うことを特徴とする半導体メモリ装置。 - 請求項１において、
前記接地線を、隣接する前記第１及び第２ワード線との間の最小寸法間隔を少なくとも保ちながら、前記第１、第２負荷トランジスタのチャネル領域及び第１、第２負荷抵抗のいずれかの一部又は全部を覆うように配線することを特徴とする半導体メモリ装置。 - 請求項１乃至５のいずれかにおいて、
前記第１ドライバトランジスタ及び前記第１トランスファトランジスタのドレイン領域と、前記第２ドライバトランジスタのゲート電極とを接続するための第１ドレインコンタクトと、
前記第２ドライバトランジスタ及び前記第２トランスファトランジスタのドレイン領域と、前記第１ドライバトランジスタのゲート電極とを接続するための第２ドレインコンタクトとを含み、
前記第１ドレインコンタクトは、前記第２ドレインコンタクト側の角部を面取りすることで形成される第１面取り辺を有し、
前記第２ドレインコンタクトは、前記第１ドレインコンタクト側の角部を面取りすることで形成される第２面取り辺を有することを特徴とする半導体メモリ装置。 - 第１、第２ドライバトランジスタを有するフリップフロップ回路と、第１、第２トランスファトランジスタとを含む複数のメモリセルから成る半導体メモリ装置であって、
隣り合うメモリセルの前記第１トランスファトランジスタのゲート電極間を接続するためのものであり該ゲート電極とは異なる配線層で形成される第１ワード線と、
隣り合うメモリセルの前記第２トランスファトランジスタのゲート電極間を接続するた めのものであり該ゲート電極とは異なる配線層で形成される第２ワード線と、
前記第１、第２ドライバトランジスタのソース領域を接続するためのものであり前記第１、第２ワード線と同一の配線層で形成される接地線と、
前記第１ドライバトランジスタ及び前記第１トランスファトランジスタのドレイン領域と、前記第２ドライバトランジスタのゲート電極とを接続するための第１ドレインコンタクトと、
前記第２ドライバトランジスタ及び前記第２トランスファトランジスタのドレイン領域と、前記第１ドライバトランジスタのゲート電極とを接続するための第２ドレインコンタクトとを含み、
前記第１ドレインコンタクトは、前記第２ドレインコンタクト側の角部を面取りすることで形成される第１面取り辺を有し、
前記第２ドレインコンタクトは、前記第１ドレインコンタクト側の角部を面取りすることで形成される第２面取り辺を有することを特徴とする半導体メモリ装置。 - 請求項６、または７において、
前記第１面取り辺と前記第２面取り辺との間の領域に、前記接地線を配線することを特徴とする半導体メモリ装置。 - 請求項８において、
前記接地線の輪郭が、前記第１面取り辺に対向すると共に該第１面取り辺に平行な辺と、前記第２面取り辺に対向すると共に該第２面取り辺に平行な辺とを含むことを特徴とする半導体メモリ装置。 - 請求項７乃至９のいずれかにおいて、
前記フリップフロップ回路は第１、第２負荷トランジスタを含み、
該第２負荷トランジスタのゲート電極を介して、前記第１ドライバトランジスタ及び前記第１トランスファトランジスタのドレイン領域と、前記第２ドライバトランジスタのゲート電極とを接続し、
該第１負荷トランジスタのゲート電極を介して、前記第２ドライバトランジスタ及び前記第２トランスファトランジスタのドレイン領域と、前記第１ドライバトランジスタのゲート電極とを接続することを特徴とする半導体メモリ装置。 - 請求項１乃至１０のいずれかにおいて、
前記第１ドライバトランジスタのソース領域と、前記接地線とを接続するための第１ソースコンタクトと、
前記第２ドライバトランジスタのソース領域と、前記接地線とを接続するための第２ソースコンタクトと、
前記第１ドライバトランジスタ及び前記第１トランスファトランジスタのドレイン領域と、前記第２ドライバトランジスタのゲート電極とを接続するための第１ドレインコンタクトと、
前記第２ドライバトランジスタ及び前記第２トランスファトランジスタのドレイン領域と、前記第１ドライバトランジスタのゲート電極とを接続するための第２ドレインコンタクトとを含み、
前記第１ソースコンタクト及び第１ドレインコンタクトを、第１の方向に沿って所与の間隔で配置すると共に、前記第２ソースコンタクト及び第２ドレインコンタクを、該第１の方向に平行な第２の方向に沿って所与の間隔で配置し、
前記接地線を、前記第１、第２ドレインコンタクトとの最小寸法間隔を少なくとも保ちながら前記第１、第２ソースコンタクトを含むように配線することを特徴とする半導体メモリ装置。 - 請求項１乃至１１のいずれかにおいて、
前記第１ドライバトランジスタのソース領域と、前記接地線とを接続するための第１ソースコンタクトと、
前記第２ドライバトランジスタのソース領域と、前記接地線とを接続するための第２ソースコンタクトとを含み、
前記第１ドライバトランジスタのゲート電極を、前記第１ソースコンタクトの各辺との最小寸法間隔を少なくとも保ちながら屈曲させ、
前記第２ドライバトランジスタのゲート電極を、前記第２ソースコンタクトの各辺との最小寸法間隔を少なくとも保ちながら屈曲させることを特徴とする半導体メモリ装置。 - 第１、第２ドライバトランジスタを有するフリップフロップ回路と、第１、第２トランスファトランジスタとを含む複数のメモリセルから成る半導体メモリ装置であって、
隣り合うメモリセルの第１トランスファトランジスタのゲート電極間及び隣り合うメモリセルの第２トランスファトランジスタのゲート電極間及び同一のメモリセル内の第１、第２トランスファトランジスタのゲート電極間の少なくとも１つを接続するためのものであり該ゲート電極とは異なる配線層で形成される少なくとも１つのワード線と、
前記第１、第２ドライバトランジスタのソース領域を接続するための接地線と、
前記第１ドライバトランジスタ及び前記第１トランスファトランジスタのドレイン領域と、前記第２ドライバトランジスタのゲート電極とを接続するための第１ドレインコンタクトと、
前記第２ドライバトランジスタ及び前記第２トランスファトランジスタのドレイン領域と、前記第１ドライバトランジスタのゲート電極とを接続するための第２ドレインコンタクトとを含み、
前記第１ドレインコンタクトは、前記第２ドレインコンタクト側の角部を面取りすることで形成される第１面取り辺を有し、
前記第２ドレインコンタクトは、前記第１ドレインコンタクト側の角部を面取りすることで形成される第２面取り辺を有することを特徴とする半導体メモリ装置。 - 請求項１乃至１３のいずれかにおいて、
前記第１、第２ドライバトランジスタ及び第１、第２トランスファトランジスタのゲート電極をシリコン膜で形成すると共に、ワード線及び接地線を該シリコン膜とは異なる材質で形成することを特徴とする半導体メモリ装置。 - 請求項１乃至１４のいずれかにおいて、
前記メモリセルを、隣り合うメモリセルの境界を軸として線対称に配置し、
隣り合うメモリセルの第１トランスファトランジスタのゲート電極を第１の同一島状に形成すると共に、隣り合うメモリセルの第２トランスファトランジスタのゲート電極を第２の同一島状に形成することを特徴とする半導体メモリ装置。 - 第１、第２ドライバトランジスタを有するフリップフロップ回路と、第１、第２トランスファトランジスタとを含む複数のメモリセルから成る半導体メモリ装置の製造方法であって、
前記第１、第２ドライバトランジスタ及び第１、第２トランスファトランジスタのゲート電極を形成する工程と、
隣り合うメモリセルの前記第１トランスファトランジスタのゲート電極間を接続するための第１ワード線と、隣り合うメモリセルの前記第２トランスファトランジスタのゲート電極間を接続するための第２ワード線と、前記第１、第２ドライバトランジスタのソース領域を接続するための接地線とを、前記ゲート電極とは異なる配線層で形成する工程と、
前記第１ドライバトランジスタ及び前記第１トランスファトランジスタのドレイン領域と、前記第２ドライバトランジスタのゲート電極とを接続するための第１ドレインコンタクト、並びに前記第２ドライバトランジスタ及び前記第２トランスファトランジスタのドレイン領域と、前記第１ドライバトランジスタのゲート電極とを接続するための第２ドレインコンタクトを形成する工程を含み、
前記第１ドレインコンタクトは、前記第２ドレインコンタクト側の角部を面取りすることで形成される第１面取り辺を有し、
前記第２ドレインコンタクトは、前記第１ドレインコンタクト側の角部を面取りすることで形成される第２面取り辺を有することを特徴とする半導体メモリ装置の製造方法。 - 請求項１６において、
前記第１ドライバトランジスタのソース領域と、前記接地線とを接続するための第１ソースコンタクト、並びに前記第２ドライバトランジスタのソース領域と、前記接地線とを接続するための第２ソースコンタクトを形成する工程と、
前記第１ドライバトランジスタ及び前記第１トランスファトランジスタのドレイン領域と、前記第２ドライバトランジスタのゲート電極とを接続するための第１ドレインコンタクト、並びに前記第２ドライバトランジスタ及び前記第２トランスファトランジスタのドレイン領域と、前記第１ドライバトランジスタのゲート電極とを接続するための第２ドレインコンタクトを形成する工程とを含み、
前記第１ソースコンタクト及び第１ドレインコンタクトを、第１の方向に沿って所与の間隔で配置すると共に、前記第２ソースコンタクト及び第２ドレインコンタクトを、該第１の方向に平行な第２の方向に沿って所与の間隔で配置し、
前記接地線を、前記第１、第２ドレインコンタクトとの最小寸法間隔を少なくとも保ちながら前記第１、第２ソースコンタクトを含むように配線することを特徴とする半導体メモリ装置の製造方法。
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| KR100615085B1 (ko) * | 2004-01-12 | 2006-08-22 | 삼성전자주식회사 | 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들 |
| US20050275043A1 (en) * | 2004-06-10 | 2005-12-15 | Chien-Chao Huang | Novel semiconductor device design |
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