JP3003188B2 - 半導体メモリ及びその製造方法 - Google Patents

半導体メモリ及びその製造方法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリセルに対するデータの書込みや読出
し等に際してビット線でデータを転送する半導体メモリ
及びその製造方法に関するものである。
〔発明の概要〕
本願の第１発明は、上記の様な半導体メモリにおい
て、バルク状の半導体基板を研磨して形成されており一
方の面にメモリセルが形成されると共に他方の面側にビ
ット線が形成されている半導体層と支持基板とを貼り合
わせることによって、安定且つ高速な動作及び高い信頼
性を確保することができ高集積化も可能である様にした
ものである。
本願の第２発明は、上記の様な半導体メモリの製造方
法において、ビット線を形成した半導体基板に支持基板
を貼り合わせ、半導体基板の支持基板とは反対側の面を
研磨して半導体層を形成し、この半導体層にメモリセル
を形成することによって、安定且つ高速な動作及び高い
信頼性を確保することができ高集積化も可能な半導体メ
モリを製造することができる様にしたものである。
〔従来の技術〕
第２図は、オープンビット線構造の積層容量型DRAMの
一従来例を示している。この一従来例では、Si基板11に
形成されたトランジスタ12と容量素子13とで１つのメモ
リセルが構成されている。
トランジスタ12のゲート電極がワード線14であり、容
量素子13は蓄積ノード15とキャパシタ絶縁膜16とセルプ
レート17とから成っている。
トランジスタ12はn+拡散層21、22をソース・ドレイン
領域としており、n+拡散層21には蓄積ノード15が接続さ
れ、n+拡散層22にはコンタクト孔23を介してビット線24
が接続されている。また、金属配線25がワード線14の裏
打ち用に使用されている。
〔発明が解決しようとする課題〕
しかし、上述の一従来例では、高集積化の進展に伴っ
て、以下の様な課題が発生する。
即ち、ワード線14と同電位である金属配線25とセルプ
レート17との間にビット線24が介装されており、これら
の離間距離が小さい。従って、ワード線14やセルプレー
ト17とビット線42との間の干渉雑音や寄生容量が大き
く、安定な動作を確保することが難しい。
特に干渉雑音は、メモリセル面積の縮小には有利であ
るがセンスアンプの差動動作による雑音の相殺がないオ
ープンビット線構造のDRAMにおいて顕著である。
また、ワード線14とコンタクト孔23内のビット線24と
の短絡を防止するために両者間に合わせ余裕が必要であ
り、メモリセル面積の縮小が難しい。
しかも、容量素子13もコンタクト孔23を回避して形成
する必要がある。この結果、コンタクト孔23のためにメ
モリセル内における容量素子13の占有部分が圧迫され、
所定のセル容量の確保が難しくなる。従って、このこと
によってもメモリセル面積の縮小が難しく高集積化も難
しい。
一方、メモリセル領域の金属配線25に用いられている
金属層は、周辺回路領域の結線等にも使用されている。
しかし、金属配線25とSi基板11との離間距離ｄが大きい
ので、金属配線25の段差被覆性が悪い。従って、上述の
一従来例では高い信頼性を確保することが困難である。
〔課題を解決するための手段〕
本願の第１発明による半導体メモリでは、バルク状の
半導体基板11を研磨して形成されており一方の面にメモ
リセルが形成されると共に他方の面側にビット線24が形
成されている半導体層11と支持基板35とが貼り合わされ
ている。
本願の第２発明による半導体メモリの製造方法では、
半導体基板11上にビット線24を形成する工程と、前記半
導体基板11の前記ビット線24側に支持基板35を貼り合わ
せる工程と、前記半導体基板11の前記支持基板35とは反
対側の面を研磨して前記半導体基板11から半導体層11を
形成する工程と、前記半導体層11にメモリセルを形成す
る工程とが具備されている。
〔作用〕
本願の第１発明による半導体メモリでは、メモリセル
とビット線24との間に半導体層11が介在しているので、
メモリセルのワード線14等とビット線24との離間距離が
大きい。従って、ビット線24に関係する干渉雑音や寄生
容量が少ない。
また、メモリセルとビット線24とが半導体層11の互い
に反対側にあるので、メモリセルのワード線14とビット
線24用のコンタクト部32との短絡の虞がない。従って、
両者間の合わせ余裕が不要であり、その分だけメモリセ
ル面積を縮小することができる。
また、メモリセルとビット線24とが半導体層11の互い
に反対側にあるので、容量素子13を記憶手段とするDRAM
では、容量素子13の形成に際してビット線24用のコンタ
クト部32を回避する必要がない。従って、メモリセル内
における容量素子13の占有部分を大きくしてセル容量を
大きくすることができ、メモリセル面積を縮小しても所
定のセル容量を確保することができる。
また、メモリセルとビット線24とが半導体層11の互い
に反対側にあるので、メモリセル側にビット線24が形成
されていない分だけ、メモリセル側の金属配線25と半導
体層11との離間距離ｄが小さい。従って、半導体層11と
のコンタクト部における段差被覆性のよい金属配線25を
形成することができる。
また、一方の面にメモリセルが形成されており他方の
面側にビット線24が形成されている半導体層11と支持基
板35とが貼り合わされているので、エピタキシャル成長
やレーザアニール等で形成する半導体層に比べて、キャ
リアの移動度が高く結晶欠陥も少ない半導体層11にメモ
リセルを形成することができる。
本願の第２発明による半導体メモリの製造方法では、
ビット線24を形成した半導体基板11に支持基板35を貼り
合わせ、半導体基板11の支持基板35とは反対側の面を研
磨して半導体層11を形成し、この半導体層11にメモリセ
ルを形成するので、メモリセルとビット線24との間に半
導体層11を介在させることができる。
また、半導体基板11を研磨して半導体層11を形成する
ので、エピタキシャル成長やレーザアニール等で形成す
る半導体層に比べて、キャリアの移動度が高く結晶欠陥
も少ない半導体層11にメモリセルを形成することができ
る。
〔実施例〕
以下、オープンビット線構造の積層容量型DRAMに適用
した本発明の一実施例を、第１図を参照しながら説明す
る。
第１図は、本実施例の製造工程を示している。この製
造工程では、第1A図に示す様に、Si基板11を酸化してそ
の表面に厚さ１μｍ程度のSiO2膜31をまず形成し、これ
らのSiO2膜31とSi基板11とに溝32を形成する。
次に、第1B図に示すように、CVDで堆積させた多結晶S
i膜33で溝32を埋める。この多結晶Si膜33にはCVD時にリ
ンを含有させておく。そして、多結晶Si膜33に接続され
たビット線24をポリサイド膜で形成する。
その後、TEOSを用いた減圧CVD等で堆積させたSiO2膜3
4（第1C図）でビット線24の段差を平坦化し、このSiO2
膜34に接着剤等で石英基板35（第1C図）を貼り合わせ
る。なお、石英基板35の代わりにSi基板等を用いてもよ
い。
次に、第1C図に示す様に、Si基板11等を反転させて、
第1B図の工程までSi基板11の裏面であった面を表面にす
る。そして、この表面を研磨し、Si基板11の厚さを１μ
ｍ程度にして、多結晶Si膜33を露出させる。
次に、第1D図に示す様に、Si基板11の表面に素子分離
用のSiO2膜36とゲート絶縁膜としてのSiO2膜37とを形成
する。
このSiO2膜37の形成に際し、多結晶Siは単結晶Siより
も酸化され易く、しかもリンがドーピングされている多
結晶Si膜33は更に酸化され易いので、多結晶Si膜33上の
SiO2膜37はそれ以外の部分よりも厚い。
なお、SiO2膜36、37を形成するための熱処理時に、多
結晶Si膜33中のリンがSi基板11中へ固相拡散し、多結晶
Si膜33の周囲にn+拡散層41が形成される。
その後、SiO2膜37、36上に多結晶Si膜を堆積させ、こ
の多結晶Si膜をパターニングしてワード線14を形成す
る。
ところで溝32は、第1C図に示した様にSi基板11を反転
させこのSi基板11を研磨した後に、Si基板11の研磨面側
から形成してもよい。
しかし、本実施例の様にSi基板11の研磨前に溝32を形
成しておくと、この溝32をSiO2膜36やワード線14の位置
合わせの基準にすることができるので、ワード線14等と
ビット線24との位置合わせが容易になる。
次に、第1E図に示す様に、n+拡散層21を形成してトラ
ンジスタ12を完成させ、層間絶縁膜42を介して蓄積ノー
ド15、キャパシタ絶縁膜16及びセルプレート17を順次に
形成して容量素子13を完成させる。
次に、第1F図に示す様に、層間絶縁膜43でセルプレー
ト17の段差を平坦化し、この層間絶縁膜43上に金属配線
25を形成する。
以上の様にして製造した本実施例では、ビット線24が
Si基板11のトランジスタ12や容量素子13とは反対の面側
に形成されている。従って、金属配線25とSi基板11との
離間距離ｄは、第２図に示した一従来例よりも本実施例
の方が小さい。
そして、ビット線24とSi基板11との間には厚いSiO2膜
31が存在しているので、ビット線24とSi基板11との間の
干渉雑音や寄生容量も少ない。
ところで、SiO2膜31が厚いこと等のために、溝32は深
い。しかし、ビット線24を流れる電流は元々少なく、ま
た多結晶Si膜33は金属配線25に比べて段差被覆性が良
く、しかも多結晶Si膜33にはリンを含有させているので
この多結晶Si膜33は抵抗が低い。従って、溝32が深いこ
とによる問題はない。
なお、本実施例はオープンビット線構造の積層容量型
DRAMに本発明を適用したものであるが、本発明は折り返
しビット線構造の積層容量型DRAM等にも適用することが
できる。
〔発明の効果〕
本願の第１発明による半導体メモリでは、ビット線に
関係する干渉雑音や寄生容量が少なく、しかも、キャリ
アの移動度が高い半導体層にメモリセルを形成すること
ができるので、安定且つ高速な動作を確保することがで
きる。
また、メモリセル面積を縮小することができ、しかも
メモリセル面積を縮小しても所定のセル容量を確保する
ことができるので、高集積化が可能である。
また、半導体層とのコンタクト部における段差被覆性
の良い金属配線を形成することができ、しかも、結晶欠
陥が少ない半導体層にメモリセルを形成することができ
るので、高い信頼性を確保することができる。
本願の第２発明による半導体メモリの製造方法では、
メモリセルとビット線との間に半導体層を介在させるこ
とができ、また、キャリアの移動度が高く結晶欠陥も少
ない半導体層にメモリセルを形成することができるの
で、安定且つ高速な動作及び高い信頼性を確保すること
ができ高集積化も可能な半導体メモリを製造することが
できる。
【図面の簡単な説明】
第１図は本発明の一実施例の製造工程を順次に示す側断
面図、第２図は本発明の一従来例の側断面図である。 なお図面に用いられた符号において、 11……Si基板 12……トランジスタ 13……容量素子 24……ビット線 である。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】バルク状の半導体基板を研磨して形成され
    ており一方の面にメモリセルが形成されると共に他方の
    面側にビット線が形成されている半導体層と支持基板と
    が貼り合わされている半導体メモリ。
  2. 【請求項２】半導体基板上にビット線を形成する工程
    と、 前記半導体基板の前記ビット線側に支持基板を貼り合わ
    せる工程と、 前記半導体基板の前記支持基板とは反体側の面を研磨し
    て前記半導体基板から半導体層を形成する工程と、 前記半導体層にメモリセルを形成する工程と を具備する半導体メモリの製造方法。
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