JPH04216667A - 半導体メモリ装置 - Google Patents
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Abstract
め要約のデータは記録されません。
Description
荷蓄積用のスタックトキャパシタが接続された所謂DR
AM(ダイナミックRAM)等の半導体メモリ装置に関
する。
高集積化に伴ない、その容量確保のため、情報を記憶す
るキャパシタの構造を積層型(スタック型)としたスタ
ックトキャパシタが使用され始めている。
半導体メモリ装置は、図6に示すように、フィールド絶
縁層31が形成されたシリコン基板32の表面に臨んで
スイッチング素子Trの不純物拡散領域33が形成され
ており、その不純物拡散領域のうちの一方のソース・ド
レイン領域33aには、コンタクトホール34を介して
例えばAl配線層からなるビット線35が接続され、他
方のソース・ドレイン領域33bには、スタックトキャ
パシタCのキャパシタ下部電極36が接続されている。
結晶シリコン層をパターニングして形成されており、第
1層目の多結晶シリコン層である上記スイッチング素子
Trの各ゲート電極37の上部にまで層間絶縁層38を
介して形成されている。このキャパシタ下部電極36は
、その上部に共通電極とされたキャパシタ上部電極39
が誘電体膜40を介して有しており、これらキャパシタ
上部電極39、誘電体膜40及びキャパシタ下部電極3
6の積層構造によりスタックトキャパシタCが構成され
ている。
タックトキャパシタCに必要な電荷の蓄電等が行われ、
上記スイッチング素子Trに制御されながらビット線3
5を介しての読出しや書込み等が行なわれる。
ような従来の半導体メモリ装置においては、シリコン基
板32上に多結晶シリコン層を幾層も積み重ねる構造と
なっているため、メモリセル部におけるコンタクト部分
での段差が大きくなり、コンタクトホール等でのステッ
プカバレージの劣化を引起し、上層のパターニング、例
えばビット線35等のパターニングが困難になるという
不都合がある。しかも、今後の高集積化に向けてスタッ
クトキャパシタCの容量を増加させるためには、蓄積ノ
ードとなるキャパシタ下部電極36の側壁を利用する必
要があり、この場合、更にキャパシタ下部電極36の段
差が大きくなり、それに伴ない、上記コンタクト部分で
の段差が増大化し、ビット線35の断線等を引起こすと
いう不都合がある。
なると、段差が比較的小さい周辺回路部(例えばアドレ
スデコーダ等)との接続部分において、その配線のパタ
ーニング等が、露光時における焦点深度の違いなどから
困難になるという不都合がある。
もので、その目的とするところは、スタックトキャパシ
タの形成に伴なう段差の形成並びにその増大化を無くす
ことができ、上層(配線等)のパターニングを容易に行
なえ、自由度のあるパターンレイアウトを行なわしめる
ことができると共に、装置自体の高集積化を図ることが
できる半導体メモリ装置を提供することにある。
簡略化を図ることができる半導体メモリ装置を提供する
ことにある。
素子Trと該スイッチング素子Trに接続される電荷蓄
積用キャパシタCとでメモリセルMCが構成される半導
体メモリ装置Aにおいて、上記スイッチング素子Trの
下層に、絶縁層6を介して、電荷蓄積用キャパシタCを
形成して構成する。
において、上記スイッチング素子Trの下層に、絶縁層
6を介して、電荷蓄積用キャパシタCを形成すると共に
、電荷蓄積用キャパシタCを構成するプレート電極9に
、プレート電源をスイッチング素子Trの形成されない
面(シリコン基板13)から供給するように構成する。
子Trの下層に電荷蓄積用キャパシタCそのものを埋め
込むようにしたので、電荷蓄積用キャパシタCの形成に
伴なう段差の形成並びにその増大化が無くなり、上層の
ビット線2等の配線の形成が容易になると共に、その配
線等に対し、自由度のあるパターンレイアウトを行なわ
しめることができる。しかも、基板13上部において、
隣接するワード線間(例えば4a、104b間)にキャ
パシタC用のコンタクトをとる必要がないため、その分
間隔を狭めることができ、メモリ装置Aの高集積化を有
効に図ることができる。
作用、効果を有するほか、プレート電源を基板13表面
に引き出すための工程が不要となるため、製造工程の簡
略化並びに製造コストの低廉化を図ることができる。
施例を説明する。
A、特にDRAMの要部を示す構成図、図2はその平面
図である。
SiO2 等からなる絶縁層に囲まれた素子形成領域1
の中央部分において、横方向に延びるビット線2とのコ
ンタクト部分3を有し、このコンタクト部分3を対称と
して左右に、上下方向に延びる2本のワード線4a及び
4bが形成されてなり、図1に示すように、一方のワー
ド線と、コンタクト部分3下のN型のソース・ドレイン
領域5a及び図面上、ワード線4a右側のN型のソース
・ドレイン領域5bとで構成されたスイッチング素子T
r1 下に絶縁層6を介して蓄積ノードとなる多結晶シ
リコン層による1つの電極(以下、単に蓄積ノード電極
と記す)7aが形成され、この蓄積ノード電極7aと上
記ソース・ドレイン領域5bとが電気的に接続されてい
る。 また、他方のワード線4bと、コンタクト部分3下のソ
ース・ドレイン領域5a及び図面上、ワード線4b左側
のN型のソース・ドレイン領域5cとで構成されたスイ
ッチング素子Tr2 下に絶縁層6を介して蓄積ノード
電極7bが形成され、この蓄積ノード電極7bと上記ソ
ース・ドレイン領域5cとが電気的に接続されている。
下面には、SiO2やSiN等の薄膜の誘電体膜8を介
して多結晶シリコン層による共通電極のサブプレート電
極9が形成され、これらサブプレート電極9、誘電体膜
8及び蓄積ノード電極7a、7bとで、夫々スタックト
キャパシタC1 及びC2 が構成されている。ビット
線2は、図1において、SiO2 等からなる層間膜1
0を貫通する開口11を通じてソース・ドレイン領域5
aに接続される。
、Tr2 及びスタックトキャパシタC1 、C2 で
1つのメモリセル(2ビット分)MCが構成され、この
メモリセルMCが、図2に示すように、上下方向に沿っ
て互い違いに形成されて所謂折り返しビット線方式の配
列となっている。
は上下方向に隣接する他のメモリセルMCのワード線を
示す(図2参照)、また、12はサブプレート電極(プ
レート電位)9とシリコン基板(基板電位)13とを絶
縁させるSiO2 等の絶縁膜であり、14は平坦化用
の多結晶シリコン層である。
を図3及び図4に基づいて説明する。尚、図1及び図2
と対応するものについては同符号を記す。
21上の所定箇所、本例では素子分離領域となる部分の
シリコン表面を例えば2000Å程度選択的にエッチン
グ除去して凹部22を形成したのち、全面に熱酸化を施
して全面に熱酸化膜(図面上、シリコン表面から破線ま
での厚みに相当する)23を形成する。その後、例えば
CVD法により、SiO2 からなる絶縁層24を形成
する。以下、上記熱酸化膜23と絶縁層24を含めて単
に絶縁層6と記す。
21上の素子形成領域1となる部分の所定箇所に上記絶
縁層6を貫通する開口25を2つ設ける。その後、これ
ら開口25に対応して多結晶シリコン層からなる蓄積ノ
ード電極7a及び7bを夫々パターニングにより形成す
る。これら蓄積ノード電極7a及び7bは、夫々一端が
後のビット線のコンタクト部分3まで延び、他端が素子
形成領域1からわずかにはみ出る程度の広さに形成され
る。
極7a及び7bを含む全面に薄膜の誘電体膜8を例えば
減圧CVD法等により形成したのち、該誘電体膜8上に
多結晶シリコン層からなる共通電極のサブプレート電極
9を形成する。その後、全面にSiO2 からなる絶縁
膜12を形成したのち、全面に多結晶シリコン層14を
形成し、該多結晶シリコン層14表面を既知の平坦化技
術(例えばポリッシング等)により平坦化する。
多結晶シリコン層14の端面に別のシリコン基板13を
貼り合わせたのち、他方のシリコン基板21の裏面から
選択研磨を行なう。この選択研磨は、絶縁層6が露出す
るまで行なう。この選択研磨によって、絶縁層6で囲ま
れた島状のシリコン薄層、即ち素子形成領域1が形成さ
れると共に、該絶縁層6による素子分離領域22が形成
される。
を施して、素子形成領域1の表面に薄い熱酸化膜、即ち
ゲート絶縁膜23を形成したのち、多結晶シリコン層に
よるワード線4a及び4b(並びに204a及び104
b)をパターニングにより形成する。その後、ワード線
4a及び4bをマスクとして例えばN型の不純物をイオ
ン注入して素子形成領域1に夫々3つのソース・ドレイ
ン領域5a、5b及び5cを形成する。この時点でスイ
ッチング素子Tr1 及びTr2 が形成される。
2 等からなる層間膜10を形成したのち、ソース・ド
レイン領域5aに対応する箇所に該層間膜10を貫通す
る開口11を形成する。このとき、ワード線4a及び4
b上には層間膜10のみが存在するだけであるため、上
記開口11のステップカバレージは良好となる。その後
Alによるビット線2をパターニングにより形成して本
例に係る半導体メモリ装置Aを得る。尚、各蓄積ノード
電極7a及び7bには対応するスイッチング素子Tr1
及びTr2 の動作によって0〜Vccの電位がかか
り、サブプレート電極9には1/2Vccの固定電位が
印加される。
グ素子Tr1 及びTr2 の下層にスタックトキャパ
シタC1 及びC2 そのものを埋め込むようにしたの
で、スタックトキャパシタC1 及びC2 の形成に伴
う段差の形成並びにその増大化が無くなり、上層のビッ
ト線2の形成が非常に容易になると共に、ビット線2等
の配線の形成に関し、自由度のあるパターンレイアウト
を行なわしめることができる。しかも、シリコン基板1
3上部において、隣接するワード線、例えばワード線4
a、104b間に蓄積ノード電極7a用のコンタクトを
とる必要がないため、メモリセルMCの面積の縮小化が
図れ、メモリ装置A自体の高集積化を有効に図ることが
できる。また、シリコン基板13上部の段差が低減化さ
れることから、周辺回路部との接続部分における配線の
形成を容易に、かつ精度良く行なうことができる。
コン基板13間に絶縁膜12を介在させるようにしたが
、その他、図5に示すように、上記絶縁膜12の形成を
省略して、サブプレート電極9とシリコン基板13とを
直接電気的に接続させるようにしてもよい(実際には、
平坦化膜である多結晶シリコン層14が介在する)。こ
の場合、基板電位自体がプレート電源となるため、プレ
ート電源をシリコン表面に引き出すための工程が不要と
なり、上記絶縁膜12の形成の省略とも相俟って、製造
工程の簡略化を図ることができ、製造コストの低廉化に
つながる。
方式の配列に適用した例を示したが、もちろんオープン
ビット線方式の配列にも適用可能である。
、スタックトキャパシタの形成に伴う段差の形成並びに
その増大化を無くすことができ、上層(配線等)のパタ
ーニングが容易に行なえ、自由度のあるパターンレイア
ウトを行なわしめることができると共に、半導体メモリ
装置自体の高集積化を図ることができる。また、本発明
に係る半導体メモリ装置によれば、上記効果のほか、製
造工程の簡略化並びに製造コストの低廉化を図ることが
できる。
の要部を示す構成図。
平面図。
示す経過図(その1)。
示す経過図(その2)。
す構成図。
要部を示す構成図。
スタックトキャパシタ 1 素子形成領域 2 ビット線 3 コンタクト部分 4a、4b ワード線 5a〜5c ソース・ドレイン領域 6 絶縁層 7a、7b 蓄積ノード電極 8 誘電体膜 9 サブプレート電極 10 層間膜 11 開口 12 絶縁膜 13 シリコン基板
Claims (2)
- 【請求項1】 スイッチング素子と該スイッチング素
子に接続される電荷蓄積用キャパシタとでメモリセルが
構成される半導体メモリ装置において、上記スイッチン
グ素子の下層に、絶縁層を介して、上記電荷蓄積用キャ
パシタが形成されてなる半導体メモリ装置。 - 【請求項2】 スイッチング素子と該スイッチング素
子に接続される電荷蓄積用キャパシタとでメモリセルが
構成される半導体メモリ装置において、上記スイッチン
グ素子の下層に、絶縁層を介して、上記電荷蓄積用キャ
パシタが形成されると共に、上記電荷蓄積用キャパシタ
を構成するプレート電極に、プレート電源を上記スイッ
チング素子の形成されない面から供給されることを特徴
とする半導体メモリ装置。
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