JP2017046006A - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
Description
のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別され
る。
ccess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選
択してキャパシタに電荷を蓄積することで、情報を記憶する(例えば、特許文献1参照)
。
情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するト
ランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流(オフ電流)等によ
って、トランジスタが選択されていない状況でも電荷が流出、または流入するため、デー
タの保持期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作)
が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくな
ると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した
別の記憶装置が必要となる。
s Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容
を保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利で
ある。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が
高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点
については、DRAMと変わるところはない。
ム(Ga)、及び亜鉛(Zn)を含む酸化物半導体を設ける構成が開示されている(例え
ば、特許文献2参照)。
記憶内容の保持が可能な半導体装置を提供することを目的の一とする。
目的の一つとする。
て、ワイドバンドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する
。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、
長期間にわたって情報を保持することが可能である。また開示する発明では、トランジス
タの下に設けた配線層と、酸化物半導体膜の高抵抗領域と、ソース電極とを用いて容量素
子を形成することで、トランジスタと容量素子の占有面積の低減を図る。
化物半導体膜と、酸化物半導体膜上に接して設けられたソース電極層およびドレイン電極
層と、酸化物半導体膜上に重畳して設けられたゲート電極層と、酸化物半導体膜とゲート
電極層の間に設けられたゲート絶縁膜と、を有し、酸化物半導体膜は、ゲート電極層と重
畳する領域に設けられたチャネル形成領域と、チャネル形成領域を挟み込むように酸化物
半導体膜の表層部に設けられ、チャネル形成領域より抵抗が低く、金属元素を含む、ソー
ス領域およびドレイン領域と、ソース領域およびドレイン領域に重畳するように接して設
けられ、ソース領域およびドレイン領域より抵抗が高い高抵抗領域と、を含み、ソース電
極層は、酸化物半導体膜とソース領域で接し、ドレイン電極層は、酸化物半導体膜とドレ
イン領域で接し、容量素子は、酸化物半導体膜の下に高抵抗領域と重畳して設けられた配
線層と、高抵抗領域と、ソース電極層とが重畳して形成される、半導体装置である。
ン領域の間に、ドーパントを含む低抵抗領域が設けてもよい。また、ドーパントとしてリ
ンまたはホウ素のいずれかを含むことが好ましい。
が好ましい。
絶縁膜に埋め込まれているようにしてもよい。
類元素から選ばれた一種又は複数種を含むことが好ましい。また、上記において、酸化物
半導体膜は、インジウム及び亜鉛の酸化物に加えて、ジルコニウム、ガドリニウム、セリ
ウム、チタンの酸化物から選ばれた一種又は複数種を含むことが好ましい。
むことが好ましい。
)からドレイン領域(またはドレイン電極)へと向かう方向、または、その反対の方向で
あって、ソース領域とドレイン領域との間隔が最小となる経路を通るものをいう。また、
本明細書等において、「チャネル幅方向」とは、チャネル長方向に概略垂直な方向を指す
ものとする。
たは「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電
極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外
しない。
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いること
ができるものとする。
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
て、ワイドバンドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する
。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、
極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が
不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため
、消費電力を十分に低減することができる。そして、一定時間電力の供給がない場合(た
だし、電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保
持することが可能である。
抗領域と、ソース電極とを用いて容量素子を形成する。これにより、トランジスタと容量
素子の占有面積の低減を図ることができるので、半導体装置の高集積化を図り、単位面積
あたりの記憶容量を増加させることができる。
下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態およ
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以
下に示す実施の形態の記載内容に限定して解釈されるものではない。
実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、
必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
同を避けるために付すものであり、数的に限定するものではないことを付記する。
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図1および図2
を参照して説明する。
図1は、半導体装置の構成の一例である。図1(A)には半導体装置の断面を、図1(
B)には半導体装置の平面を、それぞれ示す。図1(A)において、A1−A2は、トラ
ンジスタのチャネル長方向に垂直な断面図であり、B1−B2は、トランジスタのチャネ
ル長方向に平行な断面図である。図1(A)および図1(B)に示す半導体装置は、酸化
物半導体を用いたトランジスタ462と容量素子464を有する。
のいずれも用いることができる。ここでは、トランジスタ462はnチャネル型トランジ
スタとして説明する。
膜403と、酸化物半導体膜403に接して設けられたソース電極層(またはドレイン電
極層)442a、およびドレイン電極層(またはソース電極層)442bと、酸化物半導
体膜403上に重畳して設けられたゲート電極層401と、酸化物半導体膜403とゲー
ト電極層401の間に設けられたゲート絶縁膜402と、を有する。ここで、酸化物半導
体膜403は、ゲート電極層401と重畳する領域に設けられたチャネル形成領域409
と、チャネル形成領域409を挟み込むように酸化物半導体膜403の表層部に設けられ
、チャネル形成領域409より抵抗が低く、金属元素を含む、ソース領域404aおよび
ドレイン領域404bと、ソース領域404aおよびドレイン領域404bに重畳するよ
うに接して設けられ、ソース領域404aおよびドレイン領域404bより抵抗が高い高
抵抗領域405aおよび高抵抗領域405bと、を含む。また、ソース電極層442aは
、酸化物半導体膜403とソース領域404aで接し、ドレイン電極層442bは、酸化
物半導体膜403とドレイン領域404bで接する。また、ゲート電極層401の側面に
接してサイドウォール絶縁膜431を設けてもよい。
あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。さ
らに、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビ
ライザーとして、それらに加えて、希土類元素(スカンジウム(Sc)、イットリウム(
Y)、ランタノイド)から選ばれた一種又は複数種が含まれていることが好ましい。スタ
ビライザーとしては、ランタノイドである、セリウム(Ce)、ネオジム(Nd)、ガド
リニウム(Gd))から選ばれた一種又は複数種が含まれていることがさらに好ましい。
また、スタビライザーとして、上記の希土類元素の代わりに、ジルコニウム(Zr)、チ
タン(Ti)から選ばれた一種又は複数種が含まれるようにしてもよい。以上のような材
料を酸化物半導体膜403に含ませることにより、当該酸化物半導体膜を用いたトランジ
スタにおいて、初期の電気的特性の変化量が非常に小さくなり、オン電流とオフ電流の比
が高くなり、オフ電流が低減され、ヒステリシスも抑制される。
ば2.8eV以上)ワイドバンドギャップ半導体となりうるので、酸化物半導体膜403
を用いたトランジスタ462のオフ電流を十分に小さくすることが可能となる。
十分に除去されて十分な酸素が供給されることにより、高純度化されたものであることが
望ましい。具体的には、例えば、酸化物半導体膜403の水素濃度は5×1019ato
ms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5
×1017atoms/cm3以下とする。なお、上述の酸化物半導体膜403中の水素
濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass S
pectrometry)で測定されるものである。このように、水素濃度が十分に低減
されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中
の欠陥準位が低減された酸化物半導体膜403では、キャリア濃度が1×1012/cm
3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/
cm3未満となる。例えば、室温(25℃)でのオフ電流(ここでは、単位チャネル幅(
1μm)あたりの値)は100zA(1zA(ゼプトアンペア)は1×10−21A)以
下、好ましくは10zA以下、より好ましくは1zA以下、さらに好ましくは100yA
以下となる。このように、i型化(真性化)または実質的にi型化された酸化物半導体膜
403を用いることで、極めて優れたオフ電流特性のトランジスタ462を得ることがで
きる。
いが、結晶性を有していても良い。例えば、結晶性を有する酸化物半導体膜403として
、表面に概略垂直なc軸を有している結晶を含む、CAAC−OS(C Axis Al
igned Crystalline Oxide Semiconductor)膜を
用いることができる。
膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、
当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また
、透過型電子顕微鏡(TEM:Transmission Electron Micr
oscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境
界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレインバウンダ
リーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子
移動度の低下が抑制される。
トルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸
およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−
5°以上5°以下の範囲も含まれることとする。
AC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、C
AAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。
トルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形
成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。
なお、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に加熱処理などの結晶化処理を行うことにより形成される。
低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移
動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体
を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは
0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。
(例えば移動度)の向上が期待され、また構造安定化をもたらすので、このような酸化物
半導体膜403を用いた素子の特性向上及び信頼性向上を期待することができる。
性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
形成領域409を挟み込む領域の表層部に、金属元素が導入されたソース領域404aお
よびドレイン領域404bが形成される。ソース領域404aおよびドレイン領域404
bは、金属元素が導入されているので、チャネル形成領域409より抵抗が低い。また、
酸化物半導体膜403において、ソース領域404aおよびドレイン領域404bに重畳
する、金属元素が導入されなかった領域に、ソース領域404aおよびドレイン領域40
4bより抵抗が高い高抵抗領域405aおよび高抵抗領域405bが形成される。なお本
明細書中において、表層部とは、酸化物半導体膜の表面から、当該酸化物半導体膜の膜厚
の1%乃至50%程度までの深さのことを指す。
ミニウム(Al)、チタン(Ti)、モリブデン(Mo)、タングステン(W)、ハフニ
ウム(Hf)、タンタル(Ta)、ランタン(La)、バリウム(Ba)、マグネシウム
(Mg)、ジルコニウム(Zr)、及びニッケル(Ni)のいずれかから選択される一以
上を用いることができる。
形成領域409より抵抗の低いソース領域404aおよびドレイン領域404bを形成す
ることにより、トランジスタ462はオン特性(例えば、オン電流及び電界効果移動度)
が高く、高速動作、高速応答が可能となる。また、ソース領域404aとドレイン領域4
04bにおいて酸化物半導体膜403とソース電極層442a及びドレイン電極層442
bとを電気的に接続させることによって、酸化物半導体膜403とソース電極層442a
及びドレイン電極層442bとの接触抵抗を低減することができる。
導体膜403の下に高抵抗領域405aと重畳して設けられた配線層422と、が重畳し
て形成される。ここで、酸化物半導体膜403は上述のようにワイドバンドギャップ半導
体であり、高抵抗領域405aは十分に抵抗が高いので、容量素子464の誘電体として
機能しうる。すなわち容量素子464は、ソース電極層442aを一方の電極とし、高抵
抗領域405aを容量素子の誘電体とし、配線層422を他方の電極とする容量素子であ
る。このような構成とすることにより、容量素子464は十分な容量を確保することがで
きる。また、高抵抗領域405aを容量素子の誘電体とすることができるので、改めて誘
電体として機能する絶縁膜を設ける必要がなくなるので、半導体装置の製造工程の簡略化
を図ることができる。またこれに伴って、製造工程の歩留まりが向上し、製造コストを低
減する効果を期待することができる。
3に重畳させて容量素子464を形成することにより、半導体装置の占有面積の低減を図
ることができる。さらに本実施の形態に示す半導体装置をメモリセルとしてアレイ状に配
置した記憶装置を作製することで、メモリセルの個数に応じて上記の占有面積低減の効果
が得られるので、効果的に当該記憶装置の高集積化を図り、単位面積あたりの記憶容量を
増加させることができる。
て高抵抗領域405aの抵抗を十分に高くしても、金属元素を導入して抵抗を低減したソ
ース領域404aおよびドレイン領域404bを形成することにより、トランジスタ46
2は十分なオン特性を有することができる。
に埋め込まれて上面が露出して形成された配線層422が、高抵抗領域405aに接して
形成されているが、これに限られるものではない。例えば、絶縁膜420の上面に配線層
422が露出しないようにして、高抵抗領域405aおよび絶縁膜420を重畳させてそ
の両方を容量素子464の誘電体とする構成としてもよい。
が設けられている。そして、絶縁膜425および絶縁膜426上には配線層456が設け
られ、当該配線層456は絶縁膜425および絶縁膜426などに形成された開口を介し
てドレイン電極層442bと電気的に接続されている。ここで、配線層456は、少なく
ともトランジスタ462の酸化物半導体膜403の一部と重畳するように設けられること
が好ましい。また、配線層456上にさらに絶縁層を設けても良い。
次に、図1(A)および図1(B)に示す半導体装置の回路構成およびその動作につい
て、図1(C)を参照して説明する。
電極とは電気的に接続され、ワード線WLとトランジスタ462のゲート電極とは電気的
に接続され、トランジスタ462のソース電極と容量素子464の第1の端子とは電気的
に接続されている。また、容量素子464の第2の端子には所定の電位(例えば接地電位
など)が与えられている。
に示すゲート電極層401またはゲート電極層401と電気的に接続された配線に、容量
素子464の第1の端子はソース電極層442aに、容量素子464の第2の端子は配線
層422に相当する。
体膜403を用いたトランジスタである。酸化物半導体膜403を用いたトランジスタは
、上述のようにオフ電流が極めて小さいという特徴を有している。このため、トランジス
タ462をオフ状態とすることで、容量素子464の第1の端子の電位(あるいは、容量
素子464に蓄積された電荷)を極めて長時間にわたって保持することが可能である。こ
のように、図1(A)乃至図1(C)に示す半導体装置は記憶素子として機能するので、
以下、メモリセルと呼ぶ。当該メモリセルをアレイ状に設けてメモリセルアレイを形成す
ることにより、記憶装置を形成することができる。
う場合について説明する。
ンジスタ462をオン状態とする。これにより、ビット線BLの電位が、容量素子464
の第1の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ
462がオフ状態となる電位として、トランジスタ462をオフ状態とすることにより、
容量素子464の第1の端子の電位が保持される(保持)。
位(あるいは容量素子に蓄積された電荷)は長時間にわたって保持することができる。
遊状態であるビット線BLと容量素子464とが導通し、ビット線BLと容量素子464
の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの
電位の変化量は、容量素子464の第1の端子の電位(あるいは容量素子464に蓄積さ
れた電荷)によって、異なる値をとる。
線BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前
のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は
、(CB*VB0+C*V)/(CB+C)となる。従って、メモリセルの状態として、
容量素子464の第1の端子の電位がV1とV0(V1>V0)の2状態をとるとすると
、電位V1を保持している場合のビット線BLの電位(=(CB*VB0+C*V1)/
(CB+C))は、電位V0を保持している場合のビット線BLの電位(=(CB*VB
0+C*V0)/(CB+C))よりも高くなることがわかる。
きる。
小さいという特徴から、容量素子464に蓄積された電荷は長時間にわたって保持するこ
とができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻
度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。ま
た、一定時間電力の供給がない場合であっても、長期にわたって記憶内容を保持すること
が可能である。
タ)を用いる場合についてのものであるが、n型トランジスタに代えて、正孔をキャリア
とするp型トランジスタを用いることができるのはいうまでもない。
。図2(A)には半導体装置の断面を、図2(B)には半導体装置の平面を、それぞれ示
す。また、図2(C)には、当該半導体装置の回路構成を示す。図2(A)において、A
1−A2は、トランジスタのチャネル長方向に垂直な断面図であり、B1−B2は、トラ
ンジスタのチャネル長方向に平行な断面図である。図2(A)乃至図2(C)に示す半導
体装置は、酸化物半導体を用いたトランジスタ472と容量素子464を有する。
ジスタ462とは異なる構造のトランジスタ472を有している。トランジスタ472は
、ソース領域404aとチャネル形成領域409との間に、ドーパントを含む低抵抗領域
406aが形成され、ドレイン領域404bとチャネル形成領域409との間に、ドーパ
ントを含む低抵抗領域406bが形成される点においてトランジスタ462と異なる。こ
こで、低抵抗領域406aおよび低抵抗領域406bは、チャネル形成領域409より抵
抗が低くなる。なお、トランジスタ472のその他の構造については、トランジスタ46
2と同様であり、図2に示す半導体装置のトランジスタ472以外の構造についても、図
1に示す半導体装置と同様なので、詳細については、図1に関する記載を参酌することが
できる。
。ドーパント421としては、15族元素(代表的にはリン(P)、砒素(As)、およ
びアンチモン(Sb))、ホウ素(B)、アルミニウム(Al)、窒素(N)、アルゴン
(Ar)、ヘリウム(He)、ネオン(Ne)、インジウム(In)、フッ素(F)、塩
素(Cl)、チタン(Ti)、及び亜鉛(Zn)のいずれかから選択される一以上を用い
ることができる。
ンジスタ472のオン特性(例えば、オン電流及び電界効果移動度)のさらなる向上を図
ることができる。
る酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いること
により極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ
動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能とな
るため、消費電力を十分に低減することができる。そして、一定時間電力の供給がない場
合(ただし、電位は固定されていることが望ましい)であっても、長期にわたって記憶内
容を保持することが可能である。
化物半導体膜の高抵抗領域と、ソース電極とを用いて容量素子を形成する。これにより、
トランジスタと容量素子の占有面積の低減を図ることができるので、半導体装置の高集積
化を図り、単位面積あたりの記憶容量を増加させることができる。
適宜組み合わせて用いることができる。
本実施の形態においては、実施の形態1に示す半導体装置の作製方法について、図3乃
至図6を用いて説明する。
有する半導体装置の作製工程について説明する。
む層を選択的にエッチングして配線層422を形成する(図3(A)参照)。
くとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バ
リウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板
、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコン
などの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体
基板、SOI基板などを適用することもでき、これらの基板上に半導体素子が設けられた
ものを、基板400として用いてもよい。
銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて
形成することができる。また、導電材料を含む層は、単層構造としても良いし、積層構造
としても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピ
ンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材
料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
研磨(Chemical Mechanical Polishing:CMP)処理や
エッチング処理を施して、配線層422の上面を露出させる(図3(B)参照)。
ン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸
化ガリウム、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウ
ム、又はこれらの混合材料を用いて形成することができる。また、絶縁膜420として酸
化ジルコニウム、酸化セリウム、酸化ネオジム、酸化ガドリニウム、又はこれらの混合材
料を用いて形成することができる。このように、酸化物半導体膜403の構成元素から選
択される一または複数の酸化物を絶縁膜420に用いることにより、酸化物半導体膜40
3との界面の状態を良好に保つことができる。
物絶縁膜を用いることが好ましい。本実施の形態では絶縁膜420としてスパッタリング
法を用いて形成する酸化シリコン膜を用いる。
化学量論比を超える量の酸素が存在することが好ましい。例えば、絶縁膜420として、
酸化シリコン膜を用いる場合には、SiO2+α(ただし、α>0)とする。このような
絶縁膜420を用いることで、酸化物半導体膜403に酸素を供給することができ、酸化
物半導体膜中の酸素欠損を補填することができる。このように、酸化物半導体膜403へ
酸素を供給することにより、トランジスタ462の特性を良好にすることができる。
403と接して設けることによって、該絶縁膜420から酸化物半導体膜403へ酸素を
供給することができる。酸化物半導体膜403と絶縁膜420を少なくとも一部が接した
状態で加熱処理を行うことによって酸化物半導体膜403への酸素の供給を行ってもよい
。
械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼
り付け、被加工物と研磨布との間にスラリー(研磨剤)を供給しながら研磨ステージと被
加工物とを各々回転または揺動させて被加工磨物の表面を、スラリーと被加工物表面との
間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研
磨する方法である。
を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行
うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁
層136の表面の平坦性をさらに向上させることができる。
るが、これに限られるものではない。例えば、配線層422の上面が絶縁膜420に覆わ
れるような構成としてもよく、この場合、絶縁膜420も容量素子464の誘電体として
機能することになる。
酸化物半導体膜を島状にパターニングして酸化物半導体膜403を形成する。
るべく含まれないようにするために、酸化物半導体膜403の成膜の前処理として、スパ
ッタリング装置の予備加熱室で絶縁膜420が形成された基板を予備加熱し、基板及び絶
縁膜420に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、
予備加熱室に設ける排気手段はクライオポンプが好ましい。
あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。さ
らに、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビ
ライザーとして、それらに加えて、希土類元素(スカンジウム(Sc)、イットリウム(
Y)、ランタノイド)から選ばれた一種又は複数種が含まれていることが好ましい。スタ
ビライザーとしては、ランタノイドである、セリウム(Ce)、ネオジム(Nd)、ガド
リニウム(Gd))から選ばれた一種又は複数種が含まれていることがさらに好ましい。
また、スタビライザーとして、上記の希土類元素の代わりに、ジルコニウム(Zr)、チ
タン(Ti)から選ばれた一種又は複数種が含まれるようにしてもよい。以上のような材
料を酸化物半導体膜403に含ませることにより、当該酸化物半導体膜を用いたトランジ
スタにおいて、初期の電気的特性の変化量が非常に小さくなり、オン電流とオフ電流の比
が高くなり、オフ電流が低減され、ヒステリシスも抑制される。
In−Ti−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、I
n−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In
−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−
Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−T
m−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、In−Sc
−Zn系酸化物、In−Y−Zn系酸化物を用いることができる。
として機能する元素の一種又は複数種)とは、InとMとZnを主成分として有する酸化
物という意味であり、InとMとZnの比率は問わない。また、InとMとZn以外の金
属元素が入っていてもよい。
n:Ce:Zn=2:1:3の原子数比のIn−Ce−Zn系酸化物やその組成の近傍の
酸化物を用いることができる。また、In:Zr:Zn=1:1:1、In:Zr:Zn
=3:1:2、あるいはIn:Zr:Zn=2:1:3の原子数比のIn−Zr−Zn系
酸化物やその組成の近傍の酸化物を用いることができる。また、In:Ti:Zn=1:
1:1、In:Ti:Zn=3:1:2、あるいはIn:Ti:Zn=2:1:3の原子
数比のIn−Ti−Zn系酸化物やその組成の近傍の酸化物を用いることができる。
晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファ
スでもよい。
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好
ましくは0.1nm以下の表面上に形成するとよい。
義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、
「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義さ
れる。
y1)),(x1,y2,f(x1,y2)),(x2,y1,f(x2,y1)),(
x2,y2,f(x2,y2))の4点で表される四角形の領域とし、指定面をxy平面
に投影した長方形の面積をS0、基準面の高さ(指定面の平均の高さ)をZ0とする。R
aは原子間力顕微鏡(AFM:Atomic Force Microscope)にて
測定可能である。
化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理(例えば、
CMP処理)、ドライエッチング処理、プラズマ処理を用いることができる。当該平坦化
処理は、上述の配線層422を露出させる工程と兼ねることもできる。
ッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にR
F電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である
。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタ
リングを行うと、絶縁膜420の表面に付着している粉状物質(パーティクル、ごみとも
いう)を除去することができる。
よく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に
限定されず、絶縁膜420表面の凹凸状態に合わせて適宜設定すればよい。
化物半導体膜)を用いることができる。結晶性酸化物半導体膜における結晶状態は、結晶
軸の方向が無秩序な状態でも、一定の配向性を有する状態であってもよい。例えば、結晶
性酸化物半導体膜として、先の実施の形態で述べたCAAC−OS膜を、酸化物半導体膜
403として用いることができる。
℃以上500℃以下として酸化物半導体膜の成膜を行い、表面に概略垂直にc軸配向させ
る方法である。2つ目は、薄い膜を形成した後、200℃以上700℃以下の加熱処理を
行い、表面に概略垂直にc軸配向させる方法である。3つ目は、一層目の薄い膜を形成し
た後、200℃以上700℃以下の加熱処理を行い、2層目の成膜を行い、表面に概略垂
直にc軸配向させる方法である。
0nm以下)とし、スパッタリング法、MBE(Molecular Beam Epi
taxy)法、CVD法、パルスレーザ堆積法、ALD(Atomic Layer D
eposition)法等を適宜用いることができる。また、酸化物半導体膜403は、
スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で
成膜を行うスパッタ装置を用いて成膜してもよい。
0%の雰囲気下でスパッタリング法により成膜を行うなど)で成膜して、酸素を多く含む
(好ましくは酸化物半導体が結晶状態における化学量論比に対し、酸素の含有量が過剰な
領域が含まれている)膜とすることが好ましい。
:Ce:Zn=1:1:1、In:Ce:Zn=3:1:2、あるいはIn:Ce:Zn
=2:1:3の原子数比の酸化物ターゲットを用い、In−Ce−Zn膜を成膜すること
ができる。また、ターゲットとして、In:Zr:Zn=1:1:1、In:Zr:Zn
=3:1:2、あるいはIn:Zr:Zn=2:1:3の原子数比の酸化物ターゲットを
用い、In−Zr−Zn膜を成膜することができる。また、ターゲットとして、In:T
i:Zn=1:1:1、In:Ti:Zn=3:1:2、あるいはIn:Ti:Zn=2
:1:3の原子数比の酸化物ターゲットを用い、In−Ti−Zn膜を成膜することがで
きる。
上99.9%以下とするとよい。充填率の高い金属酸化物ターゲットを用いることにより
、成膜した酸化物半導体膜は緻密な膜とすることができる。
素化物などの不純物が除去された高純度ガスを用いることが好ましい。
しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板4
00上に酸化物半導体膜を成膜する。成膜室内の残留水分を除去するためには、吸着型の
真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを
用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップ
を加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素
原子、水(H2O)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も
)等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を
低減できる。
ましい。絶縁膜420と酸化物半導体膜とを大気に曝露せずに連続して形成すると、絶縁
膜420表面に水素や水分などの不純物が吸着することを防止することができる。
素化)するための加熱処理を行ってもよい。加熱処理の温度は、300℃以上700℃以
下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うこと
ができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜に
対して窒素雰囲気下450℃において1時間の加熱処理を行う。
熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal Ann
eal)装置を用いることができる。GRTA装置は、高温のガスを用いて加熱処理を行
う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理
によって被処理物と反応しない不活性気体が用いられる。LRTA装置は、ハロゲンラン
プ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリ
ウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理
物を加熱する装置である。
入れ、数分間加熱した後、基板を不活性ガス中から出すGRTAを行ってもよい。
元素を含む膜が形成されている間など、酸化物半導体膜403への酸素の導入工程前であ
れば、トランジスタ462の作製工程においてどのタイミングで行ってもよい。
と、絶縁膜420に含まれる酸素が加熱処理によって放出されるのを防止することができ
るため好ましい。
水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、または
ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上好まし
くは7N(99.99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.
1ppm以下)とすることが好ましい。
一酸化二窒素ガス、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法
)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下
、好ましくは1ppm以下、より好ましくは10ppb以下の空気)を導入してもよい。
酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または
、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、6N以上好ましくは
7N以上(即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を1ppm以下、好ま
しくは0.1ppm以下)とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用
により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしま
った酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導
体膜を高純度化及びi型(真性)化することができる。
島状に加工して形成する。また、島状の酸化物半導体膜403を形成するためのレジスト
マスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成
するとフォトマスクを使用しないため、製造コストを低減できる。
よく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッ
チング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、I
TO07N(関東化学社製)を用いてもよい。
も上記平坦化処理を行ってもよい。特にゲート絶縁膜432として膜厚の薄い絶縁膜を用
いる場合、酸化物半導体膜403表面の平坦性が良好であることが好ましい。
BE法、CVD法、パルスレーザ堆積法、ALD法等を適宜用いることができる。また、
ゲート絶縁膜432は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表
面がセットされた状態で成膜を行うスパッタ装置、所謂CPスパッタ装置を用いて成膜し
てもよい。
ウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸
化シリコン膜を用いて形成することができる。ゲート絶縁膜432は、酸化物半導体膜4
03と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜432は、膜
中(バルク中)に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例
えば、ゲート絶縁膜432として、酸化シリコン膜を用いる場合には、SiO2+α(た
だし、α>0)とする。本実施の形態では、ゲート絶縁膜432として、SiO2+α(
ただし、α>0)である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜4
32として用いることで、酸化物半導体膜403に酸素を供給することができ、特性を良
好にすることができる。さらに、ゲート絶縁膜432は、作製するトランジスタのサイズ
やゲート絶縁膜432の段差被覆性を考慮して形成することが好ましい。
ムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリ
ケート(HfSiOxNy(x>0、y>0))、ハフニウムアルミネート(HfAlx
Oy(x>0、y>0))、酸化ランタンなどのhigh−k材料を用いることでゲート
リーク電流を低減できる。また、ゲート絶縁膜432として酸化ジルコニウム、酸化セリ
ウム、酸化ネオジム、酸化ガドリニウム、又はこれらの混合材料を用いて形成することが
できる。このように、酸化物半導体膜403の構成元素から選択される一または複数の酸
化物をゲート絶縁膜432に用いることにより、酸化物半導体膜403との界面の状態を
良好に保つことができる。さらに、ゲート絶縁膜432は、単層構造としても良いし、積
層構造としても良い。
電膜を選択的にパターニングしてゲート電極層401をゲート絶縁膜432上に形成する
(図3(C)参照)。ゲート電極層401は、モリブデン、チタン、タンタル、タングス
テン、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて形成することができる。また、ゲート電極層401としてリン等の不純物
元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなど
のシリサイド膜を用いてもよい。ゲート電極層401は、単層構造としてもよいし、積層
構造としてもよい。本実施の形態では、ゲート電極層401としてタングステンを用いる
。
ンジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイン
ジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ
素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記
導電性材料と、上記金属材料の積層構造とすることもできる。
酸化物、具体的には、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O
膜や、窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn
−O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、SnNなど)を用いることが
できる。これらの膜は5電子ボルト、好ましくは5.5電子ボルト以上の仕事関数を有し
、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにす
ることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
物半導体膜403の一部を露出させ、ゲート絶縁膜402を形成する(図3(D)参照)
。
膜を成膜し、当該絶縁膜に異方性のエッチングを行って、ゲート電極層401の側面に接
してサイドウォール絶縁膜431を、自己整合的に形成する(図4(A)参照)。
より好ましくは3nm乃至5nmとする。ただし、サイドウォール絶縁膜431の膜厚は
これに限られるものではなく、適宜設定することができる。
Tetraethyl−Ortho−Silicate)若しくはシラン等と、酸素若し
くは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコンを用いることが
できる。サイドウォール絶縁膜431は熱CVD、プラズマCVD、常圧CVD、バイア
スECRCVD、スパッタリング等の方法によって形成することができる。また、低温酸
化(LTO:Low Temperature Oxidation)法により形成する
酸化シリコンを用いてもよい。
active ion etching:反応性イオンエッチング)法を用いて行うこと
ができる。
462において、ゲートと、ソースまたはドレインのいずれかが短絡することを防ぐこと
ができる。
62を、サイドウォール絶縁膜431を含まない構成としてもよい。
酸化物半導体膜403の一部と接して、金属元素を含む膜424を基板400を加熱しな
がら成膜する(図4(B)参照)。金属元素を含む膜424の加熱成膜の温度は100℃
以上700℃以下、好ましくは200℃以上400℃以下とすればよい。
る。なお、金属元素を含む膜424は、酸化物半導体膜403のチャネル形成領域409
に含まれる金属元素とは異なる金属元素を含むことが好ましい。
リブデン(Mo)、タングステン(W)、ハフニウム(Hf)、タンタル(Ta)、ラン
タン(La)、バリウム(Ba)、マグネシウム(Mg)、ジルコニウム(Zr)、及び
ニッケル(Ni)のいずれかから選択される一以上を用いることができる。金属元素を含
む膜として、上記金属元素のいずれかから選択される一以上を含む金属膜、金属酸化物膜
、又は金属窒化物膜(例えば、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)
を用いることができる。また、金属元素を含む膜にリン(P)、ホウ素(B)などのドー
パントを含ませてもよい。本実施の形態において金属元素を含む膜424は導電性を有す
る。
り成膜することができる。金属元素を含む膜424の膜厚は5nm以上30nm以下とす
ればよい。
パッタリング法によって形成する。
pm以下、好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウムなど
)の雰囲気下で行えばよいが、上記窒素、超乾燥空気、または希ガス等の雰囲気に水、水
素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、または希ガス
の純度を、6N(99.9999%)以上好ましくは7N(99.99999%)以上(
即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
また、減圧下または真空中で行っても良い。
膜403へ金属元素が導入される。これにより、酸化物半導体膜403のゲート電極層4
01と重畳する領域にチャネル形成領域409が自己整合的に形成され、チャネル形成領
域409をチャネル長方向に挟む領域の表層部に、金属元素が導入されてチャネル形成領
域409より抵抗が低いソース領域404aおよびドレイン領域404bが形成される。
また、酸化物半導体膜403において、ソース領域404aおよびドレイン領域404b
に重畳する、金属元素が導入されなかった領域に、ソース領域404aおよびドレイン領
域404bより抵抗が高い高抵抗領域405aおよび高抵抗領域405bが形成される。
形成領域409より抵抗の低いソース領域404aおよびドレイン領域404bを形成す
ることにより、トランジスタ462はオン特性(例えば、オン電流及び電界効果移動度)
が高く、高速動作、高速応答が可能となる。
酸化物半導体膜403に金属元素を導入したが、本発明はこれに限られるものではない。
例えば、金属元素を含む膜424を室温で成膜する、または金属元素が酸化物半導体膜4
03に導入されない程度の温度(例えば100℃未満の温度)で加熱しながら成膜し、成
膜後に加熱処理を行ってもよい。当該加熱処理の温度は、100℃以上700℃以下、好
ましくは200℃以上400℃以下とすればよい。
素を含む膜424のエッチングは、ウェットエッチングまたはドライエッチングを用いれ
ばよく、エッチング条件は適宜設定すればよい。ここで、ウェットエッチングで金属元素
を含む膜424を除去することにより、プラズマ処理を行うことなく、金属元素を含む膜
424を除去できるので、プラズマのダメージでESDが発生して半導体装置が破壊され
るのを防ぐことができる。
るための導電層を成膜し、当該導電層を加工して、ソース電極層442aおよびドレイン
電極層442bを形成する(図5(A)参照)。ここで、ソース電極層442aは、酸化
物半導体膜403とソース領域404aで接し、ドレイン電極層442bは、酸化物半導
体膜403とドレイン領域404bで接するように形成する。
としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンか
ら選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、
マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、または
これらを複数組み合わせた材料を用いてもよい。
タン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニ
ウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層
構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。
しては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、イ
ンジウムスズ酸化物(In2O3―SnO2、ITOと略記する場合がある)、インジウ
ム亜鉛酸化物(In2O3―ZnO)、または、これらの金属酸化物材料にシリコン若し
くは酸化シリコンを含有させたものを用いることができる。
全て除去して、改めてソース電極層442aおよびドレイン電極層442bを形成したが
これに限られるものではない。例えば、金属元素を含む膜424の一部を除去して残存し
た部分でソース電極層442aおよびドレイン電極層442bを形成してもよい。
せない方法を適宜用いて形成することが好ましい。また、絶縁膜425としては酸素を過
剰に含む膜とすると、酸化物半導体膜403への酸素の供給源となるために好ましい。
リング法を用いて成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガス(
代表的にはアルゴン)雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下にお
いて行うことができる。
には、吸着型の真空ポンプ(クライオポンプなど)を用いることが好ましい。クライオポ
ンプを用いて排気した成膜室で成膜した絶縁膜425に含まれる不純物の濃度を低減でき
る。また、絶縁膜425の成膜室内の残留水分を除去するための排気手段としては、ター
ボ分子ポンプにコールドトラップを加えたものであってもよい。
素化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜を
用いることができる。例えば、絶縁膜425として酸化シリコン膜と酸化アルミニウム膜
との積層を用いることができる。
縁膜426を形成してもよい。絶縁膜426としては、ポリイミド、アクリル、ベンゾシ
クロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘
電率材料(low−k材料)等を用いることができる。なお、これらの材料で形成される
絶縁膜を複数積層させることで、絶縁膜426を形成してもよい。
ってもよい。熱処理の温度は、200℃以上450℃以下とするのが好ましく、250℃
以上350℃以下とするのがより好ましい。このような熱処理を行うことによって、トラ
ンジスタ462の電気的特性のばらつきを軽減することができる。また、絶縁膜420、
ゲート絶縁膜402または絶縁膜425が酸素を含む場合、酸化物半導体膜403に酸素
を供給し、該酸化物半導体膜403の酸素欠損を補填することもできる。このように、上
述の熱処理には酸素を供給する効果があるため、当該熱処理を、加酸化(加酸素化)など
と呼ぶこともできる。また、加酸化は、上記の金属を含む膜424の加熱処理で兼ねるこ
ともできる。
成し、絶縁膜425および絶縁膜426上に当該開口を介して、ドレイン電極層442b
と接するように配線層456を形成する(図5(B)参照)。
、Wから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒
化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。また、
Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点
金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステ
ン膜)を積層させた構成としても良い。
チングを行って配線層456を形成することができる。
3と、酸化物半導体膜403に接して設けられたソース電極層442a、およびドレイン
電極層442bと、酸化物半導体膜403上に重畳して設けられたゲート電極層401と
、酸化物半導体膜403とゲート電極層401の間に設けられたゲート絶縁膜402と、
を有するトランジスタ462と、ソース電極層442aと、高抵抗領域405aと、酸化
物半導体膜403の下に高抵抗領域405aと重畳して設けられた配線層422と、が重
畳した容量素子464を形成することができる。
が十分に除去されており、酸化物半導体膜403中の水素濃度は5×1019atoms
/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1
017atoms/cm3以下である。
リア濃度はキャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm
3未満、より望ましくは1.45×1010/cm3未満である。
化物半導体膜403を用いたトランジスタ462は、オフ状態における電流値(オフ電流
値)を、チャネル幅1μm当たり室温にて100zA以下、好ましくは10zA以下、よ
り好ましくは1zA以下、さらに好ましくは100yA以下レベルにまで低くすることが
できる。
る酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いること
により極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ
動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能とな
るため、消費電力を十分に低減することができる。そして、一定時間電力の供給がない場
合(ただし、電位は固定されていることが望ましい)であっても、長期にわたって記憶内
容を保持することが可能である。
化物半導体膜の高抵抗領域と、ソース電極とを用いて容量素子を形成する。これにより、
トランジスタと容量素子の占有面積の低減を図ることができるので、半導体装置の高集積
化を図り、単位面積あたりの記憶容量を増加させることができる。
導体装置の作製工程について説明する。トランジスタ472は、ソース領域404aとチ
ャネル形成領域409との間に、ドーパントを含む低抵抗領域406aが形成され、ドレ
イン領域404bとチャネル形成領域409との間に、ドーパントを含む低抵抗領域40
6bが形成される点においてトランジスタ462と異なる。なお、トランジスタ472の
その他の構造については、トランジスタ462と同様であり、図2に示す半導体装置のト
ランジスタ472以外の構造についても、図1に示す半導体装置と同様である。
同様の方法で作製する。
ン電極層442bをマスクとして、酸化物半導体膜403にドーパント421を選択的に
導入し、ソース領域404aとチャネル形成領域409との間に、ドーパントを含む低抵
抗領域406aを形成し、ドレイン領域404bとチャネル形成領域409との間に、ド
ーパントを含む低抵抗領域406bを形成する。(図6(A)参照)。
パント421としては、15族元素(代表的にはリン(P)、砒素(As)、およびアン
チモン(Sb))、ホウ素(B)、アルミニウム(Al)、窒素(N)、アルゴン(Ar
)、ヘリウム(He)、ネオン(Ne)、インジウム(In)、フッ素(F)、塩素(C
l)、チタン(Ti)、及び亜鉛(Zn)のいずれかから選択される一以上を用いること
ができる。
イマージョンイオンインプランテーション法などを用いることができる。その際には、ド
ーパント421の単体のイオンあるいは水素化物やフッ化物、塩化物のイオンを用いると
好ましい。
金属元素を含む膜424の膜厚を適宜設定して制御すればよい。例えば、ホウ素を用いて
、イオン注入法でホウ素イオンの注入を行う場合、加速電圧15kV、ドーズ量を1×1
015ions/cm2とすればよい。ドーズ量を1×1013ions/cm2以上5
×1016ions/cm2以下とすればよい。
m3以上1×1022/cm3以下であることが好ましい。
く、ドーパントの種類も複数種用いてもよい。
温度300℃以上700℃以下、好ましくは300℃以上450℃以下とし、窒素雰囲気
下、減圧下、大気(超乾燥エア)下で加熱処理を行ってもよい。
より、一部非晶質化する場合がある。この場合、ドーパント421の導入後に加熱処理を
行うことによって、酸化物半導体膜403の結晶性を回復することができる。
層456を形成することができる(図6(B)参照)。
ンジスタ472のオン特性(例えば、オン電流及び電界効果移動度)のさらなる向上を図
ることができる。
適宜組み合わせて用いることもできる。
本実施の形態では、先の実施の形態に示すトランジスタ472と類似する構造のトラン
ジスタ482を使用し、一定時間電力が供給されない状況でも記憶内容の保持が可能で、
かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシ
ュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置
とすることが可能となるため、消費電力を十分に低減することができる。
(B)に半導体装置の平面図を、図7(C)に半導体装置の回路図をそれぞれ示す。ここ
で、図7(A)は、図7(B)のC1−C2およびD1−D2における断面に相当する。
料(シリコンなど)を用いたトランジスタ480を有し、上部にトランジスタ472と同
様に酸化物半導体材料を用いたトランジスタ482を有するものである。トランジスタ4
82は、先の実施の形態で示したトランジスタ472と同様の構成を有するため、図7(
A)、(B)において図2と同じ箇所は、同じ符号を用いて説明する。
を持つ材料とすることが望ましい。例えば、トランジスタ480の活性層を半導体(シリ
コンなど)とし、トランジスタ482の活性層を酸化物半導体とすることができる。酸化
物半導体以外の材料を用いたトランジスタ480は、シリコンなどを用いることにより高
速動作を容易に行うことができる。一方で、酸化物半導体を用いたトランジスタ482は
、その特性により長時間の電荷保持を可能とする。
ものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでも
ない。また、開示する発明の技術的な本質は、情報を保持するためにワイドバンドギャッ
プ半導体をトランジスタ482に用いる点にあるから、半導体装置に用いられる材料や半
導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない
。
む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むよ
うに設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と
、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上
に設けられたゲート電極層110と、を有する。ここで、ゲート電極層110は、先の実
施の形態に示す、金属元素を含む膜424と同様の材料を用いて形成することが好ましい
。
られており、トランジスタ480を覆うように絶縁膜130が設けられている。なお、高
集積化を実現するためには、図7(A)に示すようにトランジスタ480がサイドウォー
ル絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ480の特性を重
視する場合には、ゲート電極層110の側面にサイドウォール絶縁層を設け、不純物濃度
が異なる領域を含む不純物領域120としてもよい。
導体膜403と、酸化物半導体膜403に接して設けられたドレイン電極層442bと、
酸化物半導体膜403上に重畳して設けられたゲート電極層401と、酸化物半導体膜4
03とゲート電極層401の間に設けられたゲート絶縁膜402と、を有する。また、酸
化物半導体膜403上にゲート絶縁膜402と同一の材料および工程で形成される絶縁膜
412が形成され、絶縁膜412上にゲート電極層401と同一の材料および工程で形成
される電極層411が形成される。ここで、酸化物半導体膜403は、ゲート電極層40
1と重畳する領域に設けられたチャネル形成領域409と、チャネル形成領域409を挟
み込むように設けられ、チャネル形成領域409より抵抗が低く、ドーパントを含む、低
抵抗領域406aおよび低抵抗領域406bと、低抵抗領域406bのチャネル形成領域
409と反対側の表層部にドレイン領域404bと、ドレイン領域404bに重畳するよ
うに接して設けられ、ドレイン領域404bより抵抗が高い高抵抗領域405bと、を含
む。さらに酸化物半導体膜403は、低抵抗領域406aのチャネル形成領域409と反
対側の表層部に、電極層411と重畳して高抵抗領域407と、高抵抗領域407に重畳
するように接して設けられ、高抵抗領域407より抵抗が低いソース領域408と、を含
む。ここで、ゲート電極層110は、酸化物半導体膜403とソース領域408で接し、
ドレイン電極層442bは、酸化物半導体膜403とドレイン領域404bで接する。ま
た、先の実施の形態で示した、トランジスタ462およびトランジスタ472と同様に、
ゲート電極層401の側面に接してサイドウォール絶縁膜を設けてもよい。
域405a、ドレイン領域404b、ゲート電極層401、ゲート絶縁膜402およびド
レイン電極層442bは、先の実施の形態で示した材料および方法で形成することができ
る。
に、電極層411をマスクとして自己整合的に形成される。また、ゲート電極層110は
金属元素を含む膜424と同様の材料を用いているので、先の実施の形態に示すソース領
域404aと同様に、ゲート電極層110と酸化物半導体膜403とが接する領域にソー
ス領域408が形成される。ソース領域408により、酸化物半導体膜403とゲート電
極層110は電気的に接続される、つまり、ゲート電極層110はトランジスタ482の
ソース電極としても機能する。
と、電極層411と、が重畳して形成される。ここで、酸化物半導体膜403は先の実施
の形態で示したようにワイドバンドギャップ半導体であり、高抵抗領域407は十分に抵
抗が高いので、容量素子484の誘電体として機能しうる。すなわち容量素子484は、
ゲート電極層110を一方の電極とし、高抵抗領域407および絶縁膜412を容量素子
の誘電体とし、電極層411を他方の電極とする容量素子である。このような構成とする
ことにより、十分な容量を確保することができる。
484を形成することにより、半導体装置の占有面積の低減を図ることができる。さらに
本実施の形態に示す半導体装置をメモリセルとしてアレイ状に配置した記憶装置を作製す
ることで、メモリセルの個数に応じて上記の占有面積低減の効果が得られるので、効果的
に当該記憶装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる
。
て高抵抗領域407の抵抗を十分に高くしても、金属元素を導入して抵抗を低減したソー
ス領域408およびドレイン領域404bを形成することにより、トランジスタ462は
十分なオン特性を有することができる。
スタ482のオン特性(例えば、オン電流及び電界効果移動度)のさらなる向上を図るこ
とができる。
配線層456が形成される。これらは、先の実施の形態で示した材料および方法で形成す
ることができる。
は、少なくとも一部が重畳するように設けられており、トランジスタ480のソース領域
またはドレイン領域と酸化物半導体膜403の一部が重畳するように設けられているのが
好ましい。また、トランジスタ482および容量素子484が、トランジスタ480の少
なくとも一部と重畳するように設けられているのが好ましい。このような平面レイアウト
を採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化
を図ることができる。
電極とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ480の
ドレイン電極とは、電気的に接続されている。また、第3の配線(3rd Line)と
トランジスタ482のソース電極またはドレイン電極の他方とは、電気的に接続され、第
4の配線(4th Line)と、トランジスタ482のゲート電極とは、電気的に接続
されている。そして、トランジスタ480のゲート電極と、トランジスタ482のソース
電極またはドレイン電極の一方は、容量素子484の電極の一方と電気的に接続され、第
5の配線(5th Line)と、容量素子484の電極の他方は電気的に接続されてい
る。
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
タ482がオン状態となる電位にして、トランジスタ482をオン状態とする。これによ
り、第3の配線の電位が、トランジスタ480のゲート電極と容量素子484の一方の電
極が接続されたノード(ノードFGとも表記する)に与えられる。すなわち、トランジス
タ480のゲート電極には、所定の電荷が与えられる(書き込み)。ここでは、異なる二
つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という)のい
ずれかが与えられるものとする。その後、第4の配線の電位を、トランジスタ482がオ
フ状態となる電位にして、トランジスタ482をオフ状態とすることにより、トランジス
タ480のゲート電極に与えられた電荷が保持される(保持)。
の電荷は長時間にわたって保持される。
態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ480のゲー
ト電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジ
スタ480をnチャネル型とすると、トランジスタ480のゲート電極にHighレベル
電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ480のゲー
ト電極にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低く
なるためである。ここで、見かけのしきい値電圧とは、トランジスタ480を「オン状態
」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電
位をVth_HとVth_Lの間の電位V0とすることにより、トランジスタ480のゲ
ート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電
荷が与えられていた場合には、第5の配線の電位がV0(>Vth_H)となれば、トラ
ンジスタ480は「オン状態」となる。Lowレベル電荷が与えられていた場合には、第
5の配線の電位がV0(<Vth_L)となっても、トランジスタ480は「オフ状態」
のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出
すことができる。
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ480が「オフ状態」となるような電位、つまり、Vth_H
より小さい電位を第5の配線に与えればよい。または、ゲート電極の状態にかかわらずト
ランジスタ480が「オン状態」となるような電位、つまり、Vth_Lより大きい電位
を第5の配線に与えればよい。
である酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極
めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不
要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、
消費電力を十分に低減することができる。また、一定時間電力の供給がない場合(ただし
、電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保持す
ることが可能である。
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
ため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半
導体装置の動作(例えば、情報の読み出し動作)の高速性を十分に確保することができる
。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各
種回路(論理回路、駆動回路など)を好適に実現することが可能である。
速動作が可能なトランジスタ)と、酸化物半導体を用いたトランジスタ(より広義には、
十分にオフ電流が小さいトランジスタ)とを一体に備えることで、これまでにない特徴を
有する半導体装置を実現することができる。
物半導体膜の高抵抗領域と、上部トランジスタのゲート電極層と同一の層の電極とを用い
て容量素子を形成する。これにより、トランジスタと容量素子の占有面積の低減を図るこ
とができるので、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させる
ことができる。
適宜組み合わせて用いることができる。
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、
電子書籍などの携帯機器に応用した場合の例を図8乃至図11を用いて説明する。
憶などにDRAMなどが使用されている。DRAMが使用される理由としてはフラッシュ
メモリでは応答が遅く、画像処理では不向きであるためである。一方で、DRAMを画像
データの一時記憶に用いた場合以下の特徴がある。
って構成され、それをXデコーダー813、Yデコーダー814にて駆動している。1つ
のセルが1トランジスタ1容量の構成になっており、面積が小さい。DRAMのメモリセ
ル面積は通常10F2以下である。ただし、DRAMは常にリフレッシュが必要であり、
書き換えをおこなわない場合でも電力を消費する。
不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することがで
きる。
ベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回
路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイ
コントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音
声回路917、キーボード918などより構成されている。ディスプレイ913は表示部
914、ソースドライバ915、ゲートドライバ916によって構成されている。アプリ
ケーションプロセッサ906はCPU907、DSP908、インターフェイス909(
IF909)を有している。一般にメモリ回路912はSRAMまたはDRAMで構成さ
れており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分
に低減することができる。
使用した例を示す。図10に示すメモリ回路950は、メモリ952、メモリ953、ス
イッチ954、スイッチ955およびメモリコントローラ951により構成されている。
また、メモリ回路は、画像データ(入力画像データ)からの信号線、メモリ952、およ
びメモリ953に記憶されたデータ(記憶画像データ)の読み出しおよび制御を行うディ
スプレイコントローラ956と、ディスプレイコントローラ956からの信号により表示
するディスプレイ957が接続されている。
れる(入力画像データA)。入力画像データAは、スイッチ954を介してメモリ952
に記憶される。そしてメモリ952に記憶された画像データ(記憶画像データA)は、ス
イッチ955、およびディスプレイコントローラ956を介してディスプレイ957に送
られ、表示される。
周期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から
読み出される。
Aに変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像デー
タB)を形成する。入力画像データBはスイッチ954を介してメモリ953に記憶され
る。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み
出されている。メモリ953に新たな画像データ(記憶画像データB)を記憶し終わると
、ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ9
55、およびディスプレイコントローラ956を介して、ディスプレイ957に記憶画像
データBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データが
メモリ952に記憶されるまで継続される。
ータの読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモ
リ952およびメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割
して使用してもよい。先の実施の形態で説明した半導体装置をメモリ952およびメモリ
953に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶
保持が可能で、且つ消費電力が十分に低減することができる。
2、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キー
ボード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、
ディスプレイコントローラ1010によって構成される。
することができる。メモリ回路1007の役割は書籍の内容を一時的に保持する機能を持
つ。例えば、ユーザーがハイライト機能を使用する場合、メモリ回路1007は、ユーザ
ーが指定した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子
書籍を読んでいるときに、特定の箇所にマーキング、例えば表示の色を変える、アンダー
ラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示す
ことである。この情報を長期に保存する場合にはフラッシュメモリ1004にコピーして
も良い。このような場合においても、先の実施の形態で説明した半導体装置を採用するこ
とによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ
消費電力が十分に低減することができる。
搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電
力を低減した携帯機器が実現される。
み合わせて用いることができる。
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極層
116 チャネル形成領域
120 不純物領域
124 金属化合物領域
130 絶縁膜
136 絶縁層
400 基板
401 ゲート電極層
402 ゲート絶縁膜
403 酸化物半導体膜
404a ソース領域
404b ドレイン領域
405a 高抵抗領域
405b 高抵抗領域
406a 低抵抗領域
406b 低抵抗領域
407 高抵抗領域
408 ソース領域
409 チャネル形成領域
411 電極層
412 絶縁膜
420 絶縁膜
421 ドーパント
422 配線層
424 金属元素を含む膜
425 絶縁膜
426 絶縁膜
431 サイドウォール絶縁膜
432 ゲート絶縁膜
442a ソース電極層
442b ドレイン電極層
456 配線層
462 トランジスタ
464 容量素子
472 トランジスタ
480 トランジスタ
482 トランジスタ
484 容量素子
811 トランジスタ
812 保持容量
813 Xデコーダー
814 Yデコーダー
901 RF回路
902 アナログベースバンド回路
903 デジタルベースバンド回路
904 バッテリー
905 電源回路
906 アプリケーションプロセッサ
907 CPU
908 DSP
909 インターフェイス
910 フラッシュメモリ
911 ディスプレイコントローラ
912 メモリ回路
913 ディスプレイ
914 表示部
915 ソースドライバ
916 ゲートドライバ
917 音声回路
918 キーボード
919 タッチセンサ
950 メモリ回路
951 メモリコントローラ
952 メモリ
953 メモリ
954 スイッチ
955 スイッチ
956 ディスプレイコントローラ
957 ディスプレイ
1001 バッテリー
1002 電源回路
1003 マイクロプロセッサ
1004 フラッシュメモリ
1005 音声回路
1006 キーボード
1007 メモリ回路
1008 タッチパネル
1009 ディスプレイ
1010 ディスプレイコントローラ
Claims (3)
- 酸化物半導体膜と、
前記酸化物半導体膜上に接する領域を有する、第1の電極層及び第2の電極層と、
前記酸化物半導体膜下に接する領域を有する第3の電極層と、を有し、
前記酸化物半導体膜は、チャネル形成領域と、第1の領域と、第2の領域と、第3の領域と、第4の領域と、を有し、
前記チャネル形成領域は、前記第1の領域と前記第2の領域との間に位置し、
前記チャネル形成領域は、前記第3の領域と前記第4の領域との間に位置し、
前記第1の領域は、前記第1の電極層に接する領域を有し、
前記第2の領域は、前記第2の電極層に接する領域を有し、
前記第3の領域は、前記第3の電極層と接する領域を有し、
前記第3の領域は、前記第1の領域と重なり、
前記第4の領域は、前記第2の領域と重なり、
前記第3の領域は、前記第1の領域よりも抵抗が高く、
前記第4の領域は、前記第2の領域よりも抵抗が高く、
前記第1の電極層は、容量素子の一方の電極としての機能を有し、
前記第3の電極層は、前記容量素子の他方の電極としての機能を有し、
前記第3の領域は、前記容量素子の誘電体としての機能を有することを特徴とする半導体装置。 - 請求項1において、
前記チャネル形成領域と前記第3の領域との間、及び前記チャネル形成領域と前記第4の領域との間のそれぞれに、ドーパントを含む領域を有することを特徴とする半導体装置。 - 請求項1または請求項2において、
前記酸化物半導体膜は、インジウム及び亜鉛を含むことを特徴とする半導体装置。
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