JP6050044B2 - 半導体装置 - Google Patents

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Description

開示する発明は、酸化物半導体を利用した半導体装置に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する（例えば、特許文献１参照）。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
また、ＤＲＡＭを構成するトランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物半導体を設ける構成が開示されている（例えば、特許文献２参照）。
特開昭５３−５３２７７号公報 米国特許公開第２０１１／０１５６０２７号公報
上述の問題に鑑み、開示する発明の一態様では、一定時間電力が供給されない状況でも記憶内容の保持が可能な半導体装置を提供することを目的の一とする。
さらに、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることを目的の一つとする。
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料として、ワイドバンドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また開示する発明では、トランジスタの下に設けた配線層と、酸化物半導体膜の高抵抗領域と、ソース電極とを用いて容量素子を形成することで、トランジスタと容量素子の占有面積の低減を図る。
開示する発明の一態様は、トランジスタと、容量素子と、を有し、トランジスタは、酸化物半導体膜と、酸化物半導体膜上に接して設けられたソース電極層およびドレイン電極層と、酸化物半導体膜上に重畳して設けられたゲート電極層と、酸化物半導体膜とゲート電極層の間に設けられたゲート絶縁膜と、を有し、酸化物半導体膜は、ゲート電極層と重畳する領域に設けられたチャネル形成領域と、チャネル形成領域を挟み込むように酸化物半導体膜の表層部に設けられ、チャネル形成領域より抵抗が低く、金属元素を含む、ソース領域およびドレイン領域と、ソース領域およびドレイン領域に重畳するように接して設けられ、ソース領域およびドレイン領域より抵抗が高い高抵抗領域と、を含み、ソース電極層は、酸化物半導体膜とソース領域で接し、ドレイン電極層は、酸化物半導体膜とドレイン領域で接し、容量素子は、酸化物半導体膜の下に高抵抗領域と重畳して設けられた配線層と、高抵抗領域と、ソース電極層とが重畳して形成される、半導体装置である。
上記において、チャネル形成領域とソース領域の間、およびチャネル形成領域とドレイン領域の間に、ドーパントを含む低抵抗領域が設けてもよい。また、ドーパントとしてリンまたはホウ素のいずれかを含むことが好ましい。
また、上記において、ゲート電極層の側面に接してサイドウォール絶縁膜を設けることが好ましい。
また、上記において、酸化物半導体膜は絶縁膜上に接して形成され、配線層は当該下地絶縁膜に埋め込まれているようにしてもよい。
また、上記において、酸化物半導体膜は、インジウム及び亜鉛の酸化物に加えて、希土類元素から選ばれた一種又は複数種を含むことが好ましい。また、上記において、酸化物半導体膜は、インジウム及び亜鉛の酸化物に加えて、ジルコニウム、ガドリニウム、セリウム、チタンの酸化物から選ばれた一種又は複数種を含むことが好ましい。
また、上記において、金属元素としてアルミニウムまたはマグネシウムのいずれかを含むことが好ましい。
また、本明細書等において、「チャネル長方向」とは、ソース領域（またはソース電極）からドレイン領域（またはドレイン電極）へと向かう方向、または、その反対の方向であって、ソース領域とドレイン領域との間隔が最小となる経路を通るものをいう。また、本明細書等において、「チャネル幅方向」とは、チャネル長方向に概略垂直な方向を指すものとする。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料として、ワイドバンドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。そして、一定時間電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、開示する発明では、トランジスタの下に設けた配線層と、酸化物半導体膜の高抵抗領域と、ソース電極とを用いて容量素子を形成する。これにより、トランジスタと容量素子の占有面積の低減を図ることができるので、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
本発明の一態様に係る半導体装置の断面図、平面図および回路図。 本発明の一態様に係る半導体装置の断面図、平面図および回路図。 本発明の一態様に係る半導体装置の作製工程の断面図。 本発明の一態様に係る半導体装置の作製工程の断面図。 本発明の一態様に係る半導体装置の作製工程の断面図。 本発明の一態様に係る半導体装置の作製工程の断面図。 本発明の一態様に係る半導体装置の断面図、平面図および回路図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示すブロック図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図１および図２を参照して説明する。
〈半導体装置の断面構成および平面図〉
図１は、半導体装置の構成の一例である。図１（Ａ）には半導体装置の断面を、図１（Ｂ）には半導体装置の平面を、それぞれ示す。図１（Ａ）において、Ａ１−Ａ２は、トランジスタのチャネル長方向に垂直な断面図であり、Ｂ１−Ｂ２は、トランジスタのチャネル長方向に平行な断面図である。図１（Ａ）および図１（Ｂ）に示す半導体装置は、酸化物半導体を用いたトランジスタ４６２と容量素子４６４を有する。
なお、トランジスタ４６２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ４６２はｎチャネル型トランジスタとして説明する。
トランジスタ４６２は、基板４００上に絶縁膜４２０を介して設けられた酸化物半導体膜４０３と、酸化物半導体膜４０３に接して設けられたソース電極層（またはドレイン電極層）４４２ａ、およびドレイン電極層（またはソース電極層）４４２ｂと、酸化物半導体膜４０３上に重畳して設けられたゲート電極層４０１と、酸化物半導体膜４０３とゲート電極層４０１の間に設けられたゲート絶縁膜４０２と、を有する。ここで、酸化物半導体膜４０３は、ゲート電極層４０１と重畳する領域に設けられたチャネル形成領域４０９と、チャネル形成領域４０９を挟み込むように酸化物半導体膜４０３の表層部に設けられ、チャネル形成領域４０９より抵抗が低く、金属元素を含む、ソース領域４０４ａおよびドレイン領域４０４ｂと、ソース領域４０４ａおよびドレイン領域４０４ｂに重畳するように接して設けられ、ソース領域４０４ａおよびドレイン領域４０４ｂより抵抗が高い高抵抗領域４０５ａおよび高抵抗領域４０５ｂと、を含む。また、ソース電極層４４２ａは、酸化物半導体膜４０３とソース領域４０４ａで接し、ドレイン電極層４４２ｂは、酸化物半導体膜４０３とドレイン領域４０４ｂで接する。また、ゲート電極層４０１の側面に接してサイドウォール絶縁膜４３１を設けてもよい。
酸化物半導体膜４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。さらに、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えて、希土類元素（スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド）から選ばれた一種又は複数種が含まれていることが好ましい。スタビライザーとしては、ランタノイドである、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種又は複数種が含まれていることがさらに好ましい。また、スタビライザーとして、上記の希土類元素の代わりに、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）から選ばれた一種又は複数種が含まれるようにしてもよい。以上のような材料を酸化物半導体膜４０３に含ませることにより、当該酸化物半導体膜を用いたトランジスタにおいて、初期の電気的特性の変化量が非常に小さくなり、オン電流とオフ電流の比が高くなり、オフ電流が低減され、ヒステリシスも抑制される。
このような材料を用いた酸化物半導体膜４０３は、エネルギーギャップの大きい（例えば２．８ｅＶ以上）ワイドバンドギャップ半導体となりうるので、酸化物半導体膜４０３を用いたトランジスタ４６２のオフ電流を十分に小さくすることが可能となる。
ここで、トランジスタ４６２に用いられる酸化物半導体膜４０３は水素などの不純物が十分に除去されて十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体膜４０３の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜４０３中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体膜４０３では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、好ましくは１０ｚＡ以下、より好ましくは１ｚＡ以下、さらに好ましくは１００ｙＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体膜４０３を用いることで、極めて優れたオフ電流特性のトランジスタ４６２を得ることができる。
なお、酸化物半導体膜４０３は非単結晶の酸化物半導体膜であり、非晶質であっても良いが、結晶性を有していても良い。例えば、結晶性を有する酸化物半導体膜４０３として、表面に概略垂直なｃ軸を有している結晶を含む、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いることができる。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
酸化物半導体膜４０３としてＣＡＡＣ−ＯＳ膜を用いることにより、キャリア輸送特性（例えば移動度）の向上が期待され、また構造安定化をもたらすので、このような酸化物半導体膜４０３を用いた素子の特性向上及び信頼性向上を期待することができる。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
以上のような酸化物半導体膜４０３において、ゲート電極層４０１と重畳するチャネル形成領域４０９を挟み込む領域の表層部に、金属元素が導入されたソース領域４０４ａおよびドレイン領域４０４ｂが形成される。ソース領域４０４ａおよびドレイン領域４０４ｂは、金属元素が導入されているので、チャネル形成領域４０９より抵抗が低い。また、酸化物半導体膜４０３において、ソース領域４０４ａおよびドレイン領域４０４ｂに重畳する、金属元素が導入されなかった領域に、ソース領域４０４ａおよびドレイン領域４０４ｂより抵抗が高い高抵抗領域４０５ａおよび高抵抗領域４０５ｂが形成される。なお本明細書中において、表層部とは、酸化物半導体膜の表面から、当該酸化物半導体膜の膜厚の１％乃至５０％程度までの深さのことを指す。
ソース領域４０４ａおよびドレイン領域４０４ｂに導入される金属元素としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ランタン（Ｌａ）、バリウム（Ｂａ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、及びニッケル（Ｎｉ）のいずれかから選択される一以上を用いることができる。
このように、トランジスタ４６２の酸化物半導体膜４０３に金属元素を含み、チャネル形成領域４０９より抵抗の低いソース領域４０４ａおよびドレイン領域４０４ｂを形成することにより、トランジスタ４６２はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。また、ソース領域４０４ａとドレイン領域４０４ｂにおいて酸化物半導体膜４０３とソース電極層４４２ａ及びドレイン電極層４４２ｂとを電気的に接続させることによって、酸化物半導体膜４０３とソース電極層４４２ａ及びドレイン電極層４４２ｂとの接触抵抗を低減することができる。
次に、容量素子４６４は、ソース電極層４４２ａと、高抵抗領域４０５ａと、酸化物半導体膜４０３の下に高抵抗領域４０５ａと重畳して設けられた配線層４２２と、が重畳して形成される。ここで、酸化物半導体膜４０３は上述のようにワイドバンドギャップ半導体であり、高抵抗領域４０５ａは十分に抵抗が高いので、容量素子４６４の誘電体として機能しうる。すなわち容量素子４６４は、ソース電極層４４２ａを一方の電極とし、高抵抗領域４０５ａを容量素子の誘電体とし、配線層４２２を他方の電極とする容量素子である。このような構成とすることにより、容量素子４６４は十分な容量を確保することができる。また、高抵抗領域４０５ａを容量素子の誘電体とすることができるので、改めて誘電体として機能する絶縁膜を設ける必要がなくなるので、半導体装置の製造工程の簡略化を図ることができる。またこれに伴って、製造工程の歩留まりが向上し、製造コストを低減する効果を期待することができる。
そして、このようにトランジスタ４６２のソース電極層４４２ａと酸化物半導体膜４０３に重畳させて容量素子４６４を形成することにより、半導体装置の占有面積の低減を図ることができる。さらに本実施の形態に示す半導体装置をメモリセルとしてアレイ状に配置した記憶装置を作製することで、メモリセルの個数に応じて上記の占有面積低減の効果が得られるので、効果的に当該記憶装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
また、酸化物半導体膜４０３として十分にバンドギャップの大きな酸化物半導体を用いて高抵抗領域４０５ａの抵抗を十分に高くしても、金属元素を導入して抵抗を低減したソース領域４０４ａおよびドレイン領域４０４ｂを形成することにより、トランジスタ４６２は十分なオン特性を有することができる。
なお、図１（Ａ）に示す半導体装置では、酸化物半導体膜４０３に接する絶縁膜４２０に埋め込まれて上面が露出して形成された配線層４２２が、高抵抗領域４０５ａに接して形成されているが、これに限られるものではない。例えば、絶縁膜４２０の上面に配線層４２２が露出しないようにして、高抵抗領域４０５ａおよび絶縁膜４２０を重畳させてその両方を容量素子４６４の誘電体とする構成としてもよい。
トランジスタ４６２および容量素子４６４の上には、絶縁膜４２５および絶縁膜４２６が設けられている。そして、絶縁膜４２５および絶縁膜４２６上には配線層４５６が設けられ、当該配線層４５６は絶縁膜４２５および絶縁膜４２６などに形成された開口を介してドレイン電極層４４２ｂと電気的に接続されている。ここで、配線層４５６は、少なくともトランジスタ４６２の酸化物半導体膜４０３の一部と重畳するように設けられることが好ましい。また、配線層４５６上にさらに絶縁層を設けても良い。
〈半導体装置の回路構成〉
次に、図１（Ａ）および図１（Ｂ）に示す半導体装置の回路構成およびその動作について、図１（Ｃ）を参照して説明する。
図１（Ｃ）に示す半導体装置において、ビット線ＢＬとトランジスタ４６２のドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ４６２のゲート電極とは電気的に接続され、トランジスタ４６２のソース電極と容量素子４６４の第１の端子とは電気的に接続されている。また、容量素子４６４の第２の端子には所定の電位（例えば接地電位など）が与えられている。
ここで、ビット線ＢＬは図１（Ａ）に示す配線層４５６に、ワード線ＷＬは図１（Ａ）に示すゲート電極層４０１またはゲート電極層４０１と電気的に接続された配線に、容量素子４６４の第１の端子はソース電極層４４２ａに、容量素子４６４の第２の端子は配線層４２２に相当する。
ここで、トランジスタ４６２は、上述のワイドバンドギャップ半導体である酸化物半導体膜４０３を用いたトランジスタである。酸化物半導体膜４０３を用いたトランジスタは、上述のようにオフ電流が極めて小さいという特徴を有している。このため、トランジスタ４６２をオフ状態とすることで、容量素子４６４の第１の端子の電位（あるいは、容量素子４６４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。このように、図１（Ａ）乃至図１（Ｃ）に示す半導体装置は記憶素子として機能するので、以下、メモリセルと呼ぶ。当該メモリセルをアレイ状に設けてメモリセルアレイを形成することにより、記憶装置を形成することができる。
次に、図１（Ｃ）に示す半導体装置（メモリセル）に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ４６２がオン状態となる電位として、トランジスタ４６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子４６４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ４６２がオフ状態となる電位として、トランジスタ４６２をオフ状態とすることにより、容量素子４６４の第１の端子の電位が保持される（保持）。
トランジスタ４６２のオフ電流は極めて小さいから、容量素子４６４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ４６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子４６４とが導通し、ビット線ＢＬと容量素子４６４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子４６４の第１の端子の電位（あるいは容量素子４６４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子４６４の第１の端子の電位をＶ、容量素子４６４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセルの状態として、容量素子４６４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図１（Ｃ）に示す半導体装置は、トランジスタ４６２のオフ電流が極めて小さいという特徴から、容量素子４６４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、一定時間電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
なお、上記説明は、電子をキャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔をキャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
また、図１に示す半導体装置とは異なる半導体装置を図２（Ａ）乃至図２（Ｃ）に示す。図２（Ａ）には半導体装置の断面を、図２（Ｂ）には半導体装置の平面を、それぞれ示す。また、図２（Ｃ）には、当該半導体装置の回路構成を示す。図２（Ａ）において、Ａ１−Ａ２は、トランジスタのチャネル長方向に垂直な断面図であり、Ｂ１−Ｂ２は、トランジスタのチャネル長方向に平行な断面図である。図２（Ａ）乃至図２（Ｃ）に示す半導体装置は、酸化物半導体を用いたトランジスタ４７２と容量素子４６４を有する。
図２（Ａ）乃至図２（Ｃ）に示す半導体装置は、図１に示す半導体装置が有するトランジスタ４６２とは異なる構造のトランジスタ４７２を有している。トランジスタ４７２は、ソース領域４０４ａとチャネル形成領域４０９との間に、ドーパントを含む低抵抗領域４０６ａが形成され、ドレイン領域４０４ｂとチャネル形成領域４０９との間に、ドーパントを含む低抵抗領域４０６ｂが形成される点においてトランジスタ４６２と異なる。ここで、低抵抗領域４０６ａおよび低抵抗領域４０６ｂは、チャネル形成領域４０９より抵抗が低くなる。なお、トランジスタ４７２のその他の構造については、トランジスタ４６２と同様であり、図２に示す半導体装置のトランジスタ４７２以外の構造についても、図１に示す半導体装置と同様なので、詳細については、図１に関する記載を参酌することができる。
ここで、当該ドーパントは、酸化物半導体膜４０３の導電率を変化させる不純物である。ドーパント４２１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
このように低抵抗領域４０６ａおよび低抵抗領域４０６ｂを形成することにより、トランジスタ４７２のオン特性（例えば、オン電流及び電界効果移動度）のさらなる向上を図ることができる。
以上のように、本実施の形態に示す半導体装置では、ワイドバンドギャップ半導体である酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。そして、一定時間電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
さらに、本実施の形態に示す半導体装置では、トランジスタの下に設けた配線層と、酸化物半導体膜の高抵抗領域と、ソース電極とを用いて容量素子を形成する。これにより、トランジスタと容量素子の占有面積の低減を図ることができるので、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態においては、実施の形態１に示す半導体装置の作製方法について、図３乃至図６を用いて説明する。
以下、図３乃至図５を用いて、図１に示すトランジスタ４６２および容量素子４６４を有する半導体装置の作製工程について説明する。
まず、絶縁表面を有する基板４００上に導電材料を含む層を形成し、当該導電材料を含む層を選択的にエッチングして配線層４２２を形成する（図３（Ａ）参照）。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
導電材料を含む層は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、導電材料を含む層は、単層構造としても良いし、積層構造としても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
次に、配線層４２２を覆うように、絶縁膜４２０を成膜し、当該絶縁膜に化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理やエッチング処理を施して、配線層４２２の上面を露出させる（図３（Ｂ）参照）。
絶縁膜４２０としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、又はこれらの混合材料を用いて形成することができる。また、絶縁膜４２０として酸化ジルコニウム、酸化セリウム、酸化ネオジム、酸化ガドリニウム、又はこれらの混合材料を用いて形成することができる。このように、酸化物半導体膜４０３の構成元素から選択される一または複数の酸化物を絶縁膜４２０に用いることにより、酸化物半導体膜４０３との界面の状態を良好に保つことができる。
絶縁膜４２０は、単層でも積層でもよいが、酸化物半導体膜４０３に接する膜には酸化物絶縁膜を用いることが好ましい。本実施の形態では絶縁膜４２０としてスパッタリング法を用いて形成する酸化シリコン膜を用いる。
絶縁膜４２０は、酸化物半導体膜４０３と接するため、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましい。例えば、絶縁膜４２０として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。このような絶縁膜４２０を用いることで、酸化物半導体膜４０３に酸素を供給することができ、酸化物半導体膜中の酸素欠損を補填することができる。このように、酸化物半導体膜４０３へ酸素を供給することにより、トランジスタ４６２の特性を良好にすることができる。
例えば、酸素の供給源となる酸素を多く（過剰に）含む絶縁膜４２０を酸化物半導体膜４０３と接して設けることによって、該絶縁膜４２０から酸化物半導体膜４０３へ酸素を供給することができる。酸化物半導体膜４０３と絶縁膜４２０を少なくとも一部が接した状態で加熱処理を行うことによって酸化物半導体膜４０３への酸素の供給を行ってもよい。
また、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて被加工磨物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層１３６の表面の平坦性をさらに向上させることができる。
なお、本実施の形態においては、配線層４２２の上面を絶縁膜４２０から露出させているが、これに限られるものではない。例えば、配線層４２２の上面が絶縁膜４２０に覆われるような構成としてもよく、この場合、絶縁膜４２０も容量素子４６４の誘電体として機能することになる。
次に、絶縁膜４２０上に酸化物半導体膜を成膜し、配線層４２２と重畳するように当該酸化物半導体膜を島状にパターニングして酸化物半導体膜４０３を形成する。
酸化物半導体膜４０３の形成工程において、酸化物半導体膜４０３に水素、又は水がなるべく含まれないようにするために、酸化物半導体膜４０３の成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜４２０が形成された基板を予備加熱し、基板及び絶縁膜４２０に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
酸化物半導体膜４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。さらに、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えて、希土類元素（スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド）から選ばれた一種又は複数種が含まれていることが好ましい。スタビライザーとしては、ランタノイドである、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種又は複数種が含まれていることがさらに好ましい。また、スタビライザーとして、上記の希土類元素の代わりに、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）から選ばれた一種又は複数種が含まれるようにしてもよい。以上のような材料を酸化物半導体膜４０３に含ませることにより、当該酸化物半導体膜を用いたトランジスタにおいて、初期の電気的特性の変化量が非常に小さくなり、オン電流とオフ電流の比が高くなり、オフ電流が低減され、ヒステリシスも抑制される。
例えば、酸化物半導体として、三元系金属の酸化物であるＩｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｍ−Ｚｎ系酸化物（ただし、Ｍは上述のスタビライザーとして機能する元素の一種又は複数種）とは、ＩｎとＭとＺｎを主成分として有する酸化物という意味であり、ＩｎとＭとＺｎの比率は問わない。また、ＩｎとＭとＺｎ以外の金属元素が入っていてもよい。
例えば、Ｉｎ：Ｃｅ：Ｚｎ＝１：１：１、Ｉｎ：Ｃｅ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｃｅ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｃｅ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。また、Ｉｎ：Ｚｒ：Ｚｎ＝１：１：１、Ｉｎ：Ｚｒ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｚｒ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｚｒ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。また、Ｉｎ：Ｔｉ：Ｚｎ＝１：１：１、Ｉｎ：Ｔｉ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｔｉ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｔｉ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
Figure 0006050044
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
よって、絶縁膜４２０において酸化物半導体膜４０３が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、ＣＭＰ処理）、ドライエッチング処理、プラズマ処理を用いることができる。当該平坦化処理は、上述の配線層４２２を露出させる工程と兼ねることもできる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、絶縁膜４２０の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、絶縁膜４２０表面の凹凸状態に合わせて適宜設定すればよい。
酸化物半導体膜４０３として、結晶を含み、結晶性を有する酸化物半導体膜（結晶性酸化物半導体膜）を用いることができる。結晶性酸化物半導体膜における結晶状態は、結晶軸の方向が無秩序な状態でも、一定の配向性を有する状態であってもよい。例えば、結晶性酸化物半導体膜として、先の実施の形態で述べたＣＡＡＣ−ＯＳ膜を、酸化物半導体膜４０３として用いることができる。
ＣＡＡＣ−ＯＳ膜を得る方法としては、３つ挙げられる。１つ目は、成膜温度を２００℃以上５００℃以下として酸化物半導体膜の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。２つ目は、薄い膜を形成した後、２００℃以上７００℃以下の加熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。３つ目は、一層目の薄い膜を形成した後、２００℃以上７００℃以下の加熱処理を行い、２層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
酸化物半導体膜４０３の膜厚は、１ｎｍ以上２００ｎｍ以下（好ましくは５ｎｍ以上３０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
なお、酸化物半導体膜は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論比に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
酸化物半導体膜をスパッタリング法で作製するためのターゲットとして、例えば、Ｉｎ：Ｃｅ：Ｚｎ＝１：１：１、Ｉｎ：Ｃｅ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｃｅ：Ｚｎ＝２：１：３の原子数比の酸化物ターゲットを用い、Ｉｎ−Ｃｅ−Ｚｎ膜を成膜することができる。また、ターゲットとして、Ｉｎ：Ｚｒ：Ｚｎ＝１：１：１、Ｉｎ：Ｚｒ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｚｒ：Ｚｎ＝２：１：３の原子数比の酸化物ターゲットを用い、Ｉｎ−Ｚｒ−Ｚｎ膜を成膜することができる。また、ターゲットとして、Ｉｎ：Ｔｉ：Ｚｎ＝１：１：１、Ｉｎ：Ｔｉ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｔｉ：Ｚｎ＝２：１：３の原子数比の酸化物ターゲットを用い、Ｉｎ−Ｔｉ−Ｚｎ膜を成膜することができる。
また、金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とするとよい。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。
酸化物半導体膜を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体膜を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
また、絶縁膜４２０と酸化物半導体膜とを大気に解放せずに連続的に形成することが好ましい。絶縁膜４２０と酸化物半導体膜とを大気に曝露せずに連続して形成すると、絶縁膜４２０表面に水素や水分などの不純物が吸着することを防止することができる。
また、酸化物半導体膜に、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
なお、脱水化又は脱水素化のための加熱処理は、酸化物半導体膜４０３の形成後、金属元素を含む膜が形成されている間など、酸化物半導体膜４０３への酸素の導入工程前であれば、トランジスタ４６２の作製工程においてどのタイミングで行ってもよい。
脱水化又は脱水素化のための加熱処理を、酸化物半導体膜が島状に加工される前に行うと、絶縁膜４２０に含まれる酸素が加熱処理によって放出されるのを防止することができるため好ましい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、加熱処理で酸化物半導体膜を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体膜を高純度化及びｉ型（真性）化することができる。
酸化物半導体膜４０３は、成膜された酸化物半導体膜をフォトリソグラフィ工程により島状に加工して形成する。また、島状の酸化物半導体膜４０３を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
次いで、酸化物半導体膜４０３上にゲート絶縁膜４３２を形成する。
なお、ゲート絶縁膜４３２の被覆性を向上させるために、酸化物半導体膜４０３表面にも上記平坦化処理を行ってもよい。特にゲート絶縁膜４３２として膜厚の薄い絶縁膜を用いる場合、酸化物半導体膜４０３表面の平坦性が良好であることが好ましい。
ゲート絶縁膜４３２の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁膜４３２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置を用いて成膜してもよい。
ゲート絶縁膜４３２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。ゲート絶縁膜４３２は、酸化物半導体膜４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜４３２は、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜４３２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実施の形態では、ゲート絶縁膜４３２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜４３２として用いることで、酸化物半導体膜４０３に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁膜４３２は、作製するトランジスタのサイズやゲート絶縁膜４３２の段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁膜４３２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。また、ゲート絶縁膜４３２として酸化ジルコニウム、酸化セリウム、酸化ネオジム、酸化ガドリニウム、又はこれらの混合材料を用いて形成することができる。このように、酸化物半導体膜４０３の構成元素から選択される一または複数の酸化物をゲート絶縁膜４３２に用いることにより、酸化物半導体膜４０３との界面の状態を良好に保つことができる。さらに、ゲート絶縁膜４３２は、単層構造としても良いし、積層構造としても良い。
それから、プラズマＣＶＤ法又はスパッタリング法等を用いて導電膜を成膜し、当該導電膜を選択的にパターニングしてゲート電極層４０１をゲート絶縁膜４３２上に形成する（図３（Ｃ）参照）。ゲート電極層４０１は、モリブデン、チタン、タンタル、タングステン、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。本実施の形態では、ゲート電極層４０１としてタングステンを用いる。
また、ゲート電極層４０１の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁膜４３２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５電子ボルト、好ましくは５．５電子ボルト以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
次に、ゲート電極層４０１をマスクとしてゲート絶縁膜４３２をエッチングして、酸化物半導体膜４０３の一部を露出させ、ゲート絶縁膜４０２を形成する（図３（Ｄ）参照）。
次に、酸化物半導体膜４０３、ゲート絶縁膜４０２およびゲート電極層４０１上に絶縁膜を成膜し、当該絶縁膜に異方性のエッチングを行って、ゲート電極層４０１の側面に接してサイドウォール絶縁膜４３１を、自己整合的に形成する（図４（Ａ）参照）。
ここで、サイドウォール絶縁膜４３１の膜厚は、好ましくは１ｎｍ乃至１０ｎｍとし、より好ましくは３ｎｍ乃至５ｎｍとする。ただし、サイドウォール絶縁膜４３１の膜厚はこれに限られるものではなく、適宜設定することができる。
ここで、サイドウォール絶縁膜４３１について特に限定はないが、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコンを用いることができる。サイドウォール絶縁膜４３１は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。また、低温酸化（ＬＴＯ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）法により形成する酸化シリコンを用いてもよい。
ここで、サイドウォール絶縁膜４３１を形成するエッチングは、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法を用いて行うことができる。
このように膜厚の薄いサイドウォール絶縁膜４３１を設けることにより、トランジスタ４６２において、ゲートと、ソースまたはドレインのいずれかが短絡することを防ぐことができる。
なお、サイドウォール絶縁膜４３１は、必ずしも形成する必要はなく、トランジスタ４６２を、サイドウォール絶縁膜４３１を含まない構成としてもよい。
次いで、酸化物半導体膜４０３、ゲート絶縁膜４０２およびゲート電極層４０１上に、酸化物半導体膜４０３の一部と接して、金属元素を含む膜４２４を基板４００を加熱しながら成膜する（図４（Ｂ）参照）。金属元素を含む膜４２４の加熱成膜の温度は１００℃以上７００℃以下、好ましくは２００℃以上４００℃以下とすればよい。
金属元素を含む膜４２４としては、金属膜、金属酸化物膜、金属窒化物膜等が挙げられる。なお、金属元素を含む膜４２４は、酸化物半導体膜４０３のチャネル形成領域４０９に含まれる金属元素とは異なる金属元素を含むことが好ましい。
金属元素を含む膜中の金属元素としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ランタン（Ｌａ）、バリウム（Ｂａ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、及びニッケル（Ｎｉ）のいずれかから選択される一以上を用いることができる。金属元素を含む膜として、上記金属元素のいずれかから選択される一以上を含む金属膜、金属酸化物膜、又は金属窒化物膜（例えば、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を用いることができる。また、金属元素を含む膜にリン（Ｐ）、ホウ素（Ｂ）などのドーパントを含ませてもよい。本実施の形態において金属元素を含む膜４２４は導電性を有する。
金属元素を含む膜４２４は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。金属元素を含む膜４２４の膜厚は５ｎｍ以上３０ｎｍ以下とすればよい。
本実施の形態では、金属元素を含む膜４２４として膜厚１０ｎｍのアルミニウム膜をスパッタリング法によって形成する。
なお、加熱成膜は、窒素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で行えばよいが、上記窒素、超乾燥空気、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。また、減圧下または真空中で行っても良い。
金属元素を含む膜４２４の加熱成膜により、金属元素を含む膜４２４から酸化物半導体膜４０３へ金属元素が導入される。これにより、酸化物半導体膜４０３のゲート電極層４０１と重畳する領域にチャネル形成領域４０９が自己整合的に形成され、チャネル形成領域４０９をチャネル長方向に挟む領域の表層部に、金属元素が導入されてチャネル形成領域４０９より抵抗が低いソース領域４０４ａおよびドレイン領域４０４ｂが形成される。また、酸化物半導体膜４０３において、ソース領域４０４ａおよびドレイン領域４０４ｂに重畳する、金属元素が導入されなかった領域に、ソース領域４０４ａおよびドレイン領域４０４ｂより抵抗が高い高抵抗領域４０５ａおよび高抵抗領域４０５ｂが形成される。
このように、トランジスタ４６２の酸化物半導体膜４０３に金属元素を含み、チャネル形成領域４０９より抵抗の低いソース領域４０４ａおよびドレイン領域４０４ｂを形成することにより、トランジスタ４６２はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
なお、図４（Ｂ）に示す工程においては、金属元素を含む膜４２４の加熱成膜により、酸化物半導体膜４０３に金属元素を導入したが、本発明はこれに限られるものではない。例えば、金属元素を含む膜４２４を室温で成膜する、または金属元素が酸化物半導体膜４０３に導入されない程度の温度（例えば１００℃未満の温度）で加熱しながら成膜し、成膜後に加熱処理を行ってもよい。当該加熱処理の温度は、１００℃以上７００℃以下、好ましくは２００℃以上４００℃以下とすればよい。
次に、金属元素を含む膜４２４をエッチングして除去する（図４（Ｃ）参照）。金属元素を含む膜４２４のエッチングは、ウェットエッチングまたはドライエッチングを用いればよく、エッチング条件は適宜設定すればよい。ここで、ウェットエッチングで金属元素を含む膜４２４を除去することにより、プラズマ処理を行うことなく、金属元素を含む膜４２４を除去できるので、プラズマのダメージでＥＳＤが発生して半導体装置が破壊されるのを防ぐことができる。
次に、酸化物半導体膜４０３などの上に、ソース電極層およびドレイン電極層を形成するための導電層を成膜し、当該導電層を加工して、ソース電極層４４２ａおよびドレイン電極層４４２ｂを形成する（図５（Ａ）参照）。ここで、ソース電極層４４２ａは、酸化物半導体膜４０３とソース領域４０４ａで接し、ドレイン電極層４４２ｂは、酸化物半導体膜４０３とドレイン領域４０４ｂで接するように形成する。
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
なお、図４（Ｃ）および図５（Ａ）に示す工程においては、金属元素を含む膜４２４を全て除去して、改めてソース電極層４４２ａおよびドレイン電極層４４２ｂを形成したがこれに限られるものではない。例えば、金属元素を含む膜４２４の一部を除去して残存した部分でソース電極層４４２ａおよびドレイン電極層４４２ｂを形成してもよい。
そして、トランジスタ４６２を覆うように絶縁膜４２５を形成する。
絶縁膜４２５は、スパッタリング法など、絶縁膜４２５に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。また、絶縁膜４２５としては酸素を過剰に含む膜とすると、酸化物半導体膜４０３への酸素の供給源となるために好ましい。
本実施の形態では、絶縁膜４２５として膜厚１００ｎｍの酸化シリコン膜を、スパッタリング法を用いて成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。
酸化物半導体膜の成膜時と同様に、絶縁膜４２５の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁膜４２５に含まれる不純物の濃度を低減できる。また、絶縁膜４２５の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
絶縁膜４２５を、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
絶縁膜４２５を積層する場合、酸化シリコン膜の他に、代表的に酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜を用いることができる。例えば、絶縁膜４２５として酸化シリコン膜と酸化アルミニウム膜との積層を用いることができる。
さらに、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜として機能する絶縁膜４２６を形成してもよい。絶縁膜４２６としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜４２６を形成してもよい。
また、絶縁膜４２５の形成後、不活性ガス雰囲気下、または酸素雰囲気下で熱処理を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。このような熱処理を行うことによって、トランジスタ４６２の電気的特性のばらつきを軽減することができる。また、絶縁膜４２０、ゲート絶縁膜４０２または絶縁膜４２５が酸素を含む場合、酸化物半導体膜４０３に酸素を供給し、該酸化物半導体膜４０３の酸素欠損を補填することもできる。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理を、加酸化（加酸素化）などと呼ぶこともできる。また、加酸化は、上記の金属を含む膜４２４の加熱処理で兼ねることもできる。
最後に、絶縁膜４２５および絶縁膜４２６にドレイン電極層４４２ｂに達する開口を形成し、絶縁膜４２５および絶縁膜４２６上に当該開口を介して、ドレイン電極層４４２ｂと接するように配線層４５６を形成する（図５（Ｂ）参照）。
配線層４５６に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
フォトリソグラフィ工程により当該導電膜上にレジストマスクを形成し、選択的にエッチングを行って配線層４５６を形成することができる。
このようにして、基板４００上に絶縁膜４２０を介して設けられた酸化物半導体膜４０３と、酸化物半導体膜４０３に接して設けられたソース電極層４４２ａ、およびドレイン電極層４４２ｂと、酸化物半導体膜４０３上に重畳して設けられたゲート電極層４０１と、酸化物半導体膜４０３とゲート電極層４０１の間に設けられたゲート絶縁膜４０２と、を有するトランジスタ４６２と、ソース電極層４４２ａと、高抵抗領域４０５ａと、酸化物半導体膜４０３の下に高抵抗領域４０５ａと重畳して設けられた配線層４２２と、が重畳した容量素子４６４を形成することができる。
高純度化され、酸素欠損が補填された酸化物半導体膜４０３は、水素、水などの不純物が十分に除去されており、酸化物半導体膜４０３中の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。
このような酸化物半導体膜４０３中にはキャリアが極めて少なく（ゼロに近い）、キャリア濃度はキャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満である。
本実施の形態を用いて作製した、高純度化し、酸素欠損を補填する酸素を過剰に含む酸化物半導体膜４０３を用いたトランジスタ４６２は、オフ状態における電流値（オフ電流値）を、チャネル幅１μｍ当たり室温にて１００ｚＡ以下、好ましくは１０ｚＡ以下、より好ましくは１ｚＡ以下、さらに好ましくは１００ｙＡ以下レベルにまで低くすることができる。
以上のように、本実施の形態に示す半導体装置では、ワイドバンドギャップ半導体である酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。そして、一定時間電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
さらに、本実施の形態に示す半導体装置では、トランジスタの下に設けた配線層と、酸化物半導体膜の高抵抗領域と、ソース電極とを用いて容量素子を形成する。これにより、トランジスタと容量素子の占有面積の低減を図ることができるので、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
また、図６を用いて、図２に示すトランジスタ４７２および容量素子４６４を有する半導体装置の作製工程について説明する。トランジスタ４７２は、ソース領域４０４ａとチャネル形成領域４０９との間に、ドーパントを含む低抵抗領域４０６ａが形成され、ドレイン領域４０４ｂとチャネル形成領域４０９との間に、ドーパントを含む低抵抗領域４０６ｂが形成される点においてトランジスタ４６２と異なる。なお、トランジスタ４７２のその他の構造については、トランジスタ４６２と同様であり、図２に示す半導体装置のトランジスタ４７２以外の構造についても、図１に示す半導体装置と同様である。
まず、図３（Ａ）から図５（Ａ）に示す工程まで、図１に示す半導体装置の作製方法と同様の方法で作製する。
次に、ゲート絶縁膜４０２、ゲート電極層４０１、ソース電極層４４２ａおよびドレイン電極層４４２ｂをマスクとして、酸化物半導体膜４０３にドーパント４２１を選択的に導入し、ソース領域４０４ａとチャネル形成領域４０９との間に、ドーパントを含む低抵抗領域４０６ａを形成し、ドレイン領域４０４ｂとチャネル形成領域４０９との間に、ドーパントを含む低抵抗領域４０６ｂを形成する。（図６（Ａ）参照）。
ドーパント４２１は、酸化物半導体膜４０３の導電率を変化させる不純物である。ドーパント４２１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
ドーパント４２１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパント４２１の単体のイオンあるいは水素化物やフッ化物、塩化物のイオンを用いると好ましい。
ドーパント４２１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる金属元素を含む膜４２４の膜厚を適宜設定して制御すればよい。例えば、ホウ素を用いて、イオン注入法でホウ素イオンの注入を行う場合、加速電圧１５ｋＶ、ドーズ量を１×１０１５ｉｏｎｓ／ｃｍ２とすればよい。ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
ソース領域またはドレイン領域におけるドーパント４２１の濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
なお、酸化物半導体膜４０３にドーパント４２１を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
また、ドーパント４２１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下とし、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
酸化物半導体膜４０３を結晶性酸化物半導体膜とした場合、ドーパント４２１の導入により、一部非晶質化する場合がある。この場合、ドーパント４２１の導入後に加熱処理を行うことによって、酸化物半導体膜４０３の結晶性を回復することができる。
そして、図５（Ｂ）に示す工程と同様の方法で絶縁膜４２５、絶縁膜４２６および配線層４５６を形成することができる（図６（Ｂ）参照）。
このように低抵抗領域４０６ａおよび低抵抗領域４０６ｂを形成することにより、トランジスタ４７２のオン特性（例えば、オン電流及び電界効果移動度）のさらなる向上を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることもできる。
（実施の形態３）
本実施の形態では、先の実施の形態に示すトランジスタ４７２と類似する構造のトランジスタ４８２を使用し、一定時間電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
トランジスタ４８２は、トランジスタ４７２と同様にオフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図７は、半導体装置の構成の一例である。図７（Ａ）に、半導体装置の断面図を、図７（Ｂ）に半導体装置の平面図を、図７（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。
図７（Ａ）および図７（Ｂ）に示す半導体装置は、下部に酸化物半導体以外の半導体材料（シリコンなど）を用いたトランジスタ４８０を有し、上部にトランジスタ４７２と同様に酸化物半導体材料を用いたトランジスタ４８２を有するものである。トランジスタ４８２は、先の実施の形態で示したトランジスタ４７２と同様の構成を有するため、図７（Ａ）、（Ｂ）において図２と同じ箇所は、同じ符号を用いて説明する。
ここで、トランジスタ４８０の活性層とトランジスタ４８２の活性層は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、トランジスタ４８０の活性層を半導体（シリコンなど）とし、トランジスタ４８２の活性層を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタ４８０は、シリコンなどを用いることにより高速動作を容易に行うことができる。一方で、酸化物半導体を用いたトランジスタ４８２は、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタ４８０、４８２は、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するためにワイドバンドギャップ半導体をトランジスタ４８２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図７（Ａ）におけるトランジスタ４８０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極層１１０と、を有する。ここで、ゲート電極層１１０は、先の実施の形態に示す、金属元素を含む膜４２４と同様の材料を用いて形成することが好ましい。
また、基板１００上にはトランジスタ４８０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ４８０を覆うように絶縁膜１３０が設けられている。なお、高集積化を実現するためには、図７（Ａ）に示すようにトランジスタ４８０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ４８０の特性を重視する場合には、ゲート電極層１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
図７（Ａ）に示すようにトランジスタ４８２は、絶縁膜１３０上に設けられた酸化物半導体膜４０３と、酸化物半導体膜４０３に接して設けられたドレイン電極層４４２ｂと、酸化物半導体膜４０３上に重畳して設けられたゲート電極層４０１と、酸化物半導体膜４０３とゲート電極層４０１の間に設けられたゲート絶縁膜４０２と、を有する。また、酸化物半導体膜４０３上にゲート絶縁膜４０２と同一の材料および工程で形成される絶縁膜４１２が形成され、絶縁膜４１２上にゲート電極層４０１と同一の材料および工程で形成される電極層４１１が形成される。ここで、酸化物半導体膜４０３は、ゲート電極層４０１と重畳する領域に設けられたチャネル形成領域４０９と、チャネル形成領域４０９を挟み込むように設けられ、チャネル形成領域４０９より抵抗が低く、ドーパントを含む、低抵抗領域４０６ａおよび低抵抗領域４０６ｂと、低抵抗領域４０６ｂのチャネル形成領域４０９と反対側の表層部にドレイン領域４０４ｂと、ドレイン領域４０４ｂに重畳するように接して設けられ、ドレイン領域４０４ｂより抵抗が高い高抵抗領域４０５ｂと、を含む。さらに酸化物半導体膜４０３は、低抵抗領域４０６ａのチャネル形成領域４０９と反対側の表層部に、電極層４１１と重畳して高抵抗領域４０７と、高抵抗領域４０７に重畳するように接して設けられ、高抵抗領域４０７より抵抗が低いソース領域４０８と、を含む。ここで、ゲート電極層１１０は、酸化物半導体膜４０３とソース領域４０８で接し、ドレイン電極層４４２ｂは、酸化物半導体膜４０３とドレイン領域４０４ｂで接する。また、先の実施の形態で示した、トランジスタ４６２およびトランジスタ４７２と同様に、ゲート電極層４０１の側面に接してサイドウォール絶縁膜を設けてもよい。
ここで、酸化物半導体膜４０３、低抵抗領域４０６ａ、低抵抗領域４０６ｂ、高抵抗領域４０５ａ、ドレイン領域４０４ｂ、ゲート電極層４０１、ゲート絶縁膜４０２およびドレイン電極層４４２ｂは、先の実施の形態で示した材料および方法で形成することができる。
酸化物半導体膜４０３に含まれる高抵抗領域４０７は、チャネル形成領域４０９と同様に、電極層４１１をマスクとして自己整合的に形成される。また、ゲート電極層１１０は金属元素を含む膜４２４と同様の材料を用いているので、先の実施の形態に示すソース領域４０４ａと同様に、ゲート電極層１１０と酸化物半導体膜４０３とが接する領域にソース領域４０８が形成される。ソース領域４０８により、酸化物半導体膜４０３とゲート電極層１１０は電気的に接続される、つまり、ゲート電極層１１０はトランジスタ４８２のソース電極としても機能する。
次に、容量素子４８４は、ゲート電極層１１０と、高抵抗領域４０７と、絶縁膜４１２と、電極層４１１と、が重畳して形成される。ここで、酸化物半導体膜４０３は先の実施の形態で示したようにワイドバンドギャップ半導体であり、高抵抗領域４０７は十分に抵抗が高いので、容量素子４８４の誘電体として機能しうる。すなわち容量素子４８４は、ゲート電極層１１０を一方の電極とし、高抵抗領域４０７および絶縁膜４１２を容量素子の誘電体とし、電極層４１１を他方の電極とする容量素子である。このような構成とすることにより、十分な容量を確保することができる。
そして、このようにトランジスタ４８２の酸化物半導体膜４０３に重畳させて容量素子４８４を形成することにより、半導体装置の占有面積の低減を図ることができる。さらに本実施の形態に示す半導体装置をメモリセルとしてアレイ状に配置した記憶装置を作製することで、メモリセルの個数に応じて上記の占有面積低減の効果が得られるので、効果的に当該記憶装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
また、酸化物半導体膜４０３として十分にバンドギャップの大きな酸化物半導体を用いて高抵抗領域４０７の抵抗を十分に高くしても、金属元素を導入して抵抗を低減したソース領域４０８およびドレイン領域４０４ｂを形成することにより、トランジスタ４６２は十分なオン特性を有することができる。
また、低抵抗領域４０６ａおよび低抵抗領域４０６ｂを形成することにより、トランジスタ４８２のオン特性（例えば、オン電流及び電界効果移動度）のさらなる向上を図ることができる。
トランジスタ４８２および容量素子４８４の上には絶縁膜４２５、絶縁膜４２６および配線層４５６が形成される。これらは、先の実施の形態で示した材料および方法で形成することができる。
図７（Ａ）および図７（Ｂ）において、トランジスタ４８０と、トランジスタ４８２とは、少なくとも一部が重畳するように設けられており、トランジスタ４８０のソース領域またはドレイン領域と酸化物半導体膜４０３の一部が重畳するように設けられているのが好ましい。また、トランジスタ４８２および容量素子４８４が、トランジスタ４８０の少なくとも一部と重畳するように設けられているのが好ましい。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
次に、図７（Ａ）および図７（Ｂ）に対応する回路構成の一例を図７（Ｃ）に示す。
図７（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ４８０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ４８０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ４８２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ４８２のゲート電極とは、電気的に接続されている。そして、トランジスタ４８０のゲート電極と、トランジスタ４８２のソース電極またはドレイン電極の一方は、容量素子４８４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子４８４の電極の他方は電気的に接続されている。
図７（Ｃ）に示す半導体装置では、トランジスタ４８０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ４８２がオン状態となる電位にして、トランジスタ４８２をオン状態とする。これにより、第３の配線の電位が、トランジスタ４８０のゲート電極と容量素子４８４の一方の電極が接続されたノード（ノードＦＧとも表記する）に与えられる。すなわち、トランジスタ４８０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ４８２がオフ状態となる電位にして、トランジスタ４８２をオフ状態とすることにより、トランジスタ４８０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ４８２のオフ電流は極めて小さいため、トランジスタ４８０のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ４８０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ４８０をｎチャネル型とすると、トランジスタ４８０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ４８０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ４８０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ４８０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ４８０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ４８０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ４８０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ４８０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域にワイドバンドギャップ半導体である酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、一定時間電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
さらに、本実施の形態に示す半導体装置では、下部トランジスタのゲート電極と、酸化物半導体膜の高抵抗領域と、上部トランジスタのゲート電極層と同一の層の電極とを用いて容量素子を形成する。これにより、トランジスタと容量素子の占有面積の低減を図ることができるので、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図８乃至図１１を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＤＲＡＭなどが使用されている。ＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＤＲＡＭを画像データの一時記憶に用いた場合以下の特徴がある。
図８に示すように、ＤＲＡＭはメモリセルがトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセルは、頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
図９に携帯機器のブロック図を示す。図９に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
図１０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２、およびメモリ９５３に記憶されたデータ（記憶画像データ）の読み出しおよび制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、およびディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）を記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、およびディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２およびメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２およびメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２およびメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング、例えば表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極層
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属化合物領域
１３０ 絶縁膜
１３６ 絶縁層
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁膜
４０３ 酸化物半導体膜
４０４ａ ソース領域
４０４ｂ ドレイン領域
４０５ａ 高抵抗領域
４０５ｂ 高抵抗領域
４０６ａ 低抵抗領域
４０６ｂ 低抵抗領域
４０７ 高抵抗領域
４０８ ソース領域
４０９ チャネル形成領域
４１１ 電極層
４１２ 絶縁膜
４２０ 絶縁膜
４２１ ドーパント
４２２ 配線層
４２４ 金属元素を含む膜
４２５ 絶縁膜
４２６ 絶縁膜
４３１ サイドウォール絶縁膜
４３２ ゲート絶縁膜
４４２ａ ソース電極層
４４２ｂ ドレイン電極層
４５６ 配線層
４６２ トランジスタ
４６４ 容量素子
４７２ トランジスタ
４８０ トランジスタ
４８２ トランジスタ
４８４ 容量素子
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ

Claims (3)

  1. 酸化物半導体膜と、
    前記酸化物半導体膜上に接する第１の電極層および第２の電極層と、
    前記酸化物半導体膜下に接する第３の電極層と、
    前記酸化物半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極層と、を有し、
    前記酸化物半導体膜は、チャネル形成領域と、第１の領域と、第２の領域と、第３の領域と、第４の領域とを有し、
    前記第１の領域は、前記第１の電極層に接する領域を有し、
    前記第２の領域は、前記第２の電極層に接する領域を有し、
    前記第３の領域は、前記第３の電極層と接する領域を有し、
    前記第３の領域は、前記第１の領域と重なり、
    前記第４の領域は、前記第２の領域と重なり、
    前記チャネル形成領域は、前記第１の領域と前記第２の領域との間に位置し、
    前記チャネル形成領域は、前記第３の領域と前記第４の領域との間に位置し、
    前記第１の領域及び前記第２の領域は、金属元素を含み、
    前記第３の領域は、前記第１の領域よりも抵抗が高く、
    前記第４の領域は、前記第２の領域よりも抵抗が高く、
    前記第１の電極層は、容量素子の一方の電極として機能し、
    前記第３の電極層は、前記容量素子の他方の電極として機能し、
    前記第３の領域は、前記容量素子の誘電体として機能することを特徴とする半導体装置。
  2. 請求項１において、
    前記チャネル形成領域と前記第１の領域との間、および前記チャネル形成領域と前記第２の領域との間のそれぞれに、ドーパントを含む領域を有することを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記酸化物半導体膜は、インジウム及び亜鉛を含むことを特徴とする半導体装置。
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