JPS6142949A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6142949A JPS6142949A JP59166701A JP16670184A JPS6142949A JP S6142949 A JPS6142949 A JP S6142949A JP 59166701 A JP59166701 A JP 59166701A JP 16670184 A JP16670184 A JP 16670184A JP S6142949 A JPS6142949 A JP S6142949A
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- JP
- Japan
- Prior art keywords
- layer
- oxide film
- memory cell
- polysilicon
- transistor
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＭＯ８厘電界効果トランジスタ（以下ＭＯ
８）ランジスタという）を用いた半導体記憶装置（以下
メモリセルという）Ｋ関するものである。
８）ランジスタという）を用いた半導体記憶装置（以下
メモリセルという）Ｋ関するものである。
ダイナミックＭＯ８−ＲＡＭは現在２５６ＫＣＤ）ＲＡ
Ｍの量産化が活発忙進められ、ＩＭ （Ｄ） ＲＡＭの
研究テンポも加速さｒている。ダイナミックＭＯ８ＲＡ
Ｍの開発は大容量化と高速化が最大のポイントであり、
その実現のため様々な研究が行わｎているが、ダイナミ
ックＭＯ８ＲＡＭのメモリセルとしてはｌトランジスタ
ｌ容量ＩＬＫとってかわるメモリセルは、実用化さｒｔ
−セルとしては現在のところ現ｎていない。
Ｍの量産化が活発忙進められ、ＩＭ （Ｄ） ＲＡＭの
研究テンポも加速さｒている。ダイナミックＭＯ８ＲＡ
Ｍの開発は大容量化と高速化が最大のポイントであり、
その実現のため様々な研究が行わｎているが、ダイナミ
ックＭＯ８ＲＡＭのメモリセルとしてはｌトランジスタ
ｌ容量ＩＬＫとってかわるメモリセルは、実用化さｒｔ
−セルとしては現在のところ現ｎていない。
また、メモリセル周辺回路の複雑さ、他のＩＣのコンパ
チビリティからＬＭ（Ｄ）ＲＡＭ！！では現在の回路構
成やメモリセルは１トランジスタｌ容量量の構成のまま
で実用化さｎろと推定される。
チビリティからＬＭ（Ｄ）ＲＡＭ！！では現在の回路構
成やメモリセルは１トランジスタｌ容量量の構成のまま
で実用化さｎろと推定される。
第１因は現在６４ＫＢＲＡＭ、２５６ＫＢＲＡＭで量産
化さｎている１トランジスタｌ容量型のメモリセル構造
の例である。このメモリセル構造は次のプジセスによっ
て作らｎる。
化さｎている１トランジスタｌ容量型のメモリセル構造
の例である。このメモリセル構造は次のプジセスによっ
て作らｎる。
（１） まず、２皿の半導体基板１００中に非活性領
域の厚い酸化膜１０１”ａ’影形成分離領域とする。
域の厚い酸化膜１０１”ａ’影形成分離領域とする。
（２）メモリセルの一電極となる領域ＫＮ＋拡散層１０
２を形成する。
２を形成する。
（３）メモリセルの電荷蓄積領域形成のため、薄い酸化
膜１０４を形成する。
膜１０４を形成する。
（４） メモリセルの一電極を形成するため、前記薄
い酸化膜１０４を挟むよ５に′ｉｎｌポリシリフン層１
０５を形成する。
い酸化膜１０４を挟むよ５に′ｉｎｌポリシリフン層１
０５を形成する。
（５） この第１ポリシリフン層１０５の上Ｖｃ駿化
膜１０８Ｙ成長させ、また、パスゲート（ＭＯＳトラン
ジスタンを形成するため、酸化膜１０６を形成する。
膜１０８Ｙ成長させ、また、パスゲート（ＭＯＳトラン
ジスタンを形成するため、酸化膜１０６を形成する。
（６）前記バスゲートのゲート部である第２ポリシリコ
ン層１０７を形成し、１トランジスタｌ容量構造のＭＯ
Ｓ）ランジスタを形成する。
ン層１０７を形成し、１トランジスタｌ容量構造のＭＯ
Ｓ）ランジスタを形成する。
（７） このＭＯＳトランジスタのドレイン領域を形
成する定め、Ｎ＋拡散層１０３ｙＩｌ−形成する。
成する定め、Ｎ＋拡散層１０３ｙＩｌ−形成する。
（８） Ａｌ配紛とポリシリコンを分離するためＣＶ
Ｉ）Ｋ ヨルＳｉｎ、 ノ酸化膜１０８を形成し、第１
Ａｌ配線１０９と第２ポリシリコン層１０７’に接続す
るためのコンタクトホールを形成する。
Ｉ）Ｋ ヨルＳｉｎ、 ノ酸化膜１０８を形成し、第１
Ａｌ配線１０９と第２ポリシリコン層１０７’に接続す
るためのコンタクトホールを形成する。
（９１Ａｌ配＠！１０９を設け、このＡＩ配線１０９が
ワードライン、Ｎ＋拡散層１０３がピントラインとなる
。
ワードライン、Ｎ＋拡散層１０３がピントラインとなる
。
以上のプロセス忙よってｆトランジスタ１容量塁メモリ
セル構造が完成するが、より高集積度の構造のものが実
現できｎば、記憶容量の大きい、例えば４Ｍ（Ｄ）ＲＡ
Ｍ等のダイナミックＲＡＭにも適用さｎる可能性がある
。
セル構造が完成するが、より高集積度の構造のものが実
現できｎば、記憶容量の大きい、例えば４Ｍ（Ｄ）ＲＡ
Ｍ等のダイナミックＲＡＭにも適用さｎる可能性がある
。
第１図で示した従来のものよりさらに高密度なＲＡＭＹ
’ｊ！現するためには次の２点力１大きな問題点である
。
’ｊ！現するためには次の２点力１大きな問題点である
。
（イ）分離用の酸化膜１０１はバードビーク等があり、
この領域がメモリセルの中で占める比率が高いので、低
減する必要かある。
この領域がメモリセルの中で占める比率が高いので、低
減する必要かある。
（ｃｙｌｌ）ランジスタ１容量屋メモリセルは２素子構
成である゛が、高密度ＲＡＭ’Ｙ実現するため忙は平面
的な面積縮小の必要がある。
成である゛が、高密度ＲＡＭ’Ｙ実現するため忙は平面
的な面積縮小の必要がある。
この発明は、上記２つの問題点χ解決する―めＫなさｎ
ｆ、−もので、メモリセル領域内では分離領域を形成
せず、しかも平面的な縮小を達成するため、縦型Ｋｌ）
ランジスタとｌ容ｆｌｔ積み重ねた構造忙し、ダイナミ
ックＭＯ８ＲＡＭの高集積化を可能ＫＬｒ、−１）ラン
ジスタｌ容量鳳のメモリセル乞提供するものである。以
下第２図馨用いてこの発明の一実施例Ｘ説明する。
ｆ、−もので、メモリセル領域内では分離領域を形成
せず、しかも平面的な縮小を達成するため、縦型Ｋｌ）
ランジスタとｌ容ｆｌｔ積み重ねた構造忙し、ダイナミ
ックＭＯ８ＲＡＭの高集積化を可能ＫＬｒ、−１）ラン
ジスタｌ容量鳳のメモリセル乞提供するものである。以
下第２図馨用いてこの発明の一実施例Ｘ説明する。
第２図（ａ）はこの発明の１トランジスタｌ容量型メモ
リセルの断面図、第２図（ｂ）は同じく平面図である。
リセルの断面図、第２図（ｂ）は同じく平面図である。
この発明の１トランジスタｌ容量裂メモリセル乞実現す
るための製造プロセスを以下に述べる。
るための製造プロセスを以下に述べる。
（１１Ｐ型の半導体基板２００の中忙メモリセル領域と
周辺回路領域を分離する非活性領域の酸化膜２０１を形
成する。
周辺回路領域を分離する非活性領域の酸化膜２０１を形
成する。
（２）メモリセル領域の全面ＫＮ”拡散層２０２を形成
し、このＮ＋拡散ｆｔｊ ２０２ Ｙ： ＶｓｓかＶ（
（または他の定電圧源忙接続して一電極とする。
し、このＮ＋拡散ｆｔｊ ２０２ Ｙ： ＶｓｓかＶ（
（または他の定電圧源忙接続して一電極とする。
（３）容量を形成するための薄い酸化膜２Ｇ：ｌ？影形
成る。
成る。
（４）１ビット単位毎に島状忙第１ポリシコン層２０４
χ形成する。
χ形成する。
この点か、この発明の重要な点でピント単位の分離は第
１ポリシリコン層２０４のバターニング精度によってき
まる。
１ポリシリコン層２０４のバターニング精度によってき
まる。
（５１ｍｌポリシリコン層２０４に対し、分離する定め
の酸化膜を形成し、この酸化膜を介してポリシリコンか
らなる層２０６を形成する。この層２０６と第１ポリシ
リフン層２０４はコンタクトホール忙よって接続する。
の酸化膜を形成し、この酸化膜を介してポリシリコンか
らなる層２０６を形成する。この層２０６と第１ポリシ
リフン層２０４はコンタクトホール忙よって接続する。
（６） 前記層２０６の一部Ｙ：−−ザ等の７二−ル
方法忙よって再結晶化してＰ型拡散層２１０，２１１、
・・・・・・を形成する。
方法忙よって再結晶化してＰ型拡散層２１０，２１１、
・・・・・・を形成する。
（７）このＰＭ拡散層２１０，２１１．・・・・・・の
上面に酸化膜２３１′ｌｔ形成する。
上面に酸化膜２３１′ｌｔ形成する。
（８） 前記酸化膜２３１上に第３ポリシリコン層２
１３．２１４．・・・・・・χ形成し、ＭＯ８Ｉ−ラン
ジスタのゲート電極とする。
１３．２１４．・・・・・・χ形成し、ＭＯ８Ｉ−ラン
ジスタのゲート電極とする。
（９）前記第３ポリシリコン層２１３，２１４゜・・・
・・・を形成後、ＭＯＳ）ランジスタのソース、ドレイ
フン形成するＬめ層２０５，２０６．．２０７゜２０８
．２０９の各領域はイオン注入法や熱拡散法によりＮ＋
拡散層とし、Ｐ型拡散層２１．０ 、２１１．。
・・・を形成後、ＭＯＳ）ランジスタのソース、ドレイ
フン形成するＬめ層２０５，２０６．．２０７゜２０８
．２０９の各領域はイオン注入法や熱拡散法によりＮ＋
拡散層とし、Ｐ型拡散層２１．０ 、２１１．。
２１２の領域はＰ型拡散層のままとする。こｎＶｃよっ
て、第３ポリシリコン層２１３ングート、Ｎ＋拡散／１
ｉｉ２０５’！ソース、Ｎ 拡散層２０６ｔドレインと
し７−、ＭＯＳ）ランジスタが形成できる。
て、第３ポリシリコン層２１３ングート、Ｎ＋拡散／１
ｉｉ２０５’！ソース、Ｎ 拡散層２０６ｔドレインと
し７−、ＭＯＳ）ランジスタが形成できる。
（１０）後に形成するＡＪ配線と第３ポリシリコン層２
１３，２１４．・・・・・・およびＮ＋拡散層２０５゜
２０６．２０７等を分離するための酸化膜２１６を形成
し、Ｎ＋拡散層２０６と第１ＡＪ配線２１７’＋接ｍｒ
るためのコンタクトホールを形成子′る。
１３，２１４．・・・・・・およびＮ＋拡散層２０５゜
２０６．２０７等を分離するための酸化膜２１６を形成
し、Ｎ＋拡散層２０６と第１ＡＪ配線２１７’＋接ｍｒ
るためのコンタクトホールを形成子′る。
（ｕ）ｇｔＡＪ配置１１２１７’Ｙ形成してビット線と
し、第３ポリシリコン層２１３，２１４，２１５ｔワー
ド線としてｌトランジスタｌ容量型のメモリセルか完成
する。
し、第３ポリシリコン層２１３，２１４，２１５ｔワー
ド線としてｌトランジスタｌ容量型のメモリセルか完成
する。
以上（１）〜αｌ）で説明しにメモリセル形成後の平面
図を第２図（ｂ） Ｋ示したが、第１ＡＪ配線２１７’
１１１−ビット線として示したようＫＮ＋拡散層２０６
に対するフンタクトは２ビツトに１個となつ１おり、集
積度の向上に役立つ構造となっている。
図を第２図（ｂ） Ｋ示したが、第１ＡＪ配線２１７’
１１１−ビット線として示したようＫＮ＋拡散層２０６
に対するフンタクトは２ビツトに１個となつ１おり、集
積度の向上に役立つ構造となっている。
また、第３ポリシリコン層２１３． ２１４，２１５で
構成されるワード線は、抵抗値を下げてワード線遅延を
小さくする目的で、モリブデン、モリブデンシリサイド
等の高融点材料を用いてもよい。
構成されるワード線は、抵抗値を下げてワード線遅延を
小さくする目的で、モリブデン、モリブデンシリサイド
等の高融点材料を用いてもよい。
この発明のメモリセルはメモリエリアを全面的な活性領
域としているため、メモリセルの分離は第１ポリシリコ
ン層２０４のバターニング精度のみで決定できる大ぎな
利点力１ある。また、メモリセルの一電極を形成するＮ
＋拡散層２０２はメモリセルアレイの活性領域姦面にわ
たり同一電極となり、ＶＣＣやｖ■または他の電位化接
続さ几る。
域としているため、メモリセルの分離は第１ポリシリコ
ン層２０４のバターニング精度のみで決定できる大ぎな
利点力１ある。また、メモリセルの一電極を形成するＮ
＋拡散層２０２はメモリセルアレイの活性領域姦面にわ
たり同一電極となり、ＶＣＣやｖ■または他の電位化接
続さ几る。
また、薄い酸化膜２０３はｓｉｏ、’のみの構造や、Ｓ
ｉＮ／Ｓｉｎ、の２層構造等どの方法でもよい。
ｉＮ／Ｓｉｎ、の２層構造等どの方法でもよい。
この方法つメモリセルを実現する上で最大の問題点はＭ
ＯＳ）ランジスタの形成であり、現時点でもレーザ７二
−ルによりポリシリコフン再結晶化しｒ、＝ＭＯ８）ラ
ンジスタの製作は充分研究はさｎているが、ダイナミッ
クＲＡＭＫ適用するに当り、ＭＯＳ）ランジスタのリー
ク電ａ ｙ！−微小な状態に抑えることである。従って
、分離酸化膜と半導体界面の状態のコントロール、再結
晶化さｒｔｒ牛導体の評価か充分になさｎ、μへ程度の
リーク電流を抑える必要がある。
ＯＳ）ランジスタの形成であり、現時点でもレーザ７二
−ルによりポリシリコフン再結晶化しｒ、＝ＭＯ８）ラ
ンジスタの製作は充分研究はさｎているが、ダイナミッ
クＲＡＭＫ適用するに当り、ＭＯＳ）ランジスタのリー
ク電ａ ｙ！−微小な状態に抑えることである。従って
、分離酸化膜と半導体界面の状態のコントロール、再結
晶化さｒｔｒ牛導体の評価か充分になさｎ、μへ程度の
リーク電流を抑える必要がある。
第３図（ａ）、（ｂ）はこの発明の他の実施例を示すｌ
トランジスタ１容量盤メモリセルの断面図および平面図
であり、第２ＡＥ配線３１９の形成までは第２図（幻、
（ｂ）で説明した工程と全く同一で、３００は半導体
基板、３０１は分離酸化膜、３０２はＮ＋拡散層、３０
３は薄い酸化膜、３０４は第１ポリシリコン層、３０５
，３０６，３０７，３０８．３０９はＮ＋拡散層、３１
０，３１１．３１２はＰ塁拡散層、３３１は酸化膜、３
１３．３１４゜・・・・・−は第３ポリシリコン層であ
り、各層の製造プロセスは第２図と同じなので省略する
。この実施例の特長はワードｍを構成する第３ポリシリ
コン層３１３，３１４．・・・・・・の抵抗を低減する
ために２層ＡＩ！配線構造となっている。第３図（ｂ）
より明かなよ５に、第１ＡＪ配Ｒ３１７上忙酸化膜３１
８Ｙ形成し、さら忙その上忙形成さｙｔ７；；第２ＡＥ
配線３１９は２ビツトに１個のコンタクト忙より第３ポ
リシリコン層３１３，３１４．・・・・・・と接続さｎ
ている。
トランジスタ１容量盤メモリセルの断面図および平面図
であり、第２ＡＥ配線３１９の形成までは第２図（幻、
（ｂ）で説明した工程と全く同一で、３００は半導体
基板、３０１は分離酸化膜、３０２はＮ＋拡散層、３０
３は薄い酸化膜、３０４は第１ポリシリコン層、３０５
，３０６，３０７，３０８．３０９はＮ＋拡散層、３１
０，３１１．３１２はＰ塁拡散層、３３１は酸化膜、３
１３．３１４゜・・・・・−は第３ポリシリコン層であ
り、各層の製造プロセスは第２図と同じなので省略する
。この実施例の特長はワードｍを構成する第３ポリシリ
コン層３１３，３１４．・・・・・・の抵抗を低減する
ために２層ＡＩ！配線構造となっている。第３図（ｂ）
より明かなよ５に、第１ＡＪ配Ｒ３１７上忙酸化膜３１
８Ｙ形成し、さら忙その上忙形成さｙｔ７；；第２ＡＥ
配線３１９は２ビツトに１個のコンタクト忙より第３ポ
リシリコン層３１３，３１４．・・・・・・と接続さｎ
ている。
この発明のさらに他の実施例を第４図（ａ）、 （ｂ）
忙示す。
忙示す。
Ｉａ４ 図（ａ）、 （ｂ）に、示した実施例はメモリ
セルキャパシタの上部ＫＭＯ８）ランジスタを形成せず
、メモリセルキャパシタとＭＯＳ）ランジスタを平面的
忙並ぺた構造となっており、ＭＯＳ）ランジスタの形成
が従来技術で行える利点を有している。
セルキャパシタの上部ＫＭＯ８）ランジスタを形成せず
、メモリセルキャパシタとＭＯＳ）ランジスタを平面的
忙並ぺた構造となっており、ＭＯＳ）ランジスタの形成
が従来技術で行える利点を有している。
この実施例の製造プロセスは以下の通りである。
（１） Ｐ盤の半導体基板４０Ｇ”を準備し、分離用
の酸化膜４０１を形成する。
の酸化膜４０１を形成する。
伐）メモリセルの一電極を形成するためのＮ＋拡散層４
０２を形成し、メモリ容量となる酸化膜４８３を形成す
る。
０２を形成し、メモリ容量となる酸化膜４８３を形成す
る。
（３）第１ポリシリコン層４０４′ｌｔ形成し、半導体
基板４００Ｖｃ対するコンタクトをするためＮ＋拡散層
４０５と接続する。
基板４００Ｖｃ対するコンタクトをするためＮ＋拡散層
４０５と接続する。
（４）ＭＯＳ）ランジスタのゲート酸化膜用に酸化膜４
１０を形成し、ゲー）［極である第２ポリシリフン層４
０７Ｙ形成する。
１０を形成し、ゲー）［極である第２ポリシリフン層４
０７Ｙ形成する。
（ｓ１ＭＯ８）ランジスタのソース、ドレイン領域ン形
成するため、Ｎ＋拡散層４０５．４０６χ形成し、この
Ｎ＋拡散層４０６ＶＣ対しては（、／Ｄ酸化膜４０８を
形成後、第ｘｈｌ配線４０９と接続する。
成するため、Ｎ＋拡散層４０５．４０６χ形成し、この
Ｎ＋拡散層４０６ＶＣ対しては（、／Ｄ酸化膜４０８を
形成後、第ｘｈｌ配線４０９と接続する。
以上のプロセスにより、Ｎ＋拡散層４０２ｔメモリセル
の一電極、第１ポリシリコン層４０４とＮ＋拡散層４０
！ｌ−電荷１！Ｆ積領域、第２ポリシリコン層４０７ｔ
ワード線、Ｎ＋拡散層４０Ｇ、第１ｈｌ配腺４０９Ｓ−
ビット線とする１トランジスタｌ容量型のメモリセル構
造が完成する。
の一電極、第１ポリシリコン層４０４とＮ＋拡散層４０
！ｌ−電荷１！Ｆ積領域、第２ポリシリコン層４０７ｔ
ワード線、Ｎ＋拡散層４０Ｇ、第１ｈｌ配腺４０９Ｓ−
ビット線とする１トランジスタｌ容量型のメモリセル構
造が完成する。
なお、上記各実施例はダイナミックＲＡＭの回路溝底法
として、オープンピントＭ方式に従ったメモリセル配ｆ
ｆｉｅｗ示している。しかし、フォールディラドビット
線方式でも同様忙配置できることは勿論である。
として、オープンピントＭ方式に従ったメモリセル配ｆ
ｆｉｅｗ示している。しかし、フォールディラドビット
線方式でも同様忙配置できることは勿論である。
以上説明したよ５に、この発明はｌトランジスタｌ容量
型半導体記憶装置忙おいて、定電圧側端子忙接続したＰ
型ま定はＮ凰の拡散層と１ピント単位毎に島状に形成し
たポリシリコン層からなる端子との間に醸化ＰＡｙｔ形
成して容量素子？構成し、このトランジスタのドレイン
ｔビット線忙、ゲートｔワード線に、ソースを前記ポリ
シリコン層からなる電苛蓄積用の端子と接続したので、
メモリセル間の分離が前記ポリシリフン層のバターニン
グ精度で決まるため、高密度化し易い利点がある。
型半導体記憶装置忙おいて、定電圧側端子忙接続したＰ
型ま定はＮ凰の拡散層と１ピント単位毎に島状に形成し
たポリシリコン層からなる端子との間に醸化ＰＡｙｔ形
成して容量素子？構成し、このトランジスタのドレイン
ｔビット線忙、ゲートｔワード線に、ソースを前記ポリ
シリコン層からなる電苛蓄積用の端子と接続したので、
メモリセル間の分離が前記ポリシリフン層のバターニン
グ精度で決まるため、高密度化し易い利点がある。
また、ＭＯＳ）う／ジスタを蓄積容量の上層で構成する
ため、より高密度化ができる利点を有し、大容量ダイナ
ミックＭＯ８ＲＡＭの実現忙は欠くことができないメモ
リセルが得られる利点がある。
ため、より高密度化ができる利点を有し、大容量ダイナ
ミックＭＯ８ＲＡＭの実現忙は欠くことができないメモ
リセルが得られる利点がある。
第１図は従来の１トランジスタ１容量屋半導体記憶装置
の断面図、第２図（ａ）はこの発明の一実施例の半導体
記憶装置の断面図、第２図（ｂ）は七の平ｒｆｉ囚、第
３図（ａ）はこの発明の他の実施例の断面図、第３図（
ｂ）はその平面図、第４図（幻はこの発明のさら忙他の
実施例の断面図、第４図（ｂ）はその平面■である。 図中、２００，３００，４００は半導体基板、２０１．
３０１，４０１は酸化膜、２０２．３０２゜４０２．４
０５，４０６はＮ＋拡散層、２０３゜３０３．４０３は
酸化膜、２０４，３０４，４０４は第１ポリシリコン層
、２３１，３３１，４１０は酸化膜、４０７は第２ポリ
シリコン層、２０５〜２０９．３０５〜３０９はＮ＋拡
散層、２１０〜２１２，３１０〜３１２はＰ散拡散層、
２１３〜２１５，３１３〜３１５は第３ポリシリコン層
、２１６．３１６，４０Ｂ、３１Ｂは酸化膜、２１７゜
３１１．４Ｑ９は第１ＡＩ配線、３１９はｊｐ！ ２
Ａｊ！配線である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増雄 （外２名ン第１図 第３図 （ａ） （ｂ） 第４図 （ａ） （ｂ）
の断面図、第２図（ａ）はこの発明の一実施例の半導体
記憶装置の断面図、第２図（ｂ）は七の平ｒｆｉ囚、第
３図（ａ）はこの発明の他の実施例の断面図、第３図（
ｂ）はその平面図、第４図（幻はこの発明のさら忙他の
実施例の断面図、第４図（ｂ）はその平面■である。 図中、２００，３００，４００は半導体基板、２０１．
３０１，４０１は酸化膜、２０２．３０２゜４０２．４
０５，４０６はＮ＋拡散層、２０３゜３０３．４０３は
酸化膜、２０４，３０４，４０４は第１ポリシリコン層
、２３１，３３１，４１０は酸化膜、４０７は第２ポリ
シリコン層、２０５〜２０９．３０５〜３０９はＮ＋拡
散層、２１０〜２１２，３１０〜３１２はＰ散拡散層、
２１３〜２１５，３１３〜３１５は第３ポリシリコン層
、２１６．３１６，４０Ｂ、３１Ｂは酸化膜、２１７゜
３１１．４Ｑ９は第１ＡＩ配線、３１９はｊｐ！ ２
Ａｊ！配線である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増雄 （外２名ン第１図 第３図 （ａ） （ｂ） 第４図 （ａ） （ｂ）
Claims (2)
- （１）Ｎ型またはＰ型の基板に設けた１トランジスタ１
容量型半導体記憶装置において、定電圧側端子に接続し
たＰ型またはＮ型の拡散層と１ビット単位毎に島状に形
成した第１ポリシリコン層からなる端子との間に酸化膜
を形成して容量素子を構成し、前記基板上に設けたＭＯ
Ｓ型電界効果トランジスタのソースを前記第１ポリシリ
コン層に接続し、ドレインをビット線に接続し、ゲート
をワード線に接続したことを特徴とする半導体記憶装置
。 - （２）容量素子の上層部にＭＯＳ型電界効果トランジス
タを構成したことを特徴とする特許請求の範囲第（１）
項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166701A JPS6142949A (ja) | 1984-08-07 | 1984-08-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166701A JPS6142949A (ja) | 1984-08-07 | 1984-08-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142949A true JPS6142949A (ja) | 1986-03-01 |
Family
ID=15836145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166701A Pending JPS6142949A (ja) | 1984-08-07 | 1984-08-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142949A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266967A (ja) * | 1988-08-31 | 1990-03-07 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリのセル構造 |
| WO1991018418A1 (en) * | 1990-05-23 | 1991-11-28 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| US5347151A (en) * | 1990-12-06 | 1994-09-13 | Mitsubishi Denki Kabushiki Kaisha | DRAM with memory cells having access transistor formed on solid phase epitaxial single crystalline layer and manufacturing method thereof |
| US6072208A (en) * | 1990-12-17 | 2000-06-06 | Sony Corporation | Dynamic random access memory fabricated with SOI substrate |
-
1984
- 1984-08-07 JP JP59166701A patent/JPS6142949A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266967A (ja) * | 1988-08-31 | 1990-03-07 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリのセル構造 |
| WO1991018418A1 (en) * | 1990-05-23 | 1991-11-28 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| US5347151A (en) * | 1990-12-06 | 1994-09-13 | Mitsubishi Denki Kabushiki Kaisha | DRAM with memory cells having access transistor formed on solid phase epitaxial single crystalline layer and manufacturing method thereof |
| US6072208A (en) * | 1990-12-17 | 2000-06-06 | Sony Corporation | Dynamic random access memory fabricated with SOI substrate |
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