TW200602B - - Google Patents

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200602 Λ 6 136 經濟部屮央標準局员Η消费合作社印製 五、發明説明江） 發明背景 1 .發明領域 本發明朗於一種半導體記億装置，經由位元線轉移資 料以將資料寫人記億格或從該處讀出，諸如DRAM (動 態隨機存取記億），其中記億格在矽基底之類上的元件形 成區中。 2 .習知技術說明 近來技術發展朝向諸如DRAM之半導體記億裝置的 較高密度積體，注意到堆叠電容器的實際應用，其中儲存 資料的結構形成堆叠構造以確保充足的儲存容量。開放式 位元線条統的格陣列也吸引可觀的注目，這是由於降低格 面積以及記億裝置本身之積體的高效率之故。 具有習佑開位元線結構之堆叠電容器的傳統半導體記 億裝置中，如圖1所示，關關元件Tr的雜質擴散區形成 於場絶綈層1被沈澱之矽基底2的表面上，由鋁線層所組 成的位元線5經由接觸孔4接到雜質擴散區的一値源極一 汲極區3 a,而毎個堆叠電容器C的下電極6接到另一源 極一汲極區3 b。 定出第二多晶矽層經由中間層絶緣層8到達由第一多 晶矽層所組成之開關元件Tr之閘極電極（字線）7的上 部，來形成電容器的下電極6。電容器下電極6其上具有 做為共同電極的電容器上電極9,中間為介電膜1 0。堆 疊電容器C由此種堆疊結構組成，包括電容器上電極9、 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度逍用中國國家標準(CNS)甲4規格(210x297公埂) _ 3 — 200602 Λ 6 13 6 經濟部中央標準局貝工消費合作社印製 五、發明説明（2 ) 介電膜10和電容器下電極6。此習知實例中，一鏑記億 格MC由形成於矽基底2上的堆叠電容器C和開鼸元件 T r所組成。 ;· :· -. t..' 此種半導醱記憶裝置中，所需的電荷儲存於堆疊電容 器C ,在開蘭元件Tr的控制、下，從記億裝置經由位元線 5讀出或寫入資料。另外潁示降低字線7之電阻的分路（ 輔助）金屬線1 1。1 2代表二氣化矽之類的中間绝绨層 0 然而，此種傳统半導體記億裝置中，朝向較高密度稹 體之技術進步的結果産生以下問題。 首先，由於須達成上層位元線5和源極一汲極區3 a 之間的接觸，所以構成堆叠電容器C的電容器下電極6和 電容器上電極9必須遠離位元線5和矽基底2之間的接觸 部。所以，引發了壓迫記億格MC中之電容器佔用的部分 而難以確保充分電容的問題。 此外，由於位元線5處在夾於電容器上電極9與金屬 線1 1之間的狀態，所以在充電或放電時，位元線5干擾 了電容器上電極9和字線7,造成干捶雜訊。且當施於字 線7的電壓成為高位準時，位元線5中發生干擾雜訊。産 生關於位元緣5的此種干擾雜訊，造成破壊資料的問題， 特別是使用關於本發明主題的開放式位元線結構時，此缺 點很顯著。 此外在傳統半導饈記億裝置中，由於多數値接線層順 序疊在矽基底2上，所以分路金屬線11與矽基底2的距 本紙張尺本蟓用中Β國家標毕(CNS)甲4規格(210Χ297公；!t) (請先閲讀背面之注意事項再璜寫本頁) 裝- ,ί. 缚- -4 - 200602 五、發明説明6 ) 離BL增加。通常分路金屬線1 1也用來連接周邊電路等等 ，當金屬線1 1與矽基底2的距離niJD上述增加時，在周 邊電路中難以得到金屬線11和矽基底2之間的低電阻接 觸，因此破壊了金羼線1 1的不規則覆蓋設施。 因此，必須在開放式位元線結構中實現大電容的堆叠 電容器，同時抑制接線層之間的干擾雜訊，以促進記億裝 置的較高密度積體。 發明目標和概要 本發明第一目標是提供改進的半導體記億裝置，具有 記億格形成於基底上的半導髏層中，其中電連接到記億格 的位元線形成於半導體層之下，而經由絶線層，位元線屛 蔽導體置於位元線之間，位元線屏蔽功率從基底反倒供至 位元線屏蔽導體。 本發明第二目標是提供改進的記億裝置，具有位元線 位於形成於關元件的半導體層之下。此結構中，在記億格 ....................................... 經濟部中央標準局貝工消費合作社印製 (請先W讀背面之注意事項再填寫本頁) -線· 的字線與位元線接®部之間不备短路，所以消除了其間任 何定位容許度的需，因此降低對應於此種容許度之記億格 的面積。 本發明第三目標在於提供改進的記億裝置，其中形成 堆叠電容器時，不需避免位元線接觸部。此結構中，增加 記億格中之堆叠電容器所佔用的面積，可增大記億格的電 容，因而縱使記億格面積減少，也可確保所要的格電容。 本發明笫四目檫是提供改進的記億裝置，其中位元線 -5 - 2〇〇6〇2 Λ 6 136 經濟部中央撰準局貝工消贽合作社印製 五、發明説明（4 ) 與字線之距離的任何增加，不會損害性影響記億格上部的 覆蓋步驟等等。由於記億格上方不存在任何位元線，所以 可減小因位元線所引起之字線和堆疊電容器的干擾雜訊， 另根據字線的霄位狀態，降低寄生電容和來自位元線的干 擾雜訊。 本發明第五目標在於提供改進的記億裝置，其中位元 線屏蔽導體置於位元線之間，以抑制位元線之間的干擾雜 訊，藉以防止破痰資料。 本發明第六目標是提供改進的記億裝置，其中沒有位 元線形成於記億格上方，因而各記億格的金屬線與矽基底 的距離可降低，降低的長度對應於形成於位元線與金屬線 間之中間層絶緣層的厚度，藉以促進金屬線連接任何周邊 電路之電阻的降低，另增進相對於金靨線的不規則覆蓋設 施。 本發明第七目標是提供製造半導體記億裝置的改進方 法，其中半導體層置於記億格與位元線之間，並增長記億 格之字線與其位元線的距離，且記億格和位元線位於半導 體層的反側。 從以下參照附圖的說明，會瞭解本發明的上述及其它 目標、待性和優點。 圖式簡述 圖1是顯示傳統半導體DRAM之結構的截面圖； 圖2是實施本發明之半導體記億裝置中之主要元件的 民疋來埤用中BB家楳準(CNS)T4規格(210X297公*) _ 6 _ (請先閲讀背面之注意事項再填窝本頁) 裝· -訂· 線. 200602 Λ6 136 經濟部中央標準局员工消贽合作社印製 五、發明説明（5 ) 平面圖； 圖3是沿本發明之圖2的直線A_A所取下的截面圖 鲁 9 圖4是沿本發明之圖2的直線B - B所取下的截面圖 9 圖5A至5C顯示從圖4之相同截面方向所觀看之製 造本發明半導體記億裝置的程序步驟的第一階段； 圖6A和6B顯示從圖4之相同截面方向所觀看之製 造本發明半導臁記憶裝置的程序步驟的第二階段； 圔7A和7 B顯示從圖4之相同截面方向所觀看之製 造本發明半導醴記億裝置的程序步驟的第三階段； 圖8顯示從圖4之相同截面方向所觀看之製造本發明 半導體記億装置的程序步驟的第四階段； 圖9A和9 B顯示從圖3之相同截面方向所觀看之製 造本發明半導體記億裝置的程序步驟的第一階段； 圖1 OA和1 OB顯示從圖3之相同截面方向所觀看 之製造本發明半導體記億裝置的程序步驟的第二階段； 圖1 1 A和1 1 B顯示從圖3之相同截面方向所觀看 之製造本發明半導體記億裝置的程序步驟的第三階段； 圖1 2顯示從圖3之相同截面方向所觀看之製造本發 明半導體記憶裝置的程序步驟的第四階段；以及 圖1 3A至1 3F順序顯示製造本發明另一實施例的 程序步驟。 (請先閲讀背面之注意事項再填寫本頁) 冬獻度通用中#國家娜⑸甲賴歸崎） 200602 Μ 經濟部中央標準局貝工消費合作社印製 五、發明説明（6 ) 較佳實施例的說明 下文參照圖2至12來詳述本發明的第一和第二實施 例。 圖2是實施本發明之半導體記億裝置A (待別是 DRAM)之主要元件的平面圖；圖3是沿圖2之直線A 一A所取下的截面圖；圖4是沿圖2之直線B—B所取下 的截面圖。 如圖2所示，記億裝置A中，兩條垂直字線24 a和 24b形成於接觸部23的左右侧，相對於横向位元線 22 (由破折線所代表），位元線22在以二氧化矽之類 的絶綠層所封閉之元件形成區21的中央。開藺元件 Tr 1包括一條字線24A、在接觭部23的N源極一汲 極區25C、以及在字線24邊的Ν型源痺一汲極區 25a,如圖3所示；做為儲存節點之多晶矽層的一値電 極（下文稱為儲存節點電極）2 7 a經由絶绨層2 6形成 於開關元件Tr 1上。儲存節點電極27a和源極一汲極 區25a互相電連接。此時，儲存節點電極27b經由絶 線層26形成於開關元件Tr2上，開關元件Tr2包括 另一字線24b、在接觸部23的源極一汲極區25c、 以及在圖中之字線24b左邊的另一N型源極一汲極區 2 5b。儲存節點電極2 7b和源極一汲極區2 5b互相 電連接。 經由二氣化矽（Si〇2 )或氮化矽（SiN)的薄 介電膜28,多晶矽層的共同格平面電極29形成於包含 (請先Μ讀背面之注意事項再填-¾本頁) -装· -訂 -線- 本嗔通用中顏毕卿規格(麗崎） 一卜 2〇06〇2 Λ6 136 經濟部中失楳箏扃貝工消费合作社印製 五、發明説明（7 ) 儲存節點電極2 7 a和2 7 b的上表面上。此種格平面電 極29、介電膜28和儲存節點霉極27a、 27b分別 構成堆叠電容器C1和C2。 兩個記億格MC 1和MC2分別由開蘭元件Tr* 1、 Tr2和堆璺電容器Cl、 C2所組成。如圖2所示，記 億格MCI和MC2形成在字線24a、24b與位元線 22的所有交點，其陣列符合所諝的開放式位元線条統。 此實施例中，如圖3所示，位元線2 2經由絶線層 30而在元件形成區21下方，位元線22和元件形成區 2 1中的源極_汲極區2 5 c經由多插頭技術之類所形成 的多晶矽層31而互相電連接，因而位元線22的接觸部 23緊接於元件形成區21下方。此外如圖4所示，多晶 矽層的屏蔽電極3 2經由絶綠層3 0而形成於位元線2 2 之間，沿著位元線22延伸。屏蔽電極32包括形成於絶 緣層30下方的多晶矽層33,以及從多晶矽層33向上 凸出朝向位元線2 2間之絶綠層3 0的條狀電極部34。 從多晶矽層3 3下方之矽基底3 5反側所供應的電位Vcc 或Vss,將屏蔽電極32電固定。 以下參照圖5至12來説明製造此實施例之半導體記 k裝置A的方法，其中與用於圖2和3相同的參考數字代 表相同對應元件。 圖5至8的程序步驟關於從圖4的相同方向所觀看的 截面，圖9至12的程序步驟關於從圖3的相同方向所觀 看的截面。随後一起參照圖5至8和圖9至12來詋明製 ^紙i尺度ii用中國家標毕(CNS)甲4規格(210X297公¢) _ 〇 ~ (請先閲讀背面之注意事項再填寫本頁) 裝- 訂- 線- 200602 Λ6 136 經濟部中央標準局貝工消費合作社印製 五、發明説明（8 ) 造方法。 首先，如圖5A和9A所示，蝕刻至2000埃左右 的深度，選擇性除去矽基底41的預定表面部，亦即此實 施例中的元件隔離區，藉以成凹部4 2,然後整個表面熱 氣化以形成氣化物膜4 3 (對應於從矽表面到圖中破折線 的厚度）。其後，由化學蒸氣沈澱（CVD)之類來形成 二氣化矽的絶緣層44。下文中氣化物膜4 3和絶緣層 44都只稱為絶緣層30。 在下個程序步驟，如圖5B和9B所示，穿過絶緣層 3 0的孔4 5 —値接一個形成於在矽基底4 1上做為元件 形成區21的獨立部中央。其後，由CVD將多晶矽層 3 1形成於整値表面上以充填此種孔45,然後由多插頭 技術來蝕刻以將多晶矽層3 1插入孔45。隨後，位元線 多晶矽化鎢層和二氣化矽的絶緣層4 6順序沈澱在整値表 面上，然後使用單一掩模來切割，因而多晶矽化錡靥和絶 緣層46留在插入孔45的多晶矽層31上。在此階段， 多晶矽化鎢層成為位元線2 2。 其後，如圖5C所示，二氣化矽膜形成於整値表面上 ，然蝕刻以在位元線22的側壁上定出二氣化矽膜47, 因此形成側塗47。在此步驟，進行上述蝕刻以造成稍撤 過蝕刻狀態，在絶緣層30的上表面中形成凹部48。 隨後，如圖6A和10A所示，多晶矽層33沈澱在 整個表面上，由拋光之類的習知技術將此種多晶矽層33 的表面加工平坦。多晶矽層33也沈澱於位元線22的側 (請先閲讀背面之注意事項再填窝本頁) - 裝< 訂· -線. 本紙張尺度系用中明國家榫1HCNS)肀4規格(210X297公*) -10 - 2〇〇6〇2 Λ 6 13 6 經濟部中央標準局貝工消费合作社印製 五、發明説明（9 ) 壁47之間，以形成抑制圖4之位元線22間之干擾雜訊 的屏蔽電極3 2。 在下値步驟，如圖6B和10B所示，矽基底35接 合到平坦多晶矽層33的端面，然後從另一矽基底41的 相反表面進行選擇的拋光。連缠執行此種選擇的拋光，直 到絶緣層3 0露出為止。由於選擇的拋光之故，産生了被 绝緣層3 0包圍之矽元件形成區2 1的島薄層，以及由絶 緣層3 0所組成的元件絶緣區4 8。 隨後，如圖7A和11A所示，整個表面熱氧化，在 元件形成區2 1的表面上形成薄氣化物膜，做為閘極絶綠 膜49,然後定出多晶矽層來形成字線24a和24b。 其後，以被掩蔽的字線24 a和24b,將N型雜質植入 ，藉以在元件形成區21中分別形成三値源極一汲極區 25a、25b和25c。在此步驟，産生了開關元件 T r 1 和 T r 2 〇 在下値步驟，如圖7B和11B所示，二氣化矽之類 的绝緣層26形成於整値表面上，穿過絶綠層26的孔 5 0形成在對應於源極一汲極區2 5 a和2 5 b的位置。 其後，第二多晶矽層形成於整値表面上，然後定圖型以産 生儲存節點電極27a和27b。在此步驟，形成儲存節 點電極2 7 a和2 7 b使其間的距離變得相當長，等於 或稍大於位元線2 2之接觴部2 3中的孔寬度W。 隨後，如圖8和12所示，由減壓CVD之類將介電 膜2 8形成於涵蓋儲存節點電極2 7 a和2 7 b的整値表 (請先閲讀背面之注意事項再填寫本頁} -11 - 2〇〇6〇2 Λ 6 13 6 經濟部中央標準局負工消费合作社印製 五、發明説明（10) 面上，多晶矽層的共同格平面電極2 9形成於介電膜2 8 上。 最後，如圖3和4所示，二氣化矽之類的中間靥膜 36形成於整個表面上，然後定圖型來形成金屬線37, 以降低字線24a和24b的電狙，因此製造了此實施例 的半導體記億裝置A。圔3和4中，圖8和12的絶緣靥 30、 46和47僅由絶緣層30來代表。 如上所述，依據位元線2 2在元件形成區2 1中的此 實施例，位元線接觭部23與字線24a和24b之間不 會短，因而其間不需定位容許度，所以降低了對應於此種 容許度之記億格MC1和MC2的面積。 形成堆叠電容器C1和C2時，位元線的接觸23最 终達成增寬記億格MC1和MC2之堆叠電容器C1和 C 2所佔用之面積的優點。因此可增加每格的電容，以確 保所要的電容，縱使記億格MCI和MC2尺寸減小。 由於沒有位元線形成於記億格MC 1和MC 2上方， 每値記億格之金屬線37與矽基底35的距離D (圖3) 可降低。降低的長度對應於形成在位元線22與金屬線 3 7間之中間層絶緣膜（圖1中由1 2來表示）的厚度， 以降低金屬線37連接任何周邊電路的電阻，另升關於金 屬線3 7的不規則覆蓋設施。 此外，增加位元線22與字線24a和24b的任何 距離，不會損害性影饗記億格MCI和MC2上部的覆蓋 步驟等等，因而可達成此種增加。由於沒有位元線22存 (請先閲讀背面之注意事項再填窝本頁) 裝- 訂· 線< 本紙張尺年逍用中《 s家«毕(CNS)肀4規格(210x297公*) 200602 經濟部中央標準局貝工消贽合作社印製 五、發明説明（11) 在於記億格M C 1和M C 2上方，所以可減小從位元線 2 2所引起之對於字線24 a、24b和堆疊電容器C1 、C2的干擾雜訊，另依據字線24a、 24b的電位狀 態，降低位元線的2 2的干擾雜訊。 此外，位元線屏蔽電極3 2位於位元線2 2之間，以 抑制位元線之間的干擾雜訊，藉以防止破壊資料。 因此，由上可知，此實施例的半導體記億裝置A可減 小記億格M C 1和M C 2 ,增加各格電容，並抑制元件間 的任何干擾雜訊，以得到較高的積體密度和提升的可靠度 〇 雖然上述實施例代表將本發明應用於開放式位元線結 構之DRAM的倩形，當然本發明也可應用於折叠式位元 線結構的DRAM。 下文參照圖13來詳述應用於開放式位元線結構之堆 叠電容器DRAM的本發明第三實施例。 圖1 3顯示第三實施例之製造的順序程序步驟。首先 ，如圖13A所示，矽基底6 1氣化而在其表面上形成約 1微米厚的二氧化矽膜，凹部82形成於二氧化矽膜8 1 和矽基底6 1。 在下個步驟，如圖13B所示，凹部82«漢由化學 蒸氣沈澱（CVD)所沈澱的多晶矽膜83。在此情形， 在進行化學蒸氣沈澱時，將一些磷加入多晶矽膜83。接 到多晶矽膜8 3的位元線7 4由多晶矽物膜所形成。 其後，如圖13C所示，由減壓CVD之類來沈澱二 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺來逍用中a B家猱準(CNS)干4規格(210X297公;¢) &66200602 經濟部中央標準局貝工消費合作社印製 五、發明説明（12) 氣化矽膜84，以TEDS來弄平位元線74的不規則， 然後石英基底85 (圖13C)以黏著劑之類來接合劑到 二氣化矽膜84。石英基底8 5可換成矽基底之類。 隨後，如圖13C所示，將矽基底6 1等等倒轉，因 而圖13B之前述程序步驟中的矽基底61的反側變成正 面。然後將正面抛光以降低矽基底61的厚度到1撤米左 右，藉以露出多晶矽膜83。 在下値步驟，如圖13D所示，二氣化矽的元件隔離 膜8 6和二氣化矽的閘極絶綠層8 7形成於矽基底6 1的 抛光表面上。 形形成二氣化矽膜87時，多晶矽比單晶矽容易氣化 ,摻以磷的多晶矽膜膜87可更容易氣化，因而使多晶矽 膜8 3上的二氣化矽膜8 7比任何其它部分更厚。 在進行熱處理來形成二氣化矽膜86和87時，含於 多晶矽膜83的磷以固相擴散進入矽基底61,因而η* 擴散層91形成在多晶矽膜83的周邊。 其後，多晶矽膜沈澱在二氣化矽膜87和86上，然 後多晶矽膜定圖型來形成字線64。 在如圖13C倒轉矽基底6 1並抛光其表面後，凹部 8 2可形成於矽基底6 1的拋光側。 然而，若如同此實施例在拋光矽基底61前形成凹部 82,則凹部82可做為拋光二氣化矽膜86和字線64 的參考，因此便利了字線64和位元線74的相互位置排 列。 (請先閲讀背面之注意事項再填窝本頁) 本紙張尺度遑用中β B家«华(CNS) Ή規格(210x297公;St) -14 - 200602 Λ6 B6 經濟部中央標準局员工消費合作社印製 五、發明説明（13) 隨後，如圖13E所示，形成擴散層7 1來完成 電晶釀62,然後經由中間層絶綠層92,順序形成儲存 節點65、電容器绝線層66和格板67,以完成電容元 件6 3。 最後，如圖13F所示，以中間層絶緣層93來弄平 格板6 7的不規則，金屬線7 5形成於中間層絶緣層9 3 上。 在如上述所製造的實施例中，位元線74形成於矽基 底61相對於電晶體62和電容元件63的反側。因此， 此實施例中之金屬線7 5與矽基底6 1的距離小於傳统的 實例。 由於厚的二氣化矽膜81存在於位元線74與矽基底 6 1之間，所以可降低位元線74與矽基底6 1間的干擾 雜訊和寄生電容。 由於二氣化矽膜81很厚，所以形成凹部82很深。 然而，流動在位元線74的電流原本很小，且多晶矽膜 8 3的不規則覆蓋設施優於金屬線7 5,另一優點是因其 中含磷而使多晶矽膜83的電阻低。所以，凹部82的大 深度不造成問題。 須瞭解上述實施例只代表將本發明應用於開放式位元 線線結構之堆叠電容型DRAM的情形，本發明也可應用 於折叠式位元線結構的另一種堆疊電容型D RAM之類。 (請先閲讀背面之注意事項再填窝本頁) 裝· 線< 本紙張尺A遑用中S國家桴毕(CNS)f 4規格(210X29?公*) -15 -

Claims (1)

1. 200602 7 7 7 7 A B c D 六、申請專利範ffi 1. 一種半導體記億裝置，其中記憶格形成於半導體 層的一個表面上，且位元線形成於其另一表面上。 2. —種半導體記億裝置，具有形成於基底上之半導 體層中的記億格， 其中電連接到該記億格的位元線形成於該半導體層之 下，而位元線屏蔽導體經由絶緣層置於位元線之間，位元 線屏蔽功率從該基底的反側供至該位元線屛蔽導體。 (請先聞讀背面之注意事項再滇莴本頁 k. _訂· 經濟部中央標準局貝工消费合作社印製 •線. 本紙a尺度適用中0 S家標準(CNS)甲4規格(210x297公釐） -16 -