JP2969865B2 - ダイナミック型半導体記憶装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一時記憶容量を有するダイナミック型半導体
記憶装置及びその製造方法に関する。

［従来の技術］ ダイナミック型半導体記憶装置（以下、DRAMという）
は、一時的に情報を記憶するための情報記憶用コンデン
サ及び選択用電界効果型トランジスタ（以下、MOSトラ
ンジスタという）により構成されている。この場合に、
DRAMが正常に動作するためには、前記情報記憶用コンデ
ンサの容量値が所定の値以上であることが必要である。
しかしながら、近時、半導体装置の高集積化に伴って、
平面視における情報記憶用コンデンサ形成領域が減少す
る傾向があり、平面的な構造では所定の容量値を確保す
ることが困難になってきた。このため、種々の立体的な
構造の情報記憶用コンデンサを有するDRAMが提案されて
おり、このうちのいくかのものは既に実用化されてい
る。

第４図はこのような従来のDRAMの１例を示す断面図で
ある。このDRAM構造はトレンチキャパシタ型メモリセル
といわれるものである。

シリコン基体20の所定領域にはトレンチ（溝）29が設
けられている。このトレンチ29の底壁及び側壁には容量
絶縁膜26が設けられており、トレンチ29内にはプレート
電極27が埋め込まれている。なお、この容量絶縁膜26及
びプレート電極27は基体20上にも若干延出している。ま
た、このトレンチ29の周囲には不純物が高濃度で導入さ
れた拡散領域25が形成されている。

基体20の表面には、ソース領域23及びドレイン領域24
が相互に適長間隔だけ離隔して形成されている。このソ
ース領域23は拡散領域25に接続されている。また、この
ソース領域23及びドレイン領域24間の基体20上にはゲー
ト絶縁膜21を介してゲート電極22が形成されている。

プレート電極27及びゲート電極22上を含む基体20上に
は絶縁膜28が形成されており、この絶縁膜28上には所定
の配線（図示せず）が形成されている。

このように構成されたDRAMにおいては、容量絶縁膜2
6、拡散領域25及びプレート電極27により情報記憶用コ
ンデンサが構成されており、平面視で小さな領域に対向
電極（プレート電極27）の表面積が大きくてその容量値
が大きいコンデンサを得ることができる。また、このDR
AMには、配線を形成すべき絶縁膜28の表面が比較的平坦
であり、微細な配線を形成することができるという利点
もある。

第５図は従来の他のDRAMを示す断面図である。このDR
AM構造はスタックトキャパシタ型メモリセルといわれる
ものである。

シリコン基体30の表面には選択用MOSトランジスタの
ソース領域33及びドレイン領域34が相互に適長間隔をお
いて形成されている。このソース領域33及びドレイン領
域34間の基体30上には、ゲート絶縁膜31を介してゲート
電極32が形成されている。

ソース領域33上にはスタックト電極35が形成されてい
る。このスタックト電極35はゲート電極32の上方にまで
延出している。また、このスタックト電極35の側面及び
上面には容量絶縁膜36が形成されている。そして、この
容量絶縁膜36の上方及び側方にはプレート電極37が形成
されている。このプレート電極37は絶縁膜38に被覆され
ており、この絶縁膜38上には所定の配線（図示せず）が
形成されている。

このように構成されたDRAMセルにおいては、スタック
ト電極35、容量絶縁膜36及びプレート電極37により記憶
情報記憶用コンデンサが構成されている。このDRAMにお
いても、平面視で小さい領域に比較的大きな容量値のコ
ンデンサを形成することができる。

［発明が解決しようとする課題］ しかしながら、上述した従来のDRAMには以下に示す問
題点がある。即ち、第４図に示すトレンチキャパシタ型
メモリセルの場合は、メモリセルを縮小しても所定の容
量値のコンデンサを確保するためには、トレンチ29の深
さを深くする必要がある。しかし、基体表面における開
口面積が小さく、且つ深さが深いトレンチを形成するこ
とは、現在の技術では不可能ではないものの極めて煩雑
である。

一方、第５図に示すスタックトキャパシタ型メモリセ
ルの場合は、所定の容量値を確保しつつメモリセルを縮
小するためには、スタックト電極35の厚さを増大する必
要がある。しかし、スタックト電極35の厚さを増大する
と、絶縁膜38の表面に大きな段差ができてしまうため、
上層の構造（特に、断線等の欠陥がない微細な配線）を
形成することが極めて困難になる。

このように、従来のDRAMには、メモリセルを微細化し
た場合に所定の容量値の情報記憶用コンデンサを形成す
ることが極めて困難になるか、又は情報記憶用コンデン
サを形成することにより絶縁膜の表面の平坦性が劣化し
て微細な配線の形成が困難になってしまうという問題点
がある。

本発明はかかる問題点に鑑みてなされたものであっ
て、煩雑な工程がなくて容易に製造することができると
共に、配線を形成すべき絶縁膜の表面の平坦性が優れて
いてこの絶縁膜上に断線等の欠陥がない微細な配線等を
形成することができるダイナミック型半導体記憶装置及
びその製造方法を提供することを目的とする。

［課題を解決するための手段］ 本願の第１発明に係るダイナミック型半導体記憶装置
は、表裏に対向する第１及び第２の面を有する第１の半
導体基体と、この第１の半導体基体の前記第１の面側に
配設されたソース領域、ドレイン領域、及びゲート電極
とにより構成され、前記第１の半導体基体で相互に接続
されている選択用電界効果型トランジスタと、前記第１
の半導体基体の前記第２の面側に形成され前記ソース領
域に電気的に接続されたスタックト電極、このスタック
ト電極に被着された容量絶縁膜及びこの容量絶縁膜を介
して前記スタックト電極に対向して配置されたプレート
電極により構成された情報記憶用コンデンサと、このコ
ンデンサを挟んで前記第１の半導体基体に対向し、前記
プレート電極とシリコン酸化膜を介して接合されている
第２の半導体基体とを有することを特徴とする。

本願の第２発明に係るダイナミック型半導体記憶装置
においては、選択用電界効果型トランジスタが、第１の
半導体基体の第１の面側に配設されたドレイン領域、第
２の面側に配設されたソース領域、及び前記ドレイン領
域の表面からこのソース領域に向けて形成されたゲート
電極とにより構成されており、他の構成は前述の第１発
明と同様である。

本願の第３発明に係るダイナミック型半導体記憶装置
の製造方法は、表裏に対向する第１及び第２の面を有す
る第１の半導体基体の前記第２の面上に第１の絶縁膜を
形成する工程と、この第１の絶縁膜に選択的にコンタク
ト孔を設ける工程と、このコンタクト孔を不純物が導入
された多結晶シリコン膜で埋め込みこの多結晶シリコン
膜から前記第１の半導体基体に前記不純物を拡散させて
不純物拡散領域を形成すると共に前記第１の絶縁膜の表
面上にこの多結晶シリコン膜を選択的に延出させてスタ
ックト電極を形成する工程と、このスタックト電極の表
面上に第２の絶縁膜を形成する工程と、この第２の絶縁
膜の表面上に多結晶シリコン膜からなるプレート電極を
形成する工程と、このプレート電極の表面上に第３の絶
縁膜を介して第２の半導体基体を接合する工程と、前記
第１の半導体基体の前記第１の面側にゲート絶縁膜を介
してゲート電極を形成する工程と、このゲート電極をマ
スクとし前記第１の半導体基体に不純物を選択的に導入
してドレイン領域及び前記不純物拡散領域に到達するソ
ース領域を形成する工程とを有することを特徴とする。

本願の第４発明に係るダイナミック型半導体記憶装置
の製造方法は、上述の第３発明と同様にして、第１の半
導体基体の第２の面側に第１の絶縁膜、不純物拡散領
域、スタックト電極、第２の絶縁膜及びプレート電極を
形成する工程と、このプレート電極の表面上に第３の絶
縁膜を介して第２の半導体基体を接合する工程と、前記
第１の半導体基体の前記第１の面側に不純物を選択的に
導入してドレイン領域を形成する工程と、このドレイン
領域の表面から前記不純物拡散領域に向けて溝を形成す
る工程と、この構内にゲート絶縁膜を介してゲート電極
を埋め込む工程とを有することを特徴とする。

［作用］ 本発明においては、第１の半導体基体を使用して選択
用電界効果トランジスタが形成されいる。また、第１の
半導体基体と第２の半導体基体との間にスタックト電
極、容量絶縁膜及びプレート電極により構成された情報
記憶用コンデンサが配置されている。従って、本発明に
係るダイナミック型半導体記憶装置においては、情報記
憶用コンデンサが第１の半導体基体と第２の半導体基体
との間に実質的に埋め込まれて配置された構造になって
おり、第１の半導体基体の第１の面側に情報記憶用コン
デンサに起因する大きな段差が形成されることを回避で
きる。これにより、第１の半導体基体の前記第１の面側
に欠陥がない微細な配線を形成することができる。

また、本発明方法においては、第１の半導体基体の第
２の面側にスタックト電極、第２の絶縁膜及びプレート
電極を形成して情報記憶用コンデンサを構成する。この
場合に、スタックト電極は不純物が導入された多結晶シ
リコン膜により形成し、この多結晶シリコン膜により前
記第１の半導体基体の前記第２の面に形成された第１の
絶縁膜のコンタクト孔を埋め込むため、この多結晶シリ
コン膜から前記第１の半導体基体に前記不純物が拡散し
て不純物拡散領域が形成できる。そして、例えば前記プ
レート電極の表面を鏡面研磨して平坦化し、その表面が
鏡面研磨された第２の半導体基体をこのプレート電極に
接合する。これにより、情報記憶用コンデンサは実質的
に第１の半導体基体と第２の半導体基体との間に埋め込
まれた構造になる。

一方、前記第１の半導体基体の第１の面側にソース領
域、ドレイン領域及びゲート電極を形成して選択用電界
効果型トランジスタを設けるか、又は前記第１の半導体
基体の前記第１の面側にドレイン領域を形成し、前記不
純物拡散領域をソース領域として縦型トランジスタから
なる選択用電界効果型トランジスタを設ける。

このように、本発明方法においては、例えば従来のト
レンチキャパシタ型メモリセルのように開口部が狭く深
さが深いトレンチを形成するという極めて煩雑な工程が
不要であり、上述の構造のダイナミック型半導体記憶装
置を容易に製造することができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。

第１図は本発明の第１の実施例に係るダイナミック型
半導体記憶装置を示す断面図である。

第２の単結晶シリコン基体９上にはシリコン酸化膜８
が形成されており、このシリコン酸化膜８上には多結晶
シリコンからなるプレート電極７が形成されている。こ
のプレート電極７には凹部が選択的に設けられている。
そして、このプレート電極７上並びに前記凹部の側面及
び底面にはシリコン窒化膜６が被着形成されている。そ
して、前記凹部内には多結晶シリコンからなるスタック
ト電極４が埋め込まれている。スタックト電極４上には
絶縁膜２が形成されている。この絶縁膜２にはコンタク
ト孔３が選択的に設けられており、スタックト電極４は
このコンタクト孔３内に延出している。

絶縁膜２上には第１の半導体基体１が設けられてい
る。この第１の半導体基体１にはソース領域13及びドレ
イン領域14が夫々選択的に形成されている。このソース
領域13はコンタクト孔３を介してスタックト電極４に電
気的に接続されている。また、ソース領域13とドレイン
領域14との間の基体１上には、ゲート絶縁膜11を介して
ゲート電極12が選択的に形成されている。更に、このゲ
ート電極12上を含む基体１上には絶縁膜15が形成されて
おり、この絶縁膜15上には所定の配線（図示せず）が形
成されている。

本実施例においては、第１のシリコン基体１の下方に
スタックト電極４、容量絶縁膜であるシリコン窒化膜６
及びプレート電極７からなる情報記憶用コンデンサが形
成されている。そして、所定の配線は、この基体１の上
方の絶縁膜15上に形成されている。このため、メモリセ
ルを縮小することによりコンデンサの大きさが相対的に
大きくなっても、絶縁膜15の表面に大きな段差が形成さ
れることを回避でき、絶縁膜15の表面の平坦性が優れて
いる。従って、絶縁膜15上に断線等の欠陥がない微細な
配線を形成することができる。

第２図（ａ）乃至（ｃ）は上述のダイナミック型半導
体記憶装置の製造方法を工程順に示す断面図である。但
し、説明を容易にするために、第２図（ａ）及び（ｂ）
は第１図に対して上下方向を反転して示した。

先ず、第２図（ａ）に示すように、ｐ型の第１の単結
晶シリコン基体１上に絶縁膜２を形成し、この絶縁膜２
にコンタクト孔３を選択的に設ける。その後、コンタク
ト孔３において露出した基体１の表面からｎ型不純物で
あるリンを含有した多結晶シリコン膜を成長させ、この
多結晶シリコン膜を所定の形状にパターニングして、ス
タックト電極４を得る。このスタックト電極４の製造と
同時に、前記多結晶シリコン膜からシリコン基体１にリ
ンが拡散して、基体１の表面にｎ型拡散領域５が選択的
に形成される。次に、全面にシリコン窒化膜６を成長さ
せる。その後、このシリコン窒化膜６上に、スタックト
電極４間の離隔部が完全に埋め込まれる厚さで多結晶シ
リコン膜を堆積させることにより、プレート電極７を形
成する。

次に、第２図（ｂ）に示すように、プレート電極７の
表面を鏡面研磨して平坦にする。その後、このプレート
電極７の表面を熱酸化させてシリコン酸化膜８を形成す
る。次に、このシリコン酸化膜８上に、その表面を鏡面
研磨した第２のシリコン基体９を配置する。そして、高
温で熱処理を施すことにより、第２のシリコン基体９を
シリコン酸化膜８上に接合する。

次に、第２図（ｃ）に示すように、基体１の絶縁膜２
に接触していない方の面を研磨して基体１を所定の厚さ
にすると共に、この面を鏡面研磨する。

次いで、第１図に示すように、通常のシリコンゲート
MOSトランジスタの製造と同様にして選択用MOSトランジ
スタを形成する。即ち、前工程において鏡面研磨した基
体１の面上にゲート絶縁膜11を介してゲート電極12を所
定のパターンで形成し、このゲート電極12をマスクとし
基体１の表面にｎ型不純物を導入して、ソース領域13及
びドレイン領域14を自己整合的に形成する。この場合
に、拡散領域５はソース領域13に接続してソース領域13
の一部となる。これにより、ソース領域13とスタックト
電極４とは電気的に接続される。その後、全面に層間絶
縁膜15を形成する。そして、この層間絶縁膜15上に電極
引出し用の配線等を形成する。この場合に、ドレイン領
域14をビット線に接続し、ゲート電極12をワード線に接
続し、プレート電極７をコンデンサの対向電極として層
間絶縁膜15上の配線に接続する。これにより、ダイナミ
ック型半導体記憶装置が完成する。

本実施例においては、上述の如く、開口部が狭くて深
さが深いトレンチを形成するような工程が不要であり、
第１図に示した構造の高集積化されたダイナミック型半
導体記憶装置を容易に製造することができる。

第３図は本発明の第２の実施例に係るダイナミック型
半導体記憶装置を示す断面図である。

本実施例が第１の実施例と異なる点は選択用MOSトラ
ンジスタの構造が異なることにあり、その他の構成は基
本的には第１の実施例と同様であるので、第３図におい
て第１図と同一物には同一符号を付してその詳しい説明
は省略する。

単結晶シリコン基体１の下方には、第１の実施例と同
様に、スタックト電極４、シリコン窒化膜６及びプレー
ト電極７からなる情報記憶用コンデンサが形成されてい
る。また、単結晶シリコン基体１の下面にはソース領域
13aが選択的に形成されており、このソース領域13aは絶
縁膜２に設けられたコンタクト孔３を介してスタックト
電極４に電気的に接続されている。更に、基体１の上面
にはドレイン領域14aが選択的に形成されている。この
基体１にはその上面からソース領域13aに到達するトレ
ンチ16が選択的に形成されている。そして、このトレン
チ16内にはゲート絶縁膜11aを介してゲート電極12aが埋
め込まれている。このゲート電極12aは基体１の上方に
若干延出している。このゲート電極12a上を含む基体１
上には絶縁膜15aが形成されており、この絶縁膜15a上に
は所定の配線（図示せず）が形成されている。

本実施例においても、情報記憶用コンデンサの大きさ
に拘らず絶縁膜15aの表面は略平坦である。従って、こ
の絶縁膜15a上に欠陥がない微細な配線を形成すること
ができる。

次に、本実施例に係るダイナミック型半導体記憶装置
の製造方法について説明する。なお、本実施例方法にお
いては、途中の工程までは第１の実施例において説明し
た製造工程と同一であるため、第２図（ｃ）に示す工程
が終了したところから説明を始める。

先ず、第２図（ｃ）に示すように、第１及び第２の単
結晶シリコン基体1,9間に情報記憶用コンデンサを形成
すると共に基体１に拡散領域５を選択的に形成した後、
第３図に示すように、基体１の表面にｎ型不純物を導入
してドレイン領域14aを形成する。また、ｎ型拡散領域
５をソース領域13aとし、基体１の表面からこのソース
領域13aに到達するトレンチ16を形成する。

次に、このトレンチ16の底壁及び側壁にゲート絶縁膜
11aを形成する。そして、トレンチ16内に多結晶シリコ
ンを埋め込んでゲート電極12aを形成する。その後、全
面に層間絶縁膜15aを形成する。

次いで、この絶縁膜15a上に所定の配線を形成する。
これにより、上述の構造のダイナミック型半導体記憶装
置が完成する。

このようにして製造されたダイナミック型半導体記憶
装置の選択用MOSトランジスタはスタックト電極４と同
時に形成されたｎ型拡散領域５をソース領域13aとする
縦型トランジスタである。従って、本実施例において
は、必然的に情報記憶用コンデンサのスタックト電極４
と選択用MOSトランジスタのソース領域13aとは電気的に
接続される。本実施例方法においても、所定の容量値の
情報記憶用コンデンサを有する高集積化されたダイナミ
ック型半導体記憶装置を容易に製造することができる。

［発明の効果］ 以上説明したように本発明によれば、第１の半導体基
体を使用して選択用電界効果型トランジスタが形成され
ていると共に、前記第１の半導体基体と第２の半導体基
体との間に情報記憶用コンデンサが形成されいるから、
所定の容量値を確保するためにこのコンデンサのスタッ
クト電極の厚さを厚くしても、前記第１の半導体基体の
前記コンデンサ側の面に対向する第１の面側に前記コン
デンサに起因する大きな段差が形成されることを防止で
きる。このため、第１の半導体基体の前記第１の面側に
形成される微細な配線の断線等の欠陥を抑制することが
できる。

また、本発明方法によれば、例えば開口部が狭くて深
さが深いトレンチを形成する等の煩雑な工程がないか
ら、上述の構造の高集積化されたダイナミック型半導体
記憶装置を容易に製造することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るダイナミック型半
導体記憶装置を示す断面図、第２図（ａ）乃至（ｃ）は
同じくその製造方法を工程順に示す断面図、第３図は本
発明の第２の実施例に係るダイナミック型半導体記憶装
置を示す断面図、第４図は従来のダイナミック型半導体
記憶装置の１例を示す断面図、第５図は従来の他のダイ
ナミック型半導体記憶装置を示す断面図である。 1,9,20,30;シリコン基体、2,15,15a,26,28,36,38;絶縁
膜、3;コンタクト孔、4,35;スタックト電極、5,25;n型
拡散領域、6;シリコン窒化膜、7,27,37;プレート電極、
8;シリコン酸化膜、11,11a,21,31;ゲート絶縁膜、12,12
a,22,32;ゲート電極、13,13a,23,33;ソース領域、14,14
a,24,34;ドレイン領域、16;トレンチ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】表裏に対向する第１及び第２の面を有する
   第１の半導体基体と、この第１の半導体基体の前記第１
   の面側に配設されたソース領域、ドレイン領域、及びゲ
   ート電極とにより構成され、前記第１の半導体基体で相
   互に接続されている選択用電界効果型トランジスタと、 前記第１の半導体基体の前記第２の面側に形成され前記
   ソース領域に電気的に接続されたスタックト電極、この
   スタックト電極に被着された容量絶縁膜、及びこの容量
   絶縁膜を介して前記スタックト電極に対向して配置され
   たプレート電極により構成された情報記憶用コンデンサ
   と、 このコンデンサを挟んで前記第１の半導体基体に対向
   し、前記プレート電極とシリコン酸化膜を介して接合さ
   れている第２の半導体基体と を有することを特徴とするダイナミック型半導体記憶装
   置。
2. 【請求項２】表裏に対向する第１及び第２の面を有する
   第１の半導体基体と、この第１の半導体基体の前記第１
   の面側に配設されたドレイン領域、前記第２の面側に配
   設されたソース領域、及び前記ドレイン領域の表面から
   このソース領域に向けて形成されたゲート電極とにより
   構成され、前記第１の半導体基体で相互に接続されてい
   る選択用電界効果型トランジスタと、 前記第１の半導体基体の前記第２の面側に形成され前記
   ソース領域に電気的に接続されたスタックト電極、この
   スタックト電極に被着された容量絶縁膜、及びこの容量
   絶縁膜を介して前記スタックト電極に対向して配置され
   たプレート電極により構成された情報記憶用コンデンサ
   と、 このコンデンサを挟んで前記第１の半導体基体に対向
   し、前記プレート電極とシリコン酸化膜を介して接合さ
   れている第２の半導体基体と を有することを特徴とするダイナミック型半導体記憶装
   置。
3. 【請求項３】表裏に対向する第１及び第２の面を有する
   第１の半導体基体の前記第２の面上に第１の絶縁膜を形
   成する工程と、この第１の絶縁膜に選択的にコンタクト
   孔を設ける工程と、このコンタクト孔を不純物が導入さ
   れた多結晶シリコン膜で埋め込みこの多結晶シリコン膜
   から前記第１の半導体基体に前記不純物を拡散させて不
   純物拡散領域を形成すると共に前記第１の絶縁膜の表面
   上にこの多結晶シリコン膜を選択的に延出させてスタッ
   クト電極を形成する工程と、このスタックト電極の表面
   上に第２の絶縁膜を形成する工程と、この第２の絶縁膜
   の表面上に多結晶シリコン膜からなるプレート電極を形
   成する工程と、このプレート電極の表面上に第３の絶縁
   膜を介して第２の半導体基体を接合する工程と、前記第
   １の半導体基体の前記第１の面側にゲート絶縁膜を介し
   てゲート電極を形成する工程と、このゲート電極をマス
   クとし前記第１の半導体基体に不純物を選択的に導入し
   てドレイン領域及び前記不純物拡散領域に到達するソー
   ス領域を形成する工程とを有することを特徴とするダイ
   ナミック型半導体記憶装置の製造方法。
4. 【請求項４】表裏に対向する第１及び第２の面を有する
   第１の半導体基体の前記第２の面上に第１の絶縁膜を形
   成する工程と、この第１の絶縁膜に選択的にコンタクト
   孔を設ける工程と、このコンタクト孔を不純物が導入さ
   れた多結晶シリコン膜で埋め込みこの多結晶シリコン膜
   から前記第１の半導体基体に前記不純物を拡散させて不
   純物拡散領域を形成すると共に前記第１の絶縁膜の表面
   上にこの多結晶シリコン膜を選択的に延出させてスタッ
   クト電極を形成する工程と、このスタックト電極の表面
   上に第２の絶縁膜を形成する工程と、この第２の絶縁膜
   の表面上に多結晶シリコン膜からなるプレート電極を形
   成する工程と、このプレート電極の表面上に第３の絶縁
   膜を介して第２の半導体基体を接合する工程と、前記第
   １の半導体基体の前記第１の面側に不純物を選択的に導
   入してドレイン領域を形成する工程と、このドレイン領
   域の表面から前記不純物拡散領域に向けて溝を形成する
   工程と、この溝内にゲート絶縁膜を介してゲート電極を
   埋め込む工程とを有することを特徴とするダイナミック
   型半導体記憶装置の製造方法。