CN1641882A - 半导体器件中的节点接触结构及其制造方法 - Google Patents

半导体器件中的节点接触结构及其制造方法 Download PDF

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Abstract

静态随机存取存储器(SRAM)器件包括在具有源极/漏极区的半导体衬底上的体MOS晶体管、在体MOS晶体管上的绝缘层以及在体MOS晶体管上的绝缘层上的具有源极/漏极区的薄膜晶体管。器件还包括在体MOS晶体管与薄膜晶体管之间的多层栓塞。多层栓塞包括直接在体MOS晶体管的源极/漏极区上并延伸穿过绝缘层的至少一部分的半导体栓塞，和直接在薄膜晶体管的源极/漏极区和半导体栓塞上并延伸穿过绝缘层的至少一部分的金属栓塞。还公开了相关方法。

Description

半导体器件中的节点接触结构及其制造方法
相关申请的交叉参考
本申请要求2004年1月12日申请的韩国专利申请No.10-2004-0002080的优先权，其整个内容在这里作为参考引入。
技术领域
本发明涉及半导体器件，更具体的，涉及半导体器件中的接触结构。
背景技术
在半导体存储器件中，静态随机存取存储器(SRAM)器件与动态随机存取存储器(DRAM)器件相比具有更低的功耗和更快的工作速度的优点。因此，SRAM广泛的用作计算机和/或其它便携设备中的高速缓冲存储器。
SRAM器件的单元可以分为电阻负载SRAM单元或互补金属氧化物半导体(CMOS)SRAM单元。电阻负载SRAM单元采用高阻值的电阻作为负载器件，而CMOS SRAM单元采用p沟道金属氧化物半导体(PMOS)晶体管作为负载器件。
CMOS SRAM单元可以分为两种类型。一种类型的CMOS SRAM单元是薄膜晶体管(TFT)SRAM单元，采用在半导体衬底上叠置的TFT作为负载器件。另一种为体CMOS SRAM单元，采用在半导体衬底上形成的体晶体管作为负载器件。
体CMOS SRAM单元与TFT SRAM单元和电阻负载SRAM单元相比表现出更高的单元稳定性。换句话说，体CMOS SRAM单元具有出色的低电压特性和低待机电流。这是由于构成体CMOS SRAM单元的晶体管通常由单晶体硅衬底形成。相反，TFT SRAM单元通常使用多晶硅层作为本体层形成。但是，体CMOS SRAM单元与TFT SRAM单元相比具有更低的集成密度以及更低的闭锁抗扰性。因此，为了生产具有高可靠性的高集成的SRAM器件，需要改进在TFT SRAM中采用的负载晶体管的特性。
另外，每个SRAM单元包括一对节点接触结构。更具体的，在TFTSRAM单元中，每个节点接触结构将负载晶体管的P型漏极区与驱动晶体管的N型漏极区电连接。
在Chen等人的美国专利No.6,022,766中介绍了具有在半导体衬底上叠置的TFT的半导体器件。根据Chen等人的介绍，改进的场效应晶体管(FET)结构包括含有延伸穿过层的至少一个主层栓柱的第一绝缘层；放在绝缘层上并且与每个栓柱的上部邻接的未掺杂的帽盖氧化物层；放在未掺杂的帽盖氧化物层上的主层薄膜晶体管(TFT)；以及放在TFT上的平面化的氧化物层。多个TFT可以垂直叠置，并且连接到其它层的拴柱和金属互连层。Chen还公开了在钨型栓柱表面上的保护界面的帽盖。FET结构可以作为静态随机存取存储器(SRAM)单元的元件。
此外，可以通过在具有金属栓塞的半导体衬底上淀积非晶硅层，并使用热处理工艺使非晶硅层结晶形成TFT的本体层。本体层是具有较大晶粒的多晶硅层。如此，难以将本体层转化为完美的单晶体硅层。因此，难以形成电特性能够与体晶体管相比的TFT。
发明内容
根据本发明的一些实施例，静态随机存取存储器(SRAM)器件包括在具有源极/漏极区的半导体衬底上的体MOS晶体管、在体MOS晶体管上的绝缘层以及在体MOS晶体管上的绝缘层上的具有源极/漏极区的薄膜晶体管。器件还包括多层栓塞，包括延伸穿过绝缘层的至少一部分并直接在体MOS晶体管的源极/漏极区上的半导体栓塞，以及延伸穿过绝缘层的至少一部分并直接在体MOS晶体管的源极/漏极区和半导体栓塞上的金属栓塞。
在一些实施例中，半导体栓塞与体MOS晶体管的源极/漏极区为相同的导电类型。而且，体MOS晶体管的源极/漏极区和薄膜晶体管的源极/漏极区为不同的导电类型。特别是，半导体栓塞和体MOS晶体管的源极/漏极区可以为n型导电类型，而薄膜晶体管的源极区可以为p型导电类型。
在其它实施例中，金属栓塞可以直接在体MOS晶体管的源极/漏极区和半导体栓塞的至少一个侧壁上。半导体栓塞可以是本征半导体和/或不同于体MOS晶体管的源极/漏极区的导电类型。特别是，半导体栓塞可以是p型导电类型，而体MOS晶体管可以为n型导电类型。
在一些实施例中，半导体栓塞可以直接在薄膜晶体管的源极/漏极区上。
在其它实施例中，体MOS晶体管可以是n沟道金属氧化物半导体(NMOS)晶体管，薄膜MOS晶体管可以是p沟道金属氧化物半导体(PMOS)晶体管。
在一些实施例中，薄膜晶体管可以是第一薄膜晶体管，器件还包括在与第一薄膜晶体管相邻的绝缘层上的第二薄膜晶体管。金属栓塞可以直接在第二薄膜晶体管的栅极上。
在其它实施例中，体MOS晶体管为第一体MOS晶体管，金属栓塞为第一金属栓塞。器件还包括在与第一体MOS晶体管相邻的衬底上的第二体MOS晶体管，和延伸穿过绝缘层的至少一部分的第二金属栓塞。第二金属栓塞可以直接在第二薄膜晶体管的栅极电极和第二体MOS晶体管的栅极电极上。第二体MOS晶体管的栅极电极为n型多晶硅图形，第二薄膜晶体管的栅极电极为p型多晶硅图形。
在一些实施例中，体MOS晶体管为驱动晶体管，第一薄膜晶体管为负载晶体管，第二薄膜晶体管为SRAM器件的传送晶体管。字线连接到第二薄膜晶体管的栅极电极，位线连接到第二薄膜晶体管的源极/漏极区。
在其它实施例中，在体MOS晶体管上的绝缘层是第一绝缘层。器件还包括在薄膜晶体管上的第二绝缘层，并且金属栓塞可以延伸穿过第二绝缘层。
在一些实施例中，薄膜晶体管包括具有单晶体硅结构的本体部分。通过固相外延工艺形成薄膜晶体管的本体部分，并且与半导体栓塞具有相同的晶体结构。
在其它实施例中，金属栓塞为钨栓塞。金属栓塞还包括围绕钨栓塞的阻挡金属层。
根据本发明的其它实施例，形成半导体器件的方法包括在具有源极/漏极区的半导体衬底上形成体MOS晶体管，在体MOS晶体管上形成绝缘层以及直接在体MOS晶体管的源极/漏极区上形成并延伸穿过绝缘层的至少一部分的半导体栓塞。方法还包括在体MOS晶体管上的绝缘层上形成具有源极/漏极区的薄膜晶体管，以及在薄膜晶体管的源极/漏极区上形成并延伸穿过绝缘层的至少一部分的金属栓塞。
在一些实施例中，半导体栓塞与体MOS晶体管的源极/漏极区为相同的导电类型，并且体MOS晶体管的源极/漏极区和薄膜晶体管的源极/漏极区为不同的导电类型。
在其它实施例中，形成金属栓塞还包括直接在体MOS晶体管的源极/漏极区和半导体栓塞的至少一个侧壁上形成金属栓塞。半导体栓塞可以由本征半导体和/或不同于体MOS晶体管的源极/漏极区的导电类型的层形成。
在一些实施例中，形成薄膜晶体管还包括直接在半导体栓塞上形成薄膜晶体管的源极/漏极区。
在其它实施例中，薄膜晶体管为第一薄膜晶体管，体MOS晶体管为第一体MOS晶体管，金属栓塞为第一金属栓塞。可以直接在与第一薄膜晶体管相邻的绝缘层上形成第二薄膜晶体管。第二薄膜晶体管具有直接在第一金属栓塞上的栅极电极。在与第一体MOS晶体管相邻的衬底上形成具有栅极电极的第二体MOS晶体管；并且延伸穿过绝缘层的至少一部分形成第二金属栓塞。可以直接在第二薄膜晶体管的栅极电极和第二体MOS晶体管的栅极电极上形成第二金属栓塞。
在一些实施例中，形成薄膜晶体管包括在绝缘层上形成导电层图形，以及在导电层图形上进行固相外延(SPE)工艺，形成具有单晶体结构的薄膜晶体管本体图形。可以在大约500℃到大约800℃的温度下用半导体栓塞作为籽晶层进行固相外延工艺。半导体栓塞和薄膜晶体管本体图形由单晶体硅形成。
根据本发明的其它实施例，在半导体器件中的互连结构包括在半导体衬底的有源区上的绝缘层，在绝缘层上的导电层图形，以及多层栓塞。多层栓塞包括直接在有源区上并延伸穿过绝缘层的至少一部分的半导体栓塞，以及直接在半导体栓塞和导电层图形上并延伸穿过绝缘层的至少一部分的金属栓塞。
在一些实施例中，半导体栓塞与有源区为相同的导电类型，并且有源区和导电层图形为不同的导电类型。特别是，半导体栓塞和有源区可以为n型导电类型，并且导电层图形的至少一部分为p型导电类型。
在其它实施例中，直接在有源区和半导体栓塞的至少一个侧壁上形成金属栓塞。半导体栓塞可以是本征半导体和/或不同于有源区的导电类型。特别是，半导体栓塞可以是p型导电类型，而有源区可以为n型导电类型。
在一些实施例中，半导体栓塞直接在导电层图形上。特别是，半导体栓塞直接在导电层图形的下表面上，金属栓塞直接在半导体栓塞的侧壁和导电层图形的端部上。
在其它实施例中，金属栓塞穿过导电层图形的一部分，半导体栓塞在金属栓塞和有源区之间延伸。
在一些实施例中，导电层图形为第一导电层图形。互连结构还包括在与第一导电层图形相邻的绝缘层上并且直接在金属栓塞上的第二导电层图形。
在其它实施例中，导电层图形和半导体栓塞为单晶体硅。
在一些实施例中，金属栓塞为与n型半导体和p型半导体具有欧姆接触的金属层。
本发明的实施例还涉及半导体器件中的节点接触结构。节点接触结构包括在半导体衬底的预定区域形成的隔离层，用来定义有源区。用下层间绝缘层覆盖有源区和隔离层。在下层间绝缘层中提供半导体栓塞，并延伸与有源区接触。导电层图形放在下层间绝缘层上，并且用上层间绝缘层覆盖导电层图形和下层间绝缘层。至少导电层图形和半导体栓塞电连接到穿过上和下层间绝缘层的金属栓塞。
在一些实施例中，半导体栓塞为单晶体半导体栓塞，导电层图形为单晶体半导体图形。
在其它实施例中，半导体栓塞与导电层图形的下表面接触，金属栓塞与半导体栓塞的侧壁和导电层图形的端部接触。金属栓塞延伸与有源区接触。
在其它实施例中，金属栓塞穿过导电层图形的一部分，与导电层图形接触，半导体栓塞插在金属栓塞与有源区之间。另外，金属栓塞延伸与半导体栓塞的侧壁和有源区的表面接触。
根据本发明的其它实施例，节点接触结构包括在半导体衬底上形成的下栅极电极。用下层间绝缘层覆盖具有下栅极电极的半导体衬底。在下层间绝缘层上提供上栅极电极。用上层间绝缘层覆盖上栅极电极和下层间绝缘层。上和下栅极电极与穿过上和下层间绝缘层的金属栓塞接触。
在一些实施例中，金属栓塞穿过上栅极电极的一部分。
本发明的一些实施例涉及采用节点接触结构的半导体器件。半导体器件包括在半导体衬底的预定区域形成的隔离层，定义有源区，和在有源区形成的体金属氧化物半导体(MOS)晶体管。半导体衬底和体MOS晶体管与位于下层间绝缘层中的半导体栓塞接触。在下层间绝缘层上提供本体图形。在本体图形上提供薄膜MOS晶体管。用上层间绝缘层覆盖半导体衬底和薄膜MOS晶体管。至少薄膜MOS晶体管的源极/漏极区和半导体栓塞与穿过上和下层间绝缘层的金属漏极栓塞接触。
在一些实施例中，体MOS晶体管包括跨过有源区的下栅极电极，薄膜MOS晶体管包括跨过本体图形的上栅极电极。上和下栅极电极通过穿过上和下层间绝缘层的金属栅极栓塞彼此电连接。
在其它实施例中，半导体栓塞与本体图形的下表面接触，金属漏极栓塞与半导体栓塞的侧壁和本体图形的末端接触。另外，金属漏极栓塞延伸与体MOS晶体管的源极/漏极区接触。
在其它实施例中，金属漏极栓塞穿过本体图形的一部分与本体图形接触，半导体栓塞放在金属漏极栓塞与体MOS晶体管的源极/漏极区之间。此外，金属漏极栓塞延伸与体MOS晶体管的源极/漏极区接触。
本发明的一些实施例涉及采用节点接触结构的薄膜晶体管(TFT)静态随机存取存储器(SRAM)单元。TFT SRAM单元包括在半导体衬底形成的隔离层，以定义第一和第二有源区。提供第一传送栅极电极和第一驱动栅极电极跨过第一有源区。提供第二驱动栅极电极和第二传送栅极电极跨过第二有源区。第一传送栅极电极与第二驱动栅极电极相邻，第一驱动栅极电极与第二传送栅极电极相邻。用下层间绝缘层覆盖包括传送栅极电极和驱动栅极电极的半导体衬底。在第一驱动栅极电极和第一传送栅极电极之间的第一有源区电连接到穿过下层间绝缘层的第一节点半导体栓塞。同样，在第二驱动栅极电极和第二传送栅极电极之间的第二有源区电连接到穿过下层间绝缘层的第二节点半导体栓塞。提供第一本体图形跨过第一驱动栅极电极，第一本体图形延伸与第一节点半导体栓塞的上表面接触。提供第二本体图形跨过第二驱动栅极电极，第二本体图形延伸与第二节点半导体栓塞的上表面接触。提供第一负载栅极电极跨过第一本体图形。第一负载栅极电极延伸与第二节点半导体栓塞上的第二本体图形重叠或相邻。提供第二负载栅极电极跨过第二本体图形。第二负载栅极电极延伸与第一节点半导体栓塞上的第一本体图形重叠或相邻。用上层间绝缘层覆盖包括负载栅极电极的半导体衬底。第一本体图形、第二负载栅极电极和第一节点半导体栓塞电连接到穿过上层间绝缘层、第二负载栅极电极和下层间绝缘层的第一金属漏极栓塞。第二本体图形、第一负载栅极电极和第二节点半导体栓塞电连接到穿过上层间绝缘层、第一负载栅极电极和下层间绝缘层的第二金属漏极栓塞。
在一些实施例中，第一和第二节点半导体栓塞以及第一和第二本体图形为单晶体半导体图形。
在其它实施例中，第一驱动栅极电极电连接到穿过上层间绝缘层、第一负载栅极电极和下层间绝缘层的第一金属栅极栓塞，第二驱动栅极电极电连接到穿过上层间绝缘层、第二负载栅极电极和下层间绝缘层的第二金属栅极栓塞。
根据本发明的其它实施例，TFT SRAM单元包括在半导体衬底上形成的隔离层，以定义第一和第二有源区。提供第一传送栅极电极和第一驱动栅极电极跨过第一有源区。提供第二驱动栅极电极和第二传送栅极电极跨过第二有源区。分别与第一传送栅极电极和第一驱动栅极电极相邻设置第二驱动栅极电极和第二传送栅极电极。用下层间绝缘层覆盖包括传送栅极电极和驱动栅极电极的半导体衬底。在下层间绝缘层中设置第一节点半导体栓塞。第一节点半导体栓塞与第一驱动栅极电极和第一传送栅极电极之间的第一有源区接触。第二节点半导体栓塞与第二驱动栅极电极和第二传送栅极电极之间的第二有源区接触。第一本体图形跨过第一驱动栅极电极，延伸到第一节点半导体栓塞的上部。第二本体图形跨过第二驱动栅极电极，延伸到第二节点半导体栓塞的上部。第一负载栅极电极跨过第一本体图形，延伸到与第二节点半导体栓塞上的第二本体图形重叠或相邻。同样，第二负载栅极电极跨过第二本体图形，延伸到与第一节点半导体栓塞上的第一本体图形重叠或相邻。用上层间绝缘层覆盖半导体衬底和负载栅极电极。第一节点半导体栓塞电连接到穿过上层间绝缘层、第二负载栅极电极、第一本体图形和下层间绝缘层的第一金属漏极栓塞。第二节点半导体栓塞电连接到穿过上层间绝缘层、第一负载栅极电极、第二本体图形和下层间绝缘层的第二金属漏极栓塞。
在一些实施例中，第一和第二节点半导体栓塞以及第一和第二本体图形为单晶体半导体图形。
在其它实施例中，第一驱动栅极电极电连接到穿过上层间绝缘层、第一负载栅极电极和下层间绝缘层的第一金属栅极栓塞，第二驱动栅极电极电连接到穿过上层间绝缘层、第二负载栅极电极和下层间绝缘层的第二金属栅极栓塞。
本发明的一些实施例涉及采用节点接触结构的半导体器件的制造方法。该方法包括在半导体衬底的预定区域形成隔离层，用来定义有源区。在隔离层和有源区上形成下层间绝缘层。构图下层间绝缘层，形成露出有源区的接触孔。使用选择外延生长技术形成填充接触孔的单晶体半导体栓塞。在下层间绝缘层和半导体栓塞上形成非晶半导体层和/或多晶半导体层。构图半导体层形成覆盖半导体栓塞的半导体图形。用固相外延技术使半导体图形结晶。
在一些实施例中，半导体衬底为单晶体硅衬底。单晶体半导体栓塞为单晶体硅栓塞，半导体层由非晶硅层或多晶硅层形成。
在其它实施例中，在大约500℃到800℃的温度下进行固相外延工艺。
附图说明
图1示出了互补金属氧化物半导体(CMOS)静态随机存取存储器(SRAM)单元的常规等效电路图。
图2示出了根据本发明的一些实施例的CMOS SRAM单元的有源区、驱动栅极电极和传送栅极电极的平面图。
图3示出了根据本发明的一些实施例的CMOS SRAM单元的第一和第二单晶体本体层以及第一和第二节点接触孔的平面图。
图4示出了根据本发明的一些实施例的CMOS SRAM单元的第一和第二负载栅极电极的平面图。
图5示出了根据本发明的一些实施例的CMOS SRAM单元的第一和第二漏极接触孔、第一和第二栅极接触孔、第一和第二下地线接触孔以及第一和第二下位线接触孔的平面图。
图6示出了根据本发明的一些实施例的CMOS SRAM单元的第一和第二中间地线接触孔、第一和第二字线接触孔以及字线的平面图。
图7示出了根据本发明的一些实施例的CMOS SRAM单元的第一和第二上地线接触孔、第一和第二电源线接触孔以及第一和第二中间位线接触孔的平面图。
图8示出了根据本发明的一些实施例的CMOS SRAM单元的电源和地线的平面图。
图9示出了根据本发明的一些实施例的CMOS SRAM单元的第一和第二上位线接触孔以及第一和第二位线的平面图。
图10A、11A、12A、13A、14A、15A、16A和17A分别是沿图2到9的线I-I’的剖面图，示出了根据本发明的一些实施例的CMOSSRAM单元的制造方法。
图10B、11B、12B、13B、14B、15B、16B和17B分别是沿图2到9的线II-II’的剖面图，示出了根据本发明的一些实施例的CMOSSRAM单元的制造方法。
图13C和13D示出了根据本发明的其它实施例的CMOS SRAM单元的漏极节点接触结构的剖面图。
具体实施方式
下文中参考附图更完全地介绍本发明，其中示出了本发明的示例性实施例。但是，本发明不应当理解为受这里所述实施例的限制。相反，提供这些实施例从而本公开更加充分和完全，并且向本领域的技术人员完全地传达本发明的范围。在附图中，为了清晰夸大了层和区的厚度。相同的数字表示相同的元件。
应当理解，当提到例如层、区或衬底等元件在或延伸到另一个元件上(being″on″or extending″onto″)时，它可以直接在或延伸到另一个元件上，或者还存在插入元件。相反，当提到元件直接在或直接延伸到(being″directly on″or extending″directly onto″)另一个元件上时，则不存在插入元件。还应当理解，当提到一个元件连接到(being″connected″or″coupled″to)另一个元件上时，可以直接连接到另一个元件上，或者存在插入元件。相反，当提到一个元件直接连接到(being″directly connected″or″directly coupled″to)另一个元件上时，则不存在插入元件。
还应当理解，虽然在这里使用术语第一、第二等描述各种元件，但是这些元件不应当被这些术语限定。这些术语仅用来将一个元件与另一个元件区分开。例如，第一元件可以称为第二元件，同样，第二元件可以称为第一元件，而不脱离本发明的范围。
此外，这里可以使用例如“下面”或“底部”和“上面”或“顶部”等关系术语描述一个元件与另一个元件的关系，如在图中所示。应当理解，关系术语是要包含除图中所示方向之外的器件的不同方向。例如，如果将图中的器件倒转，则原来说明在另一个器件“下面”的器件将会在另一个器件的“上面”。因此，示范性的术语“下面”根据图的特定方向可以包括“下面”和“上面”两种方向。同样，如果在一个图中的器件倒转，则原来说明在另一个器件“之下”的器件将会在另一个器件“之上”。因此，示范性的术语“之下”包括之下和之上两个方向。
这里所用的术语只是为了介绍特定的实施例，而不是要限定本发明。如在本发明和附带的权利要求书中所用的，单数形式(“a”、“an”和“the”)也包括复数形式，除非在上下文中有其它明确的说明。还应当理解，这里所用的术语“和/或”是指并且包括所列出的相关项的一个或多个的任何和所有可能的组合。
这里，参考示意性示出本发明的理想化实施例(以及中间结构)的剖面图介绍本发明的实施例。如此，例如，制造技术和/或公差可以导致图示形状的变化。因此，本发明的实施例不应当理解为限于这里所示的区域的特定形状，而应当包括例如由于制造引起的形状的偏离。例如显示为矩形的注入区一般具有圆形或曲线特征和/或在其边缘具有注入浓度梯度，而不是从注入到非注入的二元变化。同样，通过注入形成的埋置区可以导致在埋置区与注入发生所经过的表面之间的区域中的某些注入。因此，在图中所示的区域实际上是示意性的，并且它们的形状不是要显示出器件区域的实际形状，而且不是要限定本发明的范围。
除非有其它定义，否则公开本发明的实施例所用的所有术语(包括技术和科学术语)与本发明所属领域中的技术人员通常所理解的意思相同，不必限定为在介绍本发明时已知的特定的定义。因此，这些术语可以包括在此时间之后产生的等效术语。这里所提到的所有的出版物、专利申请、专利和其它参考的全部作为参考引入。
图1是常规互补金属氧化物半导体(CMOS)静态随机存取存储器(SRAM)单元，例如薄膜晶体管(TFT)SRAM单元或体CMOS SRAM单元，的等效电路图。
参考图1，CMOS SRAM单元包括一对驱动晶体管TD1和TD2、一对传送晶体管TT1和TT2以及一对负载晶体管TL1和TL2。一对驱动晶体管TD1和TD2以及一对传送晶体管TT1和TT2是n沟道金属氧化物半导体(NMOS)晶体管，而一对负载晶体管TL1和TL2是p沟道金属氧化物半导体(PMOS)晶体管。
第一驱动晶体管TD1和第一传送晶体管TT1彼此串联连接。第一驱动晶体管TD1的源极区电连接到地线Vss，第一传送晶体管TT1的漏极区电连接到第一位线BL1。同样，第二驱动晶体管TD2和第二传送晶体管TT2彼此串联连接。第二驱动晶体管TD2的源极区电连接到地线Vss，第二传送晶体管TT2的漏极区电连接到第二位线BL2。
第一负载晶体管TL1的源极区和漏极区分别电连接到电源线Vcc和第一驱动晶体管TD1的漏极区。同样，第二负载晶体管TL2的源极区和漏极区分别电连接到电源线Vcc和第二驱动晶体管TD2的漏极区。第一负载晶体管TL1的漏极区、第一驱动晶体管TD1的漏极区和第一传送晶体管TT1的源极区对应于第一节点N1。此外，第二负载晶体管TL2的漏极区、第二驱动晶体管TD2的漏极区和第二传送晶体管TT2的源极区对应于第一节点N2。第一驱动晶体管TD1的栅极电极和第一负载晶体管TL1的栅极电极电连接到节点N2，第二驱动晶体管TD2的栅极电极和第二负载晶体管TL2的栅极电极电连接到节点N1。第一和第二传送晶体管TT1和TT2的栅极电极电连接到字线WL。
上述CMOS SRAM单元与电阻负载SRAM单元相比具有较小的待机电流和较大的噪声容限。如此，CMOS SRAM单元可以广泛的用在有低功耗要求的高性能SRAM中。此外，SRAM单元包括作为负载电阻的高性能p沟道薄膜晶体管(TFT)，与在体CMOS SRAM单元中用作负载晶体管的p沟道体晶体管相比可以提供改善的电特性。因此，TFT SRAM单元与体CMOS SRAM单元相比在集成密度和所存抗扰性方面具有优点。
为了形成高性能p沟道TFT，TFT包括由单晶体半导体层构成的本体图形。另外，在图1所示的第一和第二节点N1和N2形成欧姆接触。
图2到9示出了根据本发明的一些实施例的TFT SRAM单元的平面图。图2到9分别示出了四个单元。在图2到7中，一对沿y轴彼此相邻的单元相对于x轴对称。一对沿y轴彼此相邻的单元沿x和y轴形成二维单元阵列。同样，一对沿x轴彼此相邻的单元相对于y轴对称。
图10A、11A、12A、13A、14A、15A、16A和17A是沿图2到9的线I-I’的剖面图，示出了根据本发明的一些实施例的TFT SRAM单元的制造方法。同样，图10B、11B、12B、13B、14B、15B、16B和17B是沿图2到9的线II-II’的剖面图，示出了根据本发明的一些实施例的TFT SRAM单元的制造方法。
现在参考图2到9、17A和17B介绍根据本发明的一些实施例的TFT SRAM单元的结构。
参考图2、17A和17B，在半导体衬底1的预定区域形成隔离层3，用来定义第一和第二有源区3a和3b。半导体衬底1为单晶体半导体衬底。例如，半导体衬底1为单晶体硅衬底。第一和第二有源区3a和3b平行于y轴设置。第一和第二有源区3a和3b的每一个包括传送晶体管有源区3t和沿y轴与传送晶体管有源区3t相邻的驱动晶体管有源区3d。另外，第一和第二有源区3a和3b的每一个包括与沿x轴向着相邻单元的驱动晶体管有源区3d的末端相邻的接地有源区3g。第一有源区3a的传送晶体管有源区3t与第二有源区3b的驱动晶体管有源区3d相邻，第一有源区3a的驱动晶体管有源区3d与第二有源区3b的传送晶体管有源区3t相邻。因此，在一个单元中，第一有源区3a和第二有源区3b相对于单元区的中心点对称。
形成第一驱动栅极电极7d’，跨过第一有源区3a的驱动晶体管有源区3d，形成第一传送栅极电极7t’，跨过第一有源区3a的传送晶体管有源区3t。同样，形成第二驱动栅极电极7d”，跨过第二有源区3b的驱动晶体管有源区3d，形成第二传送栅极电极7t”，跨过第二有源区3b的传送晶体管有源区3t。第二传送栅极电极7t”沿x轴连接到相邻单元的另一个第二传送栅极电极，如图2所示。同样，第一传送栅极电极7t’沿x轴连接到相邻单元的另一个第一传送栅极电极。
在第一驱动栅极电极7d’与第一传送栅极电极7t’之间的第一有源区3a的表面上形成第一节点杂质区13n’。而且，在与第一驱动栅极电极7d’相邻并且与第一节点杂质区13n’相对的第一有源区3a的表面上形成第一接地杂质区13s’，在与第一传送栅极电极7t’相邻并且与第一节点杂质区13n’相对的第一有源区3a的表面上形成第一位线杂质区13d’。
同样，在第二驱动栅极电极7d”与第二传送栅极电极7t”之间的第二有源区3b的表面上形成第二节点杂质区(未示出)。还在与第二驱动栅极电极7d”相邻并且与第二节点杂质区相对的第二有源区3b的表面上形成第二接地杂质区(未示出)，在与第二传送栅极电极7t”相邻并且与第二节点杂质区相对的第二有源区3b的表面上形成第二位线杂质区(未示出)。
在栅极电极7t’、7t”、7d’和7d”以及有源区3a和3b之间形成栅极绝缘层5。用栅极隔离物11覆盖栅极电极7t’、7t”、7d’和7d”的侧壁。在栅极隔离物11下面的有源区3a和3b中形成轻掺杂漏极(LDD)区9。LDD区9连接到杂质区13s’、13n’和13d’的边缘。
第一接地杂质区13s’、第一驱动栅极电极7d’和第一节点杂质区13n’形成第一驱动晶体管(图1的TD1)。第一节点杂质区13n’、第一传送栅极电极7t’和第一位线杂质区13d’形成第一传送晶体管(图1的TT1)。如此，第一接地杂质区13s’对应于第一驱动晶体管TD1的源极区，第一位线杂质区13d’对应于第一传送晶体管TT1的漏极区。因此，第一节点杂质区13n’作为第一驱动晶体管TD1的漏极区和第一传送晶体管TT1的源极区。
同样，第二接地杂质区、第二驱动栅极电极7d”和第二节点杂质区形成第二驱动晶体管(图1的TD2)。第二节点杂质区、第二传送栅极电极7t”和第二位线杂质区形成第二传送晶体管(图1的TT2)。如此，第二接地杂质区对应于第二驱动晶体管TD2的源极区，第二位线杂质区对应于第二传送晶体管TT2的漏极区。因此，第二节点杂质区作为第二驱动晶体管TD2的漏极区和第二传送晶体管TT2的源极区。驱动晶体管TD1和TD2以及传送晶体管TT1和TT2为在半导体衬底1上形成的体金属氧化物半导体(MOS)晶体管。
在一些实施例中，驱动晶体管TD1和TD2以及传送晶体管TT1和TT2为NMOS晶体管。在这种情况下，杂质区13s’、13n’和13d’以及LDD区9对应于N型杂质区，驱动栅极电极7d’和7d”以及传送栅极电极7t’和7t”为N型多晶硅图形。LDD区9与杂质区13s’、13n’和13d’相比具有较低的杂质浓度。
在具有传送晶体管TT1和TT2以及驱动晶体管TD1和TD2的半导体衬底上形成下层间绝缘层17。另外，在晶体管TT1、TT2、TD1和TD2与下层间绝缘层17之间还形成下蚀刻停止层15。下蚀刻停止层15是相对于下层间绝缘层17具有蚀刻选择性的绝缘层。例如，当下层间绝缘层17为二氧化硅层时，下蚀刻停止层15为氮化硅层或氮氧化硅层。
现在参考图3、17A和17B，用穿过下层间绝缘层17的第一节点接触孔19a露出第一节点杂质区13n’。同样，用穿过下层间绝缘层17的第二节点接触孔19b露出第二节点杂质区。用第一节点半导体栓塞21a填充第一节点接触孔19a，用第二节点半导体栓塞(未示出)填充第二节点接触孔19b。因此，第一节点半导体栓塞21a直接在第一节点杂质区13n’上，第二节点半导体栓塞直接在第二节点杂质区上。第一和第二节点半导体栓塞为单晶体半导体栓塞。例如，当半导体衬底1为单晶体硅衬底时，节点半导体栓塞为单晶体硅栓塞。节点半导体栓塞可以具有与节点杂质区相同或不同的导电类型。例如，节点半导体栓塞可以为N型或P型。当驱动晶体管TD1和TD2以及传送晶体管TT1和TT2为NMOS晶体管时，最好节点半导体栓塞为N型。或者，节点半导体栓塞为本征半导体。
第一和第二本体图形23a和23b放在下层间绝缘层17上。第一和第二本体图形23a和23b为单晶体半导体图形。例如，当节点半导体栓塞为单晶体硅栓塞时，第一和第二本体图形23a和23b为单晶体硅图形。设置第一本体图形23a跨过第一驱动栅极电极7d’，并延伸与第一节点半导体栓塞21a的上表面接触。同样，设置第二本体图形23b跨过第二驱动栅极电极7d”，并延伸与第二节点半导体栓塞的上表面接触。
参考图4、17A和17B，设置第一负载栅极电极27a跨过第一本体图形23a，设置第二负载栅极电极27b跨过第二本体图形23b。栅极绝缘层25插在本体图形23a和23b与负载栅极电极27a和27b之间。第一负载栅极电极27a延伸到与第二节点半导体栓塞上的第二本体图形23b重叠和/或相邻。第二负载栅极电极27b延伸到与第一节点半导体栓塞21a上的第一本体图形23a重叠和/或相邻。
在与第一负载栅极电极27a相邻的第一本体图形23a中形成第一漏极区33d’，并与第一节点半导体栓塞21a接触。如此，第一节点半导体栓塞21a直接在第一漏极区33d’上。而且，在与第一负载栅极电极27a相邻并与第一漏极区33d’相对的第一本体图形23a中形成第一源极区33s’。同样，在与第二负载栅极电极27b相邻的第二本体图形23b中形成第二漏极区(未示出)，并与第二节点半导体栓塞接触，在与第二负载栅极电极27b相邻并与第二漏极区相对的第二本体图形23b中形成第二源极区(未示出)。第一负载栅极电极27a、第一源极区33s’和第一漏极区33d’形成第一负载晶体管(图1的TL1)。第二负载栅极电极27b、第二源极区和第二漏极区形成第二负载晶体管(图1的TL2)。负载晶体管TL1和TL2为在本体图形23a和23b上形成的薄膜MOS晶体管。
负载栅极电极27a和27b覆盖本体图形23a和23b的上表面及其侧壁，如图17A所示。因此，负载晶体管TL1和TL2可以提供类似于fin型场效应晶体管(FinFET)的优点。换句话说，负载晶体管TL1和TL2表现出改善的导通电流驱动能力。由于该原因，不仅能够改善与SRAM单元的低电压操作特性相关的数据保持特性，而且能够减少由于阿尔法粒子引起的软错误率(SER)。
此外，用栅极隔离物31覆盖负载栅极电极27a和27b。在栅极隔离物31下面的本体图形23a和23b中提供LDD区29。LDD区29连接到源极/漏极区33s’和33d’的边缘。
负载晶体管TL1和TL2为PMOS晶体管。如此，源极和漏极区33s’和33d’以及LDD区29为P型杂质区，负载栅极电极27a和27b为P型多晶硅图形。LDD区29与源极和漏极区33s’和33d’相比具有较低的杂质浓度。
然后，在包括负载晶体管TL1和TL2的半导体衬底上形成上层间绝缘层37。上蚀刻停止层35插在负载晶体管TL1和TL2与上层间绝缘层37之间。上蚀刻停止层35是相对于上层间绝缘层37具有蚀刻选择性的绝缘层。例如，当上层间绝缘层37为二氧化硅层时，上蚀刻停止层35为氮化硅层或氮氧化硅层。
参考图5、17A和17B，通过穿过上层间绝缘层37、上蚀刻停止层35、第一负载栅极电极27a、下层间绝缘层17和下蚀刻停止层15的第一栅极接触孔39a暴露出第一驱动栅极电极7d’和第一负载栅极电极27a。用第一金属栅极栓塞(未示出)填充第一栅极接触孔39a。同样，通过穿过上层间绝缘层37、上蚀刻停止层35、第一负载栅极电极27a、下层间绝缘层17和下蚀刻停止层15的第二栅极接触孔39b暴露出第二驱动栅极电极7d”和第二负载栅极电极27b。用第二金属栅极栓塞41b填充第二栅极接触孔39b。用选择相对于P型半导体和N型半导体提供欧姆接触的金属层形成第一和第二金属栅极栓塞。例如，金属栅极栓塞为钨栓塞。如此，金属栅极栓塞可以防止在驱动栅极电极7d’和7d”与负载栅极电极27a和27b之间形成PN结。
用穿过上层间绝缘层37、上蚀刻停止层35、第二负载栅极电极27b和下层间绝缘层17的第一漏极接触孔43n’暴露出第一漏极区33d’、第一节点半导体栓塞21a和第二负载栅极电极27b。用第一金属漏极栓塞45n’填充第一漏极接触孔43n’。用穿过上层间绝缘层37、上蚀刻停止层35、第一负载栅极电极27a和下层间绝缘层17的第二漏极接触孔43n”暴露出第二漏极区、第二节点半导体栓塞和第一负载栅极电极27a。用第二金属漏极栓塞(未示出)填充第二漏极接触孔43n”。结果，第一金属漏极栓塞45n’电连接到第一漏极区33d’、第一节点半导体栓塞21a的侧壁和第二负载栅极电极27b，第二金属漏极栓塞电连接到第二漏极区、第二节点半导体栓塞的侧壁和第一负载栅极电极27a。换句话说，第一金属漏极栓塞45n’直接在第一漏极区33d’、第一节点半导体栓塞21a的侧壁和第二负载栅极电极27b上，第二金属漏极栓塞直接在第二漏极区、第二节点半导体栓塞的侧壁和第一负载栅极电极上。用选择相对于P型半导体和N型半导体提供欧姆接触的金属形成金属漏极栓塞，如上所述相对于金属栅极栓塞。例如，金属漏极栓塞为钨栓塞。
第一金属漏极栓塞45n’穿过直接与第一节点杂质区13n’接触的下蚀刻停止层15，第二金属漏极栓塞也穿过与第二节点杂质区接触的下蚀刻停止层15。换句话说，第一金属漏极栓塞45n’直接在第一节点杂质区13n’上，第二金属漏极栓塞直接在第二节点杂质区上。特别是，当半导体栓塞具有与节点杂质区不同的导电类型时，或者当半导体栓塞由本征半导体构成时，第一和第二金属漏极栓塞分别直接延伸到第一和第二节点杂质区上。例如，当节点杂质区为N型杂质区，并且半导体栓塞为P型半导体和/或本征半导体时，第一和第二金属漏极栓塞分别直接延伸到第一和第二节点杂质区上。这可以降低由于节点半导体栓塞与节点杂质区之间的PN结引起的接触电阻。如此，第一半导体栓塞21a和第一金属漏极栓塞45n’形成第一节点杂质区13n’与第一漏极区33d’之间的第一多层栓塞。同样，第二半导体栓塞和第二金属漏极栓塞形成第二节点杂质区与第二漏极区之间的第二多层栓塞。
节点半导体栓塞、金属漏极栓塞和金属栅极栓塞构成包括第一和第二驱动晶体管TD1和TD2以及第一和第二负载晶体管TL1和TL2的锁存电路。第一节点杂质区13n’、第一节点半导体栓塞21a、第一漏极区33d’、第一金属漏极栓塞45n’和第二负载栅极电极27b彼此电连接，从而形成第一漏极节点接触结构。同样，第二节点杂质区、第二节点半导体栓塞、第二漏极区、第二金属漏极栓塞和第一负载栅极电极27a彼此电连接，从而形成第二漏极节点接触结构。
因此，节点接触结构包括延伸穿过半导体衬底上的绝缘层并将衬底的有源区中的节点杂质区连接到绝缘层上的导电层图形中的源极/漏极区的多层栓塞。更具体的，多层栓塞包括直接在有源区上并延伸穿过至少一部分绝缘层的半导体栓塞，和直接在半导体栓塞和导电层图形上并延伸穿过至少一部分绝缘层的金属栓塞。
用第一和第二下地线接触孔43s’和43s”分别暴露出第一接地杂质区13s’和第二接地杂质区。用第一下地线接触栓塞45s’填充第一下地线接触孔43s’，用第二下地线接触栓塞(未示出)填充第二下地线接触孔43s”。此外，用第一和第二下位线接触孔43b’和43b”分别暴露出第一位线杂质区13d’和第二位线杂质区。用第一下位线接触栓塞45b’填充第一下位线接触孔43b’，用第二下位线接触栓塞(未示出)填充第二下位线接触孔43b”。
下地线接触栓塞和下位线接触栓塞也是钨栓塞，类似于金属栅极栓塞和金属漏极栓塞。或者，金属栅极栓塞、下地线接触栓塞、下位线接触栓塞和金属漏极栓塞的每一个包括钨栓塞以及围绕钨栓塞的侧壁和下表面的阻挡金属层图形。
然后用第一绝缘层47覆盖包括金属漏极栓塞和金属栅极栓塞的半导体衬底。
参考图6、17A和17B，用穿过第一绝缘层47的第一中间地线接触孔49s’暴露出第一下地线接触栓塞45s’。用穿过第一绝缘层47的第二中间地线接触孔49s”暴露出第二下地线接触栓塞。用第一中间地线接触栓塞51s’填充第一中间地线接触孔49s’，用第二中间地线接触栓塞(未示出)填充第二中间地线接触孔49s”。而且，用穿过第一绝缘层47、上层间绝缘层37、上蚀刻停止层35、下层间绝缘层17和下蚀刻停止层15的第一和第二字线接触孔49w’和49w”分别暴露出第一和第二传送栅极电极7t’和7t”。用第一字线接触栓塞51w’填充第一字线接触孔49w’，用第二字线接触栓塞(未示出)填充第二字线接触孔49w”。
然后，用第二绝缘层53覆盖包括字线接触栓塞和中间地线接触栓塞半导体衬底的表面。在第二绝缘层53中设置字线55w。设置字线55w跨过第一和第二有源区3a和3b。字线55w接触第一和第二字线接触栓塞的上表面。用第三绝缘层57覆盖字线55w和第二绝缘层53。
参考图7、17A和17B，用穿过第三绝缘层57和第二绝缘层53的第一和第二上地线接触孔59s’和59s”分别暴露出第一中间地线接触栓塞51s’和第二中间地线接触栓塞。用第一上地线接触栓塞61s’填充第一上地线接触孔59s’，用第二上地线接触栓塞(未示出)填充第二上地线接触孔59s”。而且，用穿过第一到第三绝缘层47、53和57的第一和第二中间位线接触孔59b’和59b”分别暴露出第一下位线接触栓塞45b’和第二下位线接触栓塞。用第一中间位线接触栓塞61b’填充第一中间位线接触孔59b’，用第二中间位线接触栓塞(未示出)填充第二中间位线接触孔59b”。
用穿过上层间绝缘层37、上蚀刻停止层35以及第一到第三绝缘层47、53和57的第一电源线接触孔59c’暴露出第一负载晶体管TL1的第一源极区33s’。同样，用穿过上层间绝缘层37、上蚀刻停止层35以及第一到第三绝缘层47、53和57的第二电源线接触孔59c”暴露出第二负载晶体管TL2的第二源极区。分别用第一和第二电源线接触栓塞(未示出)填充第一和第二电源线接触孔59c’和59c”。
然后用第四绝缘层63覆盖包括电源线接触栓塞的半导体衬底的表面。
图8示出了根据本发明的一些实施例的CMOS SRAM单元的电源和地线的平面图。在图8中，在图7中所示的一些元件，例如，本体图形23a和23b、下位线接触孔43b’和43b”、下地线接触孔43s’和43s”、中间地线接触孔49s’和49s”以及字线55w，没有示出，以避免复杂化。
参考图8、17A和17B，在第四绝缘层63中设置电源线65c和地线65s。如图8所示，SRAM单元形成具有分别平行于x轴和y轴的行和列的二维阵列。在阵列的偶数行中的SRAM单元上设置电源线65c，在阵列的奇数行中的SRAM单元上设置地线65s。结果，设置电源线65c和地线65s跨过第一和第二有源区3a和3b，并且交替和重复的排列。电源线65c电连接到第一和第二电源线接触栓塞，地线65s电连接到第一和第二地线接触栓塞。
然后用第五绝缘层67覆盖地线65s、电源线65c和第四绝缘层63。
参考图9、17A和17B，用穿过第四和第五绝缘层63和67的第一上位线接触孔69b’暴露出第一中间位线接触栓塞61b’，用穿过第四和第五绝缘层63和67的第二上位线接触孔69b”暴露出第二中间位线接触栓塞。用第一上位线接触栓塞71b’填充第一上位线接触孔69b’，用第二上位线接触栓塞(未示出)填充第二上位线接触孔69b”。
在第五绝缘层67上设置第一和第二平行位线73b’和73b”。设置第一和第二平行位线73b’和73b”跨过电源线65c和地线65s。第一位线73b’电连接到第一上位线接触栓塞71b’，第二位线73b”电连接到第二上位线接触栓塞。
可以修改参考图5、17A和17B介绍的第一和第二漏极节点接触结构，包括除在这里介绍的结构之外的各种不同结构。
图13C和13D示出了根据本发明的其它实施例的SRAM单元的第一漏极节点接触结构的剖面图。
现在参考图13C，设置第一金属漏极栓塞45na’穿过上层间绝缘层37、上蚀刻停止层35、第二负载栅极电极27b、第一漏极区33d’和下层间绝缘层17。由此，第一金属漏极栓塞45na’电连接到第一漏极区33d’和第二负载栅极电极27b。第一金属漏极栓塞45na’具有高于第一节点杂质区13n’的上表面的下表面。第一节点半导体栓塞21a’插在第一金属漏极栓塞45na’与第一节点杂质区13n’之间。如此，第一金属漏极栓塞45na’通过第一节点半导体栓塞21a’电连接到第一节点杂质区13n’。换句话说，第一金属漏极栓塞45na’直接在第一漏极区33d’和半导体栓塞21a’上。在这种情况下，第一节点半导体栓塞21a’与第一节点杂质区13n’具有相同的导电类型。
在第二节点杂质区上形成的第二漏极节点接触结构具有与图13C所示的第一漏极节点接触结构相同的构成。
现在参考图13D，设置第一金属漏极栓塞45nb’穿过上层间绝缘层37、上蚀刻停止层35、第二负载栅极电极27b、第一漏极区33d’和下层间绝缘层17。第一节点半导体栓塞21a’插在第一金属漏极栓塞45nb’与第一节点杂质区13n’之间。另外，一部分第一金属漏极栓塞45nb’延伸直接与第一节点杂质区13n’接触。换句话说，第一金属漏极栓塞45nb’直接在第一节点杂质区13n’和至少半导体栓塞21a’的侧壁上。因此，即使第一节点半导体栓塞21a’与第一节点杂质区13n’的导电类型不同或为本征半导体，也可以降低第一漏极区33d’、第二负载栅极电极27b和第一节点杂质区13n’之间的接触电阻。
在第二节点杂质区上形成的第二漏极节点接触结构具有与图13D所示的第一漏极节点接触结构相同的构成。
现在参考图2到9、10A到17A、10B到17B、13C和13C介绍根据本发明的一些实施例的SRAM单元的制造方法。图10A到17A分别是沿图2到9的线I-I’的剖面图。图10B到17B分别是沿图2到9的线II-II’的剖面图。此外，图13C和13D示出了根据本发明的其它实施例的CMOS SRAM单元的漏极节点接触结构的制造方法的剖面图。
参考图2、10A和10B，在例如单晶体硅衬底的半导体衬底1的预定区域上形成隔离层3，用来定义平行于y轴的第一和第二有源区3a和3b。定义第一和第二有源区3a和3b的每一个包括传送晶体管有源区3t和宽度大于传送晶体管有源区3t的驱动晶体管有源区3d。另外，定义第一和第二有源区3a和3b的每一个包括与沿x轴向着相邻单元区的驱动晶体管有源区3d的末端相邻的接地有源区3g。定义第一有源区3a的驱动和传送晶体管有源区3d和3t分别与第二有源区3b的传送和驱动晶体管有源区3t和3d相邻。
在有源区3a和3b上形成栅极绝缘层5。在包括栅极绝缘层5的半导体衬底的上表面上形成例如N型多晶硅层的栅极导电层。构图栅极导电层形成跨过第一有源区3a的第一驱动栅极电极7d’和第一传送栅极电极7t’，以及跨过第二有源区3b的第二驱动栅极电极7d”和第二传送栅极电极7t”。形成第一传送栅极电极7t’和第一驱动栅极电极7d’分别跨过第一有源区3a的传送和驱动晶体管有源区3t和3d，形成第二传送栅极电极7t”和第二驱动栅极电极7d”分别跨过第二有源区3b的传送和驱动晶体管有源区3t和3d。
用传送栅极电极7t’和7t”以及驱动栅极电极7d’和7d”作为离子注入掩模，在有源区3a和3b中注入第一导电类型的杂质离子，从而形成轻掺杂漏极(LDD)区9。第一导电类型的杂质离子为N型杂质离子。在传送栅极电极7t’和7t”以及驱动栅极电极7d’和7d”的侧壁上形成栅极隔离物11。用栅极电极7t’、7t”、7d’和7d”以及栅极隔离物11作为离子注入掩模，在有源区3a和3b中注入第一导电类型的杂质离子。结果，在第一驱动栅极电极7d’与第一传送栅极电极7t’之间的第一有源区3a中形成第一节点杂质区13n’。而且，在与第一传送栅极电极7t’相邻并且与第一节点杂质区13n’相对的第一有源区3a中形成第一位线杂质区13d’，在与第一驱动栅极电极7d’相邻并且与第一节点杂质区13n’相对的第一有源区3a中形成第一接地杂质区13s’。另外，在第二驱动栅极电极7d”与第二传送栅极电极7t”之间的第二有源区3b中形成第二节点杂质区(未示出)。同样，还在与第二传送栅极电极7t”相邻并且与第二节点杂质区相对的第二有源区3b中形成第二位线杂质区(未示出)，在与第二驱动栅极电极7d”相邻并且与第二节点杂质区相对的第二有源区3b中形成第二接地杂质区(未示出)。LDD区9保持在栅极隔离物11下面。所形成的杂质区13s’、13n’和13d’具有高于LDD区9的杂质浓度。因此，杂质区形成在有源区3a和3b中具有轻掺杂漏极(LDD)结构的源极/漏极区。如此，在衬底表面上的杂质区13s’、13n’和13d’之间形成第一和第二驱动晶体管。第一和第二驱动晶体管为N沟道体MOS晶体管。
然后，在包括杂质区13s’、13n’和13d’的半导体衬底上形成下层间绝缘层17。在形成下层间绝缘层17之前在衬底上保形形成下蚀刻停止层15。下蚀刻停止层15由相对于下层间绝缘层17具有蚀刻选择性的绝缘层形成。
现在参考图3、11A和11B，构图下层间绝缘层17和下蚀刻停止层15，形成分别露出第一和第二节点杂质区的第一和第二节点接触孔19a和19b。在第一和第二节点接触孔19a和19b中分别形成第一节点半导体栓塞21a和第二节点半导体栓塞(未示出)。因此，第一节点半导体栓塞21a直接在第一源极/漏极区上，第二节点半导体栓塞直接在第二源极/漏极区上。可以用选择外延生长(SEG)技术形成节点半导体栓塞。特别是，可以使生长的节点半导体栓塞与暴露的节点杂质区具有相同的晶相。例如，当半导体衬底1为单晶体硅衬底，并且用硅源气体进行SEG技术时，可以形成具有单晶体硅结构的节点半导体栓塞。可以用P型或N型杂质掺杂节点半导体栓塞。或者，节点半导体栓塞可以用本征半导体形成。
在包括节点半导体栓塞的半导体衬底上形成半导体本体层。可以用非晶硅层或多晶硅层形成半导体本体层。构图半导体本体层，在下层间绝缘层17上形成第一和第二本体图形23a和23b。形成第一本体图形23a跨过第一驱动栅极电极7d’，并与第一节点半导体栓塞21a接触，形成第二本体图形23b跨过第二驱动栅极电极7d”，并与第二节点半导体栓塞接触。
然后，使第一和第二本体图形23a和23b结晶化，形成单晶体结构。使用本领域中公知的固相外延(SPE)技术进行本体图形23a和23b的结晶化。在大约500℃到大约800℃的温度下进行SPE技术。
在SPE工艺期间，节点半导体栓塞作为籽晶层(seed layer)。换句话说，本体图形23a和23b转换为与节点半导体栓塞相同的晶体结构。例如，当节点半导体栓塞为单晶体硅栓塞，并且本体图形23a和23b为非晶硅图形或多晶硅图形时，在SPE工艺期间，本体图形23a和23b转换为单晶体硅图形。
在构图半导体本体层之前结晶化本体图形23a和23b。但是，当在构图半导体本体层之前进行结晶化时，将在后续工艺中形成的负载晶体管的沟道区中形成晶粒边界。如此，可能降低负载晶体管的电特性，并且由于晶粒边界，负载晶体管将表现出不一致的电特性。因此，在构图半导体本体层之后进行结晶化。
现在参考图4、12A和12B，在结晶的本体图形表面上形成栅极绝缘层25。然后在栅极绝缘层25上形成栅极导电层。栅极导电层由多晶硅层形成。构图栅极导电层，形成分别跨过第一和第二本体图形23a和23b的第一和第二本负载栅极电极27a和27b。形成第一负载栅极电极27a，从而第一负载栅极电极27a的一端与第二节点半导体栓塞上的第二本体图形23b重叠和/或相邻。同样，形成第二负载栅极电极27b，从而第二负载栅极电极27b的一端到与第一节点半导体栓塞21a上的第一本体图形23a重叠和/或相邻。
用负载栅极电极27a和27b作为离子注入掩模，在本体图形23a和23b中注入不同于第一导电类型的第二导电类型的杂质离子，从而形成第二导电类型的LDD区29。然后在负载栅极电极27a和27b的侧壁上形成栅极隔离物31。然后，负载栅极电极27a和27b以及栅极隔离物31作为离子注入掩模，在本体图形23a和23b中注入第二导电类型的杂质离子。结果，在与第一负载栅极电极27a相邻并与第一节点半导体栓塞21a接触的第一本体图形23a中形成第一漏极区33d’，在与第二负载栅极电极27b相邻并与第二节点半导体栓塞接触的第二本体图形23b中形成第二漏极区(未示出)。此外，在与第一负载栅极电极27a相邻并与第一漏极区33d’相对的第一本体图形23a中形成第一源极区33s’，在与第二负载栅极电极27b相邻并与第二漏极区相对的第二本体图形23b中形成第二源极区(未示出)。如此，在第一和第二本体图形23a和23b中分别形成第一和第二负载晶体管TL1和TL2。当第二导电类型为P型时，负载晶体管TL1和TL2为P沟道TFT，负载栅极电极27a和27b为P型多晶硅图形。
在包括负载晶体管TL1和TL2的半导体衬底上形成上层间绝缘层37。在形成上层间绝缘层37之前还保形形成上蚀刻停止层35。上蚀刻停止层35由相对于上层间绝缘层37具有蚀刻选择性的绝缘层形成。例如，当上层间绝缘层37为二氧化硅层时，上蚀刻停止层35为氮化硅层或氮氧化硅层。
参考图5、13A和13B，依次构图上层间绝缘层37、上蚀刻停止层35、负载栅极电极27a和27b、下层间绝缘层17以及下蚀刻停止层15，形成分别暴露出第一和第二驱动栅极电极7d’和7d”的第一和第二栅极接触孔39a和39b。在第一栅极接触孔39a中形成第一金属栅极栓塞(未示出)。在第二栅极接触孔39b中形成第二金属栅极栓塞41b。
构图上层间绝缘层37、上蚀刻停止层35、负载栅极电极27a和27b、下层间绝缘层17以及下蚀刻停止层15，形成第一和第二漏极接触孔43n’和43n”。形成第一漏极接触孔43n’，暴露出第一漏极区33d’、第一节点半导体栓塞21a的侧壁、第二负载栅极电极27b和第一节点杂质区13n’。形成第二漏极接触孔43n”，暴露出第二漏极区、第二节点半导体栓塞的侧壁、第一负载栅极电极27a和第二节点杂质区。在形成漏极接触孔43n’和43n”期间，可以形成第一和第二下位线接触孔43b’和43b”(分被暴露出第一和第二位线杂质区)以及第一和第二下地线接触孔43s’和43s”(分被暴露出第一和第二接地杂质区)。
在第一漏极接触孔43n’中形成第一金属漏极栓塞45n’，在第二漏极接触孔43n”中形成第二金属漏极栓塞(未示出)。因此，第一金属漏极栓塞45n’直接在第一漏极区33d’、第一节点半导体栓塞21a的侧壁和第二负载栅极电极27b上，第二金属漏极栓塞直接在第二漏极区、第二节点半导体栓塞的侧壁和第一负载栅极电极上。此外，在第一下地线接触孔43s’中形成第一下地线接触栓塞45s’，在第二下地线接触孔43s”中形成第二下地线接触栓塞(未示出)。另外，在第一下位线接触孔43b’中形成第一下位线接触栓塞45b’，在第二下位线接触孔43b”中形成第二下位线接触栓塞(未示出)。
第一和第二漏极接触孔43n’和43n”、第一和第二下地线接触孔43s’和43s”以及第一和第二下位线接触孔43b’和43b”可以与第一和第二栅极接触孔39a和39b同时形成。在这种情况下，金属漏极栓塞、下位线接触栓塞和下地线接触栓塞也可以与金属栅极栓塞同时形成。可以用选择的金属层形成金属漏极栓塞、下位线接触栓塞、下地线接触栓塞和金属栅极栓塞，相对于P型和N型半导体提供欧姆接触。更具体的，栓塞由依次叠置的阻挡金属层，例如氮化钛层，和金属层，例如钨层，以及平面化的金属层和阻挡金属层形成。结果，每个栓塞包括钨栓塞和围绕钨栓塞的阻挡金属层图形。或者，栓塞由单金属层，例如钨层，形成。
然后，在包括金属漏极栓塞、下位线接触栓塞、下地线接触栓塞和金属栅极栓塞的半导体衬底上形成第一绝缘层47。
如此，半导体栓塞和金属漏极栓塞在驱动晶体管的源极/漏极区与负载晶体管的源极/漏极区之间分别形成多层栓塞。在一些实施例中，金属漏极栓塞用不同于参考图13B介绍的结构形成。图13C和13D示出了根据本发明的其它实施例的SRAM单元形成金属漏极栓塞的方法的剖面图。
参考图13C，蚀刻上层间绝缘层37、上蚀刻停止层35、第二负载栅极电极27b、第一漏极区33d和第一节点半导体栓塞21a，形成第一漏极接触孔43na’。可以不暴露出第一节点杂质区13n’形成第一漏极接触孔43na’。由此，在形成第一漏极接触孔43na’之后，第一凹陷的节点半导体栓塞21a’留在第一节点杂质区13n’上。然后，使用金属层，例如钨层，在第一漏极接触孔43na’中形成第一金属漏极栓塞45na’。如此，第一金属漏极栓塞45na’直接形成在第一节点半导体栓塞21a’和第一漏极区33d上。在形成第一金属漏极栓塞45na’期间，在第二节点杂质区上形成与第一金属漏极栓塞45na’具有相同结构的第二金属漏极栓塞(未示出)。
当节点半导体栓塞具有与节点杂质区相同的导电类型时，可以形成图13C所示的第一金属漏极栓塞45na’。
现在参考图13D，在形成图13C中介绍的第一漏极接触孔43na’之后，还蚀刻下层间绝缘层17和下蚀刻停止层15。结果，形成第一漏极接触孔43nb’，暴露出第一节点杂质区13n’以及第一凹陷的节点半导体栓塞21a’。使用金属层，例如钨层，在第一漏极接触孔43nb’中形成第一金属漏极栓塞45nb’。如此，直接在第一节点杂质区13n’和第一半导体栓塞21a’的至少一个侧壁上形成第一金属漏极栓塞45nb’。因此，即使用与第一节点杂质区13n’不同导电类型的半导体材料或本征半导体形成第一节点半导体栓塞21a’，也可以降低第一漏极区33d’、第二负载栅极电极27b和第一节点杂质区13n’之间的接触电阻。在形成第一金属漏极栓塞45nb’期间，在第二节点杂质区上形成与第一金属漏极栓塞45nb’具有相同结构的第二金属漏极栓塞(未示出)。
参考图6、14A和14B，构图第一绝缘层47、上层间绝缘层37、上蚀刻停止层35、下层间绝缘层17和下蚀刻停止层15，形成分别暴露出第一和第二传送栅极电极7t’和7t”的第一和第二字线接触孔49w’和49w”。在形成字线接触孔49w’和49w”期间，形成第一和第二中间地线接触孔49s’和49s”，分别暴露出第一下地线接触栓塞45s’和第二中间地线接触栓塞。在第一和第二字线接触孔49w’和49w”中分别形成第一字线接触栓塞51w’和第二字线接触栓塞(未示出)，在第一和第二中间地线接触孔49s’和49s”中分别形成第一中间地线接触栓塞51s’和第二中间地线接触栓塞(未示出)。
然后，在包括字线接触栓塞和中间地线接触栓塞的半导体衬底表面形成第二绝缘层53。然后，使用镶嵌工艺在第二绝缘层53中形成平行于x轴的字线55w。形成字线55w接触字线接触栓塞。在包括字线55w的半导体衬底上形成第三绝缘层57。
参考图7、15A和15B，构图第一到第三绝缘层47、53和57、上层间绝缘层37和上蚀刻停止层35形成分别暴露出第一源极区33s’和第二源极区(未示出)的第一和第二电源线接触孔59c’和59c”。在形成电源线接触孔59c’和59c”期间，形成第一和第二上地线接触孔59s’和59s”，分别暴露出第一和第二中间地线接触栓塞，形成第一和第二中间位线接触孔59b’和59b”，分别暴露出第一和第二下位线接触栓塞。在第一和第二电源线接触孔59c’和59c”中分别形成第一和第二电源线接触栓塞(未示出)，在第一和第二上地线接触孔59s’和59s”中分别形成第一上地线接触栓塞61s’和第二上地线接触栓塞(未示出)。在形成电源线接触栓塞和上地线接触栓塞期间，在第一和第二中间位线接触孔59b’和59b”中分别形成第一中间位线接触栓塞61b’和第二中间位线接触栓塞(未示出)。
参考图8、16A和16B，在包括电源线接触栓塞的半导体衬底上形成第四绝缘层63。使用镶嵌工艺在第四绝缘层63中形成地线65s和电源线65c。形成地线65s和电源线65c跨过有源区3a和3b。形成地线65s接触第一和第二上地线接触栓塞，形成电源线65c接触第一和第二电源线接触栓塞。
参考图9、17A和17B，在包括电源和地线65c和65s的半导体衬底上形成第五绝缘层67。构图第五绝缘层67，形成分别暴露出第一和第二中间位线接触栓塞的第一和第二上位线接触孔69b’和69b”。在第一和第二上位线接触孔69b’和69b”中分别形成第一上位线接触栓塞71b’和第二上位线接触栓塞(未示出)。在包括上位线接触栓塞的半导体衬底上形成导电层，例如，金属层。构图导电层，形成彼此平行的第一和第二位线73b’和73b”。形成第一位线73b’覆盖第一上位线接触栓塞71b’，形成第二位线73b”，覆盖第二上位线接触栓塞。
因此，静态随机存取存储器(SRAM)器件包括在具有源极/漏极区的半导体衬底上的体MOS晶体管、在体MOS晶体管上的绝缘层以及在体MOS晶体管上的绝缘层上的具有源极/漏极区的薄膜晶体管。多层栓塞将体MOS晶体管的源极/漏极区连接到薄膜晶体管的源极/漏极区。多层栓塞包括延伸穿过绝缘层的至少一部分并直接在体MOS晶体管的源极/漏极区上的半导体栓塞，以及延伸穿过绝缘层的至少一部分并直接在体MOS晶体管的源极/漏极区和半导体栓塞上的金属栓塞。
如上所述，根据本发明的实施例，形成具有单晶体本体图形的薄膜MOS晶体管，并且在节点杂质区上形成提供欧姆接触的漏极节点接触结构。因此，如果在SRAM单元中使用漏极节点接触结构和薄膜MOS晶体管，则能够形成电特性与体CMOS SRAM单元相当的适于高度集成的SRAM器件的紧凑的单元。
虽然参考本发明的实施例详细示出和介绍了本发明，但是，本领域的普通技术人员应当理解，不脱离由附带的权利要求书及其等价物定义的本发明的精神和范围可以进行形式和细节上的各种变化。

Claims (50)

1.一种静态随机存取存储器(SRAM)器件，包括：
在具有源极/漏极区的半导体衬底上的体MOS晶体管；
在体MOS晶体管上的绝缘层；
在体MOS晶体管上的绝缘层上的具有源极/漏极区的薄膜晶体管；以及
多层栓塞，包括延伸穿过绝缘层的至少一部分并直接在体MOS晶体管的源极/漏极区上的半导体栓塞，以及延伸穿过绝缘层的至少一部分并直接在体MOS晶体管的源极/漏极区和半导体栓塞上的金属栓塞。
2.根据权利要求1的器件，其中半导体栓塞与体MOS晶体管的源极/漏极区为相同的导电类型，其中体MOS晶体管的源极/漏极区与薄膜晶体管的源极/漏极区为不同的导电类型。
3.根据权利要求2的器件，其中半导体栓塞和体MOS晶体管的源极/漏极区为n型导电类型，其中薄膜晶体管的源极区为p型导电类型。
4.根据权利要求1的器件，其中金属栓塞直接在体MOS晶体管的源极/漏极区和半导体栓塞的至少一个侧壁上。
5.根据权利要求4的器件，其中半导体栓塞包括本征半导体和/或不同于体MOS晶体管的源极/漏极区的导电类型。
6.根据权利要求5的器件，其中半导体栓塞包括p型导电类型，并且其中体MOS晶体管包括n型导电类型。
7.根据权利要求4的器件，其中半导体栓塞直接在薄膜晶体管的源极/漏极区上。
8.根据权利要求1的器件，其中体MOS晶体管是n沟道金属氧化物半导体(NMOS)晶体管，薄膜MOS晶体管是p沟道金属氧化物半导体(PMOS)晶体管。
9.根据权利要求1的器件，其中薄膜晶体管是第一薄膜晶体管，还包括：
在与第一薄膜晶体管相邻的绝缘层上的第二薄膜晶体管，
其中金属栓塞直接在第二薄膜晶体管的栅极电极上。
10.根据权利要求9的器件，其中体MOS晶体管为第一体MOS晶体管，其中金属栓塞为第一金属栓塞，还包括：
在与第一体MOS晶体管相邻的衬底上的第二体MOS晶体管；以及
延伸穿过绝缘层的至少一部分并直接在第二薄膜晶体管的栅极电极和第二体MOS晶体管的栅极电极上的第二金属栓塞。
11.根据权利要求10的器件，其中第二体MOS晶体管的栅极电极为n型多晶硅图形，其中第二薄膜晶体管的栅极电极为p型多晶硅图形。
12.根据权利要求9的器件，其中体MOS晶体管为驱动晶体管，第一薄膜晶体管为负载晶体管，其中第二薄膜晶体管为SRAM器件的传送晶体管。
13.根据权利要求12的器件，其中字线连接到第二薄膜晶体管的栅极电极。
14.根据权利要求12的器件，其中位线连接到第二薄膜晶体管的源极/漏极区。
15.根据权利要求1的器件，其中在体MOS晶体管上的绝缘层是第一绝缘层，还包括：
在薄膜晶体管上的第二绝缘层，
其中金属栓塞可以延伸穿过第二绝缘层。
16.根据权利要求1的器件，其中薄膜晶体管包括具有单晶体硅结构的本体部分。
17.根据权利要求9的器件，其中通过固相外延工艺形成薄膜晶体管的本体部分，并且与半导体栓塞具有相同的晶体结构。
18.根据权利要求1的器件，其中金属栓塞包括钨栓塞。
19.根据权利要求1的器件，其中金属栓塞包括钨栓塞和围绕钨栓塞的阻挡金属层。
20.一种形成半导体器件的方法，包括：
在具有源极/漏极区的半导体衬底上形成体MOS晶体管；
在体MOS晶体管上形成绝缘层；
直接在体MOS晶体管的源极/漏极区上形成并延伸穿过绝缘层的至少一部分的半导体栓塞；
在体MOS晶体管上的绝缘层上形成具有源极/漏极区的薄膜晶体管；以及
直接在半导体栓塞和薄膜晶体管的源极/漏极区上形成并延伸穿过绝缘层的至少一部分的金属栓塞。
21.根据权利要求20的方法，其中形成的半导体栓塞与体MOS晶体管的源极/漏极区具有相同的导电类型，并且其中形成的体MOS晶体管的源极/漏极区和薄膜晶体管的源极/漏极区具有不同的导电类型。
22.根据权利要求20的方法，其中形成金属栓塞还包括：
直接在体MOS晶体管的源极/漏极区和半导体栓塞的至少一个侧壁上形成金属栓塞。
23.根据权利要求22的方法，其中半导体栓塞由本征半导体和/或具有不同于体MOS晶体管的源极/漏极区的导电类型的层形成。
24.根据权利要求22的方法，其中形成薄膜晶体管还包括：
直接在半导体栓塞上形成薄膜晶体管的源极/漏极区。
25.根据权利要求20的方法，其中薄膜晶体管为第一薄膜晶体管，其中体MOS晶体管为第一体MOS晶体管，其中金属栓塞为第一金属栓塞，并且还包括：
在与第一薄膜晶体管相邻的绝缘层上形成第二薄膜晶体管，第二薄膜晶体管具有直接在第一金属栓塞上的栅极电极；
在与第一体MOS晶体管相邻的衬底上形成具有栅极电极的第二体MOS晶体管；以及
形成延伸穿过绝缘层的至少一部分并直接在第二薄膜晶体管的栅极电极和第二体MOS晶体管的栅极电极上的第二金属栓塞。
26.根据权利要求20的方法，其中形成薄膜晶体管包括：
在绝缘层上形成导电层图形，以及
在导电层图形上进行固相外延(SPE)工艺，形成具有单晶体结构的薄膜晶体管本体图形。
27.根据权利要求26的方法，其中在大约500到大约800的温度下用半导体栓塞作为籽晶层进行固相外延工艺。
28.根据权利要求26的方法，其中半导体栓塞和薄膜晶体管本体图形由单晶体硅形成。
29.一种在半导体器件中的互连结构，包括：
在半导体衬底的有源区上的绝缘层；
在绝缘层上的导电层图形；以及
多层栓塞，包括直接在有源区上并延伸穿过绝缘层的至少一部分的半导体栓塞，和直接在半导体栓塞和导电层图形上并延伸穿过绝缘层的至少一部分的金属栓塞。
30.根据权利要求29的互连结构，其中半导体栓塞与有源区包括相同的导电类型，并且其中有源区和导电层图形包括不同的导电类型。
31.根据权利要求30的互连结构，其中半导体栓塞和有源区包括n型导电类型，并且其中导电层图形的至少一部分包括p型导电类型。
32.根据权利要求29的互连结构，其中金属栓塞直接在有源区和半导体栓塞的至少一个侧壁上。
33.根据权利要求32的互连结构，其中半导体栓塞包括本征半导体和/或不同于有源区的导电类型。
34.根据权利要求33的互连结构，其中半导体栓塞包括p型导电类型，其中有源区包括n型导电类型。
35.根据权利要求32的互连结构，其中半导体栓塞直接在导电层图形上。
36.根据权利要求35的互连结构，其中半导体栓塞直接在导电层图形的下表面上，其中金属栓塞直接在半导体栓塞的侧壁和导电层图形的末端上。
37.根据权利要求29的互连结构，其中金属栓塞穿过导电层图形的一部分，半导体栓塞在金属栓塞和有源区之间延伸。
38.根据权利要求29的互连结构，其中导电层图形为第一导电层图形，还包括：
在与第一导电层图形相邻的绝缘层上并且直接在金属栓塞上的第二导电层图形。
39.根据权利要求29的互连结构，其中导电层图形和半导体栓塞包括单晶体硅。
40.根据权利要求29的互连结构，其中金属栓塞为与n型半导体和p型半导体具有欧姆接触的金属层。
41.一种节点接触结构，包括：
在半导体衬底上形成的下栅极电极；
覆盖具有下栅极电极的半导体衬底的下层间绝缘层；
在下层间绝缘层上形成的上栅极电极；
覆盖上栅极电极和下层间绝缘层的上层间绝缘层；以及
穿过上和下层间绝缘层与上和下栅极电极接触的金属栓塞。
42.根据权利要求41的节点接触结构，其中金属栓塞穿过上栅极电极的一部分。
43.根据权利要求41的节点接触结构，其中下栅极电极具有与上栅极电极不同的导电类型。
44.根据权利要求43的节点接触结构，其中下栅极电极为N型多晶硅图形，上栅极电极为P型多晶硅图形。
45.一种半导体器件的制造方法，包括：
在半导体衬底的预定区域形成隔离层，定义有源区；
形成覆盖隔离层和有源区上的下层间绝缘层；
构图下层间绝缘层，形成露出有源区的接触孔；
使用选择外延生长技术形成填充接触孔的单晶体半导体栓塞；
在下层间绝缘层和半导体栓塞上形成非晶半导体层或多晶半导体层；
构图半导体层，形成覆盖半导体栓塞的半导体图形；以及
用固相外延技术使半导体图形结晶，转换为具有单晶体结构的本体图形。
46.根据权利要求45的方法，其中半导体衬底为单晶体硅衬底。
47.根据权利要求46的方法，其中单晶体半导体栓塞为单晶体硅栓塞。
48.根据权利要求47的方法，其中半导体层由非晶硅层或多晶硅层形成。
49.根据权利要求45的方法，其中在大约500℃到800℃的温度下进行固相外延工艺。
50.根据权利要求45的方法，还包括在单晶体本体图形上形成薄膜金属氧化物半导体(MOS)晶体管。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102487065A (zh) * 2010-12-01 2012-06-06 上海丽恒光微电子科技有限公司 Soc架构及其制造方法
CN102598266A (zh) * 2009-11-20 2012-07-18 株式会社半导体能源研究所 半导体装置
CN103489867A (zh) * 2012-06-12 2014-01-01 瑞萨Sp驱动器公司 Sram
CN103633146A (zh) * 2012-08-24 2014-03-12 三星显示有限公司 薄膜晶体管阵列基板和包括该基板的显示设备
CN106847816A (zh) * 2010-02-05 2017-06-13 株式会社半导体能源研究所 半导体装置
CN107302018A (zh) * 2011-03-25 2017-10-27 株式会社半导体能源研究所 半导体装置及制造半导体装置的方法
WO2018152697A1 (zh) * 2017-02-22 2018-08-30 中国科学院微电子研究所 基于过渡金属氧化物的选择器及其制备方法
US10505520B2 (en) 2009-11-20 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100663360B1 (ko) * 2005-04-20 2007-01-02 삼성전자주식회사 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들
KR101214901B1 (ko) * 2006-02-09 2012-12-26 삼성전자주식회사 다층 반도체 장치
JP2007266569A (ja) * 2006-02-28 2007-10-11 Toshiba Corp 半導体記憶装置およびその製造方法
KR100803666B1 (ko) 2006-07-26 2008-02-19 삼성전자주식회사 스택형 반도체 장치 및 그 제조 방법
US7869262B2 (en) * 2007-01-29 2011-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with an asymmetric layout structure
US7776718B2 (en) * 2007-06-25 2010-08-17 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor substrate with reduced gap size between single-crystalline layers
JP2009076879A (ja) * 2007-08-24 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2010114380A (ja) * 2008-11-10 2010-05-20 Toshiba Corp 半導体装置
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102281043B1 (ko) * 2009-10-29 2021-07-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101824854B1 (ko) * 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101708607B1 (ko) * 2009-11-20 2017-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102668063B (zh) 2009-11-20 2015-02-18 株式会社半导体能源研究所 半导体装置
CN105655340B (zh) 2009-12-18 2020-01-21 株式会社半导体能源研究所 半导体装置
KR102402342B1 (ko) * 2010-02-05 2022-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101819197B1 (ko) 2010-02-05 2018-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
CN102822978B (zh) 2010-03-12 2015-07-22 株式会社半导体能源研究所 半导体装置及其制造方法
US11257867B1 (en) * 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
WO2013091138A1 (en) 2011-12-21 2013-06-27 Intel Corporation Mechanism for facilitating power extension service at computing devices
JP2014222740A (ja) * 2013-05-14 2014-11-27 株式会社東芝 半導体記憶装置
GB2529582B (en) * 2013-06-25 2019-10-23 Intel Corp Monolithic three-dimensional (3D) ICs with local inter-level interconnects
KR102053348B1 (ko) 2013-09-05 2019-12-06 삼성전자주식회사 반도체 소자
WO2015181997A1 (en) * 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9647129B2 (en) * 2014-07-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP3276653A4 (en) * 2015-03-26 2018-11-21 Renesas Electronics Corporation Semiconductor device
WO2017081579A1 (en) * 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP3440705A4 (en) * 2016-04-01 2019-11-13 INTEL Corporation TRANSISTOR CELLS COMPRISING A DEEP INTERCONNECTION HOLE COVERED WITH DIELECTRIC MATERIAL
BR112019001313A2 (pt) 2016-08-26 2019-04-30 Intel Corporation estruturas de dispositivo de circuito integrado e técnicas de fabricação de frente e verso
US11942526B2 (en) * 2017-03-28 2024-03-26 Intel Corporation Integrated circuit contact structures
KR20180120870A (ko) * 2017-04-27 2018-11-07 삼성전자주식회사 반도체 소자
DE112017008080T5 (de) 2017-12-26 2020-07-09 Intel Corporation Gestapelte transistoren mit zuletzt ausgebildetem kontakt
US11430814B2 (en) 2018-03-05 2022-08-30 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
JP6596120B2 (ja) * 2018-05-17 2019-10-23 ルネサスエレクトロニクス株式会社 半導体装置
US20200098737A1 (en) * 2018-09-25 2020-03-26 Intel Corporation Stacked-substrate fpga semiconductor devices
US11688780B2 (en) 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization
US11955558B2 (en) 2019-04-26 2024-04-09 Sharp Kabushiki Kaisha Display device
US11469321B2 (en) 2020-02-27 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
JP2023043704A (ja) * 2021-09-16 2023-03-29 キオクシア株式会社 半導体記憶装置
WO2023156869A1 (ja) * 2022-02-18 2023-08-24 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US622214A (en) * 1899-04-04 Trolley-wheel
JPS5856362A (ja) * 1981-09-29 1983-04-04 Fujitsu Ltd 半導体装置の製造方法
JPS62177909A (ja) * 1986-01-31 1987-08-04 Hitachi Ltd 半導体装置の製造方法
US5128732A (en) * 1987-05-30 1992-07-07 Kozo Iizuka, Director General, Agency Of Industrial Science & Technology Stacked semiconductor device
JPH01168050A (ja) * 1987-12-24 1989-07-03 Agency Of Ind Science & Technol 積層型半導体装置
JPH07109863B2 (ja) * 1989-04-13 1995-11-22 日本電気株式会社 能動層２層積層記憶素子
JPH03136246A (ja) * 1989-10-20 1991-06-11 Sanyo Electric Co Ltd 半導体装置の製造方法
US5159416A (en) * 1990-04-27 1992-10-27 Nec Corporation Thin-film-transistor having schottky barrier
JP3003188B2 (ja) 1990-09-10 2000-01-24 ソニー株式会社 半導体メモリ及びその製造方法
JPH0732200B2 (ja) * 1990-11-15 1995-04-10 株式会社東芝 スタティック型メモリセル
JPH0541378A (ja) * 1991-03-15 1993-02-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3074758B2 (ja) * 1991-03-28 2000-08-07 日本電気株式会社 スタティック半導体記憶装置及びその製造方法
JPH05102430A (ja) * 1991-04-23 1993-04-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2914010B2 (ja) * 1991-06-06 1999-06-28 日本電気株式会社 半導体記憶装置
DE69324864T2 (de) * 1992-08-21 1999-10-07 St Microelectronics Inc Verfahren zur Herstellung einer Halbleiter-Speicherstruktur vom vertikalen Typ und nach dem Verfahren hergestellte Struktur
US5432129A (en) * 1993-04-29 1995-07-11 Sgs-Thomson Microelectronics, Inc. Method of forming low resistance contacts at the junction between regions having different conductivity types
JPH06334148A (ja) * 1993-05-20 1994-12-02 Fujitsu Ltd 半導体装置及びその製造方法
JP2586806B2 (ja) * 1993-11-18 1997-03-05 日本電気株式会社 半導体記憶装置
JP2596359B2 (ja) * 1993-12-17 1997-04-02 日本電気株式会社 半導体集積回路装置
JP2906971B2 (ja) * 1993-12-30 1999-06-21 日本電気株式会社 半導体記憶装置の製造方法
JP2878986B2 (ja) * 1994-05-20 1999-04-05 株式会社東芝 薄膜キャパシタ及び半導体記憶装置
US5426324A (en) * 1994-08-11 1995-06-20 International Business Machines Corporation High capacitance multi-level storage node for high density TFT load SRAMs with low soft error rates
JP3570052B2 (ja) * 1995-01-19 2004-09-29 セイコーエプソン株式会社 半導体メモリ装置及びその製造方法
US5545584A (en) * 1995-07-03 1996-08-13 Taiwan Semiconductor Manufacturing Company Unified contact plug process for static random access memory (SRAM) having thin film transistors
US5670812A (en) * 1995-09-29 1997-09-23 International Business Machines Corporation Field effect transistor having contact layer of transistor gate electrode material
US5675185A (en) 1995-09-29 1997-10-07 International Business Machines Corporation Semiconductor structure incorporating thin film transistors with undoped cap oxide layers
KR100213201B1 (ko) * 1996-05-15 1999-08-02 윤종용 씨모스 트랜지스터 및 그 제조방법
US5804470A (en) * 1996-10-23 1998-09-08 Advanced Micro Devices, Inc. Method of making a selective epitaxial growth circuit load element
JP3869089B2 (ja) * 1996-11-14 2007-01-17 株式会社日立製作所 半導体集積回路装置の製造方法
TW366567B (en) 1997-01-15 1999-08-11 Promos Technologies Inc DRAM P-path film transistor self-alignment offset structure
US6731007B1 (en) * 1997-08-29 2004-05-04 Hitachi, Ltd. Semiconductor integrated circuit device with vertically stacked conductor interconnections
US6271542B1 (en) * 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
JP3697044B2 (ja) * 1997-12-19 2005-09-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100480578B1 (ko) 1997-12-27 2005-05-16 삼성전자주식회사 필드산화막위에소오스/드레인을형성시키는모스트랜지스터의제조방법
US6049106A (en) * 1999-01-14 2000-04-11 Micron Technology, Inc. Large grain single crystal vertical thin film polysilicon MOSFETs
JP3414662B2 (ja) 1999-01-19 2003-06-09 株式会社半導体エネルギー研究所 Ｓｒａｍセル及びその製造方法
US6833084B2 (en) * 1999-04-05 2004-12-21 Micron Technology, Inc. Etching compositions
JP2001094094A (ja) 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
KR100366639B1 (ko) 2001-03-23 2003-01-06 삼성전자 주식회사 다공성 산화막 플러그에 의한 저저항 컨택 형성방법 및이를 이용한 반도체 장치의 형성방법
JP4911838B2 (ja) * 2001-07-06 2012-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI252565B (en) 2002-06-24 2006-04-01 Hitachi Ltd Semiconductor device and manufacturing method thereof
US6882010B2 (en) * 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
KR100519801B1 (ko) * 2004-04-26 2005-10-10 삼성전자주식회사 스트레스 완충 스페이서에 의해 둘러싸여진 노드 콘택플러그를 갖는 반도체소자들 및 그 제조방법들

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102598266A (zh) * 2009-11-20 2012-07-18 株式会社半导体能源研究所 半导体装置
CN102598266B (zh) * 2009-11-20 2015-04-22 株式会社半导体能源研究所 半导体装置
US10505520B2 (en) 2009-11-20 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
CN106847816A (zh) * 2010-02-05 2017-06-13 株式会社半导体能源研究所 半导体装置
CN102487065A (zh) * 2010-12-01 2012-06-06 上海丽恒光微电子科技有限公司 Soc架构及其制造方法
CN107302018A (zh) * 2011-03-25 2017-10-27 株式会社半导体能源研究所 半导体装置及制造半导体装置的方法
CN107302018B (zh) * 2011-03-25 2021-01-15 株式会社半导体能源研究所 半导体装置及制造半导体装置的方法
CN103489867A (zh) * 2012-06-12 2014-01-01 瑞萨Sp驱动器公司 Sram
CN103489867B (zh) * 2012-06-12 2017-12-05 辛纳普蒂克斯日本合同会社 Sram
CN103633146A (zh) * 2012-08-24 2014-03-12 三星显示有限公司 薄膜晶体管阵列基板和包括该基板的显示设备
WO2018152697A1 (zh) * 2017-02-22 2018-08-30 中国科学院微电子研究所 基于过渡金属氧化物的选择器及其制备方法

Also Published As

Publication number Publication date
JP2011258976A (ja) 2011-12-22
CN100407426C (zh) 2008-07-30
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KR20050073948A (ko) 2005-07-18
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KR100615085B1 (ko) 2006-08-22
TWI300270B (en) 2008-08-21
US7521715B2 (en) 2009-04-21

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