CN103489867A - Sram - Google Patents

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Abstract

本发明提供一种SRAM，其根据允许网孔的布局规则，在下部具有钛膜或钽膜的金属布线上配置具有钨插塞的过孔，在所述SRAM的存储单元中，可以得知存在导致成品率降低的情况。发现其原因为，在产生网孔的情况下，在用于过孔的埋入的钨CVD时，作为其反应气体的六氟化钨使金属布线的下部钛膜或钽膜消失，使金属布线与下层过孔的接触断开或高电阻化。本发明抑制由这样的缺陷原因导致的成品率的降低。在最下层包含钛膜或钽膜的金属布线的端部以与具有钨插塞的上层过孔的一条边之间不足对准精度的宽裕度(余量)相邻地配置的情况下，尽可能地使下层过孔远离所述金属布线的端部而配置。

Description

SRAM
技术领域
本发明涉及高集成的SRAM的布局，尤其能够良好地利用于抑制成品率的降低。
背景技术
伴随着SRAM(Static Random Access Memory：静态随机存储器)的集成度的提高，出现了连布局上的宽裕度也不得不减小的倾向。尤其是，由于存储单元矩阵状地排列有多个，所以设计成使各个存储单元的面积精细化至极限。
在专利文献1中，公开有以使字线和VSS电源线在不同的布线层中正交的方式布局设计的SRAM的存储单元。由于字线和VSS电源线不在同一布线层中在长距离范围内并行，所以抑制了布线间的寄生电容的增加，能够防止由跨着两布线间的微粒引起的短路缺陷所导致的成品率降低。
为了不增加布线层的数量地进行精细化，不得不减少布局上的宽裕度。例如，以往，考虑布线层和连接布线层间的贯穿式过孔(through-hole via)(以下仅称作过孔)在光刻工序中的对准精度，采用了使布线层大于过孔的布局规则，但在高集成的SRAM单元中，还采用了允许布线层的宽度和过孔的大小为相同尺寸的布局规则。在该情况下，由于布线的端部和过孔的端部配置在同一线上，所以会因对准错位而在没有布线的部分处形成过孔，即发生所谓的称作“网孔(目外れ)”或“网眼(目明き)”的状态。
在专利文献2中，指出了在允许网孔的情况下、在具有铝布线和钨插塞的过孔上产生的问题，并公开了解决该问题的半导体制造工序。在钨插塞上，形成有覆盖过孔的底部和侧壁的、基于钛膜和氮化钛膜的阻挡膜。其用于防止在钨的CVD(Chemical Vapor Deposition：化学气相沉淀)时所使用的六氟化钨和铝发生反应而生成氟化铝并产生空隙。在产生网孔的情况下，过孔的纵横比变高，作为插塞的阻挡膜的钛/氮化钛层叠膜难以形成在通孔的侧壁上，从而布线层的铝露出。因此，在阻挡膜没有充分形成的部分处，产生如下问题：铝发生反应而产生空隙，插塞与布线之间的电连接的可靠性降低以及连接电阻上升(专利文献2的第0006段)。另外，在过孔底部附近的阻挡膜因氮化钛膜不充分而仅为钛膜的情况下，钛膜与六氟化钨反应而消失，氮化钛膜发生剥离(专利文献2的第0007段)。在专利文献2中，为了解决这些问题，公示有如下工序，使通孔的作为阻挡膜的氮化钛膜通过例如高定向性溅射法而形成，并进一步在该氮化钛膜的形成工序中，使暴露在包含氮气的气体中的布线的侧面氮化(专利文献2的第0043段～第0046段等)。即使铝在布线的侧面露出，该部分也会被氮化而形成氮化铝，从而防止布线的铝与六氟化钨反应。由此，即使采用允许网孔的布局规则，也不会导致成品率的降低。
现有技术文献
专利文献
专利文献1：日本特开2010-166102号公报
专利文献2：日本特开2003-303881号公报
发明内容
本发明人对更精细的半导体制造工序中的SRAM的存储单元与上述同样地采用了允许网孔的布局规则，发现了由网孔引起的其他缺陷模式。已经明确了该缺陷模式是，在隔着铝等金属布线的下层过孔和上层过孔配置在布局设计上的相同位置、即过孔的中心轴配置在同一轴上的状态下、且金属布线的端部在其与上层过孔的一条边之间以不足对准精度的宽裕度(余量)相邻地配置的情况下产生的。金属布线例如由下部钛膜、下部氮化钛膜、铜添加铝膜、上部钛膜、以及上部氮化钛膜构成，在过孔中通过使用了六氟化钨的CVD而埋入有钨。本发明人对缺陷部位的截面进行了分析，明确了产生网孔且过孔中的产生网孔的部分到达金属布线的下部，存在于下层过孔之上的底部钛膜从该端面消失。若下部钛膜的这样的消失遍及下层过孔的上部整个表面，则金属布线与下层过孔之间的电连接被损坏而断开，即使在消失止于一部分的情况下，也会导致接触电阻高电阻化的问题。
以往，即使产生网孔，过孔的蚀刻也不会到达金属布线的下部。该情况记载在例如专利文献2的图7及其说明中。因此，仅在产生网孔的过孔与其下侧的布线层的接触中注意到了网孔的影响。因此，金属布线与上层过孔的关系被布局规则规定，在假设此为允许网孔的规则的情况下，通过对制造工序或器件构造进行研究，采取对策以避免产生问题。
但是，通过本发明者人的分析进一步明确了如下问题：在采用集成度进一步提高的精细半导体制造工序的情况下，如上所述，会产生新的技术课题，即，在上层过孔和金属布线上产生的网孔的影响会对该金属布线与下层过孔的接触带来影响。这是为了提高集成度，通过使金属布线的布线层的厚度变薄等器件构造上的变更而新产生的技术课题。在以往的布局规则中，相邻层之间的关系是既定的，但关于本次技术课题，当在金属布线和上层过孔上产生网孔时，在布线的下部钛膜消失后，仅在下层过孔在该部分的配置部位产生，因此，无法禁止或限制这样的状况。另外，根据本发明者人的进一步分析，发现了即使是铝以外的布线层，只要是在与下层过孔相接触的部分处具有钛膜或钨膜的金属布线，就会在与形成过孔的钨的六氟化钨之间发生同样的反应而产生相同问题。
本发明的目的在于，在布线层和其上层过孔中，采用了用于形成上述上层过孔的蚀刻达到上述布线层区域以外的部分、即采用了允许所谓的网孔的布局规则的情况下，也防止上述布线层与下层过孔之间的连接可靠性降低、和由电接触的高电阻化引起的成品率的降低。
以下说明用于解决这样的技术课题的手段，其他技术课题和新型特征可以从本说明书的记载及附图得以明确。
根据一实施方式，如下所述。
即，最下层包含钛膜或钽膜的金属布线的端部以与具有钨插塞的上层过孔的一条边之间不足对准精度的宽裕度(余量)相邻地配置的情况下，尽可能地使下层过孔远离上述金属布线的端部而配置。
发明效果
简单说明通过上述一实施方式得到的效果，如下所述。
即，在采用了在最下层包含钛膜或钽膜的金属布线层和具有钨插塞的其上层过孔上允许网孔的布局规则的情况下，也能够防止上述金属布线层与下层过孔之间的连接可靠性的降低、和由电接触的高电阻化引起的成品率的降低。
附图说明
图1是用于表示本发明的第1布线、第2布线、连接第1布线和第2布线的接点、第1过孔及第2过孔的配置的截面图和布局图。
图2是在本实施方式中用于形成过孔的半导体制造工序的一例。
图3是表示缺陷产生的原理的说明图(没有产生缺陷的情况下的第2过孔、第2布线和第1过孔部分的截面图和布局图)。
图4是表示缺陷产生的原理的说明图(光刻处理)。
图5是表示缺陷产生的原理的说明图(蚀刻处理)。
图6是表示缺陷产生的原理的说明图(阻挡膜形成处理)。
图7是表示缺陷产生的原理的说明图(钨CVD处理)。
图8是表示缺陷产生的原理的说明图(表示缺陷产生时的状态的截面图和布局图)。
图9是表示缺陷产生的原理的说明图(缺陷产生时的第1过孔、第1布线和接点部分的截面图和布局图)。
图10是本发明的实施方式2的SRAM的存储单元的布局图(阱层、扩散层、栅极布线层、以及接点层)。
图11是本发明的实施方式2的SRAM的存储单元的布局图(接点层及第1布线)。
图12是本发明的实施方式2的SRAM的存储单元的布局图(第1布线层、第1过孔、以及第2布线层)。
图13是本发明的实施方式2的SRAM的存储单元的布局图(第2布线层、第2过孔、以及第3布线层)。
图14是表示将存储单元矩阵状地配置而形成的SRAM的存储垫(memory mat)的布局图。
图15是本发明的实施方式2的SRAM的存储单元的下侧的单元边界902处的截面图。
图16是与接地线连接的部分中的、包含与相邻的存储单元的关系而示出的截面图。
图17是关于实施方式3的存储单元的、与接地线连接的部分中的包含与相邻的存储单元的关系而示出的截面图。
图18是表示相对于图17将基于第1过孔镜面反转而成的相邻单元的第1过孔从相邻单元删除的变形例的截面图。
图19是以往的SRAM的存储单元的例子(参照例)的截面图。
图20是求出各样品的芯片的平均缺陷率而得到的实验结果。
图21是本发明的实施方式4的SRAM的纵型存储单元(扩散层、栅极布线层、以及接点层)的布局图。
图22是本发明的实施方式4的SRAM的纵型存储单元(接点层、第1布线层、第1过孔、以及第2布线层)的布局图。
图23是本发明的实施方式5的SRAM的纵型存储单元(扩散层、栅极布线层、以及接点层)的布局图。
图24是本发明的实施方式5的SRAM的纵型存储单元(接点层、第1布线层、第1过孔、以及第2布线层)的布局图。
图25是本发明的实施方式6的SRAM的纵型存储单元(扩散层、栅极布线层、以及接点层)的布局图。
图26是本发明的实施方式6的SRAM的纵型存储单元(接点层、第1布线层、第1过孔、以及第2布线层)的布局图。
图27是本发明的实施方式6的SRAM的纵型存储单元(第1过孔、第2布线层、第2过孔、以及第3布线层)的布局图。
图28是本发明的实施方式7的SRAM的纵型存储单元(扩散层、栅极布线层、以及接点层)的布局图。
图29是本发明的实施方式7的SRAM的纵型存储单元(接点层、第1布线层、第1过孔、以及第2布线层)的布局图。
图30是本发明的实施方式8的SRAM的纵型存储单元(扩散层、栅极布线层、以及接点层)的布局图。
图31是本发明的实施方式8的SRAM的纵型存储单元(接点层、第1布线层、第1过孔、以及第2布线层)的布局图。
图32是本发明的实施方式8的SRAM的纵型存储单元(第1过孔、第2布线层、第2过孔、以及第3布线层)的布局图。
图33是6晶体管CMOS-SRAM存储单元的等效电路。
具体实施方式
1.实施方式的概要
首先，说明在本申请中公开的具有代表性的实施方式的概要。在关于具有代表性的实施方式的概要说明中，标注括号而参照的附图中的附图标记仅例示了包含于被标注附图标记的构成要素的概念。
〔1〕<CONT-M1-V1-M2-V2>
一种SRAM，具有矩阵状地配置的多个存储单元，各存储单元具有以下部分：
(a)形成有MOSFET的衬底；
(b)与上述MOSFET形成电连接的接点(10、10_5、10_8、10_9、10_12)；
(c)第1布线(20、20_3、20_4、20_7、20_10)，其与上述接点电连接，由在与上述接点相接触的面上具有钛或钽的金属层(20e)的第1布线层形成，其宽度与上述第1布线层的最小线宽相等；
(d)第1过孔(30、30_3、30_4、30_6、30_8)，其具有钨插塞(30a)且与上述第1布线电连接；
(e)第2布线(40、40_2、40_3、40_5、40_7)，其与上述第1过孔电连接，由在与上述第1过孔相接触的面上具有钛或钽的金属层(40e)的第2布线层形成，其宽度与上述第2布线层的最小线宽相等，和；
(f)第2过孔(50、50_1、50_2、50_5、50_6)，其与上述第2布线电连接，具有钨插塞(50a)，其一条边与上述第2布线层的上述最小线宽相等，
在此，上述第2布线与沿行方向或列方向延伸的上述第1布线沿相同方向延伸，上述第2布线具有上述第2布线层的上述最小线宽的2倍至3倍的长度，在与上述衬底平行的平面内，上述第1过孔在上述接点与上述第2过孔之间、配置在使得上述第1过孔与上述接点的间隔比上述接点与上述第2过孔的间隔短、且使得上述第1过孔与上述第2过孔的间隔比上述接点与上述第2过孔的间隔短的位置。
由此，在使用第1布线20和第2布线40的长度被限制为不足最小线宽的3倍的岛状的布线来形成从接点至第3布线的电连接的情况下，也能够抑制由布线层下部的钛层或钽层的消失引起的连接缺陷所导致的成品率降低。
〔2〕<CONT-M1-V1-M2-V2的最佳模式>
在技术方案1的SRAM中，上述第1过孔配置在与上述衬底平行的平面内的、上述第2过孔和上述第1过孔的间隔与上述第1过孔和上述接点的间隔相等的位置。
由此，能够最为有效地抑制由上述连接缺陷导致的成品率降低。
〔3〕<V1的1个构造>
在技术方案1或技术方案2的SRAM中，使上述第1布线的延伸方向为行方向，上述各存储单元还具有以下部分：
(g)第3布线(60_1、60_2)，其与上述第2过孔电连接，由第3布线层形成，在上述存储单元的单元边界(903、904)上沿与上述行方向正交的列方向延伸，
在此，上述第3布线为上述存储单元中的接地布线，在与上述衬底平行的平面内，当使上述存储单元在上述单元边界向行方向镜面反转地配置时，相邻的存储单元中的上述第3布线彼此重合，当使上述存储单元在上述单元边界向行方向镜面反转地配置时，相邻的存储单元中的上述第2过孔彼此重合，在上述相邻的存储单元中的一方省略上述第1过孔(30_3’、30_4’)的配置。
由此，在不允许圆或正方形等俯视观察下的纵横比为1∶1的图案以外的第1过孔的情况下、且在无法遵守当将2个岛状布线较窄得配置时对第1过孔间的间隔进行了规定的设计规则的情况下，也能够避免这些限制。
〔4〕<在单元边界上为长方形的V1>
在技术方案1或技术方案2的SRAM中，使上述第1布线的延伸方向为行方向，上述各存储单元还具有以下部分：
(g)第3布线(60_1、60_2)，其与上述第2过孔电连接，由第3布线层形成，在上述存储单元的单元边界(903、904)上沿与上述行方向正交的列方向延伸，
在此，上述第3布线为上述存储单元中的接地布线，当使上述存储单元在上述单元边界向行方向镜面反转地配置时，相邻的存储单元中的上述第3布线彼此重合，当使上述存储单元在上述单元边界向行方向镜面反转地配置时，相邻的存储单元中的上述第2过孔彼此重合，上述相邻的存储单元中的上述第1过孔(30_3’、30_4’)连结地配置。
由此，能够将基于第1过孔的电阻抑制成较低。
〔5〕<横型存储单元中的位线>
在技术方案1或技术方案2的SRAM中，使上述第1布线的延伸方向为行方向，上述各存储单元还具有以下部分：
(g)第3布线(60_3、60_4)，其与上述第2过孔电连接，由第3布线层形成，并沿与上述行方向正交的列方向延伸，
在此，上述第3布线为上述存储单元中的位线。
由此，能够适用于横型存储单元中的位线来抑制成品率的降低。
〔6〕<CONT-M1-V1>
在具有矩阵状地配置的多个存储单元的SRAM中，各存储单元具有以下部分：
(a)形成有MOSFET的衬底；
(b)与上述MOSFET形成电连接的接点(10、10_13、10_17以外)；
(c)第1布线(20、20_11、20_13以外)，其与上述接点电连接，由在与上述接点相接触的面上具有钛或钽的金属层的第1布线层形成，其宽度与上述第1布线层的最小线宽相等，长度为上述最小线宽的2倍以下；
(d)第1过孔(30、30_9、30_11)，其具有钨插塞且与上述第1布线电连接；
在此，在与上述衬底平行的平面内，上述第1过孔以与上述第1布线之间不足对准精度的宽裕度相邻地配置在上述第1布线的一端，上述接点配置在上述第1布线的另一端。
由此，能够抑制由第1过孔相对于第1布线的网孔引起的第1布线下部的钛或钽层消失所导致的、第1布线与接点的连接缺陷引起的成品率的降低。
〔7〕<纵型存储单元的位线>
在技术方案6的SRAM中，上述各存储单元还具有以下部分：
(e)第2布线(40、40_8、40_10以外)，其与上述第1过孔电连接，由第2布线层形成，并沿与上述行方向正交的列方向延伸，
在此，上述第2布线为上述存储单元中的位线。
由此，能够适用于纵型存储单元中的位线来抑制成品率的降低。
〔8〕<V1-M1-V2>
在具有矩阵状地配置的多个存储单元的SRAM中，各存储单元具有以下部分：
(a)形成有MOSFET的衬底；
(d)具有钨插塞的第1过孔(30、30_18、30_19以外)；
(e)第2布线(40、40_17、40_18以外)，其与上述第1过孔电连接，由在与上述第1过孔相接触的面上具有钛或钽的金属层(40e)的第2布线层形成，宽度与上述第2布线层的最小线宽相等；和
(f)第2过孔(50、50_8、50_9)，其与上述第2布线电连接，具有钨插塞，一条边与上述第2布线层的上述最小线宽相等，
在此，在与上述衬底平行的平面内，上述第2过孔以与上述第2布线之间不足对准精度的宽裕度相邻地配置在上述第2布线的一端，上述第1过孔配置在上述第2布线的另一端。
由此，在使用第1布线20和第2布线40的长度被限制为不足最小线宽的3倍的岛状的布线来形成从接点至第3布线的电连接的情况下，也能够抑制由布线层下部的钛层或钽层的消失引起的连接缺陷所导致的成品率降低。另外，能够将基于第2过孔的电阻抑制成较低。
〔9〕<M3纵型存储单元的位线>
在技术方案8的SRAM中，上述各存储单元还具有以下部分：
(g)第3布线，其与上述第2过孔电连接，由第3布线层形成。
在此，上述第3布线为上述存储单元中的位线。
由此，能够适用于纵型存储单元中的位线来抑制成品率的降低。
〔10〕<M3纵型存储单元的相邻存储单元间的CONT-M1-V1-M2-V2>
在具有矩阵状地配置的多个存储单元的SRAM中，各存储单元具有以下部分：
(a)形成有MOSFET的衬底；
(b)与上述MOSFET形成电连接的接点(10、10_33、10_41)；
(c)第1布线(20、20_24、20_30以外)，其与上述接点电连接，由在与上述接点相接触的面上具有钛或钽的金属层(20_e)的第1布线层形成，宽度与上述第1布线层的最小线宽相等；
(d)第1过孔(30、30_16、30_20以外)，其具有钨插塞(30a)且与上述第1布线电连接；
(e)第2布线(40、40_15、40_19以外)，其与上述第1过孔电连接，由在与上述第1过孔相接触的面上具有钛或钽的金属层(40e)的第2布线层形成，宽度与上述第2布线层的最小线宽相等；和
(f)第2过孔(50、50_7、50_10以外)，其与上述第2布线电连接，具有钨插塞(50a)，一条边与上述第2布线层的上述最小线宽相等，
在此，上述第2布线与沿行方向或列方向延伸的上述第1布线沿相同方向延伸，与相邻的存储单元中对应的第2布线连结，具有上述第2布线层的上述最小线宽的4倍至8倍的长度，在与上述衬底平行的平面内，上述第1过孔在上述接点与上述相邻的存储单元中与上述第2过孔对应的相邻第2过孔之间、配置在使得上述第1过孔与上述接点的间隔比上述接点与上述相邻第2过孔的间隔短、且使得上述第1过孔与上述相邻第2过孔的间隔比上述接点与上述相邻第2过孔的间隔短的位置。
〔11〕<技术方案10的最佳模式>
在技术方案10的SRAM中，上述第1过孔配置在平行于上述衬底的平面内的、上述相邻第2过孔和上述第1过孔的间隔与上述第1过孔和上述接点的间隔相等的位置。
由此，能够更为有效地抑制由上述连接缺陷导致的成品率的降低。
2.实施方式的详细情况
进一步详细说明实施方式。
〔实施方式1〕
图1是用于表示本发明的第1布线、第2布线、连接第1布线和第2布线的接点、第1过孔及第2过孔的配置的截面图(a)和布局图(b)。为了帮助理解，截面图(a)仅示出了要注意的层(在图1中为第1过孔30、第2布线层40、以及第2过孔50)，省略示出包含衬底以及层间绝缘膜在内的其他层。在以下本申请说明书的截面图中是同样的。第1布线20和第2布线40的宽度为最小线宽，长度大约为最小线宽的3倍，布局设计上重叠地配置在相同位置。在该长度大约为最小线宽的3倍的部分处配置有接点10、第1过孔和第2过孔。在第1布线20的长度方向的一方的端部，接点10以其一条边与第1布线20的端部在同一条线上重合的状态配置，在第2布线40的长度方向的相反侧的端部，第2过孔50以其一条边与第2布线40的端部在同一条线上重合的状态配置。
第1过孔30与第2过孔50的一条边在同一条线上重合，在能够确保电连接的范围内尽可能地远离第2布线40的长度方向的端部，并从与接点10的一条边在同一条线上重合的、第1布线20的长度方向的端部隔开对准精度的宽裕度(余量)以上的距离而配置。最优选的是，第1过孔30配置在与第2过孔50和接点10等距离的位置。其理由在后叙述。
在此，原本严密地说，“最小线宽”是指，根据构造、材料、加工精度等，按各布线层、各过孔层、接点层等各个层而应当规定的数值。但是，在存储单元的布局中，通常情况下，简单地将根据最小加工尺寸大的上侧的布线层的线和空间而确定的布线间距的1/2用作最小线宽。其原因在于，存储单元的面积通常由最小加工尺寸大的上侧的布线层的布线间距规定(限制)。在图1中，当通过第2过孔的最小加工尺寸规定最小线宽时，第2过孔以使3条边与第2布线层相接触的方式配置。另一方，由于接点10实际多能够进行比第2过孔层更精细的加工，所以接点的最小加工尺寸小于最小线宽。关于上述的“在第1布线20的长度方向的一方的端部，接点10以其一条边与第1布线20的端部在同一条线上重合的状态配置”，并不是规定为在严密地考虑到这样的最小加工尺寸的不同后的同一条线上，而是指即使存在由最小加工尺寸的不同和掩模对准精度等引起的余量的合计的差，也包含于同一条线上。关于这样的差，存在由于实际制造偏差而在同一条线上或在引发比此更严重的缺陷的方向上产生偏差地形成的情况，从而使成品率降低。通过本申请发明而要解决的技术课题在于防止成品率的降低，并且在由于制造偏差而存在形成于同一条线上的可能性的情况下，需要包含于上述“同一线上”。该观点普遍适用于本说明书中的以“最小线宽”为首的长度、宽度、位置等的规定。
说明以图1所示的方式配置第1布线20、第2布线40、连接第1布线20和第2布线40的接点10、第1过孔30及第2过孔50所带来的效果。
首先，说明各层的构造。第1布线层20从衬底侧开始由下部钛膜20e、下部氮化钛膜20d、金属布线层20c、上部钛膜20b及上部氮化钛膜20a构成。第2布线层40也同样地，从衬底侧开始由下部钛膜40e、下部氮化钛膜40d、金属布线层40c、上部钛膜40b及上部氮化钛膜40a构成。第1过孔30由覆盖侧壁和底部的阻挡膜30b和钨插塞30a构成，第2过孔50也同样地，由覆盖侧壁和底部的阻挡膜50b和钨插塞50a构成。阻挡膜30b和50b例如将钛膜和氮化钛膜层叠而形成。
接点10没有特别制限，例如，由钨插塞和阻挡膜形成，其中，阻挡膜层叠钛膜和氮化钛膜而形成并覆盖钨插塞的侧壁和底部。
第1布线层20和第2布线层40通过公知的半导体制造工序而形成。首先，使钛膜20e、40e和氮化钛膜20d、40d通过例如溅射等而堆积。然后，通过例如以铝为主成分的金属布线形成金属布线层20c、40c。金属布线层20c、40c可以是添加了铜的Al-Cu或进一步添加了硅的Al-Cu-Si等任何布线材料。另外，还可以是钨或铜等的大马士革构造。而且，在金属布线层20c、40c的表面，与下部同样地形成钛膜20b、40b和氮化钛膜20a、40a。
图2是在本实施方式中用于形成过孔的半导体制造工序的一例。第1过孔30和第2过孔50分别能够通过在图2中示出一例那样的半导体制造工序而形成。通过光刻(s10)和各向异性蚀刻(s11)形成至第1或第2布线层的通孔。然后，通过溅射(s12、s13)堆积钛膜和氮化钛膜来形成阻挡膜30b、50b。也可以在通过CVD堆积而成的钛膜的表面实施等离子氮化处理来形成氮化钛膜。然后，通过CVD(s14)将钨堆积。通过CMP(Chemical Mechanical Polish：化学机械研磨)(s15)去除层间绝缘膜上的无用的钨膜，从而仅在通孔内存留钨。由此，在第1过孔30和第2过孔50中形成有钨插塞30a、50a。
图3～8是表示缺陷产生的原理的说明图，图3是没有产生缺陷的情况下的第2过孔、第2布线和第1过孔部分的截面图和布局图。第2布线40的宽度为最小线宽，长度大约为最小线宽的3倍，在长度方向的一方的端部配置有第1过孔30和第2过孔50。第1过孔30和第2过孔50为一条边是最小线宽的正方形，其3条边与第2布线40的端部相接触。
在此，在由于第2过孔50的位置相对于第2布线40对准错位等而错位的情况下，存在产生在本申请的发明内容中所述的缺陷的可能性。如图8所示，设想第2过孔50的位置相对于第2布线40沿长度方向错位的情况进行说明。
图4是光刻时的截面图。在第2布线上形成层间绝缘膜45后，涂布抗蚀剂90，通过光刻去除要加工第2过孔的通孔的位置的抗蚀剂90(s10)。假设在此产生对准偏差99。
图5是蚀刻时的截面图。将抗蚀剂90作为掩模进行层间绝缘膜45的各向异性蚀刻(s11)。层间绝缘膜45和第2布线40的材料不同，因此，在选择性地使第2布线40上的蚀刻停止于第2布线40的表面之后，也由于通常进行的过蚀刻，向与因对准偏差而从掩模偏离的与第2布线40相接触的层间绝缘膜45进行蚀刻。向与第2布线40相接触的层间绝缘膜45的蚀刻到达第2布线的下部、与第1过孔的接触面。在以往的半导体制造工序中，蚀刻不会进行得如此之深，但由于随着半导体的精细加工的进步而存在使布线层的膜厚变薄的倾向，因此，向与第2布线40相接触的层间绝缘膜45的蚀刻会到达第2布线的下部。只是，该部分仅限于对准错位99的宽度，因此，纵横比非常高。
接下来，如图6所示，进行阻挡层50f的形成(s12、s13)。如上所述，由于对准错位而使蚀刻进行得深的部分的纵横比极高，所以在用于阻挡层50f的钛的溅射(s12、s13)中，存在钛/氮化钛层叠膜没有在侧壁上充分地堆积的情况。在图6中，示出了仅在第2布线40的下部钛膜的侧壁上没有形成阻挡层50f的例子，但本例为极端的例子，实际上，阻挡层50f不均匀地形成，在布线层或层间绝缘膜的侧壁的一部分上出现没有形成阻挡层的部分。
接下来，如图7所示，使作为插塞被埋入的钨膜90通过CVD(s14)而形成。然后，将层间绝缘膜45之上的钨膜90通过CMP等去除，从而成为图8所示的构造。
使用图7，说明缺陷产生的原理。关于钨的CVD，通过氢气将六氟化钨气体还原，由此生成并堆积金属钨。通孔50h的底部到达第2布线40的下部钛膜40e，而且，在第2过孔50的阻挡层50f没有在该下部钛膜40e露出的侧壁上充分地形成的情况下，下部钛膜40e暴露在六氟化钨气体中。若钛与六氟化钨反应，则生成氟化钛而消失。因此，暴露在六氟化钨气体中的下部钛膜40e从反应开始的通孔侧依次消失，在通孔中堆积有钨而阻止了六氟化钨气体的进入，由此下部钛膜40e的消失停止。其结果为，从产生网孔的边开始，在第2布线中出现了下部钛膜消失的区域40f。若该区域遍及第1过孔30的上部整个表面，则第2布线和第1过孔为电断开状态而成为缺陷。即使该区域没有遍及第1过孔30的上部整个表面而存留下部钛膜的一部分，但只要无法得到足够的电导率就会成为高电阻化缺陷，或者，成为后发断开的潜在缺陷。另外，由于消失部分成为空洞，所以容易产生剥落，从而使可靠性降低。
在本实施方式1中，如图1所示，通过使第1过孔与第2过孔隔开间隔地配置，避免了第1过孔配置在由网孔引起的、第2布线40的下部钛膜40e消失的区域40f，由此能够抑制上述缺陷的产生。实际上，网孔的量和下部钛膜消失的区域40f的大小在统计上为波动数值，因此，起到抑制由上述缺陷导致的成品率降低的效果。
在使第1过孔30错位至第1布线20的另一方的端部的情况下，可能会在第1布线20的端部产生第1过孔30的网孔，若在同一端部配置接点10，则与上述同样地，第1布线20的下部钛膜20e的一部分消失，可能产生第1布线20与接点10之间的连接可靠性的降低、和由电接触的高电阻化引起的成品率的降低。图9是缺陷产生时的第1过孔30、第1布线20和接点10部分的截面图和布局图。由于在第1布线20的长度方向上产生了第1过孔30的网孔，所以第1过孔的通孔侵入到第1布线20的端面，并在第1布线20的端面露出。露出的下部钛膜20e与第1过孔30的钨插塞形成时的六氟化钨反应而消失，产生空洞20f。若空洞20f遍及接点10的上部的全部或一部分，则导致第1布线20与接点10之间的连接可靠性的降低、和电接触的断开或高电阻化。可能会因第2过孔相对于第2布线的网孔而产生与在第2布线和第1过孔之间产生的缺陷同样的缺陷。
以上，说明了根据允许网孔的设计规则将具有钨插塞的过孔配置于在上部和下部具有钛膜和氮化钛膜的金属布线上的情况。根据本发明人的研究结果可以得知，除钛以外，钽也可能会与氟化钨反应而消失。因此，金属布线即使是以铝为主成分的布线以外的、例如铜或钨等其他金属的基于大马士革的布线，只要是在下部具有钛膜或钽膜的布线，就存在产生同样的缺陷的可能性。即，是基于Ti/TiN/W的钨大马士革构造、基于Ti/W的钨大马士革构造、基于Ta/TaN/Cu的铜大马士革构造、基于Ta/Cu的铜大马士革构造、基于Ti/TiN/Cu的铜大马士革构造、基于Ti/Cu的铜大马士革构造等。可以得知在允许以不足对准精度的宽裕度(余量)将具有钨插塞的过孔配置在这样的布线上的半导体中，可能会因同样的缺陷而使成品率下降。
因此，最下层包含钛膜或钽膜的金属布线的端部在与具有钨插塞的上层过孔的一条边之间以不足对准精度的宽裕度(余量)相邻地配置的情况下，使下层过孔尽可能地远离上述金属布线的端部而配置，由此能够解决上述问题。
如图1所示，在接点10、第1过孔30和第2过孔50与重合地配置于布局上相同位置的、最小线宽1×3的第1布线20和第2布线40连接的情况下，限定了能够解决上述问题的接点10、第1过孔30和第2过孔50的相互关系。当接点10配置在第1布线20的一端、第2过孔50配置在第2布线40的另一端时，第1过孔尽可能远离第2过孔而配置，并且，在第1布线的接点配置侧的端部，第1过孔配置在不产生网孔的位置。但是，由于难以预测对准错位的方向，所以若仅考虑通过图9而探讨的那样的长度方向的对准错位，则考虑不足。若在第1布线20的短边方向上发生对准错位，则由于短边方向为最小线宽而在某一端面产生网孔。因此，在图1那样的限制下，最期望第1过孔30配置在与接点10和第2过孔50等距离的位置。
若考虑短边方向的对准错位，则在第1布线20和第2布线40的长度为不足最小线宽的3倍的情况下，由网孔引起的下部钛膜的消失区域的一部分必然会在上部与第1过孔重合。在该情况下，第2布线40与第1过孔30的接触电阻高电阻化。但是，考虑到对准错位还包含其错位量且在统计上具有偏差地产生，钛的消失区域的大小也同样地具有统计偏差，因此，在第1布线20和第2布线40的长度不足最小线宽的3倍的情况下，通过将第1过孔30配置在与接点10和第2过孔50等距离的位置，由此也能够缓解由上述缺陷导致的成品率降低。
〔实施方式2〕
图10～图13是本发明的实施方式2的SRAM的存储单元的布局图，图14是表示将存储单元矩阵状地配置而形成的SRAM的存储垫的布局图。另外，图33是6晶体管CMOS-SRAM存储单元的等效电路。在图10中，示出了阱层101、102、扩散层201～206、栅极布线301～304、以及接点10_1～10_12。在图11中，示出了接点10_1～10_12及由第1布线层20形成的第1布线20_1～20_10。在图12中，示出了第1布线20_1～20_10、第1过孔30_1～30_8、以及由第2布线层40形成的第2布线40_1～40_7。在图13中，示出了第2布线40_1～40_7、第2过孔50_1～50_6、以及由第3布线层60形成的第3布线60_1～60_5。在图10～图13中，附图标记901～904表示单元边界，如图14所示，相邻的存储单元彼此以单元边界为轴镜面反转，并以使彼此的单元边界一致的方式矩阵状地配置。关于单元边界上的图案，例如，配置在右端的单元边界上的图13所示的第3布线60_2在右邻单元中使相同第3布线60_2镜面反转而配置在左端的单元边界上，因此，当以使彼此的单元边界一致的方式矩阵状地配置时，相邻的存储单元的第3布线60_2彼此完全重合。在列方向(上下方向)上相邻的存储单元彼此也同样地镜面反转，并以使彼此的单元边界一致的方式重合。其结果为，第3布线60_2实际在列方向上形成有从存储垫的上端到达下端的1条第3布线层。
本发明的实施方式1的SRAM存储单元为横型存储单元，即，通过第2布线40_1沿行方向形成字线，通过第3布线60_1和60_2沿列方向形成接地线，通过第3布线60_3和60_4沿列方向形成彼此处于互补关系的位线，通过第3布线60_5沿列方向形成电源线。
在图10中，通过扩散层201和栅极布线301、以及扩散层202和栅极布线302使2个n沟道MOSFET作为一对存取晶体管而形成。该一对存取晶体管与图33所示的等效电路的n沟道MOSFET91和92相当。通过由扩散层203和栅极布线303形成的n沟道MOSFET、和由扩散层205和栅极布线303形成的p沟道MOSFET而构成反相器。与图33所示的等效电路的n沟道MOSFET93和p沟道MOSFET95相当。另外，通过由扩散层204和栅极布线304形成的n沟道MOSFET、和由扩散层206和栅极布线304形成的p沟道MOSFET而构成另一个反相器。与图33所示的等效电路的n沟道MOSFET94和p沟道MOSFET96相当。将2个反相器的彼此的输入输出端子连接而构成存储单元。存取晶体管的栅极端子与字线连接，不与2个反相器连接的漏极/源极端子与彼此处于互补关系的位线连接。附图标记10_1和10_2是用于与字线连接的接点，附图标记10_3和10_6是用于与彼此处于互补关系的位线连接的接点，附图标记10_5和10_8是用于使反相器与接地线连接的接点，附图标记10_9和10_12是用于使反相器与电源线连接的接点。
在图11中，示出了接点10_1～10_12和第1布线。接点10_4、10_7、10_10及10_11、和第1布线20_6、20_9形成用于使一方的反相器的输出与另一方的反相器的输入分别连接的布线。与接点10_1和10_2连接的第1布线20_1和20_2是用于与通过其上方的第2布线而进行布线的字线连接的、由第1布线层20形成的岛状图案。与接点10_3和10_6连接的第1布线20_5和20_8是用于与通过其上方的第2布线而进行布线的彼此处于互补关系的位线连接的、由第1布线层20形成的岛状图案。与接点10_5和10_8连接的第1布线20_3和20_4是用于与通过其上方的第2布线而进行布线的接地线连接的、由第1布线层20形成的岛状图案。与接点10_9和10_12连接的第1布线20_7和20_10是用于与通过其上方的第2布线而进行布线的电源线连接的、由第1布线层20形成的岛状图案。
在图12中，示出了第1布线20_1～20_10、第1过孔30_1～30_8、以及第2布线40_1～40_7。第2布线40_1为字线，从单元边界左端903至右端904沿行方向延伸而配置，并与在行方向上相邻的存储单元中的字线相互连接。第2布线40_1经由第1过孔30_1和30_2与由第1布线层20形成的岛状图案、第1布线20_1和20_2连接。其他基于第2布线层的第2布线图案为岛状图案，经由基于第1布线层的岛状图案和第1过孔30_3、30_4、30_5、30_6、30_7、30_8而连接。
在图13中，示出了第2布线40_1～40_7、第2过孔50_1～50_6、以及第3布线60_1～60_5。第2布线40_1～40_7经由第2过孔50_1～50_6与由第3布线层60形成的接地线60_1、60_2、位线60_3和60_4、以及电源线60_5连接。
图15是本发明的实施方式2的SRAM的存储单元的下侧的单元边界902处的截面图。仅示出了第1布线、第2布线、接点、第1过孔及第2过孔，省略衬底以及层间绝缘膜等其他层的示出。
在与接地线60_2连接的部分处，第1布线20_4和第2布线40_3均为岛状图案，其宽度为最小线宽，长度为最小线宽的2倍至3倍，在第2布线40_3的一方的端部配置有第2过孔50_2。由于第2布线40_3的宽度为最小线宽，第2过孔50_2的一条边也为相同大小，所以第2过孔50_2的3条边与第2布线40_3的端部重合。因此，只要第2过孔50_2相对于第2布线40_3在近前方向或内侧方向上具有对准错位，就会产生网孔的问题。第2布线层以及第2过孔的实际最小加工尺寸与上述最小线宽不同，即使第2布线的端部与第2过孔的边稍微错位，只要是不足对准精度的错位，就会因统计偏差而产生上述网孔。存在因网孔而引起第2布线40_3的下部钛膜以网孔的部位为起点而消失的可能性。为了减少该下部钛膜消失的影响，第1过孔30_4比第2过孔50_2的正下方位置向画面左方向错位而配置。由于下部钛膜的消失也能够以近前或内侧的边为起点而发生，所以期望尽可能地配置在远处。但是，第1过孔30_4和第1布线20_4的关系与上述第2过孔50_2和第2布线40_3的关系同样地，也存在由第1过孔30_4的网孔导致的第1布线20_4的下部钛膜消失的可能性。由于第1过孔30_4没有配置在第1布线20_4的画面左端，所以只要从第1布线20_4的左端具有对准精度以上的距离就不会在左端部产生网孔，但可能由于向纸面近前或内侧的对准错位而产生网孔。由于接点10_8配置在第1布线20_4的左端部，为了最大程度地减少由网孔导致的第1布线20_4的下部钛膜消失的影响，期望第1过孔30_4尽可能地远离接点10_8的配置位置而配置。因此，第1过孔30_4配置在接点10_8与第2过孔50_2之间，可能的话最优选配置在与双方等间隔的位置。
另一方面，在能够设计成第1过孔层的最小加工尺寸小于上述最小线宽、第1过孔30_4的1条边小于第1布线20_4的情况下，即使第1过孔30_4与第1布线20_4发生对准错位，也降低了网孔的产生概率。该情况下，将第1过孔30_4更靠左配置，能够减少受到由第2过孔50_2的网孔导致的第2布线40_3的下部钛膜消失的影响的概率。而且，在第1过孔30_4和第1布线20_4能够确保对准精度以上的宽裕度(余量)而布局的情况下，第1过孔30_4只要配置在第2布线40_3的左端即可。
在与位线60_3连接的部分处，第1布线20_5和第2布线40_4均为岛状图案，其宽度为最小线宽，长度大约为最小线宽的2倍，在第2布线40_4的右端配置有第2过孔50_3。由于第2布线40_4的宽度为最小线宽，第2过孔50_3的一条边也为相同大小，所以第2过孔50_3的3条边与第2布线40_4的端部重合。因此，只要第2过孔50_3相对于第2布线40_4具有对准错位，就会产生网孔的问题。存在由网孔引起的第2布线40_4的下部钛膜以网孔的部位为起点而消失的可能性。为了减少该下部钛膜消失的影响，第1过孔30_5比第2过孔50_3的正下方位置向画面左方向错位而配置。另一方面，若第1过孔30_5产生网孔，则存在导致第1布线20_5的下部钛膜消失的可能性。由于接点10_3配置在第1布线20_5的左端部，为了最大程度地减少由网孔导致的第1布线20_5的下部钛膜消失的影响，期望第1过孔30_5尽可能地远离接点10_3的配置位置而配置。因此，第1过孔30_5配置在接点10_3与第2过孔50_3之间，可能的话最优选配置在与双方等间隔的位置。
在与电源线60_5连接的部分处，也同样地在与第2过孔50_5和接点10_12等间隔的位置配置第1过孔30_8。
如上所述，在采用了在最下层包含钛膜的金属布线层和具有钨插塞的该上层过孔上允许网孔的布局规则的情况下，也能够防止上述金属布线层与下层过孔之间的连接可靠性降低、和由电接触的高电阻化引起的成品率的下降。
〔实施方式3〕
图16、图17及图18是与接地线60_2连接的部分处的、包含与相邻的存储单元的关系而示出的截面图，图16与图15所示的实施方式2的存储单元对应，图17和图18是变形例。
仅对与接地线60_2连接的部分的第1布线20_4、第2布线40_3、第3布线60_2、接点10_8、第1过孔30_4及第2过孔50_2重合以单元边界904为轴镜面反转的相邻单元的相同部分来示出。
在图16中，位于单元边界904上的第3布线60_2和第2过孔50_2在相邻单元中为完全相同的图案并重合。接点10_8与镜面反转而成的接点10_8’配置在对称位置。第1布线20_4和第2布线40_3与镜面反转而成的相邻单元的第1布线20_4’和第2布线40_3’在单元边界重合而相连，成为长岛状图案。关于第1过孔30_4也是同样地，与镜面反转而成的相邻单元的第1过孔30_4’在单元边界重合而相连，成为长图案。
图17是相对于图16使第1过孔30_4和镜面反转而成的相邻单元的第1过孔30_4’隔开距离而不在单元边界重合的变形例。第1过孔30_4在根据纵横比的关系而不允许正方形以外的图案的情况下有效。
在图17所示那样的2个构造中，由于第1布线20_4或第2布线40_3的大小不充分，所以存在无法遵守对2个第1过孔之间的间隔进行了规定的设计规则的情况。图18是相对于图17将基于第1过孔30_4镜面反转而成的相邻单元的第1过孔30_4’从相邻单元删除的变形例。第1过孔30_4在根据纵横比的关系而不允许正方形以外的图案的情况下、且在无法遵守在2个构造之间规定了第1过孔之间的间隔的设计规则的情况下有效。
〔实施方式2～3的效果〕
对实施方式2～3所示的第1过孔的配置的变形例中的多个组合和以往的SRAM的存储单元的例子(参照例)的缺陷率的变化进行了测定。图19是参照例的截面图，图20是缺陷率的测定结果。
样品1为上述图19所示的作为参照例的以往的SRAM。样品2是如图17所示那样在相邻的存储单元中分别具有与接地线60_2连接的部分的第1过孔30_4的SRAM。在样品2中，与位线60_3连接的部分与参照例(图19)相同。样品3是使与位线60_3连接的部分的第1过孔30_8如图15所示那样错位至第2过孔50_5与接点10_12的中间的SRAM。在样品3中，与接地线60_2连接的部分与参照例(图19)相同。样品4是如图18所示那样仅在相邻的存储单元的一方具有与接地线60_2连接的部分的第1过孔30_4、同时使与位线60_3连接的部分的第1过孔30_8如图15所示那样错位至第2过孔50_5与接点10_12的中间的SRAM。
图20是求出各样品的芯片的平均缺陷率而得到的实验结果。关于芯片的平均缺陷率，相对于作为参照例的样品1，仅对与接地线60_2连接的部分实施对策的样品2、和仅对与位线60_3连接的部分实施对策的样品3均表现出减少缺陷率的效果，并且实施双方对策的样品4呈最低缺陷率。
如上所述，如实施方式2或3那样，可以明确的是，通过实施本发明，能够防止金属布线层与下层过孔之间的连接可靠性的降低、和由电接触的高电阻化引起的成品率的降低。
〔实施方式4〕
图21～图22是本发明的实施方式4的SRAM的纵型存储单元的布局图。该存储单元也为6晶体管CMOS-SRAM存储单元，等效电路如图33所示。在图21中，示出了扩散层207～208、栅极布线305～307、以及接点10_13～10_22。在图22中，示出了接点10_13～10_22及由第1布线层20形成的第1布线20_11～20_16、第1过孔30_9～30_11、以及由第2布线层40形成的第2布线40_8～40_10。在图21～图22中，附图标记901～904表示单元边界，与图14所示的情况同样地，相邻的存储单元彼此以单元边界为轴镜面反转，并以使彼此的单元边界一致的方式矩阵状地配置。
本发明的实施方式4的SRAM的存储单元为纵型存储单元，通过栅极布线305沿行方向形成字线，通过第1布线20_16沿行方向形成电源线，通过第2布线40_9沿列方向形成接地线，通过第2布线40_8和40_10沿列方向形成彼此处于互补关系的位线。字线和电源线也可以在单元外上引到第3布线层，并分别配置沿行方向进行布线的第3布线。
在图21中，通过扩散层207和栅极布线305使2个n沟道MOSFET作为一对存取晶体管而形成。该一对存取晶体管与图33所示的等效电路的n沟道MOSFET91和92相当。通过由扩散层207和栅极布线306、307形成的n沟道MOSFET(与图33的93、94对应)、和由扩散层208和栅极布线306、307形成的p沟道MOSFET(与图33的95、96对应)而构成2个反相器，连接彼此的输入输出端子而构成存储单元。存取晶体管的栅极布线305直接作为字线与相邻的存储单元相互连接，成为沿行方向横穿存储垫的布线。不与2个反相器连接的漏极/源极端子与彼此处于互补关系的位线连接。附图标记10_13和10_17是用于与彼此处于互补关系的位线连接的接点，附图标记10_21是用于使反相器与接地线连接的接点，附图标记10_22是用于使反相器与电源线连接的接点。
在图22中，示出了接点10_13～10_22、第1布线20_11～20_16、第1过孔30_9～30_11、以及第2布线40_8～40_10。接点10_14～10_16和10_18～10_20、第1布线20_14和20_15形成用于使一方的反相器的输出与另一方的反相器的输入分别连接的布线。与接点10_13和10_17连接的第1布线20_11和20_13是由第1布线层20形成的岛状图案，用于与通过其上方的第2布线40_8和40_10而进行布线的彼此处于互补关系的位线连接。第2布线40_8～40_10是彼此处于互补关系的位线和接地线，从单元边界上端901至下端902沿列方向延伸而配置，并与在列方向上相邻的存储单元中的相同布线相互连接。第2布线40_8经由第1过孔30_9与由第1布线层20形成的岛状图案的第1布线20_11连接，第2布线40_10经由第1过孔30_11与由第1布线层20形成的岛状图案的第1布线20_13连接。第2布线40_9经由第1过孔30_10与第1布线20_12连接。
第1布线20_11和20_13为小岛状图案，其宽度为最小线宽，长度大约为最小线宽的1.1倍，其中分别配置有接点10_13和第1过孔30_9、接点10_17和第1过孔30_11。第1过孔30_9的3条边与第1布线20_11相接触，在该3条边上可能产生网孔。第1过孔30_11的3条边与第1布线20_13相接触，在该3条边上也可能产生网孔。即使第1布线的边与第1过孔的边没有完全配置在同一条线上，只要两者以低于用于确保对准精度的对准宽裕度的宽裕度(余量)接近，就可能产生网孔。上述的“相接触”包含以低于对准宽裕度的宽裕度(余量)接近的情况。在产生网孔的情况下，由于第1布线的下部钛膜的消失从该边进行，所以与相邻的接点的连接可能会高电阻化或断开。该情况与在上述实施方式1～3中本发明人所发现的情况为相同技术课题。因此，接点10_13和第1过孔30_9、接点10_17和第1过孔30_11分别尽可能分开地配置。由此，能够将第1布线的下部钛膜消失的影响降至最小，能够抑制成品率的降低。
由于接地线的第1布线20_12为最小线宽的数倍的长布线，所以可以认为能够在其两端配置接点10_21和第1过孔30_10且不会受到第1布线的下部钛膜消失的影响。第1布线20_11和20_13同样地也为在列方向上较长的布线，由此，同样地也可以认为能够避免第1布线的下部钛膜消失的影响。但是，由于第1布线20_11和20_13为彼此处于互补关系的位线，所以当在与配置于下层的字线305之间电容性耦合增大时，字线的信号电平的变动可能成为位线中的噪声而导致误动作，因此，不能为覆盖字线305那样的大小。
〔实施方式5〕
图23～图24是本发明的实施方式5的SRAM的纵型存储单元的布局图。该存储单元也为6晶体管CMOS-SRAM存储单元，等效电路如图33所示。在图23中，示出了扩散层209～212、栅极布线308～310、以及接点10_23～10_32。在图24中，示出了接点10_23～10_32、由第1布线层20形成的第1布线20_17～20_23、第1过孔30_12～30_15、以及由第2布线层40形成的第2布线40_11～40_14。在图23～图24中，附图标记901～904表示单元边界，与图14所示的情况同样地，相邻的存储单元彼此以单元边界为轴镜面反转，并以使彼此的单元边界一致的方式矩阵状地配置。
本发明的实施方式5的SRAM的存储单元为纵型存储单元，通过栅极布线308沿行方向形成字线，通过第1布线20_23沿行方向形成电源线，通过第2布线40_11和40_14沿列方向形成接地线，通过第2布线40_12和40_13沿列方向形成彼此处于互补关系的位线。字线和电源线也可以在单元外上引到第3布线层，并分别配置沿行方向进行布线的第3布线。
在图23中，通过扩散层209、211和栅极布线308形成2个n沟道MOSFET来作为一对存取晶体管。该一对存取晶体管与图33所示的等效电路的n沟道MOSFET91和92相当。通过由扩散层209和栅极布线309及扩散层211和栅极布线310分别形成的n沟道MOSFET(与图33的93、94对应)、和由扩散层210和栅极布线309及扩散层212和栅极布线310分别形成的p沟道MOSFET(与图33的95、96对应)而构成2个反相器，连接彼此的输入输出端子而构成存储单元。存取晶体管的栅极布线308直接作为字线与相邻的存储单元相互连接，成为沿行方向横穿存储垫的布线。不与2个反相器连接的漏极/源极端子与彼此处于互补关系的位线连接。附图标记10_25和10_28是用于与彼此处于互补关系的位线连接的接点，附图标记10_23和10_31是用于使反相器与接地线连接的接点，附图标记10_24和10_32是用于使反相器与电源线连接的接点。
在图24中，示出了接点10_23～10_32、第1布线20_17～20_23、第1过孔30_12～30_15、以及第2布线40_11～40_14。接点10_26、10_27、10_29、10_30和第1布线20_21、20_22形成用于使一方的反相器的输出与另一方的反相器的输入分别连接的布线。与接点10_25和10_28连接的第1布线20_18和20_19是由第1布线层20形成的岛状图案，用于与通过其上方的第2布线40_12和40_13而进行布线的彼此处于互补关系的位线连接。第2布线40_11～40_14为彼此处于互补关系的位线和接地线，从单元边界上端901至下端902沿列方向延伸而配置，并与在列方向上相邻的存储单元中的相同布线相互连接。第2布线40_11和40_14分别经由第1过孔30_12和30_15与第1布线20_17和20_20连接。第2布线40_12经由第1过孔30_13与由第1布线层20形成的岛状图案的第1布线20_18连接，第2布线40_13经由第1过孔30_14与由第1布线层20形成的岛状图案的第1布线20_19连接。
第1布线20_18和20_19为小岛状图案，其宽度为最小线宽，长度大约为最小线宽的1.1倍，其中分别配置有接点10_25和第1过孔30_13、接点10_28和第1过孔30_14。第1过孔30_13的3条边与第1布线20_18相接触，在该3条边上可能产生网孔。第1过孔30_14的3条边与第1布线20_19相接触，在该3条边上也可能产生网孔。在产生网孔的情况下，由于第1布线的下部钛膜的消失从该边进行，所以与相邻的接点的连接可能会高电阻化或断开。该情况与在上述实施方式1～3中本发明人所发现的情况为相同技术课题。因此，接点10_25和第1过孔30_13、接点10_28和第1过孔30_14分别尽可能分开地配置。由此，能够将第1布线的下部钛膜消失的影响降至最小，能够抑制成品率的降低。
用于使接地线与第2布线40_11和40_14连接的第1过孔30_12和30_15，在第1布线20_17和20_20中，也能够与后述的图29所示的实施方式7同样地配置在与单元边界901的交点上。由此，能够增大接点10_23与10_31的间隔，因此，能够抑制由第1布线20_17和20_20中的下部钛层的消失引起的接点10_23和10_31的高电阻化或断开所导致的成品率的降低。另一方面，在本实施方式中，即使是隔着单元边界901而在上侧相邻的存储单元，也能够将相同第1过孔配置在对称的位置，因此，能够抑制基于第1过孔的寄生电阻成分。
〔实施方式6〕
图25～图27是本发明的实施方式6的SRAM的纵型存储单元的布局图。该存储单元也为6晶体管CMOS-SRAM存储单元，等效电路如图33所示。在图25中，示出了扩散层213～216、栅极布线311～313、以及接点10_33～10_42。在图26中，示出了接点10_33～10_42及由第1布线层20形成的第1布线20_24～20_31、第1过孔30_16～30_21、以及由第2布线层40形成的第2布线40_15～40_19。在图27中，示出了第1过孔30_16～30_21、第2布线40_15～40_19、第2过孔50_7～50_10及由第3布线层60形成的第3布线60_6～60_9。在图25～图27中，附图标记901～904表示单元边界，与图14所示的情况同样地，相邻的存储单元彼此以单元边界为轴镜面反转，并以使彼此的单元边界一致的方式矩阵状地配置。
本发明的实施方式6的SRAM的存储单元为纵型存储单元，通过栅极布线311沿行方向形成字线，通过第2布线40_16沿行方向形成电源线，通过第3布线60_7和60_8沿列方向形成彼此处于互补关系的位线，通过第3布线60_6和60_9沿列方向形成接地线。
在图25中，通过扩散层213、215和栅极布线311形成2个n沟道MOSFET来作为一对存取晶体管。该一对存取晶体管与图33所示的等效电路的n沟道MOSFET91和92相当。通过由扩散层213和栅极布线312及扩散层215和栅极布线313分别形成的n沟道MOSFET(与图33的93、94对应)、和由扩散层214和栅极布线312及扩散层216和栅极布线313分别形成的p沟道MOSFET(与图33的95、96对应)而构成2个反相器，连接彼此的输入输出端子而构成存储单元。存取晶体管的栅极布线311直接作为字线与相邻的存储单元相互连接，成为沿行方向横穿存储垫的布线。不与2个反相器连接的漏极/源极端子与彼此处于互补关系的位线连接。附图标记10_35和10_38是用于与彼此处于互补关系的位线连接的接点，附图标记10_33和10_41是用于使反相器与接地线连接的接点，附图标记10_34和10_42是用于使反相器与电源线连接的接点。
在图26中，示出了接点10_33～10_42、第1布线20_24～20_31、第1过孔30_16～30_21、以及第2布线40_15～40_19。接点10_36、10_37、10_39、10_40、和第1布线20_27、20_29形成用于使一方的反相器的输出与另一方的反相器的输入分别连接的布线。接点10_35和10_38、第1布线20_26和20_28、第1过孔30_18和30_19、第2布线40_17和40_18是用于与在其上层通过第3布线60_7和60_8而进行布线的彼此处于互补关系的位线连接的布线。第1布线20_26和20_28是由第1布线层20形成的岛状图案，第2布线40_17和40_18是由第2布线层40形成的岛状图案。接点10_33和10_41、第1布线20_24和20_30、第1过孔30_16和30_20、第2布线40_15和40_19是用于与在其上层通过第3布线60_6和60_9而进行布线的接地线连接的布线。第1布线20_24和20_30是由第1布线层20形成的岛状图案，第2布线40_15和40_19是由第2布线层40形成的岛状图案。第2布线40_16是电源线，从单元边界左端903至右端904沿行方向延伸而配置，并与在行方向上相邻的存储单元中的电源线相互连接。第2布线40_16经由第1过孔30_17和30_21与第1布线20_25和20_31连接。第1布线20_25和20_31是由第1布线层20形成的岛状图案。
在图27中，示出了第1过孔30_16～30_21、第2布线40_15～40_19、第2过孔50_7～50_10及由第3布线层60形成的第3布线60_6～60_9。第3布线60_6～60_9为彼此处于互补关系的位线和接地线，从单元边界上端901至下端902沿列方向延伸而配置，并与在列方向上相邻的存储单元中的相同布线相互连接。第3布线60_7和60_8分别经由第2过孔50_8和50_9与第2布线40_17和40_18连接。第3布线60_6和60_9分别经由第2过孔50_7和50_10与第2布线40_15和40_19连接。第2布线40_15、40_17、40_18及40_19分别是由第2布线层40形成的岛状图案。
第1布线20_26和20_28为小岛状图案，其宽度为最小线宽，长度大约为最小线宽的1.1倍，其中分别配置有接点10_35和第1过孔30_18、接点10_38和第1过孔30_19。第1过孔30_18的2条边与第1布线20_26相接触，在该2条边上可能产生网孔。第1过孔30_19的2条边与第1布线20_28相接触，在该2条边上也可能产生网孔。在产生网孔的情况下，由于第1布线的下部钛膜的消失从该边进行，所以与相邻的接点的连接可能会高电阻化或断开。该情况与在上述实施方式1～3中本发明人所发现的情况为相同技术课题。因此，接点10_35和第1过孔30_18、接点10_38和第1过孔30_19分别尽可能分开地配置。由此，能够使第1布线的下部钛膜消失的影响降至最小，能够抑制成品率的降低。
第2布线40_17和40_18为岛状图案，其宽度为最小线宽，长度大约为最小线宽的2倍，其中分别配置有第1过孔30_18和第2过孔50_8、第1过孔30_19和50_9。第2过孔50_8的3条边与第2布线40_17相接触，在该3条边上可能产生网孔。第2过孔50_9的3条边与第2布线40_18相接触，在该3条边上也可能产生网孔。在产生网孔的情况下，由于第2布线的下部钛膜的消失从该边进行，所以与相邻的接点的连接可能会高电阻化或断开。该情况与上述的通过接点和第1过孔的关系所说明的情况同样地，与在上述实施方式1～3中本发明人所发现的情况为相同技术课题。因此，第1过孔30_18和第2过孔50_8、第1过孔30_19和第2过孔50_9分别尽可能分开地配置。由此，能够将第2布线的下部钛膜消失的影响降至最小，能够抑制成品率的降低。另外，与将第2过孔50_8和50_9配置在单元边界901上的现有技术的布局相比较，能够将基于第2过孔50_8和50_9的电阻抑制成较小。其原因在于，当将第2过孔50_8和50_9配置在单元边界901上时，在隔着单元边界901而在上侧相邻地配置的存储单元中，对应的第2过孔50_8和50_9分别重合，因此，上下2个存储单元的每条位线共用1个第2过孔。与之相对，若适用本发明，则如本实施方式所示，通过从单元边界901错位，第2过孔分别配置在上下2个存储单元中，每条位线具有2个第2过孔。由于2个第2过孔并联，所以电阻成分变为1/2。另外，在一方断开或高电阻化的情况下，只要另一方的电阻值足够低则SRAM就能够正常动作，因此，还具有进一步抑制成品率降低的效果。
在与作为接地线的第3布线60_6连接的部分处，第1布线20_24和第2布线40_15均为岛状图案，宽度均为最小线宽，长度均为最小线宽的2倍至3倍，在第2布线40_15的一方的端部配置有第2过孔50_7。由于第2布线40_15的宽度为最小线宽，第2过孔50_7的一条边也为相同大小，所以第2过孔50_7的左右2条边与第2布线40_15的端部重合。因此，只要第2过孔50_7相对于第2布线40_15在画面的左右方向上具有对准错位，就会产生网孔的问题。第2布线层以及第2过孔的实际最小加工尺寸与上述最小线宽不同，即使第2布线的端部与第2过孔的边稍微错位，只要是不足对准精度的错位，就会因统计偏差而存在产生上述网孔的可能性。存在因网孔引起第2布线40_15的下部钛膜以网孔的部位为起点而消失的可能性。为了减少该下部钛膜消失的影响，第1过孔30_16比第2过孔50_7的正下方位置向画面下方错位而配置。由于下部钛膜的消失也能够以左右的边为起点而发生，所以期望尽可能地配置在远处。但是，第1过孔30_16和第1布线20_24的关系与上述第2过孔50_7和第2布线40_15的关系同样地，也存在由第1过孔30_16的网孔导致的第1布线20_24的下部钛膜消失的可能性。第1过孔30_16没有与第1布线20_24的上下端相接触地配置，但可能会因向左右方向的错位而产生网孔。由于接点10_33配置在第1布线20_24的下端部，为了最大程度地减少由网孔导致的第1布线20_24的下部钛膜消失的影响，期望第1过孔30_16尽可能地远离接点10_33的配置位置而配置。因此，第1过孔30_16配置在接点10_33与第2过孔50_7之间，可能的话最优选配置在与双方等间隔的位置。
在与作为接地线的第3布线60_9连接的部分处，也与上述完全相同地，第1过孔30_20配置在接点10_41与第2过孔50_10之间，可能的话最优选配置在与双方等间隔的位置。
〔实施方式6的变形例〕
在图26和图27中，也可以是，在与作为接地线的第3布线60_6连接的部分处，将第1过孔30_16配置在单元边界901上，将第2过孔50_7配置在第2布线40_15的下端。当在第2布线40_15的下端产生第2过孔50_7的网孔时，第2布线40_15的下部钛膜以第2布线40_15的下端的3条边中的产生网孔的边为起点而开始消失。如上所述，通过将第1过孔30_16配置在单元边界901上，能够最大程度地远离下部钛膜开始消失的第2布线40_15的下端的3条边，因此，能够最大程度地减小下部钛膜消失的影响。在与作为另一条接地线的第3布线60_9连接的部分处也是同样地，能够将第1过孔30_20配置在单元边界901上，将第2过孔50_10配置在第2布线40_19的下端，起到与上述完全相同的效果。
虽然在同一单元内，接点10_33和第2过孔50_7、接点10_41和第2过孔50_10接近地布局，但即使在第2过孔50_7和50_10中产生网孔的情况下，也不会给接点10_33和10_41分别与第1布线20_24和20_30的电连接带来影响，因此不存在问题。
另一方面，取代在同一单元内、且在第2过孔与接点之间配置第1过孔，通过在第2过孔与相邻单元的接点之间配置第1过孔，解决了相同的技术课题。
另外，在本变形例中，即使在岛状的第1布线20_24和20_30、岛状的第2布线40_15和40_19的长度较短的情况下，也有较大抑制成品率降低的效果。其原因在于，在相邻单元间的岛状的第1布线(各个20_24和20_30)彼此分别结合且岛状的第2布线(各个40_15和40_19)彼此分别结合的状态下，只要在第2过孔与相邻的单元中的接点(10_33和10_41)之间配置第1过孔30_16和30_20即可，因此，能够使第1过孔与第2过孔的间隔、第1过孔与接点的间隔分别大于实施方式6而布局。
〔实施方式7〕
图28～图29是本发明的实施方式7的SRAM的纵型存储单元的布局图。该存储单元也为6晶体管CMOS-SRAM存储单元，等效电路如图33所示。在图28中，示出了扩散层217～220、栅极布线314～316、以及接点10_43～10_54。在图29中，示出了接点10_43～10_54、由第1布线层20形成的第1布线20_32～20_38、第1过孔30_22～30_25、以及由第2布线层40形成的第2布线40_21～40_24。在图28～图29中，附图标记901～904表示单元边界，与图14所示的情况同样地，相邻的存储单元彼此以单元边界为轴镜面反转，并以使彼此的单元边界一致的方式矩阵状地配置。
本发明的实施方式7的SRAM的存储单元为纵型存储单元，通过栅极布线314沿行方向形成字线，通过第1布线20_33沿行方向形成电源线，通过第2布线40_21和40_24沿列方向形成接地线，通过第2布线40_22和40_23沿列方向形成彼此处于互补关系的位线。字线和电源线也可以在单元外上引到第3布线层，并分别配置沿行方向进行布线的第3布线。
在图28中，通过扩散层217、219和栅极布线314形成2个n沟道MOSFET来作为一对存取晶体管。该一对存取晶体管与图33所示的等效电路的n沟道MOSFET91和92相当。通过由扩散层217和栅极布线315及扩散层219和栅极布线316分别形成的n沟道MOSFET(与图33的93、94对应)、和由扩散层218和栅极布线315及扩散层220和栅极布线316分别形成的p沟道MOSFET(与图33的95、96对应)而构成2个反相器，连接彼此的输入输出端子而构成存储单元。存取晶体管的栅极布线314直接作为字线与相邻的存储单元相互连接，成为沿行方向横穿存储垫的布线。不与2个反相器连接的漏极/源极端子与彼此处于互补关系的位线连接。附图标记10_45和10_49是用于与彼此处于互补关系的位线连接的接点，附图标记10_43和10_53是用于使反相器与接地线连接的接点，附图标记10_44和10_54是用于使反相器与电源线连接的接点。
在图29中，示出了接点10_43～10_54、由第1布线层20形成的第1布线20_32～20_38、第1过孔30_22～30_25、以及由第2布线层40形成的第2布线40_21～40_24。接点10_46、10_47、10_48、10_50、10_51、10_52和第1布线20_37、20_38形成用于使一方的反相器的输出与另一方的反相器的输入分别连接的布线。与接点10_45和10_49连接的第1布线20_34和20_35是由第1布线层20形成的岛状图案，用于与通过其上方的第2布线40_22和40_23而进行布线的彼此处于互补关系的位线连接。第2布线40_21～40_24为彼此处于互补关系的位线和接地线，从单元边界上端901至下端902沿列方向延伸而配置，并与在列方向上相邻的存储单元中的相同布线相互连接。第2布线40_21和40_24分别经由第1过孔30_22和30_25与第1布线20_32和20_36连接。第2布线40_22经由第1过孔30_23与由第1布线层20形成的岛状图案的第1布线20_34连接，第2布线40_23经由第1过孔30_24与由第1布线层20形成的岛状图案的第1布线20_35连接。
第1布线20_34和20_35为小岛状图案，其宽度为最小线宽，长度大约为最小线宽的1.1倍，其中分别配置有接点10_45和第1过孔30_23、接点10_49和第1过孔30_24。第1过孔30_23的3条边与第1布线20_34相接触，在该3条边上可能产生网孔。第1过孔30_24的3条边与第1布线20_35相接触，在该3条边上也可能产生网孔。在产生网孔的情况下，由于第1布线的下部钛膜的消失从该边进行，所以与相邻的接点的连接可能会高电阻化或断开。该情况与在上述实施方式1～3中本发明人所发现的情况为相同技术课题。因此，接点10_45和第1过孔30_23、接点10_49和第1过孔30_24分别尽可能分开地配置。由此，能够使第1布线的下部钛膜消失的影响降至最小，能够抑制成品率的降低。
用于使接地线与第2布线40_21和40_24连接的第1过孔30_22和30_25在第1布线20_32和20_36中配置在与单元边界901的交点上。由此，能够增大接点10_43与10_53的间隔，因此，能够抑制由第1布线20_32和20_36中的下部钛层的消失引起的接点10_43和10_53的高电阻化或断开所导致的成品率的降低。另一方面，与图24所示的实施方式5同样地，即使是隔着单元边界901而在上侧相邻的存储单元，也能够将相同第1过孔配置在对称的位置。在该情况下，能够抑制基于第1过孔的寄生电阻成分。
〔实施方式8〕
图30～图32是本发明的实施方式8的SRAM的纵型存储单元的布局图。该存储单元也为6晶体管CMOS-SRAM存储单元，等效电路如图33所示。在图30中，示出了扩散层221～224、栅极布线317～319、以及接点10_55～10_66。在图31中，示出了接点10_55～10_66、由第1布线层20形成的第1布线20_39～20_46、第1过孔30_26～30_31、以及由第2布线层40形成的第2布线40_25～40_29。在图32中，示出了第1过孔30_26～30_31、第2布线40_25～40_29、第2过孔50_14～50_16及由第3布线层60形成的第3布线60_10～60_13。在图30～图32中，附图标记901～904表示单元边界，与图14所示的情况同样地，相邻的存储单元彼此以单元边界为轴镜面反转，并以使彼此的单元边界一致的方式矩阵状地配置。
本发明的实施方式8的SRAM的存储单元为纵型存储单元，通过栅极布线317沿行方向形成字线，通过第2布线40_29沿行方向形成电源线，通过第3布线60_11和60_12沿列方向形成彼此处于互补关系的位线，通过第3布线60_10和60_13沿列方向形成接地线。
在图30中，通过扩散层221、223和栅极布线317形成2个n沟道MOSFET来作为一对存取晶体管。该一对存取晶体管与图33所示的等效电路的n沟道MOSFET91和92相当。通过由扩散层221和栅极布线318及扩散层223和栅极布线319分别形成的n沟道MOSFET(与图33的93、94对应)、和由扩散层222和栅极布线318及扩散层224和栅极布线319分别形成的p沟道MOSFET(与图33的95、96对应)而构成2个反相器，连接彼此的输入输出端子而构成存储单元。存取晶体管的栅极布线317直接作为字线与相邻的存储单元相互连接，成为沿行方向横穿存储垫的布线。不与2个反相器连接的漏极/源极端子与彼此处于互补关系的位线连接。附图标记10_57和10_61是用于与彼此处于互补关系的位线连接的接点，附图标记10_55和10_65是用于使反相器与接地线连接的接点，附图标记10_56和10_66是用于使反相器与电源线连接的接点。
在图31中，示出了接点10_55～10_66、第1布线20_39～20_46、第1过孔30_26～30_31、以及第2布线40_25～40_29。接点10_58～10_60、10_62～10_64、和第1布线20_42、20_44形成用于使一方的反相器的输出与另一方的反相器的输入分别连接的布线。接点10_57和10_61、第1布线20_41和20_43、第1过孔30_28和30_29、第2布线40_26和40_27是用于与在其上层通过第3布线60_11和60_12而进行布线的彼此处于互补关系的位线连接的布线。
第1布线20_41和20_43为由第1布线层20形成的岛状图案，第2布线40_26和40_27为由第2布线层40形成的岛状图案。接点10_55和10_65、第1布线20_39和20_45、第1过孔30_26和30_30、第2布线40_25和40_28是用于与在其上层通过第3布线60_10和60_13而进行布线的接地线连接的布线。第1布线20_39和20_45是由第1布线层20形成的岛状图案，第2布线40_25和40_28是由第2布线层40形成的岛状图案。第2布线40_29是电源线，从单元边界左端903至右端904沿行方向延伸而配置，并与在行方向上相邻的存储单元中的电源线相互连接。第2布线40_29经由第1过孔30_27和30_31与第1布线20_40和20_46连接。第1布线20_40和20_46是由第1布线层20形成的岛状图案。
在图32中，示出了第1过孔30_26～30_31、第2布线40_25～40_29、第2过孔50_14～50_16及第3布线60_10～60_13。第3布线60_10～60_13为彼此处于互补关系的位线和接地线，从单元边界上端901至下端902沿列方向延伸而配置，并与在列方向上相邻的存储单元中的相同布线相互连接。第3布线60_11和60_12分别经由第2过孔50_14和50_15与第2布线40_26和40_27连接。第3布线60_10和60_13分别经由第2过孔50_13和50_16与第2布线40_25和40_28连接。第2布线40_25、40_26、40_27及40_28分别是由第2布线层40形成的岛状图案。
第1布线20_41和20_43为小岛状图案，其宽度为最小线宽，长度大约为最小线宽的1.1倍，其中分别配置有接点10_57和第1过孔30_28、接点10_61和第1过孔30_29。第1过孔30_28的3条边与第1布线20_41相接触，在该3条边上可能产生网孔。第1过孔30_29的3条边与第1布线20_43相接触，在该3条边上也可能产生网孔。在产生网孔的情况下，由于第1布线的下部钛膜的消失从该边进行，所以相邻的接点的连接可能会高电阻化或断开。该情况与在上述实施方式1～3中本发明人所发现的情况为相同技术课题。因此，接点10_57和第1过孔30_28、接点10_61和第1过孔30_29分别尽可能分开地配置。由此，能够使第1布线的下部钛膜消失的影响降至最小，能够抑制成品率的降低。
第2布线40_26和40_27为岛状图案，其宽度为最小线宽，长度大约为最小线宽的2倍，其中分别配置有第1过孔30_28和第2过孔50_14、第1过孔30_29和第2过孔50_15。第2过孔50_14的2条边与第2布线40_26相接触，在该2条边上可能产生网孔。第2过孔50_15的2条边与第2布线40_27相接触，在该2条边上也可能产生网孔。在产生网孔的情况下，由于第2布线的下部钛膜的消失从该边进行，所以与相邻的接点的连接可能会高电阻化或断开。该情况与上述的通过接点和第1过孔的关系所说明的情况同样地，与在上述实施方式1～3中本发明人所发现的情况为相同技术课题。因此，第1过孔30_28和第2过孔50_14、第1过孔30_29和第2过孔50_15分别尽可能分开地配置。由此，能够使第2布线的下部钛膜消失的影响降至最小，能够抑制成品率的降低。另外，相较于将与50_14和50_15相当的第2过孔配置在单元边界901上的现有技术的布局，能够将基于第2过孔50_14和50_15的电阻抑制成较小。其原因在于，当将第2过孔50_14和50_15配置在单元边界901上时，与在隔着单元边界901而在上侧相邻地配置的存储单元中对应的第2过孔50_14和50_15分别重合，因此，上下2个存储单元的每条位线共用1个第2过孔。与之相对，若适用本发明，则如本实施方式所示，通过从单元边界901错位，第2过孔分别配置在上下2个存储单元中，每条位线具有2个第2过孔。由于2个第2过孔并联，所以电阻成分变为1/2。另外，在一方断开或高电阻化的情况下，只要另一方的电阻值足够低则SRAM就能够正常动作，因此，还具有进一步抑制成品率降低的效果。
在与作为接地线的第3布线60_10连接的部分处，第1布线20_39和第2布线40_25均为岛状图案，其宽度均为最小线宽，长度均为最小线宽的2倍至3倍，在第2布线40_25的一方的端部配置有第2过孔50_13。由于第2布线40_25的宽度为最小线宽，第2过孔50_13的一条边也为相同大小，所以第2过孔50_13的3条边与第2布线40_25的端部重合。因此，只要第2过孔50_13相对于第2布线40_25在画面的左右方向上具有对准错位，就会产生网孔的问题。第2布线层以及第2过孔的实际最小加工尺寸与上述最小线宽不同，即使第2布线的端部与第2过孔的边稍微错位，只要是不足对准精度的错位，就会因统计偏差而存在产生上述网孔的可能性。存在因网孔引起第2布线40_25的下部钛膜以网孔的部位为起点而消失的可能性。为了减少该下部钛膜消失的影响，第1过孔30_26比第2过孔50_13的正下方位置向画面下方向错位而配置。由于下部钛膜的消失能够以左右的边为起点而发生，所以期望尽可能地配置在远处。但是，与第1过孔30_26和第1布线20_39的关系同样地，也存在由第1过孔30_26的网孔导致的第1布线20_39的下部钛膜消失的可能性。第1过孔30_26没有与第1布线20_39的上下的端相接触地配置，但可能会因向左右方向的错位而产生网孔。由于接点10_55配置在第1布线20_39的下端部，为了最大程度地减少由网孔导致的第1布线20_39的下部钛膜的消失的影响，期望第1过孔30_26尽可能地远离接点10_55的配置位置而配置。因此，第1过孔30_26配置在接点10_55与第2过孔50_13之间，可能的话最优选配置在与双方等间隔的位置。
在与作为接地线的第3布线60_13连接的部分处，也与上述完全相同地，第1过孔30_30配置在接点10_65与第2过孔50_16之间，可能的话最优选配置在与双方等间隔的位置。
〔实施方式8的变形例〕
在图31和图32中，也可以是，在与作为接地线的第3布线60_10连接部分处，将第1过孔30_26配置在单元边界901上，将第2过孔50_13配置在第2布线40_25的下端。当在第2布线40_25的下端产生第2过孔50_13的网孔时，第2布线40_25的下部钛膜以第2布线40_25的下端的3条边中的产生网孔的边为起点而开始消失。如上所述，通过将第1过孔30_26配置在单元边界901上，能够最大程度地远离下部钛膜开始消失的第2布线40_25的下端的3条边，因此，能够最大程度地减少下部钛膜消失的影响。在与作为另一条接地线的第3布线60_13连接的部分处也是同样地，能够将第1过孔30_30配置在单元边界901上，将第2过孔50_16配置在第2布线40_28的下端，起到与上述完全相同的效果。
虽然在同一单元内，接点10_55和第2过孔50_13、接点10_64和第2过孔50_16接近地布局，但即使在第2过孔50_13和50_16中产生网孔的情况下，也不会给接点10_55和10_65分别与第1布线20_39和20_45的电连接带来影响，因此不存在问题。
另一方面，取代在同一单元内、且在第2过孔与接点之间配置第1过孔，通过在第2过孔与相邻的单元中的接点之间配置第1过孔，解决了相同的技术课题。
另外，在本变形例中，即使在岛状的第1布线20_39和20_45、岛状的第2布线40_25和40_28的长度较短的情况下，抑制成品率降低的效果也较显著。其原因在于，在相邻单元间的岛状的第1布线(各个20_39和20_45)彼此分别结合且岛状的第2布线(各个40_25和40_28)彼此分别结合的状态下，只要在第2过孔与相邻的单元中的接点(10_55和10_65)之间配置第1过孔30_26和30_30即可，因此，能够使第1过孔与第2过孔的间隔、第1过孔与接点的间隔分别大于实施方式8而布局。
以上，基于实施方式具体说明了由本发明人所完成的发明，但本发明不限定于此，当然能够在不脱离其要旨的范围内进行各种变更。
例如，除SRAM以外，也能够同样地适用于为了提高集成度而不留有对准宽裕度地采用允许网孔的布局设计的半导体集成电路装置。
附图标记说明
10、10_1～10_12   接点
20、20_1～20_10   第1布线层
25   层间绝缘膜
30、30_1～30_8   第1过孔
40、40_1～40_7   第2布线层
45   层间绝缘膜
50、50_1～50_6   第2过孔
60、60_1～60_5   第3布线层
20a、20d、40a、40d   氮化钛膜
20b、20e、40b、40e   钛膜
20c、40c   金属布线层
30a、50a   钨插塞
30b、50b   阻挡膜
50f   阻挡层
50h   通孔
90   抗蚀剂
101   p阱
102   n阱
201～206   扩散层
301～304   栅极布线层
901～904   存储单元的单元边界
s10   光刻
s11   各向异性蚀刻
s12、s13   溅射
s14   CVD
s15   CMP

Claims (11)

1.一种SRAM，具有矩阵状地配置的多个存储单元，其特征在于：
各存储单元具有以下部分：
(a)形成有MOSFET的衬底；
(b)与所述MOSFET形成电连接的接点；
(c)第1布线，其与所述接点电连接，由在与所述接点相接触的面上具有钛或钽的金属层的第1布线层形成，所述第1布线的宽度与所述第1布线层的最小线宽相等；
(d)第1过孔，其具有钨插塞且与所述第1布线电连接；
(e)第2布线，其与所述第1过孔电连接，由在与所述第1过孔相接触的面上具有钛或钽的金属层的第2布线层形成，所述第2布线的宽度与所述第2布线层的最小线宽相等；和
(f)第2过孔，其与所述第2布线电连接，具有钨插塞，所述第2过孔的一条边与所述第2布线层的所述最小线宽相等，
在此，所述第1布线沿行方向或列方向延伸，所述第2布线沿与所述第1布线相同方向延伸，所述第2布线具有所述第2布线层的所述最小线宽的2倍至3倍的长度，在与所述衬底平行的平面内，所述第1过孔在所述接点与所述第2过孔之间配置在以下位置，即，所述第1过孔与所述接点的间隔比所述接点与所述第2过孔的间隔短，且所述第1过孔与所述第2过孔的间隔比所述接点与所述第2过孔的间隔短的位置。
2.如权利要求1所述的SRAM，其特征在于，
所述第1过孔配置在平行于所述衬底的平面内的、所述第2过孔和所述第1过孔的间隔与所述第1过孔和所述接点的间隔相等的位置。
3.如权利要求1或权利要求2所述的SRAM，其特征在于，
所述第1布线的延伸方向为行方向，
所述各存储单元还具有：
(g)第3布线，其与所述第2过孔电连接，由第3布线层形成，在所述存储单元的单元边界上沿与所述行方向正交的列方向延伸，
在此，所述第3布线为所述存储单元中的接地布线，在与所述衬底平行的平面内，当使所述存储单元在所述单元边界向行方向镜面反转地配置时，相邻的存储单元中的所述第3布线彼此重合，当使所述存储单元在所述单元边界向行方向镜面反转地配置时，相邻的存储单元中所述第2过孔彼此重合，在所述相邻的存储单元中的一方省略所述第1过孔的配置。
4.如权利要求1或权利要求2所述的SRAM，其特征在于，
所述第1布线的延伸方向为行方向，
所述各存储单元还具有：
(g)第3布线，其与所述第2过孔电连接，由第3布线层形成，在所述存储单元的单元边界上沿与所述行方向正交的列方向延伸，
在此，所述第3布线为所述存储单元中的接地布线，当使所述存储单元在所述单元边界向行方向镜面反转地配置时，相邻的存储单元中的所述第3布线彼此重合，当使所述存储单元在所述单元边界向行方向镜面反转地配置时，相邻的存储单元中的所述第2过孔彼此重合，所述相邻的存储单元中的所述第1过孔连结地配置。
5.如权利要求1或权利要求2所述的SRAM，其特征在于，
所述第1布线的延伸方向为行方向，
所述各存储单元还具有：
(g)第3布线，其与所述第2过孔电连接，由第3布线层形成，并沿与所述行方向正交的列方向延伸，
在此，所述第3布线为所述存储单元中的位线。
6.一种SRAM，具有矩阵状地配置的多个存储单元，其特征在于，
各存储单元具有以下部分：
(a)形成有MOSFET的衬底；
(b)与所述MOSFET形成电连接的接点；
(c)第1布线，其与所述接点电连接，由在与所述接点相接触的面上具有钛或钽的金属层的第1布线层形成，所述第1布线具有与所述第1布线层的最小线宽相等的宽度和所述最小线宽2倍以下的长度；
(d)第1过孔，其具有钨插塞且与所述第1布线电连接，
在此，在与所述衬底平行的平面内，所述第1过孔以与所述第1布线之间不足对准精度的宽裕度相邻地配置在所述第1布线的一端，所述接点配置在所述第1布线的另一端。
7.如权利要求6所述的SRAM，其特征在于，
所述各存储单元还具有：
(e)第2布线，其与所述第1过孔电连接，由第2布线层形成，并沿与所述行方向正交的列方向延伸，
在此，所述第2布线为所述存储单元中的位线。
8.一种SRAM，具有矩阵状地配置的多个存储单元，其特征在于，
各存储单元具有以下部分：
(a)形成有MOSFET的衬底；
(d)具有钨插塞的第1过孔；
(e)第2布线，其与所述第1过孔电连接，由在与所述第1过孔相接触的面上具有钛或钽的金属层的第2布线层形成，所述第2布线的宽度与所述第2布线层的最小线宽相等；和
(f)第2过孔，其与所述第2布线电连接，具有钨插塞，所述第2过孔的一条边与所述第2布线层的所述最小线宽相等，
在此，在与所述衬底平行的平面内，所述第2过孔以与所述第2布线之间不足对准精度的宽裕度相邻地配置在所述第2布线的一端，所述第1过孔配置在所述第2布线的另一端。
9.如权利要求8所述的SRAM，其特征在于，
所述各存储单元还具有：
(g)第3布线，其与所述第2过孔电连接，由第3布线层形成，
在此，所述第3布线为所述存储单元中的位线。
10.一种SRAM，具有矩阵状地配置的多个存储单元，其特征在于，
各存储单元具有以下部分：
(a)形成有MOSFET的衬底；
(b)与所述MOSFET形成电连接的接点；
(c)第1布线，其与所述接点电连接，由在与所述接点相接触的面上具有钛或钽的金属层的第1布线层形成，所述第1布线的宽度与所述第1布线层的最小线宽相等；
(d)第1过孔，其具有钨插塞且与所述第1布线电连接；
(e)第2布线，其与所述第1过孔电连接，由在与所述第1过孔相接触的面上具有钛或钽的金属层的第2布线层形成，所述第2布线的宽度与所述第2布线层的最小线宽相等；和
(f)第2过孔，其与所述第2布线电连接，具有钨插塞，所述第2过孔的一条边与所述第2布线层的所述最小线宽相等，
在此，所述第1布线沿行方向或列方向延伸，所述第2布线沿与所述第1布线相同方向延伸，所述第2布线与相邻的存储单元中的对应的第2布线连结，所述第2布线具有所述第2布线层的所述最小线宽的4倍至8倍的长度，在与所述衬底平行的平面内，所述第1过孔在所述接点与所述相邻的存储单元中和所述第2过孔对应的相邻第2过孔之间，配置在以下位置，即，所述第1过孔与所述接点的间隔比所述接点与所述相邻第2过孔的间隔短，且所述第1过孔与所述相邻第2过孔的间隔比所述接点与所述相邻第2过孔的间隔短的位置。
11.如权利要求10所述的SRAM，其特征在于，
所述第1过孔配置在平行于所述衬底的平面内的、所述相邻第2过孔和所述第1过孔的间隔、与所述第1过孔和所述接点的间隔相等的位置。
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