CN1641878A - 具有层叠的节点接触结构的半导体集成电路及其制造方法 - Google Patents

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Abstract

提供了一种包括薄膜晶体管(TFT)的半导体集成电路及制造这种半导体集成电路的方法。该半导体集成电路可以包括在半导体衬底形成的体晶体管和体晶体管上的第一层间绝缘层。下TFT可以在第一层间绝缘层上，以及第二层间绝缘层可以在下TFT上。上TFT可以在第二层间绝缘层上，以及第三层间绝缘层可以在上TFT上。体晶体管的第一杂质区、下TFT的第一杂质区以及上TFT的第一杂质区可以通过穿透第一、第二和第三层间绝缘层的节点栓塞相互电连接。

Description

具有层叠的节点接触结构的半导体集成电路及其制造方法
与相关申请的交叉引用
本专利申请要求2004年1月12日申请的韩国专利申请号2004-0002088的优先权，在此将其公开内容全部引入作为参考。
技术领域
本发明涉及半导体集成电路，更具体涉及用于半导体集成电路的接触结构。
背景技术
如所属领域的技术人员所公知，与动态随机存取存储器(DRAM)集成电路相比静态随机存取存储器(SRAM)集成电路可以表现出较低的功耗和较高操作速度。因此，在计算机和便携式消费者电子设备中SRAM电路广泛地用于执行高速缓存存储。
SRAM集成电路的单位晶格可以实现，例如作为高负载电阻器SRAM单元或作为互补金属氧化物半导体(CMOS)SRAM单元。一般，高负载电阻器SRAM单元使用高阻抗电阻器作为负载器件，CMOSSRAM单元使用p沟道或“P型”金属氧化物半导体(PMOS)晶体管作为负载器件。
至少两种类型的CMOS SRAM单位晶格是已知技术。第一种类型是薄膜晶体管(TFT)SRAM单元，其中薄膜晶体管层叠在半导体衬底上，作为负载器件。CMOS SRAM单位晶格的第二种类型是体CMOSSRAM单元，使用在半导体衬底形成的体晶体管作为负载器件。
与TFT SRAM单元和高负载电阻器SRAM单元相比，体CMOSSRAM单元可以表现出高单元稳定性(即，良好的低压性能和低维持电流)。因为在单晶硅衬底形成体CMOS SRAM单元中的体晶体管，因此可以实现该高度的单元稳定性，而TFT SRAM单元的薄膜晶体管一般使用多晶硅层形成。但是，与TFT SRAM单元相比体CMOS SRAM单元可以表现出低集成度和/或弱闭锁抗扰性。
一般，每个SRAM单位晶格包括一对节点接触结构。在TFT SRAM单元中，每个节点接触结构将负载晶体管的P型漏区电连接到驱动晶体管的N型漏区。典型地，在负载晶体管的P型漏区和驱动晶体管的N型漏区之间提供欧姆接触。
在Chen等人的，名称为“Semiconductor Structure Incorporating ThinFilm Transistors and Methods for Its Manufacture”的美国专利号6,022,766中公开了一种半导体器件，包括在半导体衬底上层叠的TFT。具体，Chen等公开了一种半导体器件，其中在单晶硅衬底形成常规体晶体管，然后在体晶体管上层叠薄膜晶体管。在Chen等的专利中，通过在半导体衬底和金属栓塞上淀积非晶硅层形成TFT的本体层。然后通过热处理工序晶化该非晶硅层。该热处理工序使非晶硅层转变为具有大晶粒的多晶体或“多晶硅”层。形成有多晶硅本体层的这些TFT的电性能可能不如在单晶硅衬底处形成的体晶体管的电性能。
发明内容
按照本发明的实施例，提供一种集成电路，包括在半导体衬底处形成具有第一和第二杂质区的第一晶体管。第一晶体管上的第一层间绝缘层，以及在与第一晶体管相对的第一层间绝缘层上具有第一和第二杂质区的第二晶体管。在与第一层间绝缘层相对的第二晶体管上的第二层间绝缘层，以及在与第二晶体管相对的第二层间绝缘层上具有第一和第二杂质区的第三晶体管。最后，与第二层间绝缘层相对的第三晶体管上的第三层间绝缘层。该集成电路还包括贯穿第一、第二和第三层间绝缘层以使第一晶体管的第一杂质区、第二晶体管的第一杂质区以及第三晶体管的第一杂质区彼此电连接的节点栓塞。
在本发明的某些实施例中，第二晶体管可以重叠第一晶体管，以及第三晶体管可以重叠第二晶体管。第一晶体管可以是体晶体管，而第二和第三晶体管是薄膜晶体管。第二和第三晶体管可以是单晶薄膜晶体管。在具体实施例中，该集成电路还可以包括第二晶体管的第一杂质区和第一晶体管的第一杂质区之间的下节点半导体栓塞，以及第三晶体管的第一杂质区和第二晶体管的第一杂质区之间的上节点半导体栓塞。在这些实施例中，节点栓塞也可以电连接到下和上节点半导体栓塞。下和上节点半导体栓塞可以是单晶半导体栓塞。节点栓塞可以是金属栓塞，例如钨栓塞或具有环绕的金属阻挡层的钨栓塞。
按照本发明的再一实施例，提供一种静态随机存取存储器(SRAM)，包括至少部分地形成在半导体衬底中的第一和第二体晶体管。在第一和第二体晶体管上提供的第一层间绝缘层，以及在第一层间绝缘层上提供的第一和第二下薄膜晶体管。在第一和第二下薄膜晶体管上提供的第二层间绝缘层，以及在第二层间绝缘层上提供的第一和第二上薄膜晶体管。在第一和第二上薄膜晶体管上提供的第三层间绝缘层。提供第一节点栓塞，该第一节点栓塞贯穿第一、第二和第三层间绝缘层以使第一体晶体管的第一杂质区、第一下薄膜晶体管的第一杂质区以及第一上薄膜晶体管的第一杂质区彼此电连接。最后，提供第二节点栓塞，该第二节点栓塞贯穿第一、第二和第三层间绝缘层以使第二体晶体管的第一杂质区、第二下薄膜晶体管的第一杂质区和第二上薄膜晶体管的第一杂质区彼此电连接。
在本发明的某些实施例中，第一下薄膜晶体管可以重叠第一体晶体管，以及第二下薄膜晶体管可以重叠第二体晶体管。同样，第一上薄膜晶体管可以重叠第一下薄膜晶体管，以及第二上薄膜晶体管可以重叠第二下薄膜晶体管。第一和第二下薄膜晶体管以及第一和第二上薄膜晶体管每个可以是单晶薄膜晶体管。
在本发明的实施例中，该SRAM单元也可以包括第一下节点半导体栓塞和第一上节点半导体栓塞，第一下节点半导体栓塞在第一下薄膜晶体管的第一杂质区和第一体晶体管的第一杂质区之间，第一上节点半导体栓塞在第一上薄膜晶体管的第一杂质区和第一下薄膜晶体管的第一杂质区之间。该SRAM单元还可以包括第二下节点半导体栓塞和第二上节点半导体栓塞，第二下节点半导体栓塞在第二下薄膜晶体管的第一杂质区和第二体晶体管的第一杂质区之间，第二上节点半导体栓塞在第二上薄膜晶体管的第一杂质区和第二下薄膜晶体管的第一杂质区之间。在这些实施例中，第一节点栓塞可以电连接到第一下节点半导体栓塞和第一上节点半导体栓塞，以及第二节点栓塞可以电连接到第二下节点半导体栓塞和第二上节点半导体栓塞。第一和第二上节点半导体栓塞以及第一和第二下节点半导体栓塞每个可以是单晶半导体栓塞。第一和第二节点栓塞可以是金属栓塞，例如钨栓塞或具有环绕的金属阻挡层的钨栓塞。
第一下节点半导体栓塞可以具有与第一体晶体管的第一杂质区相同的导电类型，以及第二下节点半导体栓塞可以具有与第二体晶体管的第一杂质区相同的导电类型。在其他实施例中，第一下节点半导体栓塞可以具有不同于第一体晶体管的第一杂质区的导电类型，以及第二下节点半导体栓塞可以具有不同于第二体晶体管的第一杂质区的导电类型。在这些实施例中，第一节点栓塞可以与第一体晶体管的第一杂质区直接接触，以及第二节点栓塞可以与第二体晶体管的第一杂质区直接接触。
在SRAM单元的某些实施例中，第一和第二体晶体管分别可以是第一和第二N沟道驱动晶体管，其中第一和第二体晶体管的第一杂质区是各个漏区。第一N沟道驱动器的栅电极可以电连接到第二节点栓塞，以及第二N沟道驱动器的栅电极可以电连接到第一节点栓塞。第一和第二下薄膜晶体管分别可以是第一和第二P沟道负载晶体管，以及第一和第二上薄膜晶体管分别可以是第一和第二N沟道传输晶体管。第一和第二下薄膜晶体管的第一杂质区每个可以是漏区，以及第一和第二上薄膜晶体管的第一杂质区每个可以是源区。第一P沟道负载晶体管的栅电极可以电连接到第二节点栓塞，以及第二P沟道负载晶体管的栅电极可以电连接到第一节点栓塞。第一和第二N沟道传输晶体管的栅电极可以相互电连接，以用作字线。
在上述实施例中，该SRAM单元也可以包括电连接到第一和第二N沟道驱动晶体管的源区的接地线以及电连接到第一和第二P沟道负载晶体管的源区的电源线。该SRAM单元还可以包括电连接到第一N沟道传输晶体管的漏区的第一位线以及电连接到第二N沟道传输晶体管的漏区的第二位线。当从垂直于半导体衬底的主平面的轴观察时，第一位线可以基本上垂直于第一N沟道驱动晶体管的栅电极、第一P沟道负载晶体管的栅电极以及第一N沟道传输晶体管的栅电极，以及当从垂直于半导体衬底的主平面的轴观察时，第二位线可以基本上垂直于第二N沟道驱动晶体管的栅电极、第二P沟道负载晶体管的栅电极以及第二N沟道传输晶体管的栅电极。
在本发明的其他实施例中，第一和第二下薄膜晶体管分别可以是第一和第二N沟道传输晶体管，以及第一和第二上薄膜晶体管分别可以是第一和第二P沟道负载晶体管。
本发明的再一实施例中，提供一种静态随机存取存储器(SRAM)单元，包括在半导体衬底中定义第一和第二有源区的隔离层。分别在第一和第二有源区中至少部分地提供的第一和第二体晶体管。在第一和第二体晶体管上提供的第一层间绝缘层，以及在第一层间绝缘层上提供的第一和第二单晶体下本体图形。在第一和第二下本体图形处提供第一和第二下薄膜晶体管，以及在第一和第二下薄膜晶体管上提供的第二层间绝缘层。在第二层间绝缘层上提供的第一和第二单晶上本体图形，以及在第一和第二单晶上本体图形处分别提供的第一和第二上薄膜晶体管。在第一和第二上薄膜晶体管上提供的第三层间绝缘层。提供第一节点栓塞，该第一节点栓塞贯穿第一、第二和第三层间绝缘层以使第一体晶体管的第一杂质区、第一下薄膜晶体管的第一杂质区以及第一上薄膜晶体管的第一杂质区彼此电连接，以及提供第二节点栓塞，该第二节点栓塞贯穿第一、第二和第三层间绝缘层以使第二体晶体管的第一杂质区、第二下薄膜晶体管的第一杂质区和第二上薄膜晶体管的第一杂质区彼此电连接。
在这些SRAM单元的某些实施例中，第一和第二体晶体管可以是各个第一和第二N沟道驱动晶体管。每个第一和第二体晶体管的第一杂质区可以是漏区。第一N沟道驱动晶体管的栅电极可以电连接到第二节点栓塞，以及第二N沟道驱动晶体管的栅电极可以电连接到第一节点栓塞。第一和第二下薄膜晶体管可以是各个第一和第二N沟道传输晶体管，以及第一和第二上薄膜晶体管可以是各个第一和第二N沟道传输晶体管。第一和第二下薄膜晶体管的第一杂质区可以是漏区，以及第一和第二上薄膜晶体管的第一杂质区可以是源区。
该SRAM单元还可以包括在垂直于第一有源区的方向从第一有源区的第一端延伸的第一接地有源区以及在垂直于第二有源区的方向从第二有源区的第一端延伸的第二接地有源区。
第一负载晶体管的栅电极可以重叠第一驱动晶体管的栅电极，以及第二负载晶体管的栅电极可以重叠第二驱动晶体管的栅电极。第一负载晶体管的栅电极可以电连接到第二节点栓塞，以及其中第二负载晶体管的栅电极可以电连接到第一节点栓塞。第一下本体图形可以包括重叠部分第一接地有源区的延伸部分，以及其中第二下本体图形可以包括重叠部分第二接地有源区的延伸部分。
依据本发明的再一实施例，提供一种制造静态随机存取存储器(SRAM)单元的方法。在这些方法中，可以在半导体衬底处形成第一和第二体晶体管。每个体晶体管可以包括隔开的第一和第二杂质区和第一和第二杂质区之间的沟道区上的栅电极。然后可以在具有第一和第二体晶体管的半导体衬底上形成第一层间绝缘层，以及可以形成穿透第一层间绝缘层以分别与第一体晶体管的第一杂质区和第二体晶体管的第一杂质区电接触的第一和第二下节点半导体栓塞。然后可以在第一层间绝缘层上形成第一和第二下薄膜晶体管。这些晶体管的每个可以包括隔开的第一和第二杂质区和第一和第二杂质区之间的沟道区上的栅电极。第一下薄膜晶体管的第一杂质区可以与第一下节点半导体栓塞电接触，以及第二下薄膜晶体管的第一杂质区可以与第二下节点半导体栓塞电接触。第一下薄膜晶体管可以被形成为重叠第一体晶体管，以及第二下薄膜晶体管被可以形成为重叠第二体晶体管。
接下来，可以在具有第一和第二下薄膜晶体管的半导体衬底上形成第二层间绝缘层，以及第一和第二上节点半导体栓塞可以被形成为穿透第二层间绝缘层以分别与第一下薄膜晶体管的第一杂质区和第二下薄膜晶体管的第一杂质区电接触。然后，可以在第二层间绝缘层上形成第一和第二上薄膜晶体管。这些晶体管的每个可以包括隔开的第一和第二杂质区和第一和第二杂质区之间的沟道区上的栅电极。第一上薄膜晶体管的第一杂质区可以与第一上节点半导体栓塞电接触，以及第二上薄膜晶体管可以与第二上节点半导体栓塞电接触。第一上薄膜晶体管可以重叠第一下薄膜晶体管，以及第二上薄膜晶体管可以重叠第二下薄膜晶体管。
然后可以在具有第一和第二上薄膜晶体管的半导体衬底上形成第三层间绝缘层，以及可以形成穿透至少第一、第二和第三层间绝缘层的第一和第二节点栓塞。第一节点栓塞可以使第一体晶体管的第一杂质区、第一下薄膜晶体管的第一杂质区和第一上薄膜晶体管的第一杂质区相互电连接，以及第二节点栓塞可以使第二体晶体管的第一杂质区、第二下薄膜晶体管的第一杂质区以及第二上薄膜晶体管的第一杂质区相互电连接。
在这些方法的特定实施例中，可以通过构图第一层间绝缘层，以形成分别露出第一体晶体管的第一杂质区和第二体晶体管的第一杂质区的第一和第二下节点接触孔，从而形成第一和第二下节点半导体栓塞。然后可以使用选择性外延生长技术在各个第一和第二下节点接触孔中形成第一和第二下单晶半导体栓塞。可以以类似于如上所述形成第一和第二下节点半导体栓塞的方法形成第一和第二上节点半导体插塞。
可以通过在层间绝缘层上形成第一下本体图形和与第一下单晶栓塞直接接触形成第一下薄膜晶体管。然后在第一下本体图形处形成第一下薄膜晶体管。同样，可以通过在层间绝缘层上形成第二下本体图形和与第二下单晶栓塞直接接触形成第二下薄膜晶体管。然后可以在第二下本体图形处形成第二下薄膜晶体管。可以使用各个第一和第二下单晶栓塞作为籽晶图形来形成第一和第二下本体图形。
第一和第二下本体图形可以是形成的非晶和/或多晶层，然后可以使用固相外延技术晶化该非晶和/或多晶层。可以使用相似的技术形成第一和第二上薄膜晶体管。
还提供了形成对应于如上所述的本发明的特定实施例的集成电路和SRAM单元的附加方法。
附图说明
包括的附图提供本发明的进一步理解并被引入和构成本申请的一部分，图示本发明的某些实施例。在附图中：
图1是CMOS SRAM单元的实施例的等效电路图。
图2图示了根据本发明的实施例的CMOS SRAM单元的有源区和驱动栅电极的平面图。
图3图示了根据本发明的实施例的CMOS SRAM单元的第一和第二下节点半导体栓塞和第一和第二下单晶本体层的平面图。
图4图示了根据本发明的实施例的CMOS SRAM单元的第一和第二负载栅电极和第一和第二上节点半导体栓塞的平面图。
图5图示了根据本发明的实施例CMOS SRAM单元的第一和第二上单晶本体层和字线的平面图。
图6图示了根据本发明的实施例的CMOS SRAM单元的第一和第二节点栓塞的平面图。
图7图示了根据本发明的实施例的CMOS SRAM单元的第一和第二电源线接触栓塞和第一和第二接地线接触栓塞的平面图。
图8图示了根据本发明的实施例的CMOS SRAM单元的电源线和接地线的平面图。
图9图示了根据本发明的实施例的CMOS SRAM单元的第一和第二位线接触栓塞以及第一和第二位线的平面图。
图10A-17A分别是沿图2-9的线I-I的剖面图，以说明根据本发明的实施例制造CMOS SRAM单元的方法。
图10B-17B分别是沿图2-9的线II-II的剖面图，以说明根据本发明的实施例制造CMOS SRAM单元的方法。
图14C图示了根据本发明的另一实施例的CMOS SRAM单元的第一节点接触结构的剖面图。
具体实施方式
下面将参考附图更完全地描述本发明的实施例，在附图中示出了本发明的实施例。但是，本发明可以以多种不同的方式体现，不应该认为局限于在此阐述的实施例。相反，提供这些实施例以便本公开是彻底的和完全的，并将本发明的范围完全传递给所述领域的技术人员。在整篇中，相同的标记指相同的元件。
应当理解尽管在此可以使用术语第一和第二等描述各个元件，但是这些元件不应该受这些术语限制。使用这些术语仅仅使一个元件与另一元件相区别。例如，在不脱离本发明的范围的条件下，下面论述的第一元件可以称为第二元件，同样，第二元件可以称为第一元件。如在此使用的术语“和/或”包括一个或多个相关列项的任一和所有组合。
应当理解当一个元件例如层、区或衬底称为在另一元件“上”或在另一个元件“上”延伸时，它可以直接在另一元件上或直接在元件上延伸或也可以存在插入元件。相反，当一个元件称为直接在另一个元件“上”或直接在另一个元件“上”延伸时，不存在插入元件。应当理解当一个元件称为“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到另一个元件或可以存在插入元件。相反，当一个元件称为“直接连接”或“直接耦合”到另一个元件时，不存在插入元件。用来描述元件之间关系的其他单词应该用同样的方式解释(即，“在…之间”与“直接在…之间”，“相邻”与“直接相邻”等)。
在此可以使用相对术语如“在…下面”或“在…之上”或“上”或“下”或“水平”或“垂直”描述图中所示的一个元件、层或区域与另一元件、层或区域的关系。应当理解这些术语意图是包括除图中描绘的取向之外的器件的不同取向。
还应当理解如在此使用的术语“行”和“列”指相互可以垂直的两个非平行方向。但是，术语行和列不指具体的水平或垂直方向。
在此参考剖面图描述了本发明的实施例，该剖面图是本发明的理想化实施例(和中间结构)的示意图。为了清楚可以放大附图中层和区域的厚度。此外，应当预想到由于例如制造技术和/或容差图例的形状变化。因此，本发明的实施例不应该认为限于在此所示的区域的特定形状而是包括例如由制造所得的形状偏差。例如，图示为矩形的注入区一般地将具有圆润的或弯曲的特点和/或在其边缘具有注入浓度的梯度而不是从注入区至非注入区的二元变化。同样，通过注入形成的掩埋区可以引起掩埋区和通过其进行注入的表面之间区域中发生某些注入。因此，图中所示的区域本质上是示意性的且它们的形状不打算图示器件区域的实际形状以及不打算限制本发明的范围。
在此使用的专业词汇是仅仅用于描述具体实施例而不是限制本发明。如在此使用，单数形式“a”，“an”和“the”同样打算包括复数形式，除非上下文另外清楚地表明。还应当理解，当在此使用术语“comprise”“comprising”、“includes”和/或“including”时，说明陈述的部件、整数、步骤、操作、元件、和/或零件的存在，但是不排除存在或增加一个或多个其他部件、整数、步骤、操作、元件、零件和/或其组。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有相同的意思如属于本发明的技术领域的普通技术人员通常理解。还应当理解术语如在通常使用的词典中定义的那些术语应该解释为具有符合相关技术的环境中的意思且不被解释理想化或过度地形式感知，除非在此清楚地限定。
图1是CMOS SRAM单元的示例性等效电路图。如图1所示，CMOSSRAM单元包括一对驱动晶体管TD1和TD2，一对传输晶体管TT1和TT2以及一对负载晶体管TL1和TL2。在图1中，驱动晶体管TD1和TD2以及传输晶体管TT1和TT2是NMOS晶体管，而负载晶体管TL1和TL2是PMOS晶体管。
第一传输晶体管TT1和第一驱动晶体管TD1串联连接。第一驱动晶体管TD1的源区电连接到接地线Vss，以及第一传输晶体管TT1的漏区电连接到第一位线BL1。类似地，第二驱动晶体管TD2和第二传输晶体管TT2串联连接，以及第二驱动晶体管TD2的源区电连接到接地线Vss，而第二传输晶体管TT2的漏区电连接到第二位线BL2。
也如图1所示，第一负载晶体管TL1的源区电连接到电源线Vcc，以及第一负载晶体管的漏区电连接到第一驱动晶体管TD1的漏区。类似地，第二负载晶体管TL2的源区电连接到电源线Vcc，以及第二负载晶体管TL2的漏区电连接到第二驱动晶体管TD2的漏区。第一负载晶体管TL1的源区、第一驱动晶体管TD1的漏区以及第一传输晶体管TT1的源区对应于第一节点N1。第二负载晶体管TL2的漏区、第二驱动晶体管TD2的漏区以及第二传输晶体管TT2的源区对应于第二节点N2。第一驱动晶体管TD1的栅电极和第一负载晶体管TL1的栅电极电连接到第二节点N2，以及第二驱动晶体管TD2的栅电极和第二负载晶体管TL2的栅电极电连接到第一节点N1。再如图1所示，第一和第二传输晶体管TT1和TT2的栅电极电连接到字线WL。
与高负载电阻器SRAM单元相比较上述CMOS SRAM单元可以显示出大的噪声容限和小的维持电流。由此，在需要较小电源电压的高性能SRAM应用中常常使用CMOS SRAM集成电路。在这种应用中，如果TFT SRAM单元包括具有增强电性能的高性能P沟道TFT，该TFT对应于用作体CMOS SRAM单元的负载晶体管的P沟道体晶体管，那么与体CMOS SRAM单元相比较TFT SRAM单元在集成度和闭锁抗扰性方面具有优势。
为了提高P沟道TFT的性能，可以在单晶半导体本体图形处形成TFT。此外，可以在图1所示的第一和第二节点N1和N2处形成欧姆接触。
而且，当图1所示的传输晶体管TT1和TT2层叠在半导体衬底上时，与常规TFT SRAM单元的面积相比每个SRAM单元的面积可以被显著地减小。
图2-9图示了根据本发明的实施例紧凑TFT SRAM单元的结构平面图。图2-9的每一个示出了4个单元晶格。在图2-7中，沿y轴彼此接近的一对单位晶格相对于x轴对称，以及沿x轴彼此接近的一对单位晶格相对于y轴对称。
图10A-17A分别是沿图2-9的线I-I的剖面图，以说明根据本发明的实施例制造TFT SRAM单元的方法。图10B-17B分别是沿图2-9的线II-II的剖面图，以进一步说明根据本发明的实施例制造TFT SRAM单元的方法。
首先，将参考图2-9，17A和17B描述根据本发明的实施例的TFTSRAM单元的结构。
参考图2，17A和17B，在半导体衬底1的预定区域提供隔离层3，以在每个单位晶格中定义第一和第二有源区3a和3b。半导体衬底1可以是单晶半导体衬底，如单晶硅衬底。如图2最好观看，第一和第二有源区3a和3b可以被布置为平行于y轴。第一有源区3a的一端也可以平行于x轴延伸，以提供第一接地有源区3s′，以及第二有源区3b的一端同样可以平行于x轴延伸，以提供第二接地有源区3s″。因此，第一和第二接地有源区3s′和3s″可以相互平行地布置。
提供分别跨越第一和第二有源区3a和3b的第一和第二驱动栅图形10a和10b。第一驱动栅图形10a可以平行于第二驱动栅图形10b布置。如图17a所示，第一驱动栅图形10a可以包括顺序地层叠的第一驱动栅电极7a和第一帽盖绝缘层图形9a。如图17b所示，第二驱动栅图形10a可以包括顺序地层叠的第二驱动栅电极7b和第二帽盖绝缘层图形9b。在驱动栅图形10a和10b以及各个有源区3a和3b之间可以插入栅绝缘层5。
如图17a所示，在第一有源区3a的表面提供第一漏区13d′。第一漏区13d′可以接近第一驱动栅图形10a且位于与第一接地有源区3s′相对。可以在第一接地有源区3s′的表面以及在第一有源区3a的表面提供第一源区13s′。第一源区13s′可以接近第一驱动栅图形10a且位于与第一漏区13d′相对。
类似地，如图17b所示，在第二有源区的表面提供第二漏区13d″。第二漏区13d″可以邻近第二驱动栅图形10b且位于与第二接地有源区3s″相对。在第二接地有源区3s″的表面和第二有源区3b的表面可以提供第二源区13s″。第二源区13s″可以邻近第二驱动栅图形10b且位于与第二接地漏区13d″相对。
第一和第二源区13s′和13s″以及第一和第二漏区13d′和13d″可以是轻掺杂的漏(LDD)型杂质区。此外，可以在第一和第二驱动栅图形10a和10b的侧壁上提供驱动栅隔片11。
第一驱动栅图形10a可以延伸，以邻近于第二漏区13d″。类似地，第二驱动栅图形10b可以延伸，以邻近于第一漏区13d′。
第一驱动栅图形10a、第一漏区13d′和第一源区13s′构成第一体晶体管，例如图1中的第一驱动晶体管TD1。同样，第二驱动栅图形10b、第二漏区13d″和第二源区13s″构成第二体晶体管，例如图1的第二驱动晶体管TD2。因此，在本发明的实施例中，第一和第二驱动晶体管TD1和TD2可以是形成在半导体衬底处的N型体晶体管。如图2所示，由第一和第二驱动晶体管TD1和TD2占据的面积可以包括SRAM单元面积的主要部分。由此，按照本发明的实施例，可以提供与由常规SRAM单元占据的面积相比显著地减小单元面积的SRAM单元，常规SRAM单元具有四个或六个体MOS晶体管。
如图17A和17B所示，在半导体衬底上和第一和第二驱动晶体管TD1和TD2上提供第一层间绝缘层17。第一层间绝缘层17可以具有平整的顶表面。此外，可以在第一层间绝缘层17和半导体衬底之间以及在第一层间绝缘层和驱动晶体管TD1和TD2之间插入第一刻蚀停止层15。第一刻蚀停止层15例如可以包括相对于第一层间绝缘层17具有刻蚀选择率的绝缘层。例如，如果第一层间绝缘层17是氧化硅层，那么第一刻蚀停止层15可以是氮化硅层或氮氧化硅层。
如图3，17A和17B所示，第一漏区13d′可以电连接到第一下节点半导体栓塞19a。同样，第二漏区13d″可以电连接到第二下节点半导体栓塞19b。第一和第二下节点半导体栓塞19a，19b每个穿透第一层间绝缘层17和第一刻蚀停止层15。当半导体衬底1是单晶硅衬底时，第一和第二下节点半导体栓塞19a和19b可以是单晶硅栓塞。
也如图3，17A和17B所示，在第一层间绝缘层17上可以提供第一和第二下体图形21a，21b。第一下体图形21a可以覆盖第一下节点半导体栓塞19a。第一下体图形21a可以与第一有源区3a重叠，以及可以延伸，也重叠部分第一接地有源区3s′。类似地，第二下体图形21b可以覆盖第二下节点半导体栓塞19b。第二下体图形21b可以与第二有源区3b重叠，以及可以延伸，重叠部分第二接地有源区3s″。第一和第二下体图形21a和21b可以包括例如单晶硅图形。
参考图4，17A和17B，可以在第一下体图形21a上和跨越第一下体图形21a形成第一负载栅图形26a，以及可以在第二下体图形21b上和跨越第二下体图形21b形成第二负载栅图形26b。第一负载栅图形26a可以包括顺序地层叠的第一负载栅电极23a和第一帽盖绝缘层图形25a。第二负载栅图形26b可以包括顺序地层叠的第二负载栅电极23b和第二帽盖绝缘层图形25b。第一和第二负载栅图形26a和26b可以通过栅绝缘层(图17A和17B中示出了，但是未编号)与下体图形21a和21b绝缘。第一负载栅图形26a可以重叠第一驱动栅图形10a，以及第二负载栅图形26b可以重叠第二驱动栅图形10b。
在邻近第一负载栅图形26a的部分第一下体图形21a中提供第一杂质区29d′。包括第一杂质区29d′的部分第一下体图形21a可以包括与第一下节点半导体栓塞19a接触的第一杂质区29d′。在接近第一负载栅图形26a且与第一杂质区29d相对的第一下体图形21a的其它部分提供第二杂质区29s′。第一负载栅图形26a和第一和第二杂质区29d′和29s′可以一起构成第一下TFT，例如图1的第一负载晶体管TL1。第一和第二杂质区29d′和29s′分别可以用作第一下TFT的漏区和源区。
类似地，在接近第二负载栅图形26b的部分第二下体图形21b中提供第一杂质区29d″。包括第一杂质区29d″的部分第二下体图形21b可以包括与第二下节点半导体栓塞19b接触的部分第二下体图形21b。在邻近第二负载栅图形26b且与第二杂质区29d相对的第二下体图形21b的其它部分中提供第二杂质区29s″。第二负载栅图形26b和第一和第二杂质区29d″和29s″可以一起构成第二下TFT，例如图1的第二负载晶体管TL2。第一和第二杂质区29d″和29s″分别可以用作第二下TFT的漏区和源区。
第一和第二负载晶体管TL1和TL2可以对应于P型晶体管。源区和漏区29s′，29s″，29d′以及29d″可以是LDD型杂质区。在第一和第二负载栅图形26a和26b的侧壁上可以提供负载栅隔片27。
在具有第一和第二负载晶体管TL1和TL2的半导体衬底上可以形成第二层间绝缘层33。第二层间绝缘层33可以具有平整的顶表面。此外，在第二层间绝缘层33和具有负载晶体管TL1和TL2的半导体衬底之间可以插入第二刻蚀停止层31。第二刻蚀停止层31例如可以包括相对于第二层间绝缘层33具有刻蚀选择率的绝缘层。例如，当第二层间绝缘层33是氧化硅层，那么第二刻蚀停止层31可以是氮化硅层或氮氧化硅层。
如图17A所示，第一漏区29d′可以电连接到第一上节点半导体栓塞35a。如图17B所示，第二漏区29d″可以电连接到第二上节点半导体栓塞35b。第一和第二上节点半导体栓塞35a，35b每个可以穿透第二层间绝缘层33和第二刻蚀停止层31。第一和第二上节点半导体栓塞35a和35b可以是单晶硅栓塞。
参考图5，17A和17B，在第二层间绝缘层33上可以提供第一和第二上体图形37a和37b。第一和第二上体图形37a和37b分别可以在第一和第二上节点半导体栓塞35a和35b上。第一和第二上体图形37a和37b也可以分别重叠第一和第二下体图形21a和21b。第一和第二上体图形37a和37b可以包括例如单晶半导体图形，如单晶硅图形。
形成跨越第一和第二上本体图形37a和37b的字线图形42。字线图形42可以重叠第一和第二负载栅图形26a和26b。在本发明的实施例中，字线图形42可以包括顺序地层叠的字线39和帽盖绝缘层图形41。字线39可以通过栅绝缘层(在图17A和17B中示出了，但是未编号)与第一和第二上本体图形37a和37b绝缘。
如图17A所示，在邻近字线图形42且接触第一上节点半导体栓塞35a的部分第一上体图形37a中提供第一杂质区45s′。在邻近字线图形42且与第一杂质区45s′相对的部分第一上本体图形37a中提供第二杂质区45d′。字线图形42、第一杂质区45s′以及第二杂质区45d′可以一起构成第一上TFT，例如图1的第一传输晶体管TT1。第一和第二杂质区45s′和45d′分别可以用作第一上TFT的源区和漏区。
如图17B所示，在邻近字线图形42且接触第二上节点半导体栓塞35b的部分第二上本体图形37b中提供第一杂质区45s″。在邻近字线图形42且与第一杂质区45s″相对的部分第二上本体图形37b中设置第二杂质区45d″。字线图形42、第一杂质区45s″以及第二杂质区45d″可以一起构成第二上TFT，例如图1的第二传输晶体管TT2。第一和第二杂质区45s″和45d″分别可以用作第二上TFT的源区和漏区。
第一和第二传输晶体管TT1和TT2对应于N型晶体管。第一和第二传输晶体管TT1和TT2的源区和漏区45s′，45s″，45d′和45d″可以是LDD型杂质区。在字线图形42的侧壁上可以提供栅隔片43。第一上本体图形37a上的字线39对应于第一传输晶体管TT1的栅电极，第二上本体图形37b上的字线39对应于第二传输晶体管TT2的栅电极。
如图17A和17B所示，在包括第一和第二传输晶体管TT1和TT2的半导体衬底上提供第三层间绝缘层49。第三层间绝缘层49可以具有平整的顶表面。此外，在第三层间绝缘层49和具有传输晶体管TT1和TT2的半导体衬底之间可以提供第三刻蚀停止层47。第三刻蚀停止层47可以包括例如相对于第三层间绝缘层49具有刻蚀选择率的绝缘层。例如，当第三层间绝缘层49是氧化硅层，那么第三刻蚀停止层47可以是氮化硅层或氮氧化硅层。
参考图6，17A和17B，当第一和第二下节点半导体栓塞19a和19b具有与驱动晶体管TD1和TD2的第一和第二漏区13d′和13d″相同的导电类型时，第一下节点半导体栓塞19a、第一上节点半导体栓塞35a、第一负载晶体管TL1的第一漏区29d′、第一传输晶体管TT1的第一源区45s′、第二驱动栅电极7b以及第二负载栅电极23b通过穿透第一至第三刻蚀停止层15，31和47以及第一至第三层间绝缘层17，33和49的第一节点栓塞51a相互电连接。同样，第二下节点半导体栓塞19b、第二上节点半导体栓塞35b、第二负载晶体管TL2的第二漏区29d″、第二传输晶体管TT2的第二源区45s″、第一驱动栅电极7a以及第一负载栅电极23a通过穿透第一至第三刻蚀停止层15，31和47以及第一至第三层间绝缘层17，33和49的第二节点栓塞51b相互电连接。
第一和第二节点栓塞51a和51b可以是相对于P型和N型半导体层形成欧姆接触的导电层。例如，每个第一和第二节点栓塞51a和51b可以包括钨栓塞。在本发明的其他实施例中，第一和第二节点栓塞51a和51b可以包括钨栓塞和围绕钨栓塞的阻挡金属层。
在本发明的其他实施例中，第一和第二下节点半导体栓塞19a和19b可以具有与第一和第二漏区13d′和13d″不同的导电类型，或可以由本征半导体材料形成。第一和第二节点栓塞51a和51b可以延伸，以致第一和第二节点栓塞51a和51b分别电连接到第一和第二漏区13d′和13d″。
第一下节点半导体栓塞19a、第一上节点半导体栓塞35a、第一驱动晶体管TD1的第一漏区13d′、第一负载晶体管TL1的第一漏区29d′、第一传输晶体管TT1的第一源区45s、第二驱动栅电极7b、第二负载栅电极23b以及第一节点栓塞51a构成第一节点接触结构。同样，第二下节点半导体栓塞19b、第二上节点半导体栓塞35b、第二驱动晶体管TD2的第二漏区13d″、第二负载晶体管TL2的第二漏区29d″、第二传输晶体管TT2的第二源区45s″、第一驱动栅电极7a、第一负载栅电极23a以及第二节点栓塞51b构成第二节点接触结构。
如图17A和17B所示，可以在具有第一和第二节点栓塞51和5Ib的半导体衬底上设置第四层间绝缘层53。
如图7，17A和17B所示，第一下本体图形21a的延伸部分(即，第一负载晶体管TL1的源区29s″)电连接到穿透第二刻蚀停止层31、第二层间绝缘层33、第三刻蚀停止层47、第三层间绝缘层49以及第四层间绝缘层53的第一电源线接触栓塞55c′。类似地，第二下本体图形21b的延伸部分(即，第二负载晶体管TL2的源区29s″)电连接到穿透第二刻蚀停止层31、第二层间绝缘层33、第三刻蚀停止层47、第三层间绝缘层49以及第四层间绝缘层53的第二电源线接触栓塞55c″。
此外，第一接地有源区3s′，即，第一驱动晶体管TD1的源区13s′电连接到穿透第一至第四层间绝缘层17，3，49和53以及第一至第三刻蚀停止层15，31和47的第一接地线接触栓塞55s′。类似地，第二接地有源区3s″，即，第二驱动晶体管TD2的源区13s″电连接到穿透第一至第四层间绝缘层17，3，49和53以及第一至第三刻蚀停止层15，31和47的第二接地线接触栓塞55s″。
电源线接触栓塞55c′和55c″以及接地线接触栓塞55s′和55s″例如可以是金属栓塞，如钨栓塞。而且，每个电源线接触栓塞55c′和55c″以及接地线接触栓塞55s′和55s″可以包括钨栓塞和围绕钨栓塞的阻挡金属层。在具有电源线接触栓塞55c′和55c″以及接地线接触栓塞55s′和55s″的半导体衬底上提供第五层间绝缘层57。
图8图示了根据本发明的实施例用于CMOS SRAM单元的电源线59c和接地线59s的平面图。在图8中，为了减小绘图的复杂性，不包括图7中示出的接地有源区3s′和3s″、下本体图形21a和21b以及节点栓塞51a和51b。
如图8，17A和17B所示，在第五层间绝缘层57中布置接地线59s和电源线59c。当根据本发明的实施例的SRAM单位晶格沿分别平行于x轴和y轴的行和列二维排列时，接地线59s和电源线59c可以分别布置在奇数行和偶数行。换句话说，接地线59s被布置为与奇数的字线图形42重叠，以及电源线59c被布置为与偶数的字线图形42重叠。在其他实施例中，接地线59s和电源线59c分别可以布置在偶数行和奇数行中。电源线59c布置为覆盖电源线接触栓塞55c′和55c″，以及接地线59s被布置为覆盖接地线接触栓塞55s′和55s″。结果，接地线59s和电源线59c可以被布置与字线图形42基本上平行。电源线59c、接地线59s以及第五层间绝缘层57覆有第六层间绝缘层61。
参考图9，17A和17B，第一传输晶体管TT1的漏区45d′可以电连接到穿透第三至第六层间绝缘层49，53，57和61以及第三刻蚀停止层47的第一位线接触栓塞63b′。类似地，第二传输晶体管TT2的漏区45d″可以电连接到穿透第三至第六层间绝缘层49，53，57和61以及第三刻蚀停止层47的第二位线接触栓塞63b″。
在第六层间绝缘层61上可以提供第一和第二平行位线65b′和65b″。第一位线65b′被布置为与第一位线接触栓塞63b′接触，以及第二位线65b″被布置为与第二位线接触栓塞63b″接触。第一和第二位线65b′，65″被布置为跨越电源线59c和接地线59s。
在本发明的其他实施例中，可以以许多不同的形式修改参考图6，17A和17B描述的第一和第二节点接触结构。例如，图14C图示了根据本发明的再一实施例的CMOS SRAM单元的第一节点接触结构的剖面图。
如图14C所示，提供穿透第一传输晶体管TT1的第一源区45s′、第一上节点半导体栓塞35a、第一负载晶体管TL1的第一漏区29d′、第一下节点半导体栓塞19a、第一至第三层间绝缘层17，33和49以及至少第二和第三刻蚀停止层31和47的第一节点栓塞51a′。在这些实施例中，在第一节点栓塞51a和第一驱动晶体管TD1的第一漏区13d′之间可以提供第一凹陷的下节点半导体栓塞19a′。在这些实施例，第一传输晶体管TT1的第一源区45s′、第一负载晶体管TL1的第一漏区29d′、第二负载栅电极23b以及第二驱动栅电极7b电连接到第一节点栓塞51a′，以及第一节点栓塞51a′通过第一凹陷的下节点半导体栓塞19a′电连接到第一驱动晶体管TD1的第一漏区13d′。第一节点栓塞51a′可以包括，例如相对于N型和P型半导体材料具有欧姆接触的导体。举例来说，第一节点栓塞51a′可以包括金属栓塞，如钨栓塞或具有围绕钨栓塞的阻挡金属层的钨栓塞。
在本发明的实施例中，其中，第一凹陷的下节点半导体栓塞19a′具有不同于第一驱动晶体管TD1的第一漏区13d′的导电类型的导电类型，第一节点栓塞51a′可以延伸，以与第一凹陷的下节点半导体栓塞19a′的侧壁和第一漏区13d′的表面接触(如图14C所示)。
应当理解在第二驱动晶体管TD2的第二漏区13d″上形成的第二节点接触结构可以具有与参考图14C如上所述的第一节点接触结构相同的形状。
根据本发明的上述实施例可以对SRAM单元进行许多附加的改进。例如，第一和第二下TFT可以分别对应于图1中所示的第一和第二传输晶体管TT1和TT2，以及第一和第二上TFT可以分别对应于图1中所示的第一和第二负载晶体管TL1和TL2。在此情况下，对于技术人员来说，根据在此的公开内容，改变字线图形42、电源线59c和位线65b′以及65b″以反映该修改的结构是显而易见。
现在，将参考图2-9，10A-17A和10B-17B描述根据本发明的某些实施例制造SRAM单元的方法。图10A-17A分别是沿图2-9的线I-I的剖面图，以及图10B-17B分别是沿图2的线II-II的剖面图。如上所述，图14C图示了根据本发明的再一实施例的形成节点接触结构的方法的剖面图。
如图2，10A和10B所示，在半导体衬底1如单晶硅衬底的预定区形成隔离层3，以定义第一和第二平行有源区3a和3b。半导体衬底1可以例如包括P型硅衬底。第一和第二有源区3a和3b可以形成为平行于y轴。此外，隔离层3可以形成为提供沿x轴从第一有源区3a的一端延伸的第一接地有源区3s′和沿x轴从第二有源区3b的一端延伸的第二接地有源区3s″。因此，可以相互面对的形成第一和第二接地有源区3s′和3s″。
在有源区3a，3b，3s′和3s″上形成栅绝缘层5。在具有栅绝缘层5的半导体衬底上顺序地形成栅导电层和栅帽盖绝缘层。栅帽盖绝缘层可以由例如氧化硅或氮化硅形成。然后栅帽盖绝缘层和栅导电层可以被构图，以形成跨越第一有源区3a的第一驱动栅图形10a和跨越第二有源区3b的第二驱动栅图形10b。结果，第一驱动栅图形10a形成为具有顺序地层叠的第一驱动栅电极7a和第一帽盖绝缘层图形9a，以及第二驱动栅图形10b形成为具有顺序地层叠的第二驱动栅电极7b和第二帽盖绝缘层图形9b。在本发明的某些实施例中可以省略栅帽盖绝缘层。第一和第二驱动栅图形10a和10b分别可以形成为邻近第二和第一有源区3b和3a。
可以使用例如驱动栅图形10a和10b作为离子注入掩模将杂质离子注入有源区3a，3b，3s′和3s″中，以在第二有源区3b中形成隔开的第二源区13s″和第二漏区13d″。第一和第二漏区13d′和13d″以及第一和第二源区13s′和13s″可以是N型杂质区。可以在第一驱动栅图形10a下面的沟道区的各个侧边形成第一源区13s′和第一漏区13d′。类似地，可以在第二驱动栅图形10b下面的沟道区的各个侧边形成第二源区13s″和第二漏区13d″。如图10A所示，在第一接地有源区3s′中也可以形成第一源区13s′，以及如图10B所示，在第二接地有源区3s″中也可以形成第二源区13s″。当，例如第一和第二漏区13d′和13d″以及第一和第二源区13s′和13s″形成为具有LDD结构时，可以在第一和第二驱动栅图形10a和10b的侧壁上形成驱动栅隔片11。驱动栅隔片11可以由例如氮化硅层或氧化硅层形成。
第一驱动栅图形10a、第一漏区13d′和第一漏区13d′可以构成第一体晶体管，例如图1中的第一N沟道驱动晶体管TD1。同样，第二驱动栅图形10b、第二漏区13d″和第二漏区13d″构成第二体晶体管，例如图1的第二N沟道驱动晶体管TD2。
在具有第一和第二体晶体管(例如，图1的驱动晶体管TD1和TD2)的半导体衬底上可以形成第一层间绝缘层17。也可以在第一层间绝缘层17形成之前形成第一刻蚀停止层15。第一刻蚀停止层15例如可以由相对于第一层间绝缘层17具有刻蚀选择率的绝缘层形成。例如，当第一层间绝缘层17由氧化硅层形成时，第一刻蚀停止层15可以由氮氧化硅层或氮化硅层形成。可以使用例如化学机械抛光技术平整第一层间绝缘层17。当使用这种化学机械抛光技术时，驱动栅图形10a和10b上的第一刻蚀停止层可以用作停止层。使用这些或其他技术，第一层间绝缘层17可以形成为具有较均匀的厚度。
参考图3，11A和11B，第一层间绝缘层17和第一刻蚀停止层15可以被构图，以形成分别露出第一和第二漏区13d′和13d″的第一和第二下节点接触孔17a和17b。在第一和第二下节点接触孔17a和17b中可以使用例如选择性外延生长技术分别形成第一和第二下节点半导体栓塞19a和19b。当半导体衬底1是单晶硅衬底时，第一和第二下节点半导体结构19a和19b可以形成为具有单晶硅结构。
然后可以在具有第一和第二下节点半导体栓塞19a和19b的半导体衬底的顶表面上形成下本体层。举例来说，如果下节点半导体栓塞19a和19b是单晶硅栓塞，那么下本体层可以形成为非晶硅层或多晶硅层。如图11A和11B所示，然后可以构图下本体层，以形成第一和第二下本体图形21a和21b。第一下本体图形21a可以重叠第一有源区3a以及可以覆盖第一和第二下节点半导体栓塞19a。第二下体图形21b可以重叠第二有源区3b以及可以覆盖第二下节点半导体栓塞19b。第一下本体图形21a可以包括重叠部分第一接地有源区3s的延伸部分，以及第二下本体图形21b可以包括重叠部分第二接地有源区3s″的延伸部分。
可以使用例如固相外延(SPE)技术晶化第一和第二下本体图形21a和21b，固相外延(SPE)技术是公知技术。例如，SPE技术可以包括在约500℃至800℃的温度下退火，以晶化下本体图形21a和21b。
当SPE工序用来晶化下本体图形21a和21b时，在SPE工序过程中，下节点半导体栓塞19a和19b可以用作籽晶层。结果，如果下节点半导体栓塞19a和19b是单晶硅栓塞，那么下本体图形21a和21b可以通过SPE工艺转变为具有单晶结构。
下本体图形21a和21b的晶化可以在构图下本体层之前或之后进行。但是，如果下本体图形21a和21b的晶化是在构图下本体层之前进行，那么在下本体层的区域中可能形成晶粒边界(即，位于距第一和第二下节点半导体栓塞相同距离的区域)。如果形成这种晶粒边界，那么可能位于在后续工序中形成的负载晶体管的沟道区中。如果这些发生，那么可能降低负载晶体管的电性能和/或形成的负载晶体管可能显示出不均匀的电性能。
参考图4，12a和12b，在第一和第二下本体图形21a和21b的表面上可以形成栅绝缘层。然后可以形成分别跨越第一和第二下本体图形21a和21b的第一和第二绝缘负载栅图形26a和26b。如图12A和12B所示，也可以形成第一和第二绝缘负载栅图形26a和26b，以分别重叠第一和第二驱动栅图形10a和10b。可以使用用来形成第一和第二驱动栅图形10a和10b的相同方法(如上所述)制造第一和第二绝缘负载栅图形26a和26b。由此，第一负载栅图形26a可以包括顺序地层叠的第一负载栅电极23a和第一帽盖绝缘层图形25a，以及第二负载栅图形26b可以包括顺序地层叠的第二负载栅电极23b和第二帽盖绝缘层图形25b。
也可以使用例如负载栅图形26a和26b作为离子注入掩模将杂质离子注入下本体图形21a和21b中。结果，在第一下本体区21a的隔开部分中形成第一源区29s″和第一漏区29d′，以及在第二下本体区21b的隔开部分中形成第二源区29s″和第二漏区29d″。在第一负载栅图形26a下面的沟道区的相对侧上可以形成第一源区29s′和第一漏区29d′，以及在第二负载栅图形26b下面的沟道区的相对侧上可以形成第二源区29s″和第二漏区29d″。也可以在第一下本体图形21a和第二下本体图形21b的各个延伸部分中形成第一和第二源区29s′和29s″。在第一下节点半导体栓塞1 9a上的第一下本体图形21a中形成第一漏区29d′，以及在第二下节点半导体栓塞19b上的第二下本体图形21b中形成第二漏区29d″。第一和第二漏区29d1和29d″以及第一和第二源区29s′和29s″可以是P型杂质区。
当，例如第一和第二漏区29d′和29d″以及第一和第二源区29s′和29s″形成为具有LDD结构时，在第一和第二负载栅图形26a和26b的侧壁上可以形成负载栅隔片27。负载栅隔片27可以由例如氮化硅层或氧化硅层形成。
第一负载栅图形26a、第一源区29s′和第一漏区29d′一起构成第一下薄膜晶体管，例如图1中的第一P沟道负载驱动晶体管TL1。类似地，第二负载栅图形26b、第二源区29s″以及第二漏区29d″一起构成第二下TFT，例如图1的第二P沟道负载晶体管TL2。
在具有第一和第二负载晶体管TL1和TL2的半导体衬底的顶表面上可以形成第二层间绝缘层33。第二刻蚀停止层31可以在第二层间绝缘层33形成之前选择性地形成。第二刻蚀停止层31和第二层间绝缘层33可以使用与用来形成第一刻蚀停止层15和第一层间绝缘层17的方法(如上所述)相同的方法来制造。
第二层间绝缘层33和第二刻蚀停止层31可以被构图，以形成分别露出第一和第二漏区29d′和29d″的第一和第二上节点接触孔33a和33b。然后可以使用例如选择性外延生长工艺在第一和第二上节点接触孔33a和33b中分别形成第一和第二上节点半导体栓塞35a和35b。当第一和第二下本体图形21a和21b是单晶硅图形时，第一和第二上节点半导体栓塞35a和35b可以形成为具有单晶硅结构。
参考图5，13A和13B，在具有第一和第二上节点半导体栓塞35a和35b的半导体衬底上可以形成第一和第二上本体图形37a和37b。可以使用与用来形成第一和第二下本体图形21a和21b的方法(如上所述)相同的方法来形成第一和第二上本体图形37a和37b。因此，第一和第二上本体图形37a和37b可以形成为分别与第一和第二上节点半导体栓塞35a和3 5b接触，以及可以使用SPE技术晶化。此外，第一和第二上本体图形37a和37b可以形成为分别重叠第一和第二下本体图形21a和21b。但是，如图13A和13B所示，第一和第二上本体图形37a和37b可以这样形成：它们不重叠第一和第二下本体图形21a和21b的延伸部分。
可以形成跨越第一和第二上本体图形37a和37b的绝缘传输栅图形42。绝缘传输栅图形42可以包括字线图形42。字线图形42可以包括顺序地层叠的字线39和帽盖绝缘层图形41。可以使用例如字线图形42作为离子注入掩模将杂质离子注入上本体图形37a和37b。结果，在第一上本体图形37a的隔开部分中形成第一源区45s′和第一漏区45d，以及在第二上本体图形37b的隔开部分中形成第二源区45s″和第二漏区45d″。第一源区45s′和第一漏区45d′可以与字线图形42自对准。第二源区45s″和第二漏区45d″也可以与字线图形自对准。当，例如第一和第二漏区45d′和45d″以及第一和第二源区45s′和45s″具有LDD型结构时，可以在字线图形42的侧壁上形成字线隔片43。第一和第二漏区45d′和45d″以及第一和第二源区45s′和45s″可以是N型杂质区。
在第一上节点半导体栓塞35a上的第一上本体图形37a中可以形成第一源区45s′，以及在第二上节点半导体栓塞35b上的第二上本体图形37b中可以形成第二源区45s″。字线图形42、第一源区45s′和第一漏区45d′一起构成第一上薄膜晶体管，例如图1中的第一N沟道传输驱动晶体管TT1。同样，第二字线图形42、第二漏区45d″和第二漏区45d″一起构成第二上TFT，例如图1的第二N沟道传输晶体管TT2。
在具有第一和第三传输晶体管TT1和TT2的半导体衬底的顶表面可以上形成第三层间绝缘层49。第三刻蚀停止层47可以在第三层间绝缘层49形成之前形成。可以使用例如与用来形成第一刻蚀停止层1 5和第一层间绝缘层17的方法(如上所述)相同的方法来形成第三刻蚀停止层47和第三层间绝缘层49。
参考图6，14A和14B，第一至第三刻蚀停止层15，31和47以及第一至第三层间绝缘层17，33和49可以被构图，以形成第一节点接触孔49a和第二节点接触孔49b。第一节点接触孔49a可以形成为露出第一传输晶体管TT1的第一源区45s′、第一上节点半导体栓塞35a、第一负载晶体管TL1的第一漏区29d′、第一下节点半导体栓塞19a、第二负载栅电极23b以及第二驱动栅电极7b。第二节点接触孔49b可以形成为露出第二传输晶体管TT2的第二源区45s″、第二上节点半导体栓塞35b、第二负载晶体管TL2的第二漏区29d″、第二下节点半导体栓塞19b、第一负载栅电极23a以及第一驱动栅电极7a。当，例如，第一和第二下节点半导体栓塞19a和19b具有与第一和第二漏区13d′和13d″不同的导电类型或由本征半导体形成时，第一和第二节点接触孔49a和49b也可以形成为分别露出第一和第二漏区13d′和13d″。
在具有第一和第二节点接触孔49a和49b的半导体衬底上形成导电层。然后可以平整导电层，以露出第三层间绝缘层49。结果，在第一和第二节点接触孔49a和49b中分别形成第一和第二节点栓塞51a和51b。第一和第二节点栓塞51a和51b可以由相对于P型和N型半导体材料形成欧姆接触的导电层形成。例如，导电层可以由金属层如钨层形成，或可以通过顺序地层叠阻挡金属层如氮化钛层和金属层如钨层来形成。在此情况下，每个第一和第二节点栓塞51a和51b可以形成为具有钨栓塞和围绕钨栓塞的阻挡金属层图形。
结果，由第一驱动晶体管TD1和第一负载晶体管TL1构成的第一反相器通过节点栓塞51a和51b与由第二驱动晶体管TD2和第二负载晶体管TL2构成的第二反相器交叉耦合。
在具有节点栓塞51a和51b的半导体衬底的顶表面上可以形成第四层间绝缘层53。
另外，第一和第二节点51a和51b可以形成为具有不同于第一和第二节点栓塞51a和51b的其它结构。
图14C图示了根据本发明的再一实施例形成SRAM单元的第一节点栓塞的方法的截面图。
参考图14C，第一至第三层间绝缘层17，33和49、第一至第三刻蚀停止层15，31和47、传输晶体管TT1的和TT2的第一和第二源区45s′和45s″、负载晶体管TL1和TL2的第一和第二漏区29d′和29d″、第一和第二上节点半导体栓塞35a和35b以及第一和第二下节点半导体栓塞19a和19b可以被刻蚀，以形成第一节点接触孔49a′和第二节点接触孔(未示出)。在此情况下，第一和第二下节点半导体栓塞19a和19b可以凹陷，以致第一凹陷的下节点半导体栓塞19a′和第二凹陷的下节点半导体栓塞(未示出)分别残留在第一和第二漏区13d′和13d″上。
当，例如，第一和第二下节点半导体栓塞19a和19b具有与第一和第二漏区13d′和13d″不同的导电类型或由本征半导体形成时，第一和第二节点接触孔可以形成为分别露出邻近第一凹陷的下节点半导体栓塞19a′的第一漏区13d′和邻近第二凹陷的下节点半导体栓塞的第二漏区13d″。
在第一和第二节点接触孔49a和49b中分别形成第一节点栓塞51a′和第二节点栓塞(未示出)。可以使用与参考图14A和14B所述的相同方法来形成第一节点栓塞51a′和第二节点栓塞。
参考图7，15A和15B，第一至第三刻蚀停止层15，31和47以及第一至第四层间绝缘层17，33，49和53可以被构图，以形成第一和第二接地线接触孔53s′和53s″。第一接地线接触孔53s′可以形成为露出第一接地有源区3s′中的第一源区13s′，以及第二接地线接触孔53s″可以形成为露出第二接地有源区3s″中的第二源区13s″。在第一和第二接地线接触孔53s′和53s″的形成过程中，可以形成第一和第二电源线接触孔53c′和53c″，以分别露出第一下本体图形21a的延伸部分(即，第一负载晶体管的源区29s′)和第二下本体图形21b的延伸部分(即，第二负载晶体管的源区29s″)。
在第一和第二接地线接触孔53s′和53s″中分别形成第一和第二接地线接触栓塞55s′和55s″。在接地线接触栓塞55s′和55s″的形成过程中，在第一和第二电源线接触孔53c′和53c″中可以形成第一和第二电源线接触栓塞55c′和55c″。接地线接触栓塞55s′和55s″以及第一和第二电源线接触栓塞55c′和55c可以由例如与P型和N型半导体材料都形成欧姆接触的导电层形成。例如，可以使用与参考图14A和14B用于形成节点栓塞51a和51b的如上所述方法相同的方法来形成接地线接触栓塞55s′和55s″以及第一和第二电源线接触栓塞55c′和55c″。
然后在具有接地线接触栓塞55s′和55s″和电源线接触栓塞55c′和55c″的半导体衬底的顶表面上可以形成第五层间绝缘层57。
如图8，16A和16B所示，可以使用例如金属镶嵌技术在第五层间绝缘层57中形成接地线59s和电源线59c。结果，接地线59s和电源线59c可以形成为基本上平行于字线图形42。地线59s可以形成在奇数行(平行于x轴)中布置的单位晶格上，以及电源线59c可以形成在偶数行中布置的单位晶格上。在本发明的再一实施例中，接地线59s可以形成在偶数行中布置的单位晶格上，以及电源线59c可以形成在奇数行中布置的单位晶格上。接地线59s可以覆盖第一和第二接地线接触栓塞55s′和55s″，以及电源线59c可以覆盖第一和第二电源线接触栓塞55c′和55c″。然后在具有接地线59s和电源线59c的半导体衬底的顶表面上可以形成第六层间绝缘层61。
参考图9，17A和17B，第三至第六层间绝缘层49，53，57和61以及第三刻蚀停止层47可以被刻蚀，以形成第一和第二位线接触孔61b′和61b″。第一位线接触孔61b′可以露出第一传输晶体管TT1的第一漏区45d′，以及第二位线接触孔61b″可以露出第二传输晶体管TT2的第二漏区45d″。在第一和第二位线接触孔61b′和61b″中分别可以形成第一和第二位线接触栓塞63b′和63b″。在第六层间绝缘层61上可以形成第一和第二平行位线65b′和65b″。第一和第二位线65b′和65b″可以跨越接地线59s和电源线59c。第一位线65b′可以覆盖第一位线接触栓塞63b′，以及第二位线65b″可以覆盖第二位线接触栓塞63b″。
在此，提到了在半导体衬底“处”或在半导体衬底“处形成”(或其他区域)的晶体管(或其他元件)。这些术语用来指在半导体衬底(或其他区域)上和/或其中提供的晶体管(或其他元件)。因此，例如，在本发明的某些实施例中，可以在半导体衬底中提供部分晶体管(例如，源区、漏区和/或沟道区)，而在半导体衬底上提供其他部分(例如，栅极)。在其他实施例中，晶体管可以全部地形成在衬底(如可以是具有绝缘体晶体管上的半导体的情况)上。在每一种情况，该晶体管将是在半导体衬底处或形成在半导体衬底处。
在此，也提到了“重叠”第二晶体管的第一晶体管。如果现有的轴垂直于其上形成晶体管的半导体衬底，那么“重叠”第二晶体管的第一晶体管穿过晶体管的任意部分(例如，栅极、源极和/或漏极)。在本发明的某些实施例中，各种晶体管可以完全重叠一个或多个附加的晶体管，以致现有轴垂直于其上形成晶体管的半导体衬底，穿过第一晶体管的控制端(例如，栅极)和第二晶体管的任意部分。在此，以此方式配置的第二晶体管称为第一晶体管的“重叠栅”。
在此，还提到各个晶体管的第一和/或第二“杂质区”。通过术语“杂质区”，它意指包括有意地掺杂或添加杂质的晶体管的区域，例如包括注入杂质离子的半导体区域。但是形成的晶体管的源区和漏区每个将包括“杂质区”。
在此描述和要求的本发明的各个实施例包括“刻蚀停止”层。例如可以提供这些刻蚀停止层，以便于在刻蚀停止层上提供的第一层间绝缘层的刻蚀。应当理解刻蚀停止层可以执行作为在将被刻蚀的第一层间绝缘层下面提供的第二层间绝缘层。
此外，本发明的各个实施例包括第一、第二和第三层间绝缘层。应当理解第一、第二或第三层间绝缘层的每个可以包括单个层或可以包括一起形成第一、第二或第三层间绝缘层的多个层。例如，在图17A和17B所描绘的本发明的实施例中，层15、层或层15和17的组合可以考虑为包括第一层间绝缘层。
在此，也提到了“单晶”层。“单晶”意指通常具有单晶(即，在其结构中具有长距离)结构的材料。“单晶”层与多晶层相反，多晶层是具有小晶体聚集结构(有点类似于蜂窝状结构)的材料，以及非晶体材料是其结构无论如何也无(远距离)序的材料(或多晶和非晶体材料的组合)。在此还提到了“单晶晶体管”。该术语指具有在单晶半导体层或区域中形成的沟道的晶体管。
在此也提到了“体”晶体管和“薄膜”晶体管。技术人员应当理解“体”晶体管指包括在半导体衬底中形成的源区/漏区的晶体管，而“薄膜”晶体管指在衬底上的器件层形成的晶体管。
在此也提到了“节点栓塞”的各种型式。在此，术语“节点栓塞”指在器件中电互连两个或更多电子元件(例如，晶体管、电容器等)的导电栓塞。
如上所述，根据本发明的实施例，在一对体晶体管上可以顺序地层叠一对下TFT和一对上TFT。在本发明的某些实施例中，上述晶体管可以构成具有一对节点接触结构的锁存电路，以提供例如SRAM单元。TFT和上TFT可以形成在可以提供优良电性能的单晶图形中。
在附图和说明书中，已公开了本发明的典型实施例，尽管使用了具体的术语，但它们是用于一般性和描述性的，并非限制，在下面的权利要求中阐述了本发明的范围。

Claims (70)

1、一种集成电路，包括：
在半导体衬底处形成的、具有第一和第二杂质区的第一晶体管；
第一晶体管上的第一层间绝缘层；
在与第一晶体管相对的第一层间绝缘层上、具有第一和第二杂质区的第二晶体管；
在与第一层间绝缘层相对的第二晶体管上的第二层间绝缘层；
在与第二晶体管相对的第二层间绝缘层上、具有第一和第二杂质区的第三晶体管；
在与第二层间绝缘层相对的第三晶体管上的第三层间绝缘层；以及
穿透第一、第二和第三层间绝缘层使第一晶体管的第一杂质区、第二晶体管的第一杂质区以及第三晶体管的第一杂质区相互电连接的节点栓塞。
2、根据权利要求1所述的集成电路，其中第二晶体管重叠第一晶体管，以及其中第三晶体管重叠第二晶体管。
3、根据权利要求1所述的集成电路，其中第一晶体管包括体晶体管，以及其中第二和第三晶体管包括薄膜晶体管。
4、根据权利要求3所述的集成电路，其中第二和第三晶体管每个包括单晶薄膜晶体管。
5、根据权利要求1所述的集成电路，还包括：
第二晶体管的第一杂质区和第一晶体管的第一杂质区之间的下节点半导体栓塞；以及
第三晶体管的第一杂质区和第二晶体管的第一杂质区之间的上节点半导体栓塞，
其中节点栓塞也电连接到下和上节点半导体插塞。
6、根据权利要求5所述的集成电路，其中下和上节点半导体栓塞每个包括单晶半导体栓塞，以及节点栓塞包括金属栓塞。
7、根据权利要求6所述的集成电路，其中节点栓塞相对于P型半导体和N型半导体材料形成欧姆接触。
8、根据权利要求7所述的集成电路，其中金属栓塞包括钨栓塞。
9、根据权利要求8所述的集成电路，其中金属栓塞还包括围绕钨栓塞的阻挡金属层。
10、根据权利要求5所述的集成电路，其中下节点半导体栓塞和第一晶体管的第一杂质区具有相同的导电类型。
11、根据权利要求5所述的集成电路，其中下节点半导体栓塞和第一晶体管的第一杂质区具有不同的导电类型，以及其中节点栓塞与第一晶体管的第一杂质区直接接触。
12、一种静态随机存取存储器(SRAM)单元，包括：
至少部分地形成在半导体衬底中、具有第一杂质区的第一体晶体管；
至少部分地形成在半导体衬底中、具有第一杂质区的第二体晶体管；
第一和第二体晶体管上的第一层间绝缘层；
在第一层间绝缘层上、具有第一杂质区的第一下薄膜晶体管；
在第一层间绝缘层上、具有第一杂质区的第二下薄膜晶体管；
第一和第二下薄膜晶体管上的第二层间绝缘层；
在第二层间绝缘层上、具有第一杂质区的第一上薄膜晶体管；
在第二层间绝缘层上、具有第一杂质区的第二上薄膜晶体管；
第一和第二上薄膜晶体管上的第三层间绝缘层；
穿透第一、第二和第三层间绝缘层以使第一体晶体管的第一杂质区、第一下薄膜晶体管的第一杂质区和第一上薄膜晶体管的第一杂质区相互电连接的第一节点栓塞；以及
穿透第一、第二和层第三间绝缘层，以使第二体晶体管的第一杂质区、第二下薄膜晶体管的第一杂质区以及第二上薄膜晶体管的第一杂质区相互电连接的第二节点栓塞。
13、根据权利要求12所述的SRAM单元，其中第一下薄膜晶体管重叠第一体晶体管，以及其中第二下薄膜晶体管重叠第二体晶体管，以及其中第一上薄膜晶体管重叠第一下薄膜晶体管，其中第二上薄膜晶体管重叠第二下薄膜晶体管。
14、根据权利要求12所述的SRAM单元，其中第一和第二下薄膜晶体管以及第一和第二上薄膜晶体管每个包括单晶薄膜晶体管。
15、根据权利要求12所述的SRAM单元，还包括：
第一下薄膜晶体管的第一杂质区和第一体晶体管的第一杂质区之间的第一下节点半导体栓塞；
第一上薄膜晶体管的第一杂质区和第一下薄膜晶体管的第一杂质区之间的第一上节点半导体栓塞；
第二下薄膜晶体管的第一杂质区和第二体晶体管的第一杂质区之间的第二下节点半导体栓塞；以及
第二上薄膜晶体管的第一杂质区和第二下薄膜晶体管的第一杂质区之间的第二上节点半导体栓塞，
其中第一节点栓塞电连接到第一下节点半导体栓塞和第一上节点半导体栓塞，以及其中第二节点栓塞电连接到第二下节点半导体栓塞和第二上节点半导体栓塞。
16、根据权利要求15所述的SRAM单元，其中第一和第二上节点半导体栓塞以及第一和第二下节点半导体栓塞每个包括单晶半导体栓塞，以及其中第一和第二节点栓塞每个包括金属栓塞。
17、根据权利要求16所述的SRAM单元，其中第一和第二节点栓塞每个相对于P型半导体和N型半导体材料形成欧姆接触。
18、根据权利要求16所述的SRAM单元，其中第一和第二节点栓塞每个包括钨栓塞。
19、根据权利要求18所述的SRAM单元，其中第一和第二节点栓塞的每一个还包括围绕钨栓塞的阻挡金属层。
20、根据权利要求15所述的SRAM单元，其中第一下节点半导体栓塞具有与第一体晶体管的第一杂质区相同的导电类型，以及第二下节点半导体栓塞具有与第二体晶体管的第一杂质区相同的导电类型。
21、根据权利要求15所述的SRAM单元，其中第一下节点半导体栓塞具有与第一体晶体管的第一杂质区不同的导电类型，以及其中第二下节点半导体栓塞具有与第二体晶体管的第一杂质区不同的导电类型，以及其中第一节点栓塞与第一体晶体管的第一杂质区直接接触，以及其中第二节点栓塞与第二体晶体管的第一杂质区直接接触。
22、根据权利要求12所述的SRAM单元，其中第一和第二体晶体管分别包括第一和第二N沟道驱动晶体管，以及其中第一体晶体管的第一杂质区包括第一体晶体管的漏区，以及其中第二体晶体管的第一杂质区包括第二体晶体管的漏区。
23、根据权利要求22所述的SRAM单元，其中第一N沟道驱动晶体管具有电连接到第二节点栓塞的栅电极，以及其中第二N沟道驱动晶体管具有电连接到第一节点栓塞的栅电极。
24、根据权利要求23所述的SRAM单元，其中第一和第二下薄膜晶体管分别包括第一和第二P沟道负载晶体管，以及其中第一和第二上薄膜晶体管分别包括第一和第二N沟道传输晶体管，以及其中第一下薄膜晶体管的第一杂质区包括第一下薄膜晶体管的漏区，以及其中第二下薄膜晶体管的第一杂质区包括第二下薄膜晶体管的漏区，以及其中第一上薄膜晶体管的第一杂质区包括第一上薄膜晶体管的源区，以及其中第二上薄膜晶体管的第一杂质区包括第二上薄膜晶体管的源区。
25、根据权利要求24所述的SRAM单元，其中第一P沟道负载晶体管具有电连接到第二节点栓塞的栅电极，以及第二P沟道负载晶体管具有电连接到第一节点栓塞的栅电极。
26、根据权利要求24所述的SRAM单元，其中第一和第二N沟道传输晶体管具有相互电连接的栅电极，以用作字线。
27、根据权利要求24所述的SRAM单元，还包括：
电连接到第一和第二N沟道驱动晶体管的源区的接地线；以及
电连接到第一和第二P沟道负载晶体管的源区的电源线；
其中接地线和电源线基本上平行于第一N沟道驱动晶体管的栅电极和平行于第二N沟道驱动晶体管的栅电极。
28、根据权利要求25所述的SRAM单元，还包括：
电连接到第一N沟道传输晶体管的漏区的第一位线；以及
电连接到第二N沟道传输晶体管的漏区的第二位线；
其中第一和第二位线跨越电源线和接地线。
29、根据权利要求28所述的SRAM单元，其中当从垂直于半导体衬底的主平面的轴观察时，第一位线基本上垂直于第一N沟道驱动晶体管的栅电极、第一P沟道负载晶体管的栅电极以及第一N沟道传输晶体管的栅电极，以及当从垂直于半导体衬底的主平面的轴观察时，第二位线基本上垂直于第二N沟道驱动晶体管的栅电极、第二P沟道负载晶体管的栅电极以及第二N沟道传输晶体管的栅电极。
30、根据权利要求23所述的SRAM单元，其中第一和第二下薄膜晶体管分别包括第一和第二N沟道传输晶体管，以及其中第一和第二上薄膜晶体管分别包括第一和第二P沟道负载晶体管，以及其中第一下薄膜晶体管的第一杂质区包括第一下薄膜晶体管的源区，以及其中第二下薄膜晶体管的第一杂质区包括第二下薄膜晶体管的源区，以及其中第一上薄膜晶体管的第一杂质区包括第一上薄膜晶体管的漏区，以及其中第二上薄膜晶体管的第一杂质区包括第二上薄膜晶体管的漏区。
31、根据权利要求30所述的SRAM单元，其中第一P沟道负载驱动晶体管具有电连接到第二节点栓塞的栅电极，以及其中第二P沟道负载驱动晶体管具有电连接到第一节点栓塞的栅电极。
32、一种静态随机存取存储器(SRAM)单元，包括：
在半导体衬底中限定第一和第二有源区的隔离层；
分别至少部分地在第一和第二有源区中的第一体晶体管和第二体晶体管；
第一和第二体晶体管上的第一层间绝缘层；
第一层间绝缘层上的第一单晶下本体图形和第二单晶下本体图形；
分别在第一和第二下本体图形处的第一下薄膜晶体管和第二下薄膜晶体管；
第一和第二下薄膜晶体管上的第二层间绝缘层；
第二层间绝缘层上的第一单晶上本体图形和第二单晶上本体图形；
分别在第一和第二上本体图形处的第一上薄膜晶体管和第二上薄膜晶体管；
第一和第二上薄膜晶体管上的第三层间绝缘层；
穿透第一、第二和第三层间绝缘层以使第一体晶体管的第一杂质区、第一下薄膜晶体管的第一杂质区和第一上薄膜晶体管的第一杂质区相互电连接的第一节点栓塞；以及
穿透第一、第二和第三层间绝缘层，以使第二体晶体管的第一杂质区、第二下薄膜晶体管的第一杂质区以及第二上薄膜晶体管的第一杂质区相互电连接的第二节点栓塞。
33、根据权利要求32所述的SRAM单元，其中第一和第二体晶体管分别包括第一和第二N沟道驱动晶体管，以及其中第一体晶体管的第一杂质区包括第一体晶体管的漏区，以及其中第二体晶体管的第一杂质区包括第二体晶体管的漏区。
34、根据权利要求33所述的SRAM单元，其中第一N沟道驱动晶体管具有电连接到第二节点栓塞的栅电极，以及其中第二N沟道驱动晶体管具有电连接到第一节点栓塞的栅电极。
35、根据权利要求33所述的SRAM单元，还包括：
在垂直于第一有源区的方向从第一有源区的第一端延伸的第一接地有源区；以及
在垂直于第二有源区的方向从第二有源区的第一端延伸的第二接地有源区。
36、根据权利要求35所述的SRAM单元，其中第一和第二下薄膜晶体管分别是第一和第二P沟道负载晶体管，以及其中第一和第二上薄膜晶体管分别是第一和第二N沟道传输晶体管，以及其中第一下薄膜晶体管的第一杂质区包括第一下薄膜晶体管的漏区，以及其中第二下薄膜晶体管包括第二下薄膜晶体管的漏区，以及其中第一上薄膜晶体管的第一杂质区包括第一上薄膜晶体管的源区，以及其中第二上薄膜晶体管的第一杂质区包括第二上薄膜晶体管的源区。
37、根据权利要求36所述的SRAM单元，其中第一下本体图形重叠第一有源区，以及其中第二下本体图形重叠第二有源区，以及其中第一上本体图形重叠第一下本体图形，以及其中第二上本体图形重叠第二下本体图形。
38、根据权利要求37所述的SRAM单元，其中第一负载晶体管的栅电极重叠第一驱动晶体管的栅电极，以及其中第二负载晶体管的栅电极重叠第二驱动晶体管的栅电极，以及其中第一负载晶体管的栅电极电连接到第二节点栓塞，以及其中第二负载晶体管的栅电极电连接到第一节点栓塞。
39、根据权利要求37所述的SRAM单元，其中第一下图形还包括重叠部分第一接地有源区的延伸部分，以及其中第二下本体图形还包括重叠部分第二接地有源区的延伸部分。
40、根据权利要求36所述的SRAM单元，其中第一传输晶体管的栅电极电连接到第二传输晶体管的栅电极，以用作字线。
41、根据权利要求35所述的SRAM单元，还包括：
电连接到第一和第二接地有源区的接地线；其中接地线跨越第一和第二有源区。
42、根据权利要求39所述的SRAM单元，还包括：
电连接到第一和第二下本体图形的延伸部分的电源线，其中电源线跨越第一和第二有源区。
43、根据权利要求36所述的SRAM单元，还包括：
第一位线和平行于第一位线的第二位线，
其中第一位线电连接到第一传输晶体管的漏区；
其中第二位线电连接到第二传输晶体管的漏区；以及
其中第一和第二位线跨越第一和第二接地有源区。
44、根据权利要求43所述的SRAM单元，其中当从垂直于半导体衬底的主平面的轴观察时，第一位线基本上垂直于第一N沟道驱动晶体管的栅电极、第一P沟道负载晶体管的栅电极以及第一N沟道传输晶体管的栅电极，以及其中当从垂直于半导体衬底的主平面的轴观察时，第二位线基本上垂直于第二N沟道驱动晶体管的栅电极、第二P沟道负载晶体管的栅电极以及第二N沟道传输晶体管的栅电极。
45、一种制造静态随机存取存储器(SRAM)单元的方法，包括：
在半导体衬底处形成第一和第二体晶体管，每个体晶体管包括隔开的第一和第二杂质区和第一和第二杂质区之间的沟道区上的栅电极；
在具有第一和第二体晶体管的半导体衬底上形成第一层间绝缘层；
形成穿透第一层间绝缘层以与第一体晶体管的第一杂质区电接触的第一下节点半导体栓塞；
形成穿透第一层间绝缘层以与第二体晶体管的第一杂质区电接触的第二下节点半导体栓塞；
在第一层间绝缘层上形成第一下薄膜晶体管和第二下薄膜晶体管，第一和第二下薄膜晶体管的每个包括隔开的第一和第二杂质区和第一和第二杂质区之间的沟道区上的栅电极，其中第一下薄膜晶体管的第一杂质区与第一下节点半导体栓塞电接触，以及其中第二下薄膜晶体管的第一杂质区与第二下节点半导体栓塞电接触；
在具有第一和第二下薄膜晶体管的半导体衬底上形成第二层间绝缘层；
形成穿透第二层间绝缘层以与第一下薄膜晶体管的第一杂质区电接触的第一上节点半导体栓塞；
形成穿透第二层间绝缘层以与第二下薄膜晶体管的第一杂质区电接触的第二上节点半导体栓塞；
在第二层间绝缘层上形成第一上薄膜晶体管和第二上薄膜晶体管，第一和第二上薄膜晶体管的每个包括隔开的第一和第二杂质区和第一和第二杂质区之间的沟道区上的栅电极，其中第一上薄膜晶体管的第一杂质区与第一上节点半导体栓塞电接触，以及其中第二上薄膜晶体管与第二上节点半导体栓塞电接触；
在具有第一和第二上薄膜晶体管的半导体衬底上形成第三层间绝缘层；以及
形成第一节点栓塞和第二节点栓塞，每个穿透至少第一、第二和第三层间绝缘层，第一节点栓塞使第一体晶体管的第一杂质区、第一下薄膜晶体管的第一杂质区和第一上薄膜晶体管的第一杂质区相互电连接，以及第二节点栓塞使第二体晶体管的第一杂质区、第二下薄膜晶体管的第一杂质区以及第二上薄膜晶体管的第一杂质区相互电连接。
46、根据权利要求45所述的方法，其中形成第一和第二下节点半导体栓塞包括：
构图第一层间绝缘层，以形成露出第一体晶体管的第一杂质区的第一下节点接触孔和露出第二体晶体管的第一杂质区的第二下接触孔；
使用选择性外延生长技术在第一下节点接触孔中形成第一下单晶半导体栓塞；以及
使用选择性外延生长技术在第二下节点接触孔中形成第二下单晶半导体栓塞。
47、根据权利要求46所述的方法，其中第一下薄膜晶体管重叠第一体晶体管，以及其中第二下薄膜晶体管重叠第二体晶体管。
48、根据权利要求47所述的方法，其中在第一层间绝缘层上形成第一下薄膜晶体管包括在第一层间绝缘层上形成第一下本体图形且与第一下单晶栓塞直接接触，以及在第二下本体图形处形成第二下薄膜晶体管，以及其中在第一层间绝缘层上形成第二下薄膜晶体管包括在第一层间绝缘层上形成第二下本体图形且与第二下单晶栓塞直接接触，以及在第二下本体图形处形成第二下薄膜晶体管。
49、根据权利要求48所述的方法，其中形成第一下本体图形包括使用第一下单晶栓塞作为籽晶图形形成晶化的第一下本体图形，以及其中形成第二下本体图形包括使用第二下单晶栓塞作为籽晶图形形成晶化的第二下本体图形。
50、根据权利要求49所述的方法，其中形成晶化的第一下本体图形包括形成非晶半导体层或多晶半导体层，然后使用固相外延技术晶化非晶或多晶半导体层，以及其中形成晶化的第二下本体图形包括形成非晶半导体层或多晶半导体层，然后使用固相外延技术晶化非晶或多晶半导体层。
51、根据权利要求45所述的方法，其中形成第一和第二上节点半导体栓塞包括：
构图第二层间绝缘层，以形成露出第一下薄膜晶体管的第一杂质区的第一上节点接触孔和形成露出第二下薄膜晶体管的第一杂质区的第二上节点接触孔；以及
使用选择性外延生长技术在第一和第二上节点接触孔中分别形成第一和第二上单晶半导体栓塞。
52、根据权利要求51所述的方法，其中第一上薄膜晶体管重叠第一下薄膜晶体管，以及其中第二上薄膜晶体管重叠第二下薄膜晶体管。
53、根据权利要求50所述的方法，其中形成第一上薄膜晶体管包括在第二层间绝缘层上形成第一上本体图形且与第一上单晶半导体栓塞直接接触，然后在第一上本体图形处形成第一上薄膜晶体管，以及其中形成第二上薄膜晶体管包括在第二层间绝缘层上形成第二上本体图形且与第二上单晶栓塞直接接触，然后在第二上本体图形处形成第二上薄膜晶体管。
54、根据权利要求53所述的方法，其中形成第一上本体图形包括使用第一上单晶栓塞作为籽晶图形形成晶化的第一上本体图形，以及其中形成第二上本体图形包括使用第二上单晶栓塞作为籽晶图形形成晶化的第二上本体图形。
55、根据权利要求54所述的方法，其中形成晶化的第一上本体图形包括形成非晶半导体层或多晶半导体层，然后使用固相外延技术晶化非晶或多晶半导体层，以及其中形成晶化的第二上本体图形包括形成非晶半导体层或多晶半导体层，然后使用固相外延技术晶化非晶或多晶半导体层。
56、根据权利要求45所述的方法，其中第一和第二体晶体管分别是第一和第二N沟道驱动晶体管，第一和第二下薄膜晶体管分别是第一和第二P沟道负载晶体管，以及第一和第二上薄膜晶体管分别是第一和第二N沟道传输晶体管。
57、根据权利要求56所述的方法，其中第一和第二体晶体管的第一杂质区、第一和第二下薄膜晶体管的第一杂质区以及第一和第二上薄膜晶体管的第二杂质区每个包括漏区，以及其中第一和第二体晶体管的第二杂质区、第一和第二下薄膜晶体管的第二杂质区以及第一和第二上薄膜晶体管的第一杂质区每个包括源区。
58、根据权利要求45所述的方法，其中第一节点栓塞由相对于P型和N型半导体材料形成欧姆接触的金属层形成。
59、根据权利要求54所述的方法，其中第一驱动晶体管的栅电极邻近第二驱动晶体管的漏区。其中第二驱动晶体管的栅电极邻近第一驱动晶体管的漏区，其中第一负载晶体管的栅电极邻近第二负载晶体管的漏区，以及其中第二负载晶体管的栅电极邻近第一负载晶体管的漏区。
60、根据权利要求57所述的方法，其中第一传输晶体管的栅电极与第二传输晶体管的栅电极电接触，以用作字线。
61、根据权利要求59所述的方法，其中形成第一和第二节点栓塞包括：
构图第一、第二和第三层间绝缘层，以形成露出至少第一传输晶体管的源区、第一上节点半导体栓塞、第一负载晶体管的漏区、第一下节点半导体栓塞、第二负载晶体管的栅电极以及第二驱动晶体管的栅电极的第一节点接触孔和形成露出至少第二传输晶体管的源区、第二上节点半导体栓塞、第二负载晶体管的漏区、第二下节点半导体栓塞、第一负载晶体管的栅电极以及第一驱动晶体管的栅电极的第二节点接触孔；以及
在第一和第二节点接触孔中分别形成第一和第二金属栓塞。
62、根据权利要求61所述的方法，其中第一节点接触孔露出第一驱动晶体管的漏区，以及其中第二节点接触孔露出第二驱动晶体管的漏区。
63、根据权利要求61所述的方法，其中形成第一和第二金属栓塞包括：
在具有第一和第二节点接触孔的半导体衬底的顶表面上形成钨层；以及
平整化钨层，直到第三层间绝缘层被露出，以在第一和第二节点接触孔中分别形成第一和第二钨栓塞。
64、根据权利要求63所述的方法，还包括：
在钨层形成之前形成阻挡金属层，在钨层的平面化过程中平整阻挡金属层。
65、根据权利要求59所述的方法，其中形成第一和第二节点栓塞包括：
构图第一、第二和第三层间绝缘层、第一和第二传输晶体管的源区、第一和第二上节点半导体栓塞、第一和第二负载晶体管的漏区以及第一和第二下节点半导体栓塞，以形成第一节点接触孔和形成第二节点接触孔，第一节点接触孔露出至少第一传输晶体管的源区、第一负载晶体管的漏区、第二负载晶体管的栅电极以及第二驱动晶体管的栅电极，第二节点接触孔露出至少第二传输晶体管的源区、第二负载晶体管的漏区、第一负载晶体管的栅电极以及第一驱动晶体管的栅电极，在第一和第二节点接触孔的形成过程中第一和第二下节点半导体栓塞被凹陷，以分别残留在第一驱动晶体管的漏区和第二驱动晶体管的漏区上；以及
在第一和第二节点接触孔中分别形成第一和第二金属栓塞。
66、根据权利要求65所述的方法，其中第一节点接触孔露出邻近于第一凹陷的下节点半导体栓塞的第一驱动晶体管的漏区，以及其中第二节点接触孔露出邻近于第二凹陷的下节点半导体栓塞的第二驱动晶体管的漏区。
67、根据权利要求65所述的方法，其中形成第一和第二金属栓塞包括：
在具有第一和第二节点接触孔的半导体衬底的顶表面上形成钨层；以及平整化钨层，直到第三层间绝缘层被露出，以在第一节点接触孔中形成第一钨栓塞和在第二节点接触孔中形成第二钨栓塞。
68、根据权利要求67所述的方法，还包括：
在钨层形成之前形成阻挡金属层，在钨层的平面化过程中平整阻挡金属层。
69、根据权利要求57所述的方法，还包括：
在具有第一和第二节点栓塞的半导体衬底上形成电连接到第一和第二驱动晶体管的源区的接地线；以及
在具有第一和第二节点栓塞的半导体衬底上形成电连接到第一和第二驱动晶体管的源区的电源线。
70、根据权利要求69所述的方法，还包括：
在具有电源线和接地线的半导体衬底上形成第一和第二位线，其中第一和第二位线分别电连接第一传输晶体管的漏区和第二传输晶体管的漏区。
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