CN1841778A - 半导体器件中的场效应晶体管及其制造方法 - Google Patents

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Abstract

一种场效应晶体管(1)包括：具有第一空腔(51)的衬底(10)；隐埋在衬底(10)中的栅极(40)；和形成在衬底(10)中并与第一空腔(51)接触的扩散层(60)。沟道区(70)形成为基本上垂直于扩散层(60)之间的衬底(10)表面。

Description

半导体器件中的场效应晶体管及其制造方法
技术领域
本发明涉及晶体管工艺，特别是本发明涉及场效应晶体管、其制造方法、半导体器件和具有场效应晶体管的半导体存储器件。
背景技术
易发生的辐射(宇宙射线、热能中子、α-射线等等)进入半导体存储器件，由于与硅衬底的碰撞而产生电子-空穴对。所产生的电子-空穴对集中在扩散层，引起节点的电位变化。在电荷集中机制中，对节点电位变化贡献最大的是紧靠漏极区下面的聚集。由于节点电位改变所致存储单元数据被重写的现象叫做“软故障”。这些年来随着器件小型化的进展，由辐射引起的电子和空穴的干扰变得更为显著。
日本专利申请公报JP-P2000-12547A披露了一种技术，目标就在于增强抗单一事件扰乱(软故障)的能力。根据这篇专利文件中披露的半导体器件，在源极区和漏极区下面紧靠耗尽层的区域形成一个高密度缺陷层。高密度缺陷层起复合中心的作用，使少数载流子的复合变得容易。
作为一般技术，日本专利申请公报JP-A-Heisei 5-198817和日本专利申请公报JP-P2002-26279A披露了一种纵向场效应晶体管。在这个纵向场效应晶体管中，载流子的迁移方向(导电方向)垂直于衬底表面。
T.Sato等人所著文献“SON(Silicon on Nothing)MOSFET using ESS(Empty Space in Silicon)technique for SoC applications”，IEEE，IEDM01-809，37.1.1-37.1.4，2001，披露了一种目的是改善性能的SON(Siliconon Nothing)MOS晶体管。这个SON-MOS晶体管是基于ESS(EmptySpace in Silicon)技术制造的。根据这篇文献所披露的SON-MOS晶体管，栅极形成在衬底上，ESS结构形成在沟道区的下面。
发明内容
由偶然发生的辐射进入衬底，产生电子-空穴对而引起软故障。因而期望一种能改善SER(软故障率)的技术。
本发明的一方面，场效应晶体管配置有带空腔的衬底，隐埋在衬底中的栅极，和形成在衬底中的扩散层。沟道区设计定位在空腔的一侧，并基本上垂直于衬底表面。因此，栅极埋置在衬底中，栅绝缘膜设置在栅极和沟道区之间。扩散层形成在衬底中，与沟道区相连。扩散层可以与空腔接触。如上所述，形成栅极和扩散层，在平行于衬底表面的平面上包围空腔。
在如此构成的器件中，作为引起软故障的电子-空穴对的来源的衬底几乎从沟道区周围消失。电子-空穴对的源头基本上与扩散层和沟道区隔离。因此，软故障的发生率大大地受到抑制，而使SER得到改善。特别是，近些年来器件的小型化正在发展，本发明会产生优异的效果。
另外，沟道区形成为基本上垂直于衬底表面，而载流子的迁移方向(导电方向)则基本上平行于衬底表面。这就是说，栅宽W被定义为垂直于衬底表面的深度方向的长度。在深度方向能保证有足够的栅宽W。因此，从上面观察，扩散层和栅极的面积能设计为所需要的最小值。如此就能减小具有根据本发明的场效应晶体管的半导体器件面积。
本发明的另一方面，提供一种制造场效应晶体管的方法。该方法包括：(A)在衬底中形成器件隔离区；(B)在衬底的第一区域形成沟槽；(C)在沟槽内壁形成栅绝缘膜；(D)形成隐埋于沟槽中并从衬底表面向上凸出的栅极；(E)围绕栅极的凸出部分形成侧壁；(F)刻蚀与侧壁相邻的第二区域形成第一空腔；(G)在衬底的第三区域形成扩散层，致使扩散层邻接第一空腔；和(H)形成第二空腔，其是第一空腔的延续，并延展至第三区域的下面。
根据本发明的场效应晶体管和半导体器件，增进了抗软故障的能力。也能减小半导体器件的面积。
附图说明
本发明的上述和其他目的、优点和特点，以下面结合附图所作的描述中将看得更清楚，其中，
图1是根据本发明第一实施例的场效应晶体管的结构总体图；
图2是根据第一实施例的场效应晶体管的结构平面图；
图3A是沿图2A-A’线的结构剖面图；
图3B是沿图2B-B’线的结构剖面图；
图4A是制造根据第一实施例的场效应晶体管的一处理过程的剖面图；
图4B是制造根据第一实施例的场效应晶体管的一处理过程的剖面图；
图4C是制造根据第一实施例的场效应晶体管的一处理过程的剖面图；
图4D是制造根据第一实施例的场效应晶体管的一处理过程的剖面图；
图4E是制造根据第一实施例的场效应晶体管的一处理过程的剖面图；
图4F是制造根据第一实施例的场效应晶体管的一处理过程的剖面图；
图4G是制造根据第一实施例的场效应晶体管的一处理过程的剖面图；
图4H是制造根据第一实施例的场效应晶体管的一处理过程的剖面图；
图4I是制造根据第一实施例的场效应晶体管的一处理过程的剖面图；
图4J是制造根据第一实施例的场效应晶体管的一处理过程的剖面图；
图5A是根据本发明第二实施例的场效应晶体管的结构剖面图；
图5B是根据本发明第二实施例的制造场效应晶体管的部分处理过程的剖面图；
图6A是根据本发明第三实施例的场效应晶体管的结构剖面图；
图6B是根据本发明第三实施例的制造场效应晶体管的部分处理过程的剖面图；
图7是根据本发明第四实施例的场效应晶体管的结构剖面图；
图8A是根据本发明第五实施例的场效应晶体管的结构示例平面图；
图8B是根据本发明第五实施例的场效应晶体管的结构的另一示例平面图；
图8C是根据本发明第五实施例的场效应晶体管的结构的又一示例平面图；
图8D是根据本发明第五实施例的场效应晶体管的结构的又一示例平面图；
图9是根据本发明第六实施例的场效应晶体管的结构的平面图；
图10是根据本发明第七实施例的场效应晶体管的结构剖面图；
图11是根据本发明第八实施例的半导体器件的结构平面图；
图12是根据本发明第八实施例的半导体器件的另一结构平面图；
图13是根据本发明第九实施例的SRAM的结构顶视图；
图14是根据本发明第九实施例的DRAM的结构剖面图；
图15A是根据本发明第九实施例的非易失性存储器的结构剖面图；
图15B是根据第九实施例的非易失性存储器的另一结构剖面图。
具体实施方式
下面将参考图示的实施例对本发明进行说明，那些技术人员将会明白，使用本发明讲述的内容能实现许多可供选择的具体装置，并且，本发明不局限于这些解释性的实施例。
                        第一实施例
(结构)
图1是根据本发明第一实施例的场效应晶体管的结构总体图。在图1中，Z方向(深度方向)被定义为垂直于衬底10表面的方向。X方向和Y方向被定义为垂直于Z方向并互相正交的两个方向。也就是说，平行于衬底10表面的平面被表示为XY平面。
在图1中，衬底10具有STI 20，它是使器件区域与其他部分隔离的器件隔离结构(器件隔离区)。场效应晶体管1形成在由STI 20包围的器件区域中。场效应晶体管1有栅绝缘膜30、栅极40和扩散层(源极和漏极)60。
在本实施例中，栅绝缘膜30和至少栅极40的一部分被埋置在衬底10中。栅绝缘膜30和栅极40至少达到与扩散层60相同的深度。此外，栅绝缘膜30和栅极40定位在扩散层60的Y方向。在这样的配置中，有沟道存在的沟道区70形成在实质上垂直于衬底10表面的XZ平面上。导电方向(载流子迁移方向)是沿着实质上平行于衬底10表面的X方向。反过来说，栅极40、栅绝缘膜30和扩散层60设置为致使沟道区70按照上面所述方式形成。因此，栅宽W被定义为沿垂直于衬底10的Z方向的栅极40的深度，而不是沿着与衬底10表面平行的Y方向上的长度。栅长L被定义为在X方向上沟道区70的长度。
此外，根据本实施例，在器件区域的衬底10中形成空腔50。空腔50包括第一空腔51和第二空腔52。第一空腔51被夹在扩散层60(源极和漏极)之间并到达衬底10的表面。第二空腔52是第一空腔51的延续，扩展到扩散层60的下面。在图1中，第二空腔52与扩散层60的底部接触。
图2是场效应晶体管1的结构平面图。详细地说，图2中表示的是STI 20、栅绝缘膜30、栅极40、第一空腔51、扩散层60和沟道区70在平行于衬底10表面的XY平面上的安排。根据本实施例，栅绝缘膜30、栅极40和扩散层60在XY平面上形成对第一空腔51的包围。例如，在图2中，栅绝缘膜30、栅极40和扩散层60在XY平面上安排成反U字形状包围第一空腔51。
更详细地说，沟道区70定位在第一空腔51的侧面(Y方向)。从沟道区70在Y方向经过栅绝缘膜30形成栅极40。因此，栅极40设置的与第一空腔51离开。在平行于衬底10表面的XY平面上沟道区70夹在栅绝缘膜30和第一空腔51之间。要注意，在图2中，形成栅绝缘膜30包围栅极40的所有侧面。
扩散层60定位在第一空腔51的侧面(X方向)并彼此相对。最好是形成扩散层60邻接第一空腔51，并与第一空腔51接触。由于保持电荷的扩散层60不接触衬底10，衬底10中产生的空穴和电子不会到达扩散层60，因此不会发生聚集现象，这大大降低软故障的发生率。此外，扩散层60形成为邻接STI 20。即使辐射进入STI 20并产生空穴-电子对，所产生的空穴-电子对也不会跃越过绝缘膜的带隙。在图2中，两个扩散层60中的一个是源极，另一个是漏极。也就是说，第一空腔51夹在彼此相面对的源极和漏极之间。反过来说，形成源极和漏极以致在X方向夹住第一空腔51。如此配置的源极和漏极与沟道区70相连。根据本实施例，沟道长度被定义为与沟道区70接触的源极和漏极之间的在X方向上的距离L。
下面对根据本实施例的场效应晶体管1的结构进行更详细的说明。图3A是沿图2中的A-A’所作的剖面图，表示场效应晶体管1在YZ平面上的结构。图3B是沿图2中的B-B’线所作的剖面图，表示场效应晶体管1在XZ平面上的结构。
如图3A中所示，栅极40形成在STI 20断开的器件区中。栅极40有一个“隐埋式栅结构”。这就是说，栅极40的一部分埋置在衬底10中，到达衬底表面S的下面。根据本实施例，栅宽W被定义为栅极40的深度，也就是从衬底表面S至栅极40的底面40s的距离。
此外，如图3A所示，形成栅极40从衬底表面S向上(Z方向)凸出。栅极40的凸出部分被侧壁45包围。栅极40并不一定要从衬底表面S向上凸出。但是，如下面所述，侧壁45的构成使空腔50易于形成，并使沟道区70可靠。所以更可取的是栅极40只有一部分隐埋于衬底10中，而在栅极40的凸出部分的侧面形成侧壁45。
形成栅绝缘膜30覆盖栅极40的侧面和底面。沟道区70经过栅绝缘膜30在栅极40的Y方向上的侧面形成。沟道区70位于侧壁45的下面。
进一步，在器件区域的衬底10中形成空腔50。空腔50包括第一空腔51和第二空腔52。第一空腔51形成为从衬底表面S几乎垂直(Z方向)地延伸扩展。在第一空腔51的侧表面形成保护膜55。在第一空腔51(保护膜55)和栅极40(栅绝缘膜30)之间形成沟道区70。另一方面，从第一空腔51的底面51s进一步延伸形成第二空腔52。
根据本实施例，如图3A中所示，所形成的第一空腔51比栅极40深。这就是说，第一空腔51的底面51s设置的比栅极40的底面40s深。从衬底表面S开始的第一空腔51的深度D大于栅宽W(即D＞W)。因为第一空腔51可以是通过刻蚀沿垂直方向向下形成的，所以容易控制深度D。此外，如图3A中所示，所形成的第二空腔52没有达到栅极40下面的STI 20，也就是说，第二空腔52与栅极40下面的STI 20隔开。因此，在第二空腔52和STI 20之间保证有一条路径90。换句话说，由于上述配置，沟道区70没有完全与衬底的下部隔离，因而可以保证载流子所流经的路径90。能够得到沟道区70和衬底的下部之间有少许电导通。因此，可预期防止“浮体效应”的辅助效果。应当注意，由于为减小SER而尽可能减小沟道区70和扩散层60的接触区域是有效的，所以第一空腔51可以形成为致使深度D等于或小于栅宽W。但在那种情况下，应当防止在第二空腔52形成时损害栅极40。比较理想的是在栅极40的周围形成刻蚀保护膜，例如高K绝缘膜那样的高介电常数的绝缘膜。
此外在图3A中，在整个衬底表面S上形成层间绝缘膜80。
其次，如图3B中所示，在第一空腔51附近形成扩散层60(源极和漏极)。这里，源极和漏极在深度方向上几乎是同一水平。这就是说，根据本实施例的场效应晶体管1不是所谓“纵向MOS晶体管”。载流子的迁移方向(导电方向)是X方向。源极和漏极的形成夹住从衬底表面S在垂直方向(Z方向)延伸的第一空腔51。
在图3B中，第二空腔52形成为与扩散层60的底面接触。第二空腔52也形成为达到扩散层60下面的STI 20。也就是说，STI 20暴露于第二空腔52。结果是扩散层60与扩散层60下面的衬底的下部完全隔离。因此，衬底10中引起软故障的电子-空穴对的来源几乎被从沟道区70周围消除。因此，软故障的发生大大受到抑制而SER得以改善。
应当注意，热氧化物膜21形成在STI 20的最外壁上，如图3A和3B所示。换句话说，STI 20的表面被热氧化物膜21覆盖。其原因如下。一般来说，器件的隔离结构是通过CVD(化学汽相淀积)法以薄膜充填沟槽而形成的。仅仅是淀积的薄膜和衬底10之间的粘附性并不总是良好的。为了改善STI 20和其中形成有扩散层60的衬底10之间的粘附性，在STI20的最外壁形成热氧化物膜21。因此，形成有扩散层60的部分可避免壁的脱落并进入空腔50。
此外，扩散层60和栅极40的上部可进行硅化。也就是说，可在扩散层60和栅极40的上部形成肖特基结。这样，衬底电位被固定，并且浮体效应能被抑制。
下面描述上述场效应晶体管1的工作。当场效应晶体管1为N型时，给栅极40和漏极60施加例如0.5至0.8V的电位。给源极60和衬底10施加0V电位。因此，如上所述，在垂直于衬底10表面的XZ平面上形成沟道区70。
(效果)
在如此构成的器件中，作为产生引起软故障的电子-空穴对的来源的衬底10的区域，几乎在沟道区70的周围消除。产生电子-空穴对的来源几乎完全与扩散层60和沟道区70隔离。由聚集效应引起的电荷集中最大限度地贡献于节点处的电位变化，而根据本实施例，硅衬底从扩散区附近隔离。因此，显著地抑制了软故障的发生率，并因而改善了SER。特别是这些年来器件的小型化正在发展，本发明会产生优异的效果。应当注意，在本实施例中可以只形成第一空腔51而不形成第二空腔52。即便如此，也能在相当程度上抑制软故障的发生率。
此外，沟道区70形成为实质上垂直于衬底10的表面。栅宽W相应于沿深度方向(Z方向)上的宽度。能保证在深度方向有足够的栅宽W。因此，能把XY平面(从上面看)上的扩散层60和栅极40的区域面积设计得尽可能小。因此，能减小场效应晶体管1的面积也就是具有场效应晶体管1的半导体器件的面积。
而且，扩散层60形成在空腔50附近，所以漏电流减少。除此以外，扩散层电容减小，这会提高器件开关操作的速度。
(制造方法)
图4A至4J表示根据本实施例的场效应晶体管1的制造处理过程。在图4A至4J的每一图中，左面表示在与图3A相应的YZ平面上的剖面图，而右面表示在与图3B相应的XZ平面上的剖面图。
首先，如图4A中所示，在衬底10的预定区域形成STI 20作为器件隔离结构。更详细地说，在沟槽刻蚀以后进行氧化处理，首先在沟槽内壁上形成热氧化物膜21。此后，在沟槽中通过CVD法淀积隐埋的绝缘膜22。由此形成STI 20。为什么要形成热氧化物膜21的原因如下。用CVD法形成的薄膜只不过是淀积的薄膜，粘附性低。根据上述本实施例，STI20暴露于空腔50。此外，形成扩散层60的部分与衬底下部隔开并与STI20接触。形成扩散层60的部分也暴露于空腔50。所以，有必要增强STI20和周围区域之间的粘附性，以防止扩散层60或STI 20本身脱落进入空腔50。为此，形成具有高粘附性的热氧化物膜21，作为器件隔离结构的“壳”。
其次，用CVD法在整个区域上淀积氮化物膜25。接着，利用预定的掩模对氮化物膜25和衬底10进行干法刻蚀。由此，如图4B中所示，沟槽28(用来形成栅极的沟槽)在STI 20之后形成。沟槽28从衬底表面S往下的深度近似于栅宽W。
其次，进行热氧化处理，在沟槽28的内壁上形成栅绝缘膜30，如图4C中所示。一般，不多在氧化物膜上形成热氧化物膜。因此，能有选择地在沟槽28中形成热氧化物膜(栅绝缘膜30)或高介电常数膜(例如氮化物膜)。
其次，用CVD法在整个区域形成多晶硅膜。接着，进行CMP(化学机械抛光)。这里，氮化物膜25起限制器的作用。结果如图4D中所示形成栅极40。由于氮化物膜25的存在，栅极40形成为从衬底表面S向上凸出。也就是说，能得到隐埋式栅结构。
其次，一次性地除去氮化物膜25，然后在整个区域淀积另一氧化物膜。此后，进行深刻蚀处理。结果如图4E所示，在衬底表面S以上的栅极40凸出部分的两侧形成侧壁45。侧壁45对于沟道区70的形成更好。也就是说，侧壁45下面的衬底区域变为沟道区70。
其次，用抗蚀掩模刻蚀与侧壁45相邻的区域。结果如图4F所示，在侧壁45附近形成第一空腔51。这里，形成扩散层60的区域(此后称为扩散层形成区)被保留，如图4F右面(XZ平面)所示。在本实施例中，第一空腔51形成为其距衬底表面S的深度D大于栅极40距衬底表面S的深度W。
其次，如图4G中所示，通过深刻蚀处理在第一空腔51的侧表面形成保护膜55。保护膜55是氧化物膜或氮化物膜。
其次，对衬底10进行各向同性刻蚀，使空腔进一步向下延伸扩展。结果，如图4H所示形成从第一空腔51延续的第二空腔52。这里，在前一步处理过程中形成的保护膜55防止第一空腔51的侧壁由于各向同性的刻蚀而破损。第二空腔52形成为不达到栅极40下面的STI 20(YZ平面)。因此，获得前面所述路径90，浮体效应也由此得以抑制。此外，第二空腔52形成为达到扩散层形成区下面的STI 20。因此，扩散层形成区与衬底的下部隔开。
其次，如图4I中所示，扩散层60用离子注入的方法形成。扩散层60形成在邻近第一空腔51的扩散层形成区而不是在沟道区。此后，可对扩散层60和栅极40的上部进行硅化，并在其上形成肖特基结。最好是在第二空腔52形成以后，在整个扩散层形成区域注入杂质离子，如同本实施例。这样，可防止已形成的扩散层60下面留有未硅化的衬底。由此，能显著降低软故障的发生率。
其次，如图4J中所示，在整个区域面上淀积层间绝缘膜80。这里，可淀积覆盖性差的膜作为层间绝缘膜80，以使该膜不致粘附于空腔50的内部。
组合上述工艺处理过程，本发明的场效应晶体管1便被制造出来。按照场效应晶体管1，可使SER改善，面积减少，漏电流也降低。应当注意，可以不形成第二空腔52，只形成第一空腔51。即使在这种结构中，也能在某种程度上降低软故障的发生率。
                    第二实施例
图5A是根据本发明第二实施例的场效应晶体管的结构剖面图。图5A是与上述图3B相应的图形，表示XZ平面上的结构。在图5A中，对于与图3B中相同的结构给予了与图3B中相同的参考号码，并适当省略有关的描述。图5B是根据本实施例的场效应晶体管的一部分制造工艺处理过程的剖面图。图5B是与上述图4I相应的图形。在图5B中，对于与图4I中相同的结构给予了与图4I中相同的参考号码，并适当省略有关的描述。
根据本实施例，在第一空腔51的侧壁上不形成保护膜55。不仅扩散层60的底面而且它的侧面都暴露于空腔50。结果，源极和漏极之间的绝缘程度降低。因此，耦合电容减小，获得晶体管速度提高和相互干扰减少的效果。
应当了解，也能得到抑制SER和减小器件面积的效果，如同第一实施例中情况。
                    第三实施例
图6A是根据本发明第三实施例的场效应晶体管的结构剖面图。图6A是与上述图3B相应的图形，表示XZ平面上的结构。在图6A中，与图3B中相同的参考号码给予与图3B中相同的结构，并适当省略有关的描述。图6B是根据本实施例的场效应晶体管的一部分制造工艺处理过程剖面图。图6B是与上述图4I相应的图形。在图6B中，与图4I中相同的参考号码给予与图4I中相同的结构，并适当省略有关的描述。
根据本实施例，在扩散层60的底表面不达到第二空腔52。换句话说，扩散层60只形成在被空腔50、STI 20和层间绝缘膜80包围的一部分区域中。由于这个原因，在图6B所示的离子注入过程中，注入离子的能量被控制。换句话说，扩散层60可在第一空腔51形成以后和第二空腔52形成以前形成。这样，可防止离子被注入进入第二空腔52的底部。即使是这种结构，SER也显著地被抑制，如同第一实施例中的情况。除此之外，场效应晶体管1的面积减小。再有，通过控制离子注入能量，能在深度方向上精细调整场效应晶体管1的尺度(W的尺寸)。
                    第四实施例
图7是根据本发明第四实施例的场效应晶体管的结构剖面图。图7是与上述图3A相应的图形，表示YZ平面上的结构。在图7中，与图3A中相同的参考号码给予与图3A中相同的结构，并适当省略有关的描述。
在本实施例中，如图7中所示，所形成的栅极40比第一空腔51深。也就是说，栅极40的底表面设置的比第一空腔51的底表面52s深。第一空腔51距衬底表面S的深度D等于或小于栅宽W(D＝，＜W)。在这种情况下，第二空腔52形成为到达栅绝缘膜30。因此，扩散层60和沟道区70通过完全电绝缘的空腔50而与衬底下部隔离。由易发生的辐射而产生的电子或空穴因不能提供至扩散层60和沟道区70，所以能几乎完全防止软故障。因此，SER非常有效地被降低。应当注意，在形成第二空腔52时应防止栅极40破坏。所以最好是围绕栅极40形成刻蚀保护膜例如高K绝缘膜这样的介电常数高的绝缘膜，作为栅绝缘膜30。进一步说，由于扩散层60完全从衬底10电隔离并且不构成半导体开关器件，所以能防止闩锁的发生。这就不需要复杂的制造工艺处理过程，例如分层次的壁以提高闩锁电阻。另外，本实施例中的制造方法与第一实施例中所示的制造方法相同。
                    第五实施例
根据本发明，形成栅绝缘膜30、栅极40和扩散层60，它们在平行于衬底10表面的XY平面上包围第一空腔51。能有各种各样的配置，不限于图2中所示的一种。图8A至8D是与图2相应的平面图，表示XY平面上各种配置的例子。在图8A至8D中，沟道区70定位在第一空腔51的Y方向侧面。在沟道区70的Y方向经过栅绝缘膜30形成40。
在图8A中，扩散层60(源极和漏极)沿第一空腔51的三个侧面形成，形成为夹住沟道区70。同时，从第一空腔51观察，扩散层60定位在X和Y方向。与图2中所示的布局相比，扩散层60的面积减小，第一空腔51在X方向扩展。因此，能减少器件的面积。
在图8B中，从第一空腔51观察，不仅栅极40而且扩散层60也定位在Y方向。扩散层60邻接第一空腔51，而栅极40则与第一空腔51隔开。沟道区70形成在栅极40(栅绝缘膜30)和第一空腔51之间。源极和漏极，它们是扩散层60，形成为沿X方向夹住沟道区70。源极、漏极和沟道区70沿第一空腔51的同一横向侧形成。同时，源极和漏极延伸至栅极40的旁边。也就是说，源极和漏极在X方向把栅极40夹在中间，栅极40定位在源极和漏极之间。这样，容易形成至扩散层60的接触连接，因为扩散层60延伸到栅极40的两侧。保护膜55可设置在第一空腔51和扩散层60或沟道区70之间。
在图8C中，扩散层60和沟道区70也是沿第一空腔51的同一横向侧形成。从第一空腔51观察，栅极40和扩散层60也是定位在Y方向。扩散层60邻接第一空腔51，而栅极40则与第一空腔51隔开。沟道区70形成在栅极40(栅绝缘膜30)和第一空腔51之间。源极和漏极形成为沿X方向夹住沟道区70。这里，扩散层60不延伸到栅极40的两个侧面。这样，就不需要产生复杂的掩模数据，因为栅极40、第一空腔51和扩散层60都是矩形。因此，制造工艺过程变得比较容易。由于在第一空腔51的一侧能形成至少一个场效应晶体管，所以空腔能由多个场效应晶体管共享，晶体管面积就能减小。
在图8D中，从第一空腔51观察，栅极40和扩散层60定位在Y方向。同时，扩散层60(源极和漏极)形成为沿X方向夹住第一空腔51。扩散层60邻按第一空腔51，而栅极40则与第一空腔51隔开。在图8D中，扩散层60有两个侧面与第一空腔51接触。沟道区70在Y方向上的宽度做得小至作为沟道所需要的最小长度。因此，在不形成沟道的Si区中产生的空穴和电子的产生概率能减小，这就改善了软故障的发生率。
根据本发明，如上所述，栅宽W是在深度方向(Z方向)上的宽度。固此，能尽可能多地减小XY平面上的扩散层60的面积。例如，图8D中所示的扩散层60的宽度T能够是必要的最小值。例如，XY平面上的扩散层60的宽度T设置成接近沟道厚度。因此，能减小场效应晶体管1的面积也就是半导体器件的面积。
                    第六实施例
图9是安排有本发明的多个场效应晶体管(FET)的示例的平面图。在图9所示的这个例子中，两个场效应晶体管(第一场效应晶体管和第二场效应晶体管)安排成彼此相面对，栅极40夹在中间。换句话说，由第一场效应晶体管和第二场效应晶体管共享一个栅极40。因为根据本发明的栅极40具有“隐埋式栅结构”，所以能这样安排。应当注意，两个场效应晶体管每个都有如上述各实施例的同样结构，所以适当省略有关的描述。
                    第七实施例
图10是根据本发明第七实施例的场效应晶体管的结构剖面图。图10是与上述图3A相应的图形，表示YZ平面上的结构。在图10中，与图3A中相同的参考号码给予与图3A中相同的结构，适当省略有关的描述。
根据本实施例，在与上述路径90相应的区域形成复合中心层95。换句话说，复合中心层95是形成在栅极40下面的第二空腔52和STI 20之间的区域。通过注入杂质离子产生一些微小缺陷而形成复合中心层95。因为微小缺陷起复合中心的作用，所以容易使辐射所产生的少数载流子复合。因此，载流子的持续时间缩短。换句话说，软故障的发生率受到进一步抑制，SER得以进一步改善。
                    第八实施例
使用上述第一至第七实施例中的场效应晶体管1，能制造各式各样的半导体器件。图11是根据本发明的半导体器件100的平面图(XY平面)。半导体器件100配置有多个上述场效应晶体管(FET)1。例如，半导体器件100是门阵列或逻辑电路。
在图11中，场效应晶体管1有栅极40a，扩散层60a和60ab，以及第一空腔51a。场效应晶体管1b有栅极40b，扩散层60ab，扩散层60bd和第一空腔51bd。场效应晶体管1c有栅极40c，扩散层60c和60cd，以及第一空腔51c。场效应晶体管1d有栅极40d，扩散层60bd和60cd，以及第一空腔51bd。扩散层60ab由场效应晶体管1a和场效应晶体管1b共享。同样，扩散层60cd由场效应晶体管1c和场效应晶体管1d共享。再有，第一空腔51bd由场效应晶体管1b和场效应晶体管1d共享。
多个场效应晶体管1a至1d可以具有不同的栅宽W。通过控制形成栅极的沟槽的深度，能制造具有多个不同栅宽W的场效应晶体管1a至1d的半导体器件100。
另一方面，多个场效应晶体管1a至1d可具有相同的栅宽W。在这种情况下，例如，场效应晶体管1a的扩散层60a(源极)和场效应晶体管1b的扩散层60bd(源极)连接至共用电源。共用扩散层60ab起漏极的作用。因此，能得到场效应晶体管1a和场效应晶体管1b的“并联”。这样一种配置相当于场效应晶体管有“2W”的栅宽。因此，设计者能根据所需要的电路任意设计连接方式。
进一步说，例如，场效应晶体管1a的扩散层60a和场效应晶体管1b的扩散层60bd可连接至不同节点。共用扩散层60ab起漏极和源极的作用。因此，能得到场效应晶体管1a和场效应晶体管1b的“串联”。如上所述，能任意地实现串联、并联以及串并联的混合联接。
图12示出半导体器件100的另一例子。在图12中，在器件隔离区的上层形成连接扩散层60bd和60cd的桥形扩散层62。因此，通过提供桥形扩散层62，能任意地设计不同扩散层之间的连接。通过进一步隔离桥形扩散层62的上层，也能跨越或层叠其他上层互连。
根据上述本实施例，提供一种半导体器件，其中SER得以降低。而且也能得到操作速度增进的半导体器件。此外，因为漏电流减小，还能得到功耗低的半导体器件。也能减小半导体器件的面积。
                    第九实施例
使用上述第一至第七实施例中所示的场效应晶体管1，能制造各种半导体存储器件。
图13是SRAM(静态随机存取存储器)150的内部连接的顶视图，其中，一个存储单元由六个根据本发明的晶体管构成。在SRAM 150中，一个存储单元有四个NMOS 151和两个PMOS 152。前面的实施例中所示的场效应晶体管用作NMOS 151和PMOS 152。也就是说，每个NMOS 151和PMOS 152都包括具有隐埋式结构的栅极40和空腔50。如图13中所示，N型扩散层153相对于NMOS 151形成为扩散层60，而P型扩散层154相对于PMOS 152形成为扩散层60。在预定的位置提供接触部155。
MOS晶体管的栅极、源极和漏极相连，建立众所周知的SRAM配置。应当注意，因为栅极40埋置入衬底，空腔50形成在器件区，所以共用栅极(字线)不能被连接至位线170的两个NMOS 151(选择晶体管)共享。因为这个原因，根据本实施例，字线160形成在上层，两个晶体管151(选择晶体管)的栅极40经接触部155连接至字线160，例如13中所示。利用这种NMOS 151、PMOS 152和互连，可得到SER降低和面积减小的SRAM 150。
图14是根据本实施例的DRAM(动态随机存取存储器)200的结构剖面图。图14是与上述图3B相应的图形，表示XZ平面上的结构。在图14中，与图3B中相同的参考号码给予与图3B中相同的结构，适当省略有关的描述。DRAM 200的存储单元包括本发明的场效应晶体管1。电容性元件220经接触部210与一扩散层60相连。电容性元件220有下电极221、上电极222以及被电极221和222夹在中间的介电膜223。另一方面，位线240经接触部230与另一扩散层60相连。通过以阵列形式安排具有这种结构的多个存储单元，可得到低SER和面积减小的DRAM200。
进一步，图15A和15B是根据本实施例的非易失性半导体存储器件300(例如闪存)的剖面图。图15A和15B是与上述图3A相应的图形，表示YZ平面上的结构。在图15A和15B中，与图3A中相同的参考号码给予与图3A中相同的结构，适当省略有关的描述。
按照非易失性半导体存储器件300，栅极40有堆栈结构。更详细地说，非易失性半导体存储器件300配置有依次层叠的浮栅320和控制栅340，栅绝缘膜330提供在浮栅320和控制栅340之间。按照非易失性半导体存储器件300，前面实施例中的栅绝缘膜30是隧道绝缘膜350。用这种结构，构成非易失性存储单元310。
在图15A中，浮栅320埋置入衬底，并位于衬底表面S以下。栅绝缘膜330形成为基本上与衬底表面S找平。控制栅340从衬底表面S向上凸出。在图15B中，不仅是浮栅320而且部分控制栅340也从衬底表面向下埋置。利用这种非易失性存储单元310，能得到低SER和面积减小的非易失性半导体存储器件300。
根据本实施例，如上所述，提供半导体存储器件，其中SER得以降低。也能得到操作速度提高的半导体存储器件。除此以外，能得到低功耗的半导体存储器件，因为漏电流减小。也能减小半导体存储器件的面积。
很明显，本发明不限于上述实施例，在不脱离本发明的范围和精神的情况下，能够做出修改和变更。

Claims (15)

1.一种场效应晶体管，其特征在于包括：
具有第一空腔的衬底；
隐埋在所述衬底中的栅极；和
形成在所述衬底中并与所述第一空腔接触的扩散层。
2.根据权利要求1所述的场效应晶体管，其特征在于：
所述第一空腔安排在所述扩散层之间。
3.根据权利要求1所述的场效应晶体管，其特征在于：
所述第一空腔底面设置的比所述栅极底面深。
4.根据权利要求1所述的场效应晶体管，其特征在于：
所述栅极从所述衬底表面向上凸出，所述栅极的凸出的部分被侧壁包围。
5.根据权利要求1所述的场效应晶体管，其特征在于：
所述第一空腔到达所述衬底的表面。
6.根据权利要求1所述的场效应晶体管，其特征在于：
所述衬底进一步具有第二空腔，其是所述第一空腔的延续，并在所述扩散层下面扩展。
7.根据权利要求6所述的场效应晶体管，其特征在于：
器件隔离区暴露于所述扩散层下面的所述第二空腔。
8.根据权利要求6所述的场效应晶体管，其特征在于：
衬底安排在器件隔离区和所述栅极下面的所述第二空腔之间。
9.根据权利要求7所述的场效应晶体管，其特征在于：
所述器件隔离区的侧表面被热氧化物膜覆盖。
10.一种半导体器件，其特征在于包括第一场效应晶体管，其是根据权利要求1至9中任一项所述的场效应晶体管。
11.根据权利要求10所述的半导体器件，其特征在于：进一步包括形成在所述衬底上的第二场效应晶体管，
其中，所述栅极或所述扩散区是由所述第一场效应晶体管和所述第二场效应晶体管共享。
12.一种半导体存储器件，其特征在于包括根据权利要求1至9中任一项所述的场效应晶体管。
13.根据权利要求12所述的半导体存储器件，其特征在于：
所述栅极包括依次堆叠的控制栅和浮栅。
14.一种制造场效应晶体管的方法，其特征在于包括：
(A)在衬底中形成器件隔离区；
(B)在所述衬底的第一区域形成沟槽；
(C)在所述沟槽内壁上形成栅绝缘膜；
(D)形成埋置于所述沟槽中并从所述衬底表面向上凸出的栅极；
(E)围绕所述栅极的所述凸出的部分形成侧壁；
(F)刻蚀与所述侧壁相邻的第二区域形成第一空腔；
(G)在所述衬底的第三区域形成扩散层，致使所述扩散层邻接所述第一空腔。
15.根据权利要求14所述的方法，其特征在于进一步包括：
(H)形成第二空腔，其是所述第一空腔的延续，并延展至第三区域的下面。
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