CN1150610C - 具有不对称通道掺杂剂轮廓的器件及其制造方法 - Google Patents

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Abstract

一种用于在DRAM阵列器件中的形成位线连接的方法，它改进了通道区域内的掺杂轮廓。该方法包括经过器件中的位线接触孔进行反掺杂离子注入。这种特殊的掺杂方法增加了阵列的位线侧上的通道区域内的掺杂剂浓度，而不会相应地增加掩埋条带侧的掺杂剂。这种掺杂轮廓导致器件的断开电流特性的改进。根据接触孔的高宽比，为了获得最大的断开电流系数，可以调节离子注入的倾斜角度。

Description

具有不对称通道掺杂剂 轮廓的器件及其制造方法
技术领域
本发明大致涉及器件及器件的制造。更具体地说，涉及具有不对称通道掺杂剂轮廓的器件，以及这种器件的制造。
背景技术
现代集成电路(ICs)的制造包括装配器件(如晶体管和电容器)的零件的形成以及这些器件间的相互连接，以获得理想的电功能。由于制造ICs的成本反过来与每片的ICs数目相关，人们一直要求生产出具有较多ICs数目的晶片。随着新光刻技术的出现，制造出规格逐渐减小的零件成为可能，所以增加了器件的浓度，从而增加每个晶片上的ICs数目。
更具体地说，随机存取存储器(RAM)，如动态随机存取存储器(DRAMs)的制造，在改进器件的浓度方面取得了明显的进展。典型地，DRAMs包括由行(字线)和列(位线)构成的存储单元，以提供信息存储。一存储单元包括一传输晶体管，它和被称为“节点”或“存储节点”的存储电容器连接。传输晶体管包括一源极、一漏极和一栅极。具有不同浓度的相异电荷的掺杂剂是离子注入或扩散到半导体基底上，以形成晶体管的源极，位于栅极下面的通道和漏极。在本领域，这些不同的相异电荷的掺杂区域可称为反向掺杂井(retrograde well，或contradoped well)。一般地，在DRAM单元中，源极对应于位线，栅极对应于字线，漏极和节点相连。支持电路(如行和列地址解码器)，驱动器和读出放大器用于激活单元阵列中的所需的单元。当一个单元被激活以后，晶体管允许从节点中读出数据或将数据写入节点中。
在设计传输晶体管时一个重要的考虑因素是它的断开电流(Ioff)特性。Ioff直接与存储节点的泄漏电流相关。所以，Ioff影响存储节点的延迟时间。Ioff是由通道中的掺杂剂轮廓确定的。这种掺杂剂轮廓控制着栅极阈值电压(Vt)。由于晶体管的规格变得越来越小，需要增加Vt注入的掺杂剂浓度，以获得合理的Ioff特性，从而得到足够的存储节点延迟时间。
然而，为了减小Ioff而增加掺杂剂浓度会在通道的节点侧形成高场区(high field)。这种高场区会增加节点的泄漏电流，反过来也会影响Vt的增加。
从上面讨论可以看出，很明显需要提供一具有合理的Ioff和低泄漏电流的器件。
发明内容
一种用于在DRAM阵列器件中形成位线连接的方法，它改进了通道区域的掺杂轮廓。该方法包括在工艺过程中经过器件中制成的位线接触孔以离子注入进行反向掺杂。这种特殊的掺杂方法增加了阵列的位线侧上的通道区域内的掺杂剂浓度，而不会相应地增加掩埋条带侧的掺杂剂。这种掺杂轮廓导致器件的断开电流特性的改进。根据接触孔的高宽比，可以调节离子注入的倾斜角度，并可以调节获得最大的断开电流系数。本发明改进了断开电流特性。
根据本发明，提供一种用于在设置于一半导体基底上的DRAM阵列器件中形成位线连接的方法，该方法包括以下步骤：
以第一导电性的掺杂剂对半导体基底的部分进行掺杂，以形成源极和漏极区，半导体基底包括与该第一导电性相反导电性的掺杂剂，以在源极和漏极之间形成一通道；
在上述半导体基底的表面上沉积一层绝缘材料；
穿过上述绝缘材料层腐蚀一位线接触开孔；和
通过上述开孔沉积具有与第一导电性相反导电性的掺杂剂，上述掺杂剂的分布使得形成的反掺杂轮廓可以有效地防止结泄漏，该反掺杂轮廓形成通道的非对称掺杂轮廓，并保持通道的一体性。
优选地，上述腐蚀步骤包括以下步骤：
在上述绝缘材料层的一部分上沉积一构图的抗蚀剂掩模，上述抗蚀剂掩模中至少有一个开孔部分；和
通过上述抗蚀剂掩模的至少一个开口部分腐蚀上述绝缘材料层，上述腐蚀曝露了上述半导体基底的表面。
优选地，上述沉积具有相反导电性的掺杂剂的上述步骤包括一反掺杂离子注入工序。
优选地，上述反掺杂离子注入工序是垂直于上述基底表面来执行的。
优选地，上述反掺杂离子注入工序是与上述基底表面成一预定角度来执行的。
优选地，上述角度约为7°。
优选地，上述DRAM阵列器件还包括：一位线连接；一通道区域，和一设置于上述基底表面的下面的掩埋条带区域。
优选地，上述反掺杂轮廓的峰值形成于上述阵列器件的位线侧上的上述通道区域内。
优选地，上述具有相反导电性的掺杂剂包括磷和硼。
优选地，上述绝缘材料是硼磷硅玻璃。
本发明还提供一种在DRAM单元的阵列器件中形成一位线连接区域的方法，这种类型的DRAM单元包括：一半导体基底；多个沉积在上述基底内的沟槽电容器结构；隔离上述沟槽电容器的浅沟槽绝缘区域；和多个字线和传输栅极，它们沉积于上述半导体基底之上，通过形成于上述基底上的导电通路与上述沟槽电容器连接，上述方法包括以下步骤：
以第一导电性的掺杂剂对半导体基底的部分进行掺杂，以形成源极和漏极区，半导体基底包括与该第一导电性相反导电性的掺杂剂，以在源极和漏极之间形成一通道；
在上述半导体基底表面上沉积一层绝缘材料；
在上述绝缘材料的一部分上沉积一构图的抗蚀剂掩模，上述抗蚀剂掩模中至少有一开口部分；
通过上述抗蚀剂掩模的至少一开口部分有选择地腐蚀上述介电层，上述腐蚀曝露了上述半导体基底的表面；和
在上述基底的表面之下形成一杂质层，上述杂质层包括具有与第一导电性相反导电性的掺杂剂，该掺杂剂分布使得形成的反掺杂轮廓可以有效地防止结泄漏，该反掺杂轮廓形成通道的非对称掺杂轮廓，并保持通道的一体性。
优选地，上述形成杂质层的步骤包括一反掺杂离子注入工序。
优选地，上述反掺杂离子注入工序是垂直于上述基底的表面来执行的。
优选地，上述反掺杂离子注入工序是与上述基底表面成一预定角度来执行的。
优选地，上述角度约为7°。
优选地，上述反掺杂的峰值形成于上述阵列器件的位线侧上的上述传输栅极之下。
优选地，上述反掺杂离子注入工序不影响上述阵列器件的掩埋条带区域的掺杂轮廓。
优选地，上述具有相反导电性的掺杂剂包括磷和硼。
优选地，上述绝缘材料是硼磷硅玻璃。
本发明还提供一种DRAM单元包括：多个形成于半导体材料基底内的沟槽存储电容器；多个浅沟槽隔离结构，它们将上述沟槽存储电容器和邻近的沟槽存储电容器隔开；多个字线和传输栅极，它们通过上述半导体基底内的掩埋条带和掺杂通道区域与上述沟槽存储电容器联系；以及源极和漏极区，其具有第一导电性的掺杂剂，其改进包括：
一沉积于上述基底内的位线连接区域，上述位线连接区域包括具有与第一导电性相反导电性的掺杂剂，其中上述掺杂剂是通过反掺杂离子注入来沉积的，并且该掺杂剂分布使得形成的反掺杂轮廓可以有效地防止结泄漏，该反掺杂轮廓形成通道的非对称掺杂轮廓，并保持通道的一体性。
优选地，上述掺杂剂包括磷和硼。
优选地，上述位线连接区域是通过垂直反掺杂离子注入来形成的。
优选地，上述位线连接区域是通过倾斜的反掺杂离子注入来形成的。
优选地，上述倾斜的反掺杂离子注入是以约为7°的角度来执行的。
附图说明
为了更好地理解本发明，下面将参考附图，对本发明进行详细介绍，其中：
图1是一传统的256MB DRAM单元的局部剖视图；
图2是本发明一实施例的256MB DRAM单元的局部剖视图；
图3A-3E示出了形成本发明一实施例的DRAM单元的工序；
图4更详细地示出了通道掺杂剂轮廓；
图5A是在使用传统的掺杂技术的256MB DRAM单元中观察到的掺杂浓度的剖视图；
图5B是图5A所示的以前工艺的256MB单元沿基底表面以下约0.01mm的水平线的掺杂轮廓图；
图6A是在使用本发明方法的直线反向掺杂工艺的256MB DRAM单元中观察到的掺杂浓度的剖视图；
图6B是图6A所示的256MB单元沿基底表面以下约0.01mm的水平线的掺杂轮廓图；
图7A是在使用本发明方法的斜置反向掺杂工序的256MB DRAM单元中观察到的掺杂浓度的剖视图；和
图7B是图7A所示的256MB单元沿基底表面以下约0.01mm的水平线的掺杂轮廓图。
具体实施方式
本发明涉及一种具有合理的Ioff特性的器件，它可以减少相连器件之间的泄漏电流。为了解释起见，本发明在上下文中用一采用沟槽电容器的DRAM单元来进行描述。然而，本发明具有较广泛的应用，它还包括带有可接受的Ioff和减小的泄漏电流的器件。为了便于讨论本发明，下面介绍一种传统的沟槽电容器DRAM单元。
图1示出了一DRAM单元105。这种DRAM单元在IEDM 93-627中Nesbit等人著的“一个带有自对准掩埋条带(BEST，BuriEd STrap)的0.6μm2256Mb沟槽DRAM单元”中进行了介绍，这里引用它作为参考。典型地，一DRAM单元阵列是通过字线和位线相互连接，形成一DRAM芯片。
图中示出的DRAM单元包括一沟槽电容器110，用于存储数据。沟槽形成在一基底101上，基底101中轻掺杂有一些P-型掺杂剂(如硼(B))。沟槽中典型地填有重掺杂的n-型多晶硅120。一传输晶体管150包括：一栅极叠层155；一源极151和一漏极152。该传输晶体管150和沟槽相连。漏极和源极是通过注入磷(P)掺杂剂来形成的。P掺杂剂置于栅极下面，形成通道。一般地，在DRAM阵列中，栅极和源极分别代表字线和位线。一栅极叠层160是置于沟槽110之上。栅极叠层160(称作传输字线)通过一浅沟槽隔离(STI，Shallow trench isolation)130与沟槽分开。STI还将DRAM单元和阵列中的其它DRAM单元分开。
如图所示，晶体管的源极通过一多晶硅柱和位线180连接。位线和栅极通过一由硼磷硅玻璃(BPSG)形成的介电层184彼此分开。通过在源极(位线)和栅极(字线)上提供适当的电压来启动晶体管，从而向沟槽电容器中写入或从沟槽电容器中读取数据。
在制造DRAM单元105时，首先在轻掺杂有一些B的基底中形成沟槽110。基底被平面化，使STI的上表面与基底在同一平面内。基底上晶体管150的通道所在部分注入有B。这种注入是用来调节传输晶体管的Vt，后者确定Ioff值。因为Vt注入包括导电性和基底相同的掺杂剂，所以，它被典型地称作反掺杂注入。
为了有选择地向基底的通道区域内注入离子，可以通过传统的光刻技术在基底表面形成包含有抗蚀剂的掩模并构成图案。在通道下面所生成的掺杂剂轮廓是不对称的或均匀的。也就是，整个通道内的掺杂剂浓度是一致的，如图中虚线155所示。
Vt注入以后，形成栅极叠层150和160与栅极氧化。用栅极叠层作为掩模，注入P掺杂剂，以形成源极151和漏极152。由于P掺杂剂具有和掺杂B的基底相反的导电性，所以，源极/漏极注入又称作反掺杂注入。在形成DRAM单元的热过程中，掺杂剂从掺杂的沟槽多晶硅向外扩散，从而形成掩埋条带159。
介电层184形成于晶体管和基底表面之上。介电层位于源极区域之上的位置有一接触开孔，其中填有重掺杂的n-型多晶硅。在介电层上沉积金属(如铝)以形成位线。除了由多晶硅柱提供的源极和位线之间的导电通道外，位线与晶体管之间通过介电层隔离。
上面简单描述了DRAM单元以及图中示出的这种DRAM单元的制造工序。当然，实际的DRAM单元及其工序可能需要附加的元件和步骤。这些附加的元件和步骤是众所周知的，它们在IEDM 93-627中Nesbit等人的“一个带有自对准掩埋条带(BEST)的0.6μm2 256沟槽DRAM单元”(Nesbitat al.，A 0.6μm2 256 Mb Trench DRAM Cell With Self-Aligned BuriEd STrap(BEST)，IEDM 93-627)里作了介绍，这里引用它作为参考。
如上所述，通道长度的连续收缩需要一较高的Vt来获得一合理的Ioff。为了增加Vt，通道内B掺杂剂的浓度也要增加。从上面的介绍中可以看出，通过传统的DRAM制造可以在整个通道中得到一基本均匀的掺杂剂浓度。所以，增加通道内的掺杂剂浓度也可以使通道和漏极之间的P/N结中的掺杂剂浓度增加。然而，增加通道和漏极接合(junction)中的B浓度，由于增加了接合区域，反过来会影响连接的整体性。例如，较低的连接整体性会导致泄漏电流的增加。因为存储电容器和漏极连接，所以增加了电容器到漏极/通道接合处的泄漏电流，会导致电容器的延迟时间减小。
根据本发明，提供了一晶体管，它具有合理的Ioff，并且其通道/漏极结中的泄漏电流也减小。该器件通道具有不对称的掺杂剂轮廓。在不对称的掺杂剂轮廓形成的同时，不会反过来影响通道/漏极结的整体性。
图2示出了实现本发明的一实施例的DRAM单元205。DRAM单元205用虚线202和203表示。如图所示，DRAM单元包括一沟槽电容器210，它形成于一基底内，基底轻掺杂有一具有一第一导电性的掺杂剂。这种沟槽电容器在IEDM 93-627中Nesbit等人的“一个带有自对准掩埋条带(BEST)的0.6μm2 256Mb沟槽DRAM单元”里作了介绍，这里已引用来作为参考。沟槽内典型地填充有多晶硅220，该多晶硅中重掺杂有具有一第二导电性的掺杂剂。多晶硅起着电容器极板的作用。电容器的另一个极板是通过一掩埋板215来形成的，它也具有一第二导电性。介电层217将两个极板分隔开。为了改进介电层的质量，介电层包括一氮化物层，它形成于沟槽侧壁之上，然后，一氧化物层形成在它上面。
一掩埋井223也包括具有第二导电性的掺杂剂，它位于基底的表面下面，该基底位于沟槽的中间截面附近。在这个井中，掺杂剂浓度的峰值大致在套环225的底部。套环225包括氧化物，该氧化物足够厚可以防止节点穿通至掩埋极板。典型地，井被轻掺杂。掩埋井半阵列中的DRAM单元的掩埋极板连接在一起，形成一公共极板。掩埋井和参考电势(未显示)相连。在一个实施例中，参考电势约设置为Vdd的一半(Vdd/2)。
DRAM单元还包括一晶体管250。晶体管包括一栅极叠层255和源极251和漏极252区域。漏极和源极区域包括具有一第二导电性的掺杂剂，该掺杂剂注入在漏极和源极区域中。栅极下面的一通道区域258包括具有第一导电性的掺杂剂。尽管基底已包括具有第一导电性的掺杂剂，为了处理晶体管的Vt，还需要另外注入具有第一导电性的掺杂剂。
栅极叠层典型地包括一形成于栅极氧化物(未显示)之上的导电层256(如多晶硅)。在某些应用场合，利用一硅化物层来形成一复合栅极叠层。可以利用包括：钼硅化物(MoSix)，钽硅化物(TaSix)，钨硅化物(WSix)，钛硅化物(TiSix)或钴硅化物(CoSix)在内的多种硅化物来形成层114。另外，铝或难熔金属(如钨和铜)可以单独使用也可以和硅化物或多晶硅一起使用。合成栅极是最理想的，因为使用它可以减少栅极的表面电阻，所以减少了沿着栅极传送的信号的R-C延迟。
在导电层256上面形成一氮化物层255。该层起着后继各步的腐蚀阻挡物的作用，一垫片(未显示)可选择地形成于栅极的侧壁上，从而使源极和漏极区域负重叠到栅极区域，它减少了负重叠电容。
为了方便有效地使用基底面积，在沟槽120上典型地形成一栅极叠层180，栅极叠层180通过STI与单元隔离。该栅极叠层代表DRAM阵列中的传输字线。图1所示是晶体管270的栅极叠层，它和一相邻的沟槽(未显示)相连。如图所示，晶体管270和晶体管250共享一公用源极。这种DRAM结构在本领域中称为折叠式位线结构。其它结构，如开式和开叠式，也很有用。这种结构在1994年4月的IEEE中第29卷第四册第539-542页中Takashima等人著的“固态电路”(Takashima et al.，IEEE，Solid-State Circuits，Vol，29，No.4，pp.539-542)中作了介绍，这里引用来作为参考。
一氮化物层283沉积在基底表面上，覆盖晶体管和基底表面。氮化物层起着腐蚀阻挡物的作用。一介电层(未显示)形成于氮化物层283之上，在晶体管与位线280之间提供绝缘。介电层包括磷掺杂硅二氧化物(如磷硅玻璃(PSG Phosphosilicate glass)或硼磷硅玻璃(BPSG，borophosphosilicateglass))。
一接触柱275将源极251连接到位线上。如图所示，该接触是一无隔板接触(boarderless contact)，它包括掺杂有具有相同导电性的掺杂剂的多晶硅。另外，有隔板接触(boardered contact)柱或其它接触柱也很有用。另外，包含有钨或其它导电材料的接触柱也很有用。
根据本发明，通道中掺杂剂的轮廓是不对称的，如虚线所描述的。更具体的说，掺杂剂浓度的峰值位于通道的源极侧，并朝着通过条带259与电容器210连接的漏极侧减少。峰值的准确位置并不重要。重要的是要形成梯变的轮廓。也就是，轮廓的峰值位于连接的位线侧附近，并朝着连接的漏极侧逐渐减小。这种轮廓将器件分成几个小节，每节具有不同的Vt。因为连接的位线侧掺杂剂浓度较高，所以，它具有较高的Vt。另一方面，连接的漏极侧掺杂剂的浓度较低，所以，和器件的位线侧相比，它具有较低的Vt。这种类型的掺杂剂轮廓可以使电路设计者获得一能产生合理的Ioff的Vt，而不会反过来影响通道/漏极连接，所以，减少了从电容器210的泄漏。在一个实施例中，掺杂剂轮廓的峰值是位于激活的字线270下面的位线接触孔后面约100nm和硅表面下面约30nm处。晶体管270的通道258还包括一不对称的掺杂剂轮廓，以减少与其漏极(未显示)连接的电容器间的泄漏。
图3a-e示出了在DRAM单元中形成具有不对称掺杂剂轮廓的晶体管的方法。参考图3a，一沟槽电容器310形成于一基底301中。基底的主表面的要求并不苛刻，任何合适的取向，如(100)，(110)，或(111)都是可用的。在一示例性实施例中，基底中轻掺杂有一些P-型掺杂剂(p-)。
沟槽电容器310是通过传统技术形成于基底上。这种技术在IEDM93-627中Nesbit等人的“一个带有自对准掩埋条带(BEST)的0.6μm2 256Mb沟槽DRAM单元”中作了介绍，这里引用来作为参考。图中示出的沟槽中填有重掺杂的n-型(n+)多晶硅314。n+多晶硅起着一电容器极板的作用。一n+掩埋极板315围绕在沟槽的底部，它起着电容器另一极板的作用。沟槽和掩埋极板通过一节点介电层317彼此隔离。在一个实施例中，节点介电层包括氮化物和氧化物层。在沟槽的上部形成一套环325。套环由一绝缘材料(如TEOS)制成。另外，一掩埋N井323，用来将阵列中其它沟槽连接在一起。在沟槽的顶部，形成一STI330。提供与其它DRAM单元的隔离。如图所示，基底的表面被平面化，为后续工序提供一平面309。
接着，为DRAM单元的p-通道存取晶体管形成p-型井区域，井的形成包括在基底上形成一薄的氧化物层和在氧化物层上沉积一掩膜层(未显示)，如抗蚀剂层。在井注入过程中，氧化物层起着屏蔽氧化物的作用。然后，给抗蚀剂层构图，以曝露p-井区域。p-型掺杂剂，如硼(B)注入到井区域中。掺杂剂注入得足够深，可以防止发生击穿现象。对掺杂剂轮廓进行处理，以获得理想的电特性，如栅极阈值电压(Vt)。
另外，还要形成p-通道支持电路的n-井。作为在金属氧化物半导体器件(CMOS：complimentary metal oxide silicon)中的互补井，形成n-井。N井的形成需要另外的光刻技术和注入步骤。利用p-井来处理(tailor)n-井的轮廓时，可以获得理想的电特性。注入以后，移去氧化物层。
图3b示出了形成晶体管的过程。如图所示，在基底表面上形成一栅极氧化物层。氧化物层必须足够厚，可以起到晶体管栅极的栅极氧化物的作用。典型地，栅极氧化物约3.5-10nm厚。在氧化物层上面是用来形成晶体管栅极的各个层。这些层包括多晶硅层390、硅化物层391和介电层392。
在图3c中，栅极堆叠层是利用传统的光刻和腐蚀技术来构图，从而为各种晶体管形成栅极叠层。如图所示，形成了栅极叠层350，360和370。栅极叠层350形成与DRAM单元的沟槽电容器310连接的存取晶体管，栅极叠层370形成相邻沟槽电容器(未显示)的存取晶体管。栅极360形成于沟槽电容器310之上，并通过STI330与沟槽电容器310隔离。栅极叠层360代表一传输字线。如上所述，这种结构称作折叠位线结构。
使用栅极叠层作为注入掩埋，向基底中注入n-型掺杂剂，从而形成漏极352和源极351。源极351是晶体管350和370的公共源极。通过从沟槽电容器中扩散掺杂剂来形成一条带359。
参考图3d，在基底表面上形成一氮化物衬垫383，它还覆盖着栅极。氮化物衬垫提供了一迁移离子阻挡层，还起着腐蚀阻挡物的作用。介电层384形成于器件结构之上，在导通层之间提供绝缘。另外，还起着保护层的作用，使器件结构免受杂质、水分和划痕的影响。在一个实施例中，介电层由掺杂的磷硅二氧化物，如磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)构成。介电层被平面化，形成一平面384。
在图3e中，一接触孔375形成在位于源极351上的介电层384中。如图所示，开孔是一无边接触，其中，接触开孔重叠了栅极的一部分。无边接触的形成在IEDM93-627中Nesbit等人的“一个带有自对准掩埋条带(BEST)的0.6μm2 256沟槽DRAM单元”中作了介绍，这里引以作为参考。介电层起着注入掩模的作用，其中，具有与沟槽相同导电性的掺杂剂通过接触孔注入到基底。注入是用来调节晶体管的Vt的。如虚线所示的注入产生了一不不对称通道掺杂剂轮廓。
图4更详细地介绍了接触孔375。根据本发明的一实施例，B掺杂剂通过接触孔注入，以调节晶体管350的Vt。B注入得足够深，使之不可以反过来影响源极451的掺杂剂轮廓，源极451是由具有相反导电性的掺杂剂(如磷(P))构成的。在一个实施例中，为了不影响漏极连接452，B掺杂剂是从源极注入的下面注入的。后续工序使B掺杂剂扩散到晶体管350的栅极区域。扩散结果形成一不不对称通道掺杂剂轮廓458。如图所示，通道掺杂剂轮廓有一浓度峰值459，它位于栅极的源极侧。
根据本发明，Vt的掺杂剂是垂直地或以一角度θ注入。最大的注入角度θ取决于接触孔高宽比。高宽比定义为接触孔直径和开孔的厚度或高度之比。为了方便于描述，接触孔的高度大致为H，开孔的直径(曝露源极451的接触孔部分)大致为W，所以，高宽比为H/W。角度θ与接触开孔的高宽比有反比的关系。也就是，高宽比越大，角度θ越小，反过来，高宽比越小，角度θ越大。一般地，以一定的角度进行注入会在源极下面形成较少量的B，所以，减小了源极结的电容。源极电容越低，生成的单元信号越高。
在一个实施例中，以0-θ的角度进行注入，其中θ约为tan-1(W/H)。角度还取决于注入的剂量和能量以及热量的预算。例如，注入角度大于tan-1(W/H)时，要用较大的注入能量，以驱动掺杂剂原子通过BPSG。当处理一大热量预算时，使用较小的角度是比较理想的。这使峰值一开始位于位线连接(结)附近。所以，后续掺杂剂的扩散还不会导致掺杂剂浓度峰值向连接的漏极侧迁移。在另一实施例中，该角度在0-45°之间，最好在0-10°之间。
在一示例性的实施例，接触孔的高度约为500nm，其宽度约为200nm。通过按约30°的角度注入B来调节Vt。现在已发现，对于掺杂剂轮廓来说，用这样的角度注入B可以显著地改进阵列器件的断开电流特性。
图中示出的晶体管370与晶体管350共享一公用源极。晶体管370是存取晶体管的相邻存储单元。在相同的孔中以约为θ的角度进行注入，以调节晶体管370的Vt。
通过向源极区域注入掺杂剂，而不是直接将掺杂剂注入到通道区域，来调节Vt，通道掺杂剂轮廓的峰值是位于源极侧，从而产生一不对称掺杂剂轮廓。不对称掺杂剂轮廓允许增加Vt，而不会反过来影响漏极/通道结的整体性。由于具有较高的漏极/通道整体性，并且较高的Vt会导致较低的Ioff，所以，从漏极到源极的电泄漏减小了。
如上所述，不对称的B掺杂剂轮廓是通过Vt注入以及包含P的源极注入来控制的。所生成的掺杂轮廓取决于所用掺杂剂的浓度、它们通过单晶硅基底的迁移能力以及在离子注入过程中它们所采用的路线。对于熟悉该技术的人会理解，注入参数(如注入剂量和能量)可以变化，以处理不对称通道掺杂剂轮廓，从而获得理想的电特性。另外，要设计理想的不对称掺杂剂轮廓还必须考虑导致掺杂剂扩散的后续工序。要处理通道掺杂剂轮廓，必须考虑这些工序或过程，以获得理想的电特性。
实验
将通道是由传统技术形成的器件与通道是由本发明技术形成的器件进行比较实验。更具体地说，该实验是检测一DRAM单元中晶体管的掺杂剂轮廓。实验结果如图5-7所示。参考图5A，示出了传统的256MB DRAM单元的扫描电子显微结构(SEM)的局部剖视图。这种DRAM单元在1994年11月15日提出的名称为“高浓度DRAM用单元布置和传输栅极的设计”的美国专利申请SIN 08/340,500中作了介绍，这里引用来作为参考。如图所示，带有氧化物套环的多晶硅填充沟槽电容器、掩埋条带区域和位线连接区域都形成于半导体基底中。掩埋条带和位线区域分别对应于漏极和源极区域。一无隔板接触区域50(boarderless contact region)直接位于位线连接区之上。一字线沉积在基底表面的氧化物膜上。位线连接区域包括硼掺杂区和磷掺杂区。掩埋条带区域是砷掺杂区。高掺杂剂浓度区域在图中呈黑色，而低掺杂剂浓度区域在图中呈亮色。在图5A中特别显著的是位于扩散位线连接边缘的区域。该区域主要包括硼(h+)掺杂剂，它们将井延伸到字线下面的沟槽区域中。这种硼掺杂剂在沟槽区域中的延伸区域对阵列器件起决定性作用，它会导致电泄漏和不良断开电流特性。
图5B更加清楚地示出了阵列器件的实际掺杂轮廓。一曲线图70用来描述晶体管的掺杂轮廓。该图测量了基底表面以下约0.01mm处晶体管各个区域的各掺杂剂浓度。线72、74和76分别描绘硼、磷和砷的浓度。该曲线图包括三个主要区域：位线连接区域80、通道区域78和掩埋条带区域82。线14表示磷的浓度在位线连接区域80内开始相对较高，当一端到达通道区域78时开始减少。这个浓度和图5A中磷的黑区对应，当磷原子浓度减小时，它在区域附近慢慢变亮。如线76所示，砷原子的浓度在通道区域78内是很小的，而在掩埋条带区域82内明显增加。线72表明示在位线连接区域80、通道区域78和掩埋条带区域82内硼原子的浓度相对稳定。
从图5B中可以看出，传统的晶体管在其通道区域内包括一对称掺杂剂轮廓。通道掺杂剂轮廓控制晶体管的Vt。为了将Ioff值减小到理想的水平，增加Vt，需要通道内B的浓度较高。因为掺杂剂的轮廓是对称的，增加掺杂剂浓度会导致整个通道内掺杂剂浓度较高。然而，增加连接区域的掩埋条带侧的掺杂剂浓度会反过来影响其整体性，所以，增加了从掩埋条带到通道区域的泄漏。
图6A和7A示出了本发明的一DRAM单元，其中，存取晶体管包括一不对称的掺杂剂轮廓。图6B和7B分别描绘了与图6A和7A中的晶体管相对应的掺杂剂轮廓。参考图6A，不对称的通道掺杂剂轮廓是通过按垂直方向(角度＝0)由位线接触孔注入硼原子来形成的。DRMA单元包括形成于一半导体基底上的一带有氧化物套环的多晶硅填充沟槽电容器；一掩埋条带区域和一位线连接区域。无隔板接触区域直接位于位线连接区域之上。一字线沉积在基底表面的氧化物膜上。位线连接区域包含硼掺杂区和磷掺杂区。掩埋条带区域是砷掺杂区域。如图6A所示，高掺杂剂浓度区域在图中呈黑色，而低掺杂剂浓度区域在图中呈亮色。通过比较图5A和6A就可以看出，图6A中的位线连接区域更窄。这表明在通道的位线侧B的浓度比通道的掩埋条带侧高。
参考图6B，一曲线图描绘了晶体管的掺杂轮廓。该图测量了基底表面以下约0.01nm处晶体管各个区域的各掺杂剂浓度。线172、174和176分别描绘硼、磷和砷的浓度。该图包括三个主要区域：位线连接区域180，通道区域178和掩埋条带区域182。线174表示磷的浓度在位线连接区域180内开始较高，而在通道区域178内减小。该浓度和图6A中磷的黑区158对应，当磷原子的浓度减小时，它在区域162附近慢慢亮变。如线176所示，砷原子的浓度在通道区域178内很小，而在掩埋条带区域182内明显增加。线172表示硼原子浓度在位线连接区域相对较高，在通道区域182内连续减小。所以，通过在位线连接区域内注入硼原子并允许它们扩散到通道区域，可以得到一不对称的通道掺杂剂轮廓。
从图6B中可以看出，向位线区域注入硼原子可以得到一不对称通道掺杂剂轮廓。更具体地说，通道掺杂剂轮廓的峰值出现在通道的位线侧。所以，为了获得一较高的Vt而增加硼的浓度，不会反过来影响通道掩埋条带侧的掺杂剂轮廓。如图6B所示，硼和磷的相对浓度和图5B中的相比更为接近，结果，位线连接区域的电容增加。
参考图7A，示出了DRAM单元的一扫描电子显微结构(SEM)。DRAM单元包括形成于半导体基底内的带有氧化物套环的多晶硅填充电容器；一掩埋条带区域和一位线连接区域。无隔板接触区域直接位于位线连接区域之上。一字线沉积在基底表面的氧化物膜之上。
位线连接区域254包括硼掺杂区域和磷掺杂区域258。掩埋条带区域248是砷掺杂区域。硼原子是以30°的角由位线连接区域注入。在图7A中掺杂剂的倾斜通道是由参考数字255表示。如图7A所示，较高掺杂剂浓度区域在图中呈黑色，而较低掺杂剂浓度区域呈亮色。
现在参考图7B，一曲线图270描绘了图7A中晶体管的掺杂轮廓。该图描绘了在基底表面以下约0.01mm处晶体管的各个区域的各掺杂剂浓度。线272、274和276分别描绘硼、磷和砷的浓度。该图包括三个主要区域：位线连接区域280；通道区域278和掩埋条带区域282。线274表示磷的浓度在位线连接区域280内开始相对高，在通道区域278内减少。该浓度和图7A中磷的黑色区域258对应，当磷原子的浓度减小时，它慢慢变亮。如线276所示，砷原子的浓度在通道区域278内可忽略，而在掩埋条带区域282内明显增加。线272表明硼原子的浓度相对较低，稍微增加，直到在位线和通道区域的连接处出现峰值。从此处开始，硼的浓度连续下降。所以，通过在位线连接区域内注入硼原子，并允许它们扩散到通道区域内，可以得到一不对称通道掺杂剂轮廓。另外，以一定的角度注入硼原子可以使硼和磷的浓度和图6B中的相比有较大的不同，所以，减少了位线电容。
至此，已非常明显，本发明采用不对称掺杂剂轮廓来改进器件的断开电流特性，而不会反过来影响器件的其它连接。该不对称通道掺杂剂轮廓是通过由源极区域的接触孔注入通道掺杂剂而获得的。
必须清楚的是这里所介绍的实施例仅是示例性的，熟悉该技术的人可以利用和这里所介绍的功能相同的元件来对这些元件进行合理的变化和修改。例如，尽管这里具体地参考的是256MB DRAM单元来描述的，必须知道的是该过程也能很好地适用于不同结构的存储单元以及其它逻辑元件。另外，尽管在使用倾斜的离子注入技术时，倾斜角最好为30°，和位线接触开孔的其它高宽比相对应的其它角度也是可能使用的，也同样适合于本方法。任何和所有的这些变化和改进，以及对本领域的技术人员很明显的变化，都在后面权利要求所规定的本发明的范畴内。

Claims (24)

1.一种用于在设置于一半导体基底上的DRAM阵列器件中形成位线连接的方法，该方法包括以下步骤：
以第一导电性的掺杂剂对半导体基底的部分进行掺杂，以形成源极和漏极区，半导体基底包括与该第一导电性相反导电性的掺杂剂，以在源极和漏极之间形成一通道；
在上述半导体基底的表面上沉积一层绝缘材料；
穿过上述绝缘材料层腐蚀一位线接触开孔；和
通过上述开孔沉积具有与第一导电性相反导电性的掺杂剂，上述掺杂剂的分布使得形成的反掺杂轮廓可以有效地防止结泄漏，该反掺杂轮廓形成通道的非对称掺杂轮廓，并保持通道的一体性。
2.如权利要求1所述的方法，其中，上述腐蚀步骤包括以下步骤：
在上述绝缘材料层的一部分上沉积一构图的抗蚀剂掩模，上述抗蚀剂掩模中至少有一个开孔部分；和
通过上述抗蚀剂掩模的至少一个开口部分腐蚀上述绝缘材料层，上述腐蚀曝露了上述半导体基底的表面。
3.如权利要求1所述的方法，其中，上述沉积具有相反导电性的掺杂剂的上述步骤包括一反掺杂离子注入工序。
4.如权利要求3所述的方法，其中，上述反掺杂离子注入工序是垂直于上述基底表面来执行的。
5.如权利要求3所述的方法，其中，上述反掺杂离子注入工序是与上述基底表面成一预定角度来执行的。
6.如权利要求5所述的方法，其中，上述角度为7°。
7.如权利要求1所述的方法，其中，上述DRAM阵列器件还包括：一位线连接；一通道区域，和一设置于上述基底表面的下面的掩埋条带区域。
8.如权利要求7所述的方法，其中，上述反掺杂轮廓的峰值形成于上述阵列器件的位线侧上的上述通道区域内。
9.如权利要求1所述的方法，其中，上述具有相反导电性的掺杂剂包括磷和硼。
10.如权利要求1所述的方法，其中，上述绝缘材料是硼磷硅玻璃。
11.一种在DRAM单元的阵列器件中形成一位线连接区域的方法，这种类型的DRAM单元包括：一半导体基底；多个沉积在上述基底内的沟槽电容器结构；隔离上述沟槽电容器的浅沟槽绝缘区域；和多个字线和传输栅极，它们沉积于上述半导体基底之上，通过形成于上述基底上的导电通路与上述沟槽电容器连接，上述方法包括以下步骤：
以第一导电性的掺杂剂对半导体基底的部分进行掺杂，以形成源极和漏极区，半导体基底包括与该第一导电性相反导电性的掺杂剂，以在源极和漏极之间形成一通道；
在上述半导体基底表面上沉积一层绝缘材料；
在上述绝缘材料的一部分上沉积一构图的抗蚀剂掩模，上述抗蚀剂掩模中至少有一开口部分；
通过上述抗蚀剂掩模的至少一开口部分有选择地腐蚀上述介电层，上述腐蚀曝露了上述半导体基底的表面；和
在上述基底的表面之下形成一杂质层，上述杂质层包括具有与第一导电性相反导电性的掺杂剂，该掺杂剂分布使得形成的反掺杂轮廓可以有效地防止结泄漏，该反掺杂轮廓形成通道的非对称掺杂轮廓，并保持通道的一体性。
12.如权利要求11所述的方法，其中，上述形成杂质层的步骤包括一反掺杂离子注入工序。
13.如权利要求12所述的方法，其中，上述反掺杂离子注入工序是垂直于上述基底的表面来执行的。
14.如权利要求12所述的方法，其中，上述反掺杂离子注入工序是与上述基底表面成一预定角度来执行的。
15.如权利要求14所述的方法，其中，上述角度为7°。
16.如权利要求12所述的方法，其中，上述反掺杂的峰值形成于上述阵列器件的位线侧上的上述传输栅极之下。
17.如权利要求12所述的方法，其中，上述反掺杂离子注入工序不影响上述阵列器件的掩埋条带区域的掺杂轮廓。
18.如权利要求11所述的方法，其中，上述具有相反导电性的掺杂剂包括磷和硼。
19.如权利要求11所述的方法，其中，上述绝缘材料是硼磷硅玻璃。
20.一种DRAM单元包括：多个形成于半导体材料基底内的沟槽存储电容器；多个浅沟槽隔离结构，它们将上述沟槽存储电容器和邻近的沟槽存储电容器隔开；多个字线和传输栅极，它们通过上述半导体基底内的掩埋条带和掺杂通道区域与上述沟槽存储电容器联系；以及源极和漏极区，其具有第一导电性的掺杂剂，其改进包括：
一沉积于上述基底内的位线连接区域，上述位线连接区域包括具有与第一导电性相反导电性的掺杂剂，其中上述掺杂剂是通过反掺杂离子注入来沉积的，并且该掺杂剂分布使得形成的反掺杂轮廓可以有效地防止结泄漏，该反掺杂轮廓形成通道的非对称掺杂轮廓，并保持通道的一体性。
21.如权利要求20所述的DRAM，其中，上述掺杂剂包括磷和硼。
22.如权利要求20所述的DRAM，其中，上述位线连接区域是通过垂直反掺杂离子注入来形成的。
23.如权利要求20所述的DRAM，其中，上述位线连接区域是通过倾斜的反掺杂离子注入来形成的。
24.如权利要求23所述的DRAM，其中，上述倾斜的反掺杂离子注入是以为7°的角度来执行的。
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