JPH07221041A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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-
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- H01L21/26—Bombardment with radiation
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Abstract
(57)【要約】
【目的】 マスク形成工程を削減する半導体装置の製造
方法を提供する。 【構成】 アスペクト比の大きく異なる開口部を形成
し、レジストマスク２５Ａ，２５Ｂを用いて垂直イオン
注入と斜めイオン注入とを組み合わせることにより、Ｐ
ウェル２７，Ｎチャネルストップ層２８，Ｖth調整層２
９，ソース，ドレイン，被接続部等を形成することが可
能になる。このためマスク形成工程数を減らすことがで
きる。
方法を提供する。 【構成】 アスペクト比の大きく異なる開口部を形成
し、レジストマスク２５Ａ，２５Ｂを用いて垂直イオン
注入と斜めイオン注入とを組み合わせることにより、Ｐ
ウェル２７，Ｎチャネルストップ層２８，Ｖth調整層２
９，ソース，ドレイン，被接続部等を形成することが可
能になる。このためマスク形成工程数を減らすことがで
きる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関する。そして、この発明は、レジストマスクを用
いて複数箇所のイオン注入を行う工程を備える、例えば
ＣＭＯＳデバイスやＤＲＡＭなどの半導体メモリの製造
分野で利用することができる。
法に関する。そして、この発明は、レジストマスクを用
いて複数箇所のイオン注入を行う工程を備える、例えば
ＣＭＯＳデバイスやＤＲＡＭなどの半導体メモリの製造
分野で利用することができる。
【０００２】
【従来の技術】従来、半導体基板の中にウェルやチャネ
ルストップ等を形成する場合は、このウェルと異なる導
電型の領域をレジストマスクで全面的に覆ってイオン注
入を行っていた。そして、このウェル内にソース・ドレ
インを形成する場合は、他のレジストマスクを新たにパ
ターニングして高濃度のドーピングを行う。このように
レジストマスクを換える理由は、このウェルと異なる導
電型の領域に電位固定を行うための被接続部（高濃度不
純物層）を前記ソース・ドレインと同時にイオン注入で
形成するためである。
ルストップ等を形成する場合は、このウェルと異なる導
電型の領域をレジストマスクで全面的に覆ってイオン注
入を行っていた。そして、このウェル内にソース・ドレ
インを形成する場合は、他のレジストマスクを新たにパ
ターニングして高濃度のドーピングを行う。このように
レジストマスクを換える理由は、このウェルと異なる導
電型の領域に電位固定を行うための被接続部（高濃度不
純物層）を前記ソース・ドレインと同時にイオン注入で
形成するためである。
【０００３】このような従来の製造方法を、図６（Ａ）
〜図８（Ｃ）に示す工程断面図を用いて説明する。
〜図８（Ｃ）に示す工程断面図を用いて説明する。
【０００４】先ず、図６（Ａ）に示すように、Ｎ型のシ
リコン基板１表面の素子分離領域にＬＯＣＯＳ酸化膜２
Ａ，２Ｂを周知の選択酸化技術により形成する。これら
ＬＯＣＯＳ酸化膜２Ａ，２Ｂは、その膜厚寸法を例えば
４００ｎｍとし、またそれらの幅は符号２Ａで示すＬＯ
ＣＯＳ酸化膜のほうが符号２Ｂで示すＬＯＣＯＳ酸化膜
より広くなるように設定する。次に、シリコン基板１の
表面に薄い（１６ｎｍ程度）酸化膜３Ａ，３Ｂを形成す
る。次いで、リンをドープしたポリシリコン膜を例えば
３００ｎｍの膜厚で全面に形成し、フォトリソグラフィ
ー技術及びドライエッチング技術を用いてゲートポリシ
リコン電極４をパターニングする。
リコン基板１表面の素子分離領域にＬＯＣＯＳ酸化膜２
Ａ，２Ｂを周知の選択酸化技術により形成する。これら
ＬＯＣＯＳ酸化膜２Ａ，２Ｂは、その膜厚寸法を例えば
４００ｎｍとし、またそれらの幅は符号２Ａで示すＬＯ
ＣＯＳ酸化膜のほうが符号２Ｂで示すＬＯＣＯＳ酸化膜
より広くなるように設定する。次に、シリコン基板１の
表面に薄い（１６ｎｍ程度）酸化膜３Ａ，３Ｂを形成す
る。次いで、リンをドープしたポリシリコン膜を例えば
３００ｎｍの膜厚で全面に形成し、フォトリソグラフィ
ー技術及びドライエッチング技術を用いてゲートポリシ
リコン電極４をパターニングする。
【０００５】次に、図６（Ｂ）に示すように、ＮＭＯＳ
トランジスタを形成するＮチャネル素子形成領域を露出
させ、且つＰチャネル素子形成領域を覆うレジストマス
ク５Ａをパターニングした後、ホウ素（Ｂ）をＬＯＣＯ
Ｓ酸化膜２Ａ，２Ｂ及びゲートポリシリコン電極４を通
してイオン注入を行なってＰウェル６を形成する。
トランジスタを形成するＮチャネル素子形成領域を露出
させ、且つＰチャネル素子形成領域を覆うレジストマス
ク５Ａをパターニングした後、ホウ素（Ｂ）をＬＯＣＯ
Ｓ酸化膜２Ａ，２Ｂ及びゲートポリシリコン電極４を通
してイオン注入を行なってＰウェル６を形成する。
【０００６】続いて、図６（Ｃ）に示すように、上記し
たレジストマスク５Ａを用いて、ホウ素（Ｂ）を、同様
にＬＯＣＯＳ酸化膜２Ａ，２Ｂ及びゲートポリシリコン
電極４を通してイオン注入を行なってＮチャネルストッ
プ７を形成する。さらに、同じくレジストマスク５Ａを
用いてＶth調整用のホウ素（Ｂ）のイオン注入を行なっ
て、図７（Ａ）に示すようなＶth調整層８を形成する。
たレジストマスク５Ａを用いて、ホウ素（Ｂ）を、同様
にＬＯＣＯＳ酸化膜２Ａ，２Ｂ及びゲートポリシリコン
電極４を通してイオン注入を行なってＮチャネルストッ
プ７を形成する。さらに、同じくレジストマスク５Ａを
用いてＶth調整用のホウ素（Ｂ）のイオン注入を行なっ
て、図７（Ａ）に示すようなＶth調整層８を形成する。
【０００７】このように、従来では、同一のレジストマ
スク５Ａを用いて、Ｐウェル６，Ｎチャネルストップ７
及びＶth調整層８をイオン注入条件によって順次形成し
ている。なお、上記した３種類のイオン注入は、ゲート
ポリシリコン電極４を成膜する前に行ってもよい。
スク５Ａを用いて、Ｐウェル６，Ｎチャネルストップ７
及びＶth調整層８をイオン注入条件によって順次形成し
ている。なお、上記した３種類のイオン注入は、ゲート
ポリシリコン電極４を成膜する前に行ってもよい。
【０００８】次に、レジストマスク５Ａを剥離し、図７
（Ｂ）に示すように、新たにレジストマスク５Ｂをパタ
ーニングする。このレジストマスク５Ｂは、Ｐチャネル
素子形成領域を露出させ、且つＮチャネル素子形成領域
を覆うように設定されている。そして、このレジストマ
スク５Ｂを用いて、リン（Ｐ）をイオン注入してＮウェ
ル９を形成する。
（Ｂ）に示すように、新たにレジストマスク５Ｂをパタ
ーニングする。このレジストマスク５Ｂは、Ｐチャネル
素子形成領域を露出させ、且つＮチャネル素子形成領域
を覆うように設定されている。そして、このレジストマ
スク５Ｂを用いて、リン（Ｐ）をイオン注入してＮウェ
ル９を形成する。
【０００９】続いて、図７（Ｃ）に示すように、リン
（Ｐ）をイオン注入してＰチャネルストップ層１０を形
成する。さらに、Ｖth調整用のホウ素（Ｂ）のイオン注
入を、ゲートポリシリコン電極４，酸化膜３Ａ，３Ｂを
通して行い、図８（Ａ）に示すようなＶth調整層１１を
形成する。なお、Ｎウェル９，Ｐチャネルストップ層１
０及びＶth調整層１１を形成するための３種類のイオン
注入は、ゲートポリシリコン電極４を形成する前に行っ
てもよい。
（Ｐ）をイオン注入してＰチャネルストップ層１０を形
成する。さらに、Ｖth調整用のホウ素（Ｂ）のイオン注
入を、ゲートポリシリコン電極４，酸化膜３Ａ，３Ｂを
通して行い、図８（Ａ）に示すようなＶth調整層１１を
形成する。なお、Ｎウェル９，Ｐチャネルストップ層１
０及びＶth調整層１１を形成するための３種類のイオン
注入は、ゲートポリシリコン電極４を形成する前に行っ
てもよい。
【００１０】次に、レジストマスク５Ｂを剥離した後、
図８（Ｂ）に示すように、Ｎチャネル素子形成領域のソ
ース・ドレイン及びＮウェルコンタクト形成領域へ高濃
度のイオン注入を行うためのレジストマスク５Ｃを新た
にパターニングする。そして、このレジストマスク５Ｃ
を用いて、ヒ素（Ａｓ）をイオン注入し、同図（Ｂ）に
示すようなソース１２Ａ，ドレイン１２Ｂ及びＮウェル
９側の被接続層１３を形成する。なお、このイオン注入
においては、Ｎチャネル素子形成領域では、ゲートポリ
シリコン電極４及びＬＯＣＯＳ酸化膜２Ａ，２Ｂも注入
マスクとなり、また、Ｎウェルコンタクト形成領域で
は、酸化膜３Ｂを囲むＬＯＣＯＳ酸化膜２Ａ，２Ｂが注
入マスクとなる。
図８（Ｂ）に示すように、Ｎチャネル素子形成領域のソ
ース・ドレイン及びＮウェルコンタクト形成領域へ高濃
度のイオン注入を行うためのレジストマスク５Ｃを新た
にパターニングする。そして、このレジストマスク５Ｃ
を用いて、ヒ素（Ａｓ）をイオン注入し、同図（Ｂ）に
示すようなソース１２Ａ，ドレイン１２Ｂ及びＮウェル
９側の被接続層１３を形成する。なお、このイオン注入
においては、Ｎチャネル素子形成領域では、ゲートポリ
シリコン電極４及びＬＯＣＯＳ酸化膜２Ａ，２Ｂも注入
マスクとなり、また、Ｎウェルコンタクト形成領域で
は、酸化膜３Ｂを囲むＬＯＣＯＳ酸化膜２Ａ，２Ｂが注
入マスクとなる。
【００１１】次に、レジストマスク５Ｃを剥離した後、
図８（Ｃ）に示すように、Ｐチャネル素子形成領域のソ
ース・ドレイン及びＰウェル６のＰウェルコンタクト形
成領域へ高濃度のイオン注入を行うためのレジストマス
ク５Ｄをパターニングする。そして、レジストマスク５
Ｄを用いて二弗化ホウ素を高濃度でイオン注入して、Ｐ
チャネル素子形成領域にソース１４Ａ，ドレイン１４Ｂ
を、Ｐウェルコンタクト形成領域に被接続層１５を形成
する。なお、このイオン注入において、Ｐチャネル素子
形成領域ではゲートポリシリコン電極４とＬＯＣＯＳ酸
化膜２Ａ，２Ｂとが注入マスクとなり、Ｐウェルコンタ
クト形成領域では酸化膜３Ｂを囲むＬＯＣＯＳ酸化膜２
Ａ，２Ｂが注入マスクとなる。
図８（Ｃ）に示すように、Ｐチャネル素子形成領域のソ
ース・ドレイン及びＰウェル６のＰウェルコンタクト形
成領域へ高濃度のイオン注入を行うためのレジストマス
ク５Ｄをパターニングする。そして、レジストマスク５
Ｄを用いて二弗化ホウ素を高濃度でイオン注入して、Ｐ
チャネル素子形成領域にソース１４Ａ，ドレイン１４Ｂ
を、Ｐウェルコンタクト形成領域に被接続層１５を形成
する。なお、このイオン注入において、Ｐチャネル素子
形成領域ではゲートポリシリコン電極４とＬＯＣＯＳ酸
化膜２Ａ，２Ｂとが注入マスクとなり、Ｐウェルコンタ
クト形成領域では酸化膜３Ｂを囲むＬＯＣＯＳ酸化膜２
Ａ，２Ｂが注入マスクとなる。
【００１２】以上、従来の半導体装置の製造方法につい
て説明したが、Ｎチャネル素子形成領域とＰチャネル素
子形成領域とに各種の不純物拡散層を形成する場合に
は、レジストマスク５Ａ，５Ｂ，５Ｃ，５Ｄをパターニ
ングすることが必要であった。
て説明したが、Ｎチャネル素子形成領域とＰチャネル素
子形成領域とに各種の不純物拡散層を形成する場合に
は、レジストマスク５Ａ，５Ｂ，５Ｃ，５Ｄをパターニ
ングすることが必要であった。
【００１３】ところで、斜めイオン注入を半導体装置の
製造に適した従来技術として、特開平５−６９０２号公
報記載の発明及び特開平２−３０６６２４号公報記載の
発明が知られている。
製造に適した従来技術として、特開平５−６９０２号公
報記載の発明及び特開平２−３０６６２４号公報記載の
発明が知られている。
【００１４】まず、特開平５−６９０２号公報記載の発
明は、ソース・ドレインを非対称な不純物層とするた
め、幅の異なるレジストマスクを間隙を介してパターニ
ングし、斜めイオン注入するというものである。また、
特開平２−３０６６２４号公報記載の発明は、絶縁膜に
開口した配線用接続孔内壁に斜めイオン注入を行って内
壁面にダメージを与え、このダメージをＣＶＤ法にてタ
ングステンを成長させる場合の吸着点にしようとするも
のである。
明は、ソース・ドレインを非対称な不純物層とするた
め、幅の異なるレジストマスクを間隙を介してパターニ
ングし、斜めイオン注入するというものである。また、
特開平２−３０６６２４号公報記載の発明は、絶縁膜に
開口した配線用接続孔内壁に斜めイオン注入を行って内
壁面にダメージを与え、このダメージをＣＶＤ法にてタ
ングステンを成長させる場合の吸着点にしようとするも
のである。
【００１５】
【発明が解決しようとする課題】しかしながら、図６
（Ａ）〜図８（Ｃ）に示した従来の製造方法において
は、ウェルを形成するイオン注入と、チャネルストップ
層を形成するイオン注入と、Ｖth調整層を形成するイオ
ン注入とが同一のレジストマスクを用いているため、最
大限にマスク形成工程を削減しているが、少なくともこ
れらのイオン注入とソース・ドレインを形成するための
イオン注入とでは異なるレジストマスクで行う必要があ
る。従って、上記従来技術のようなＣＭＯＳ ＩＣの形
成では、ウェル，チャネルストップ層，Ｖth調整層，ソ
ース・ドレイン，ウェルコンタクト層等の形成に少なく
とも４枚のレジストマスク５Ａ，５Ｂ，５Ｃ，５Ｄを形
成する工程が必要であった。
（Ａ）〜図８（Ｃ）に示した従来の製造方法において
は、ウェルを形成するイオン注入と、チャネルストップ
層を形成するイオン注入と、Ｖth調整層を形成するイオ
ン注入とが同一のレジストマスクを用いているため、最
大限にマスク形成工程を削減しているが、少なくともこ
れらのイオン注入とソース・ドレインを形成するための
イオン注入とでは異なるレジストマスクで行う必要があ
る。従って、上記従来技術のようなＣＭＯＳ ＩＣの形
成では、ウェル，チャネルストップ層，Ｖth調整層，ソ
ース・ドレイン，ウェルコンタクト層等の形成に少なく
とも４枚のレジストマスク５Ａ，５Ｂ，５Ｃ，５Ｄを形
成する工程が必要であった。
【００１６】また、特開平５−６９０２号公報記載の発
明においては、ソース・ドレインを形成する工程で複数
のレジストマスク形成工程を必要とし、ＣＭＯＳ ＩＣ
を製造する際には非常に多くのマスクが必要となる問題
があった。
明においては、ソース・ドレインを形成する工程で複数
のレジストマスク形成工程を必要とし、ＣＭＯＳ ＩＣ
を製造する際には非常に多くのマスクが必要となる問題
があった。
【００１７】さらに、特開平２−３０６６２４号公報記
載の発明は、配線用接続孔の内壁面にアルゴン（Ａｒ）
をイオン注入するものであって、配線用接続孔底部に被
配線層としての不純物拡散層を形成するものではなく、
レジストマスク形成工程の数を削減するものではなかっ
た。
載の発明は、配線用接続孔の内壁面にアルゴン（Ａｒ）
をイオン注入するものであって、配線用接続孔底部に被
配線層としての不純物拡散層を形成するものではなく、
レジストマスク形成工程の数を削減するものではなかっ
た。
【００１８】この発明が解決しようとする課題は、同一
のレジストマスクを用いてイオン注入で形成できる不純
物領域の種類が多くなり、それによってプロセスを簡略
化できる半導体装置の製造方法を得るには、どのような
手段を講じればよいかという点にある。
のレジストマスクを用いてイオン注入で形成できる不純
物領域の種類が多くなり、それによってプロセスを簡略
化できる半導体装置の製造方法を得るには、どのような
手段を講じればよいかという点にある。
【００１９】
【課題を解決するための手段】そこで、この発明は、半
導体基板上に、少なくとも所定方向の断面で、アスペク
ト比の小さい大開口部とアスペクト比の大きい小開口部
とを有するレジストマスクを形成し、小開口部の底部に
注入イオンが到達しないような注入角度の斜めイオン注
入を行って、大開口部を通して半導体基板に不純物イオ
ンを注入して不純物拡散層を形成し、次に同じレジスト
マスクを用いて略垂直にイオンを注入を行って、小開口
部と大開口部とに新たに不純物拡散層を形成すること
を、解決手段としている。
導体基板上に、少なくとも所定方向の断面で、アスペク
ト比の小さい大開口部とアスペクト比の大きい小開口部
とを有するレジストマスクを形成し、小開口部の底部に
注入イオンが到達しないような注入角度の斜めイオン注
入を行って、大開口部を通して半導体基板に不純物イオ
ンを注入して不純物拡散層を形成し、次に同じレジスト
マスクを用いて略垂直にイオンを注入を行って、小開口
部と大開口部とに新たに不純物拡散層を形成すること
を、解決手段としている。
【００２０】また、この発明は、上記大開口部がメモリ
セルのビット取出し用拡散層のイオン注入領域を規定す
る（スリット状の）開口部であり、上記小開口部がスタ
ック型キャパシタのストレージノード側に接続される拡
散層のイオン注入領域を規定する開口部とし、このレジ
ストマスクを用いて、斜めイオン注入と略垂直のイオン
注入を行うことを、特徴としている。
セルのビット取出し用拡散層のイオン注入領域を規定す
る（スリット状の）開口部であり、上記小開口部がスタ
ック型キャパシタのストレージノード側に接続される拡
散層のイオン注入領域を規定する開口部とし、このレジ
ストマスクを用いて、斜めイオン注入と略垂直のイオン
注入を行うことを、特徴としている。
【００２１】さらに、半導体基板に、第１導電型のＭＯ
Ｓトランジスタを形成する第１領域と、第２導電型のＭ
ＯＳトランジスタを形成する第２領域とを画成し、これ
ら領域の一部分に、互いに他方の領域に形成されるソー
ス・ドレインと同じ導電型の不純物を導入して、電位固
定用の第１被接続部と第２被接続部とを形成する半導体
装置の製造方法において、以下に説明する手順でレジス
トマスクの形成及びイオン注入を行う。
Ｓトランジスタを形成する第１領域と、第２導電型のＭ
ＯＳトランジスタを形成する第２領域とを画成し、これ
ら領域の一部分に、互いに他方の領域に形成されるソー
ス・ドレインと同じ導電型の不純物を導入して、電位固
定用の第１被接続部と第２被接続部とを形成する半導体
装置の製造方法において、以下に説明する手順でレジス
トマスクの形成及びイオン注入を行う。
【００２２】（１）上記第１領域の第１被接続部（例え
ばウェルコンタクト部）を形成する部分にレジストを残
し、且つ上記第２領域の第２被接続部（例えばウェルコ
ンタクト部）を形成する部分のみを露出させる第１開口
部を形成したレジストを第２領域全体に亘って形成し
て、第１レジストマスクとする。
ばウェルコンタクト部）を形成する部分にレジストを残
し、且つ上記第２領域の第２被接続部（例えばウェルコ
ンタクト部）を形成する部分のみを露出させる第１開口
部を形成したレジストを第２領域全体に亘って形成し
て、第１レジストマスクとする。
【００２３】（２）次に、この第１レジストマスクを用
いて、第１開口部の底面に注入イオンが到達しない注入
角度の斜めのイオン注入を行って、第１領域へソース・
ドレイン以外の不純物拡散層（例えばウェル，チャネル
ストップ層など）を形成する。
いて、第１開口部の底面に注入イオンが到達しない注入
角度の斜めのイオン注入を行って、第１領域へソース・
ドレイン以外の不純物拡散層（例えばウェル，チャネル
ストップ層など）を形成する。
【００２４】（３）続いて、第１レジストマスクを再度
用いて、イオン注入を基板に対して略垂直に入射するイ
オン注入に切換え、第１領域にソース・ドレイン用不純
物を注入しソース・ドレインを形成し、同時に第１開口
部を通して第２領域に第２被接続部を形成する。
用いて、イオン注入を基板に対して略垂直に入射するイ
オン注入に切換え、第１領域にソース・ドレイン用不純
物を注入しソース・ドレインを形成し、同時に第１開口
部を通して第２領域に第２被接続部を形成する。
【００２５】（４）第１レジストマスクを剥離し、第２
レジストマスクをパターニングする。この第２レジスト
マスクは、第１レジストマスクとは逆のパターンであ
り、第２領域の第２被接続部上にレジストを残し、且つ
第１領域の被接続部を形成する部分のみ露出させる第２
開口部を形成したレジストを第１領域全体に亘って形成
したものである。
レジストマスクをパターニングする。この第２レジスト
マスクは、第１レジストマスクとは逆のパターンであ
り、第２領域の第２被接続部上にレジストを残し、且つ
第１領域の被接続部を形成する部分のみ露出させる第２
開口部を形成したレジストを第１領域全体に亘って形成
したものである。
【００２６】（５）この第２レジストマスクを用いて、
第２開口部の底面に注入イオンが到達しない注入角度の
斜めイオン注入を行って、第２領域へソース・ドレイン
以外の不純物拡散層（例えば、ウェル，チャネルストッ
プ層など）を形成する。
第２開口部の底面に注入イオンが到達しない注入角度の
斜めイオン注入を行って、第２領域へソース・ドレイン
以外の不純物拡散層（例えば、ウェル，チャネルストッ
プ層など）を形成する。
【００２７】（６）続いて、第２レジストマスクを再度
用いて、イオン注入を基板に対して略垂直に入射するイ
オン注入に切換え、第２領域にソース・ドレイン用不純
物を注入しソース・ドレインを形成し、同時に第２開口
部を通して第１領域へ第１被接続部を形成する。
用いて、イオン注入を基板に対して略垂直に入射するイ
オン注入に切換え、第２領域にソース・ドレイン用不純
物を注入しソース・ドレインを形成し、同時に第２開口
部を通して第１領域へ第１被接続部を形成する。
【００２８】
【作用】小開口部の底面に注入イオンが到達しないよう
な注入角度のイオン注入により、大開口部内のみにイオ
ン注入することが可能となる。このため注入イオンが大
開口部内と小開口部内とで異なる場合や、両者間で注入
条件が異なる場合に、一つのレジストマスクでイオンを
打ち分けることが可能となる。また、基板に対して略垂
直にイオンを注入することで大開口部内と小開口部内と
に共通の不純物イオンを注入することが可能となる。こ
のため、例えば半導体基板にメモリセルのビット取出し
用拡散層を形成する場合は、この部分に大開口部を形成
して、例えばヒ素（Ａｓ）を５Ｅ１５ｃｍ-2程度の高濃
度なイオン注入を斜めイオン注入で行なえば、小開口部
が形成された、スタック型キャパシタのストレージノー
ド側に接続される拡散層を形成する部分には上記イオン
注入が行なわれないようにすることができる。その後、
該拡散層に適した、結晶欠陥の発生を抑え接合リークを
低減できるよなリン（Ｐ）を例えば１Ｅ１４ｃｍ-2程度
の低濃度のイオン注入を行うには、基板に対して略垂直
なイオン注入を行うことにより可能となる。
な注入角度のイオン注入により、大開口部内のみにイオ
ン注入することが可能となる。このため注入イオンが大
開口部内と小開口部内とで異なる場合や、両者間で注入
条件が異なる場合に、一つのレジストマスクでイオンを
打ち分けることが可能となる。また、基板に対して略垂
直にイオンを注入することで大開口部内と小開口部内と
に共通の不純物イオンを注入することが可能となる。こ
のため、例えば半導体基板にメモリセルのビット取出し
用拡散層を形成する場合は、この部分に大開口部を形成
して、例えばヒ素（Ａｓ）を５Ｅ１５ｃｍ-2程度の高濃
度なイオン注入を斜めイオン注入で行なえば、小開口部
が形成された、スタック型キャパシタのストレージノー
ド側に接続される拡散層を形成する部分には上記イオン
注入が行なわれないようにすることができる。その後、
該拡散層に適した、結晶欠陥の発生を抑え接合リークを
低減できるよなリン（Ｐ）を例えば１Ｅ１４ｃｍ-2程度
の低濃度のイオン注入を行うには、基板に対して略垂直
なイオン注入を行うことにより可能となる。
【００２９】また、第１導電型のＭＯＳトランジスタを
形成する第１領域と、第２導電型のＭＯＳトランジスタ
を形成する第２領域とを形成する、例えばＣＭＯＳ Ｉ
Ｃなどの半導体装置において、ソース・ドレインや、ウ
ェルコンタクト部，基板コンタクト部等としての電位固
定用の被接続部（不純物拡散層）が高濃度不純物領域で
あるのに対し、これに比べて濃度の低いウェル，チャネ
ルストップ層，Ｖth調整層等を有する。この発明では、
第１レジストマスクと第２レジストマスクとの２つのマ
スクを用いて、所定領域の被接続と、他の領域にある低
濃度不純物拡散層（例えばウェル，チャネルストップ層
など）と、他の領域にある高濃度不純物拡散層（例えば
ソース・ドレイン）とを形成することが可能となり、マ
スク形成工程を削減することが可能となる。
形成する第１領域と、第２導電型のＭＯＳトランジスタ
を形成する第２領域とを形成する、例えばＣＭＯＳ Ｉ
Ｃなどの半導体装置において、ソース・ドレインや、ウ
ェルコンタクト部，基板コンタクト部等としての電位固
定用の被接続部（不純物拡散層）が高濃度不純物領域で
あるのに対し、これに比べて濃度の低いウェル，チャネ
ルストップ層，Ｖth調整層等を有する。この発明では、
第１レジストマスクと第２レジストマスクとの２つのマ
スクを用いて、所定領域の被接続と、他の領域にある低
濃度不純物拡散層（例えばウェル，チャネルストップ層
など）と、他の領域にある高濃度不純物拡散層（例えば
ソース・ドレイン）とを形成することが可能となり、マ
スク形成工程を削減することが可能となる。
【００３０】
【実施例】以下、この発明に係る半導体装置の製造方法
の詳細を図面に示す実施例に基づいて説明する。
の詳細を図面に示す実施例に基づいて説明する。
【００３１】（実施例１）図１（Ａ）〜図３（Ｃ）は、
ＣＭＯＳ ＩＣの製造にこの発明を適用した実施例の工
程を示す要部断面図である。
ＣＭＯＳ ＩＣの製造にこの発明を適用した実施例の工
程を示す要部断面図である。
【００３２】本実施例では、図１（Ａ）に示すように、
Ｎ型のシリコン基板２１表面に、周知の選択酸化技術を
用いて、ＬＯＣＯＳ酸化膜２２Ａ，２２Ｂを形成する。
これらＬＯＣＯＳ酸化膜２２Ａ，２２Ｂは、その膜厚寸
法を例えば４００ｎｍとし、それらの幅はＬＯＣＯＳ酸
化膜２２Ａのほうがより広くなるように設定した。そし
て、シリコン基板２１の表面に、例えば１６ｎｍ程度の
膜厚の酸化膜２２Ａ，２２Ｂを形成する。次に、リン
（Ｐ）をドープしたポリシリコン膜を例えば３００ｎｍ
の膜厚で全面に形成し、フォトリソグラフィー技術及び
ドライエッチング技術を用いて、（ゲート）酸化膜２３
Ａ上にゲートポリシリコン電極２４を形成する。
Ｎ型のシリコン基板２１表面に、周知の選択酸化技術を
用いて、ＬＯＣＯＳ酸化膜２２Ａ，２２Ｂを形成する。
これらＬＯＣＯＳ酸化膜２２Ａ，２２Ｂは、その膜厚寸
法を例えば４００ｎｍとし、それらの幅はＬＯＣＯＳ酸
化膜２２Ａのほうがより広くなるように設定した。そし
て、シリコン基板２１の表面に、例えば１６ｎｍ程度の
膜厚の酸化膜２２Ａ，２２Ｂを形成する。次に、リン
（Ｐ）をドープしたポリシリコン膜を例えば３００ｎｍ
の膜厚で全面に形成し、フォトリソグラフィー技術及び
ドライエッチング技術を用いて、（ゲート）酸化膜２３
Ａ上にゲートポリシリコン電極２４を形成する。
【００３３】次に、図１（Ｂ）に示すように、第１レジ
ストマスク２５Ａをパターニングする。この第１レジス
トマスク２５Ａは、Ｎチャネル素子形成領域における酸
化膜２３Ｂ以外の部分を露出させ、Ｐチャネル素子形成
領域における酸化膜２３Ｂのみを露出させるパターンに
形成する。なお、Ｐチャネル素子形成領域の酸化膜２３
Ｂを露出させるレジストの開口部２６は、アスペクト比
が１／ｔａｎ３０°よりも大きくなるように、レジスト
の開口径とレジスト膜厚の比を設定する。また、Ｎチャ
ネル素子形成領域を露出させる開口部はアスペクト比が
小さくなる。この開口部２６の底部のシリコン基板２１
及びＮチャネル素子形成領域のレジストが形成された部
分のシリコン基板２１には、後工程で被接続部としての
不純物拡散層を形成する。
ストマスク２５Ａをパターニングする。この第１レジス
トマスク２５Ａは、Ｎチャネル素子形成領域における酸
化膜２３Ｂ以外の部分を露出させ、Ｐチャネル素子形成
領域における酸化膜２３Ｂのみを露出させるパターンに
形成する。なお、Ｐチャネル素子形成領域の酸化膜２３
Ｂを露出させるレジストの開口部２６は、アスペクト比
が１／ｔａｎ３０°よりも大きくなるように、レジスト
の開口径とレジスト膜厚の比を設定する。また、Ｎチャ
ネル素子形成領域を露出させる開口部はアスペクト比が
小さくなる。この開口部２６の底部のシリコン基板２１
及びＮチャネル素子形成領域のレジストが形成された部
分のシリコン基板２１には、後工程で被接続部としての
不純物拡散層を形成する。
【００３４】そして、この第１レジストマスク２５Ａを
用いて、ホウ素（Ｂ）をシリコン基板２１に対して注入
角度（入射角度）６０°（シリコン基板２１に対して垂
直方向から３０°傾けた方向）で、且つシリコン基板
（ウェハ）２１を６０ｒｐｍで回転させながら斜めイオ
ン注入して図１（Ｂ）に示すようなＰウェル２７をＮチ
ャネル素子形成領域全体に亘って形成する。この斜めイ
オン注入によって、ホウ素イオンは、ＬＯＣＯＳ酸化膜
２２Ａ，２２Ｂ及びゲートポリシリコン電極２４を通過
してシリコン基板２１中に打ち込まれる。また、このと
き、開口部２６の底面には、注入角度が６０°であるた
めホウ素イオンがレジストで進入を阻止され、不純物拡
散層は一切形成されない。
用いて、ホウ素（Ｂ）をシリコン基板２１に対して注入
角度（入射角度）６０°（シリコン基板２１に対して垂
直方向から３０°傾けた方向）で、且つシリコン基板
（ウェハ）２１を６０ｒｐｍで回転させながら斜めイオ
ン注入して図１（Ｂ）に示すようなＰウェル２７をＮチ
ャネル素子形成領域全体に亘って形成する。この斜めイ
オン注入によって、ホウ素イオンは、ＬＯＣＯＳ酸化膜
２２Ａ，２２Ｂ及びゲートポリシリコン電極２４を通過
してシリコン基板２１中に打ち込まれる。また、このと
き、開口部２６の底面には、注入角度が６０°であるた
めホウ素イオンがレジストで進入を阻止され、不純物拡
散層は一切形成されない。
【００３５】続いて、第１レジストマスク２５Ａをその
まま用いて、図１（Ｃ）に示すように、ホウ素（Ｂ）イ
オンを同様に斜めイオン注入してＮチャネルストップ層
２８を形成する。このイオン注入においても、ホウ素イ
オンは、ＬＯＣＯＳ酸化膜２２Ａ，２２Ｂやゲートポリ
シリコン電極２４を通過してシリコン基板２１中に打ち
込まれるようにする。なお、Ｐウェル２７及びＮチャネ
ルストップ層２８を形成するための上記斜めイオン注入
では、Ｎチャネル素子形成領域の被接続部を形成する部
分上をレジストで覆った状態で行うが、イオンが斜めか
ら注入されるため、問題はなく不純物導入が行える。
まま用いて、図１（Ｃ）に示すように、ホウ素（Ｂ）イ
オンを同様に斜めイオン注入してＮチャネルストップ層
２８を形成する。このイオン注入においても、ホウ素イ
オンは、ＬＯＣＯＳ酸化膜２２Ａ，２２Ｂやゲートポリ
シリコン電極２４を通過してシリコン基板２１中に打ち
込まれるようにする。なお、Ｐウェル２７及びＮチャネ
ルストップ層２８を形成するための上記斜めイオン注入
では、Ｎチャネル素子形成領域の被接続部を形成する部
分上をレジストで覆った状態で行うが、イオンが斜めか
ら注入されるため、問題はなく不純物導入が行える。
【００３６】さらに、第１レジストマスク２５Ａを用い
て、図２（Ａ）に示すように、ホウ素（Ｂ）を低濃度で
垂直にイオン注入し、ＭＯＳトランジスタのＶth調整層
２９を形成する。続いて、第１レジストマスク２５Ａを
そのまま用いて、図２（Ｂ）に示すように、ヒ素（Ａ
ｓ）を垂直に高濃度でイオン注入して、Ｎチャネル素子
形成領域領域にソース３０，ドレイン３１を形成すると
共に、Ｐチャネル素子形成領域には第１レジストマスク
２５Ａの開口部２６を通してシリコン基板２１表面部に
高濃度Ｎ型不純物拡散層でなる被接続部３２が形成され
る。なお、この被接続部３２には、前工程でホウ素
（Ｂ）が低濃度で注入されているが、高濃度のヒ素（Ａ
ｓ）を注入したため、高濃度のＮ型層となる。
て、図２（Ａ）に示すように、ホウ素（Ｂ）を低濃度で
垂直にイオン注入し、ＭＯＳトランジスタのＶth調整層
２９を形成する。続いて、第１レジストマスク２５Ａを
そのまま用いて、図２（Ｂ）に示すように、ヒ素（Ａ
ｓ）を垂直に高濃度でイオン注入して、Ｎチャネル素子
形成領域領域にソース３０，ドレイン３１を形成すると
共に、Ｐチャネル素子形成領域には第１レジストマスク
２５Ａの開口部２６を通してシリコン基板２１表面部に
高濃度Ｎ型不純物拡散層でなる被接続部３２が形成され
る。なお、この被接続部３２には、前工程でホウ素
（Ｂ）が低濃度で注入されているが、高濃度のヒ素（Ａ
ｓ）を注入したため、高濃度のＮ型層となる。
【００３７】以上、第１レジストマスク２５Ａを用いて
複数工程のイオン注入を行ったが、次は、この第１レジ
ストマスク２５Ａを剥離した後、図２（Ｃ）に示すよう
に、新たに第２レジストマスク２５Ｂをパターニングす
る。この第２レジストマスク２５Ｂは、第１レジストマ
スク２５Ａの逆のパターンである。すなわち、図２
（Ｃ）に示すように、第２レジストマスク２５Ｂは、Ｎ
チャネル素子形成領域の略全域をレジストで覆い、ただ
し、被接続部を形成する部分の酸化膜２３Ｂのみ露出さ
せる開口部３３を有する。さらに、第２レジストマスク
２５Ｂの一部は、Ｐチャネル素子形成領域の被接続部３
２を覆う酸化膜２３Ｂ上のみ形成される。なお、開口部
３３のアスペクト比は、上記第１レジストマスク２５Ａ
の開口部２６と同様に１／ｔａｎ３０°よりも大きくな
るように設定した。
複数工程のイオン注入を行ったが、次は、この第１レジ
ストマスク２５Ａを剥離した後、図２（Ｃ）に示すよう
に、新たに第２レジストマスク２５Ｂをパターニングす
る。この第２レジストマスク２５Ｂは、第１レジストマ
スク２５Ａの逆のパターンである。すなわち、図２
（Ｃ）に示すように、第２レジストマスク２５Ｂは、Ｎ
チャネル素子形成領域の略全域をレジストで覆い、ただ
し、被接続部を形成する部分の酸化膜２３Ｂのみ露出さ
せる開口部３３を有する。さらに、第２レジストマスク
２５Ｂの一部は、Ｐチャネル素子形成領域の被接続部３
２を覆う酸化膜２３Ｂ上のみ形成される。なお、開口部
３３のアスペクト比は、上記第１レジストマスク２５Ａ
の開口部２６と同様に１／ｔａｎ３０°よりも大きくな
るように設定した。
【００３８】次に、この第２レジストマスク２５Ｂを用
いて、図２（Ｃ）に示すように、リン（Ｐ）を注入角度
６０°（垂直方向から３０°傾けて）の斜めイオン注入
する。このとき、シリコン基板（ウェハ）２１を６０ｒ
ｐｍで回転させる。このような斜めイオン注入によっ
て、リンはＬＯＣＯＳ酸化膜２２Ａ，２２Ｂ及びゲート
ポリシリコン電極２４を通過してシリコン基板２１中に
注入されてＮウェル３４を形成する。なお、被接続部３
２上にレジストが柱状に形成されているが、Ｎチャネル
素子形成領域の露出面積が大きくリンイオンが斜めから
注入されるため、問題なく不純物導入が行える。しか
し、開口部３３では、アスペクト比が１／ｔａｎ３０°
より大きいため、イオンの入射がレジストに阻止されて
開口部底面には到達しない。
いて、図２（Ｃ）に示すように、リン（Ｐ）を注入角度
６０°（垂直方向から３０°傾けて）の斜めイオン注入
する。このとき、シリコン基板（ウェハ）２１を６０ｒ
ｐｍで回転させる。このような斜めイオン注入によっ
て、リンはＬＯＣＯＳ酸化膜２２Ａ，２２Ｂ及びゲート
ポリシリコン電極２４を通過してシリコン基板２１中に
注入されてＮウェル３４を形成する。なお、被接続部３
２上にレジストが柱状に形成されているが、Ｎチャネル
素子形成領域の露出面積が大きくリンイオンが斜めから
注入されるため、問題なく不純物導入が行える。しか
し、開口部３３では、アスペクト比が１／ｔａｎ３０°
より大きいため、イオンの入射がレジストに阻止されて
開口部底面には到達しない。
【００３９】次に、第２レジストマスク２５Ｂを用い
て、図３（Ａ）に示すように、リン（Ｐ）の斜めイオン
注入を行い、Ｐチャネルストップ層３５を形成する。こ
のイオン注入の注入角度及び回転数は、Ｎウェル３５で
形成する斜めイオン注入と同様である。
て、図３（Ａ）に示すように、リン（Ｐ）の斜めイオン
注入を行い、Ｐチャネルストップ層３５を形成する。こ
のイオン注入の注入角度及び回転数は、Ｎウェル３５で
形成する斜めイオン注入と同様である。
【００４０】その後、第２レジストマスク２５Ｂを用い
てホウ素（Ｂ）を低濃度で垂直にイオン注入して、ＰＭ
ＯＳトランジスタのＶth調整を行なう。その結果、図３
（Ｂ）に示すようなＶth調整層３６が形成される。
てホウ素（Ｂ）を低濃度で垂直にイオン注入して、ＰＭ
ＯＳトランジスタのＶth調整を行なう。その結果、図３
（Ｂ）に示すようなＶth調整層３６が形成される。
【００４１】さらに、第２レジストマスク２５Ｂを用い
て、図３（Ｃ）に示すように、二弗化ホウ素（ＢＦ2）
を垂直にイオン注入して、ソース３７，３８及びＮチャ
ネル素子形成領域の被接続部３９を形成する。なお、こ
の際、Ｐチャネル素子形成領域では、ＬＯＣＯＳ酸化膜
２２Ａ，２２Ｂ及びゲートポリシリコン電極２４も注入
マスクとなるため、ゲートポリシリコン電極２４の両脇
にソース３７，ドレイン３８を形成することができる。
また、被接続部３９は、イオンビームが垂直であるため
開口部３３を通して形成することができる。なお、被接
続部３９には、前工程で低濃度のホウ素が注入されてい
るが、高濃度のＢＦ2 +を注入することで高濃度のＰ型不
純物層となり、適切なコンタクト部となる。
て、図３（Ｃ）に示すように、二弗化ホウ素（ＢＦ2）
を垂直にイオン注入して、ソース３７，３８及びＮチャ
ネル素子形成領域の被接続部３９を形成する。なお、こ
の際、Ｐチャネル素子形成領域では、ＬＯＣＯＳ酸化膜
２２Ａ，２２Ｂ及びゲートポリシリコン電極２４も注入
マスクとなるため、ゲートポリシリコン電極２４の両脇
にソース３７，ドレイン３８を形成することができる。
また、被接続部３９は、イオンビームが垂直であるため
開口部３３を通して形成することができる。なお、被接
続部３９には、前工程で低濃度のホウ素が注入されてい
るが、高濃度のＢＦ2 +を注入することで高濃度のＰ型不
純物層となり、適切なコンタクト部となる。
【００４２】本実施例では、上記方法としたことによ
り、Ｎチャネル素子形成領域にＰウェル２７，Ｎチャネ
ルストップ層２８，Ｖth調整層２９及び被接続部３９を
形成し、Ｐチャネル素子形成領域に、Ｎウェル３４，Ｐ
チャネルストップ層３５，Ｖth調整層３６及び被接続部
３２を形成する場合に、第１，第２レジストマスク２５
Ａ，２５Ｂの２つのマスクでよいため、大幅にマスク形
成工程を削減することが可能となる。
り、Ｎチャネル素子形成領域にＰウェル２７，Ｎチャネ
ルストップ層２８，Ｖth調整層２９及び被接続部３９を
形成し、Ｐチャネル素子形成領域に、Ｎウェル３４，Ｐ
チャネルストップ層３５，Ｖth調整層３６及び被接続部
３２を形成する場合に、第１，第２レジストマスク２５
Ａ，２５Ｂの２つのマスクでよいため、大幅にマスク形
成工程を削減することが可能となる。
【００４３】また、ソース・ドレインの形成において
は、ＬＤＤ（Ｌｉｇｈｔｌｙ ｄｅｐｅｄ ｄｒａｉ
ｎ）を形成する工程を加えることも可能である。
は、ＬＤＤ（Ｌｉｇｈｔｌｙ ｄｅｐｅｄ ｄｒａｉ
ｎ）を形成する工程を加えることも可能である。
【００４４】なお、本実施例は、Ｎ型のシリコン基板２
１にＮウェル３４を形成しウェルコンタクトを形成する
ＣＭＯＳ ＩＣに本発明を適用したが、これに限定され
るものではなく、各種の半導体装置の製造に本発明を適
用することが可能である。
１にＮウェル３４を形成しウェルコンタクトを形成する
ＣＭＯＳ ＩＣに本発明を適用したが、これに限定され
るものではなく、各種の半導体装置の製造に本発明を適
用することが可能である。
【００４５】（実施例２）図４及び図５（Ａ）〜（Ｃ）
は、本発明をＤＲＡＭの製造方法に適用した実施例を示
している。図４は、本実施例のレジストマスクの概略を
説明する斜視図である。同図中４２はレジストマスクで
あり、シリコン基板４１上にパターニングされ（同図で
はＬＯＣＯＳ酸化膜，ワード線等を省略した）、溝状の
大開口部４２Ａと矩形孔状の小開口部４２Ｂとを有して
いる。図５は、レジストマスク４２の平面図であり、ポ
リシリコンであるワード線４４〜４７の配列とレジスト
マスク４２との関係を示している。小開口部４２Ｂのア
スペクト比は、図５のＡ−Ａ断面，Ｂ−Ｂ断面で共に１
／ｔａｎ３０°以上となるように開口径，膜厚を設定し
た。また、大開口部４２Ａは、溝状であるため幅方向の
断面ではアスペクト比が大きいが、長手方向の断面では
アスペクト比が小さくなる。また、同図に示すように、
大開口部４２Ａは、ワード線４５，４６の間部を露出さ
せ、小開口部はスタックトキャパシタを設けるストレー
ジノードコンタクト部の位置を露出させるようにパター
ニングする。
は、本発明をＤＲＡＭの製造方法に適用した実施例を示
している。図４は、本実施例のレジストマスクの概略を
説明する斜視図である。同図中４２はレジストマスクで
あり、シリコン基板４１上にパターニングされ（同図で
はＬＯＣＯＳ酸化膜，ワード線等を省略した）、溝状の
大開口部４２Ａと矩形孔状の小開口部４２Ｂとを有して
いる。図５は、レジストマスク４２の平面図であり、ポ
リシリコンであるワード線４４〜４７の配列とレジスト
マスク４２との関係を示している。小開口部４２Ｂのア
スペクト比は、図５のＡ−Ａ断面，Ｂ−Ｂ断面で共に１
／ｔａｎ３０°以上となるように開口径，膜厚を設定し
た。また、大開口部４２Ａは、溝状であるため幅方向の
断面ではアスペクト比が大きいが、長手方向の断面では
アスペクト比が小さくなる。また、同図に示すように、
大開口部４２Ａは、ワード線４５，４６の間部を露出さ
せ、小開口部はスタックトキャパシタを設けるストレー
ジノードコンタクト部の位置を露出させるようにパター
ニングする。
【００４６】このレジストマスク４２を用いて、ソース
・ドレインをイオン注入により形成した後、基板を固定
した状態で、大開口部４２Ａの長手方向に向けてシリコ
ン基板に対して６０°傾けた注入角度の（シリコン基板
の垂直方向から３０°傾けて）ビームを照射するイオン
注入により（図４参照）、ヒ素（Ａｓ）を５Ｅ１５ｃｍ
-2程度注入し、大開口部４２Ａの底面部のみにビットコ
ンタクト用の高濃度不純物領域５１を形成する。この斜
めイオン注入は、一方向からイオンを照射したが、両方
向から注入角度が６０°（シリコン基板の垂直方向から
３０°傾けて）のビームを注入してもよい。このイオン
注入工程では、斜めイオン注入であるため、図５（Ｃ）
に示す図５（Ａ）のＢ−Ｂ断面図からも判るように、ア
スペクト比が１／ｔａｎ３０°以上である小開口部４２
Ｂの底面部（ストレージノード側）にはイオンが到達せ
ず不純物拡散層は形成されない。なお、図５（Ｂ）は、
図５（Ａ）のＡ−Ａ断面図である。
・ドレインをイオン注入により形成した後、基板を固定
した状態で、大開口部４２Ａの長手方向に向けてシリコ
ン基板に対して６０°傾けた注入角度の（シリコン基板
の垂直方向から３０°傾けて）ビームを照射するイオン
注入により（図４参照）、ヒ素（Ａｓ）を５Ｅ１５ｃｍ
-2程度注入し、大開口部４２Ａの底面部のみにビットコ
ンタクト用の高濃度不純物領域５１を形成する。この斜
めイオン注入は、一方向からイオンを照射したが、両方
向から注入角度が６０°（シリコン基板の垂直方向から
３０°傾けて）のビームを注入してもよい。このイオン
注入工程では、斜めイオン注入であるため、図５（Ｃ）
に示す図５（Ａ）のＢ−Ｂ断面図からも判るように、ア
スペクト比が１／ｔａｎ３０°以上である小開口部４２
Ｂの底面部（ストレージノード側）にはイオンが到達せ
ず不純物拡散層は形成されない。なお、図５（Ｂ）は、
図５（Ａ）のＡ−Ａ断面図である。
【００４７】続いて、同レジストマスク４２を用いて、
図４に示すように、基板に対して垂直方向にリン（Ｐ）
を１Ｅ１４ｃｍ-2程度の低濃度のイオン注入を行う。こ
れにより、図５（Ｃ）に示すように、小開口部４２Ｂ底
部のストレージノード側であるシリコン基板４１中に低
濃度不純物領域５０を形成することができる。特に、ス
トレージノード側の拡散層に対しては、結晶欠陥の発生
を抑えて接合リークを低減できるような、リンを１Ｅ１
４ｃｍ-2程度の低濃度イオン注入を行う必要があるが、
本実施例によれば、レジストマスクを換えることなく、
１回のマスク形成工程で高濃度不純物拡散層５１と低濃
度不純物拡散層５０とを形成できる。なお、ビットコン
タクト側である高濃度不純物拡散層５１では、高濃度の
ヒ素（Ａｓ）に低濃度のリン（Ｐ）が加えられるが、特
性への影響はない。
図４に示すように、基板に対して垂直方向にリン（Ｐ）
を１Ｅ１４ｃｍ-2程度の低濃度のイオン注入を行う。こ
れにより、図５（Ｃ）に示すように、小開口部４２Ｂ底
部のストレージノード側であるシリコン基板４１中に低
濃度不純物領域５０を形成することができる。特に、ス
トレージノード側の拡散層に対しては、結晶欠陥の発生
を抑えて接合リークを低減できるような、リンを１Ｅ１
４ｃｍ-2程度の低濃度イオン注入を行う必要があるが、
本実施例によれば、レジストマスクを換えることなく、
１回のマスク形成工程で高濃度不純物拡散層５１と低濃
度不純物拡散層５０とを形成できる。なお、ビットコン
タクト側である高濃度不純物拡散層５１では、高濃度の
ヒ素（Ａｓ）に低濃度のリン（Ｐ）が加えられるが、特
性への影響はない。
【００４８】以上、実施例１及び実施例２について説明
したが、本発明はこれらに限定されるものではなく、実
質的に拡散層の面積、または幅寸法等が比較的大きく異
なりかつ注入不純物，不純物濃度が異なる拡散層を形成
する半導体装置であれば、本発明を適用することができ
る。
したが、本発明はこれらに限定されるものではなく、実
質的に拡散層の面積、または幅寸法等が比較的大きく異
なりかつ注入不純物，不純物濃度が異なる拡散層を形成
する半導体装置であれば、本発明を適用することができ
る。
【００４９】
【発明の効果】以上の説明から明らかなように、本発明
によれば、不純物拡散層の形成に伴うマスク形成工程を
削減し、半導体製造プロセスを簡略化できる効果があ
る。このように工程数を削減することにより、スループ
ットを向上し、半導体装置のコストを低減化すると共
に、マスクずれの発生率を低減させる効果がある。
によれば、不純物拡散層の形成に伴うマスク形成工程を
削減し、半導体製造プロセスを簡略化できる効果があ
る。このように工程数を削減することにより、スループ
ットを向上し、半導体装置のコストを低減化すると共
に、マスクずれの発生率を低減させる効果がある。
【図１】（Ａ）〜（Ｃ）は本発明の実施例１の工程断面
図。
図。
【図２】（Ａ）〜（Ｃ）は本発明の実施例１の工程断面
図。
図。
【図３】（Ａ）〜（Ｃ）は本発明の実施例１の工程断面
図。
図。
【図４】本発明の実施例２のレジストマスクを示す斜視
図。
図。
【図５】（Ａ）は実施例２の平面図、（Ｂ）は（Ａ）の
Ａ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。
Ａ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。
【図６】（Ａ）〜（Ｃ）は従来の製造工程を示す工程断
面図。
面図。
【図７】（Ａ）〜（Ｃ）は従来の製造工程を示す工程断
面図。
面図。
【図８】（Ａ）〜（Ｃ）は従来の製造工程を示す工程断
面図。
面図。
２１…シリコン基板 ２５Ａ…第１レジストマスク ２５Ｂ…第２レジストマスク ２６…開口部 ２７…Ｐウェル ２８…Ｎチャネルストップ層 ２９…Ｖth調整層 ３０…ソース ３１…ドレイン ３２…被接続部 ３３…開口部 ３４…Ｎウェル ３５…Ｐチャネルストップ層 ３６…Ｖth調整層 ３７…ソース ３８…ドレイン ３９…被接続部 ４１…シリコン基板 ４２…レジストマスク ４２Ａ…大開口部 ４２Ｂ…小開口部 ４８…ストレージノードコンタクト ４９…ビットコンタクト ５０…低濃度不純物拡散層 ５１…高濃度不純物拡散層
Claims (4)
- 【請求項１】 半導体基板上に、少なくとも所定方向の
断面で、アスペクト比の小さい大開口部とアスペクト比
の大きい小開口部とを有するレジストマスクをパターニ
ングする工程と、 前記レジストマスクの該小開口部の底面に注入イオンが
到達しないような注入角度のイオン注入を前記半導体基
板を固定又は回転した状態で行なって、該大開口部を通
して前記半導体基板へ不純物イオンを注入して不純物拡
散層を形成する工程と、 前記レジストマスクを用いて前記半導体基板に対して略
垂直にイオンを注入する工程と、を備えたことを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記大開口部は、前記半導体基板に形成
されるメモリセルのビット取出し用拡散層のイオン注入
領域を規定するスリット状の開口部であり、前記小開口
部は、スタック型キャパシタのストレージノード側に接
続される拡散層のイオン注入領域を規定する開口部であ
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板に、第１導電型のＭＯＳトラ
ンジスタを形成する第１領域と、第２導電型のＭＯＳト
ランジスタを形成する第２領域とを画成し、第１，第２
各領域の一部分に、互いに他方の領域に形成されるソー
ス・ドレインと同じ導電型の不純物を導入して、電位固
定用の第１，第２被接続部を形成する半導体装置の製造
方法において、 前記第１領域の前記第１被接続部を形成する部分にレジ
ストを残すと共に、前記第２領域を覆い且つ該第２領域
の第２被接続部を形成する部分のみ露出させる第１開口
部を有する第１レジストマスクを形成する工程と、 前記第１レジストマスクを用いて前記第１開口部の底面
に注入イオンが到達しない注入角度の斜めのイオン注入
を行って、該第１領域へソース・ドレイン以外の不純物
拡散層を形成する工程と、 前記第１レジストマスクを用いて前記半導体基板に対し
て略垂直にイオンを注入して、第１領域にソース・ドレ
インを形成し、且つ第２領域に第２被接続部を形成する
工程と、 前記第１レジストマスクを剥離する工程と、 前記第２領域の前記第２被接続部上にレジストを残すと
共に、第１領域を覆い且つ該第１領域の被接続部を形成
する部分のみ露出させる第２開口部を有する第２レジス
トマスクを形成する工程と、 前記第２レジストマスクを用いて前記第２開口部の底面
に注入イオンが到達しない注入角度の斜めイオン注入を
行って、該第２領域へソース・ドレイン以外の不純物拡
散層を形成する工程と、 前記第２レジストマスクを用いて前記半導体基板に対し
て略垂直にイオンを注入して、第２領域にソース・ドレ
インを形成し、且つ第１領域に第１被接続部を形成する
工程と、を備えたことを特徴とする半導体装置の製造方
法。 - 【請求項４】 前記斜めイオン注入によって形成される
不純物拡散層は、ウェル及びチャネルストップ層である
請求項３記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007963A JPH07221041A (ja) | 1994-01-28 | 1994-01-28 | 半導体装置の製造方法 |
| US08/378,385 US5512498A (en) | 1994-01-28 | 1995-01-25 | Method of producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007963A JPH07221041A (ja) | 1994-01-28 | 1994-01-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221041A true JPH07221041A (ja) | 1995-08-18 |
Family
ID=11680133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6007963A Pending JPH07221041A (ja) | 1994-01-28 | 1994-01-28 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5512498A (ja) |
| JP (1) | JPH07221041A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5933716A (en) * | 1996-12-26 | 1999-08-03 | Nec Corporation | Method of making semiconductor device using oblique ion implantation |
| JP2003503842A (ja) * | 1999-06-29 | 2003-01-28 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 低エネルギー高傾斜角および高エネルギー・ポスト−ゲートイオン注入（ｐｏｇｉ）を使用する，簡単化した半導体デバイス製造 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19527146A1 (de) * | 1995-07-25 | 1997-01-30 | Siemens Ag | Verfahren zur Herstellung eines selbstjustierten Kontaktes und eines dotierten Bereichs |
| US5830789A (en) * | 1996-11-19 | 1998-11-03 | Integrated Device Technology, Inc. | CMOS process forming wells after gate formation |
| US5874329A (en) * | 1996-12-05 | 1999-02-23 | Lsi Logic Corporation | Method for artificially-inducing reverse short-channel effects in deep sub-micron CMOS devices |
| US6025224A (en) * | 1997-03-31 | 2000-02-15 | Siemens Aktiengesellschaft | Device with asymmetrical channel dopant profile |
| US6297111B1 (en) * | 1997-08-20 | 2001-10-02 | Advanced Micro Devices | Self-aligned channel transistor and method for making same |
| US6025208A (en) * | 1997-08-27 | 2000-02-15 | The Board Of Trustees Of The Leland Stanford Junior University | Method of making electrical elements on the sidewalls of micromechanical structures |
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| KR100282706B1 (ko) * | 1998-07-07 | 2001-03-02 | 윤종용 | 반도체 장치의 제조 방법 |
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| DE102004058412B4 (de) * | 2004-12-03 | 2017-03-02 | Austriamicrosystems Ag | Mehrfachmaske und Verfahren zur Herstellung unterschiedlich dotierter Gebiete und Verwendung des Verfahrens |
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| CN102709300A (zh) * | 2012-05-23 | 2012-10-03 | 上海宏力半导体制造有限公司 | Cmos图像传感器及其形成方法 |
| JP2016181628A (ja) * | 2015-03-24 | 2016-10-13 | キヤノン株式会社 | 半導体装置の製造方法 |
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| JPH02306624A (ja) * | 1989-05-22 | 1990-12-20 | Nec Corp | 半導体装置の製造方法 |
| JP2775990B2 (ja) * | 1990-05-08 | 1998-07-16 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPH056902A (ja) * | 1991-06-27 | 1993-01-14 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2823393B2 (ja) * | 1991-09-09 | 1998-11-11 | シャープ株式会社 | 半導体メモリ素子及びその製造方法 |
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-
1994
- 1994-01-28 JP JP6007963A patent/JPH07221041A/ja active Pending
-
1995
- 1995-01-25 US US08/378,385 patent/US5512498A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5512498A (en) | 1996-04-30 |
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