JPH056902A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH056902A JPH056902A JP3183302A JP18330291A JPH056902A JP H056902 A JPH056902 A JP H056902A JP 3183302 A JP3183302 A JP 3183302A JP 18330291 A JP18330291 A JP 18330291A JP H056902 A JPH056902 A JP H056902A
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- film
- mask pattern
- insulating film
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Abstract
(57)【要約】
【目的】 この発明は、ゲート電極に対するソース・ド
レイン両電極の位置関係が２種類あるようなＦＥＴにお
いて、非対称なｎ+不純物層を容易に製造できる方法を
提供することを目的とする。 【要約】 ダミーゲートとして使用する第１のマスクパターン１６
−１のドレイン側に近接して、第２のマスクパターン１
６−２を形成した後、ｎ+不純物層１７を形成する不純
物を斜めイオン注入法で注入する。その後、このマスク
材をエッチングして第２のマスクパターン１６−２をエ
ッチオフした後、残った第１のマスクパターンを反転し
てゲート電極を形成する。
レイン両電極の位置関係が２種類あるようなＦＥＴにお
いて、非対称なｎ+不純物層を容易に製造できる方法を
提供することを目的とする。 【要約】 ダミーゲートとして使用する第１のマスクパターン１６
−１のドレイン側に近接して、第２のマスクパターン１
６−２を形成した後、ｎ+不純物層１７を形成する不純
物を斜めイオン注入法で注入する。その後、このマスク
材をエッチングして第２のマスクパターン１６−２をエ
ッチオフした後、残った第１のマスクパターンを反転し
てゲート電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものである。
に関するものである。
【０００２】
【従来の技術】電界効果トランジスタ（以下、ＭＥＳＦ
ＥＴという。）の性能を向上するためには、伝達コンダ
クタンス（ｇｍ）の向上、ゲート長の短縮が重要であ
る。更にＭＥＳＦＥＴの性能向上のものに、ゲート寄生
容量（Ｃｐ）、ドレインコンダクタンス（ｇｄ）、ソー
ス抵抗（Ｒｓ）、ゲート抵抗（Ｒｇ）の低減が要求され
る。
ＥＴという。）の性能を向上するためには、伝達コンダ
クタンス（ｇｍ）の向上、ゲート長の短縮が重要であ
る。更にＭＥＳＦＥＴの性能向上のものに、ゲート寄生
容量（Ｃｐ）、ドレインコンダクタンス（ｇｄ）、ソー
ス抵抗（Ｒｓ）、ゲート抵抗（Ｒｇ）の低減が要求され
る。
【０００３】これを満足させるためには、図６に示すよ
うに、ソース側のｎ+不純物層６４をゲート６５に近接
させ、ドレイン側のｎ+不純物層６４をゲート６５から
はなしたいわゆる非対称ｎ+構造が有効である。
うに、ソース側のｎ+不純物層６４をゲート６５に近接
させ、ドレイン側のｎ+不純物層６４をゲート６５から
はなしたいわゆる非対称ｎ+構造が有効である。
【０００４】尚、この図６において、６１はＧａＡｓ半
絶縁性基板６２はｎ形動作層、６６はソース電極、６７
はドレイン電極である。
絶縁性基板６２はｎ形動作層、６６はソース電極、６７
はドレイン電極である。
【０００５】非対称ｎ+構造の１つの方法としては、信
学技報ＥＤ８６−９、２３頁ないし２８頁に示されてい
るようにａｄｖａｃｅｄ ＳＡＩＮＴ ＦＥＴがある。
学技報ＥＤ８６−９、２３頁ないし２８頁に示されてい
るようにａｄｖａｃｅｄ ＳＡＩＮＴ ＦＥＴがある。
【０００６】このＭＥＳＦＥＴの作製方法は、Ｔ型のダ
ミーゲートを形成し、ソース側のｎ+不純物層がゲート
に近接するように、斜めからイオン注入を行なうことに
より、自己整合的に非対称ｎ+構造を形成するものであ
る。
ミーゲートを形成し、ソース側のｎ+不純物層がゲート
に近接するように、斜めからイオン注入を行なうことに
より、自己整合的に非対称ｎ+構造を形成するものであ
る。
【０００７】しかながら、この手法では斜めのイオン注
入は１方向からしか行なえないため、図７に示すような
非対称の位置関係が異なるｎ+層を同時に作製できな
い。
入は１方向からしか行なえないため、図７に示すような
非対称の位置関係が異なるｎ+層を同時に作製できな
い。
【０００８】
【発明が解決しようとする課題】従って、デジタルＩＣ
用ＭＥＳＦＥＴやくし形ＭＥＳＦＥＴのようなゲート電
極に対するソース・ドレイン両電極の位置関係が２種類
あるようなＦＥＴの作製にこの手法を用いると、プロセ
スが複雑になり、また、配線が複雑になる。更に、チッ
プ面積が大きくなるなどの欠点がある。
用ＭＥＳＦＥＴやくし形ＭＥＳＦＥＴのようなゲート電
極に対するソース・ドレイン両電極の位置関係が２種類
あるようなＦＥＴの作製にこの手法を用いると、プロセ
スが複雑になり、また、配線が複雑になる。更に、チッ
プ面積が大きくなるなどの欠点がある。
【０００９】この発明は、上述した問題点を解消するた
めになされたもので、非対称なｎ+不純物層を容易に製
造できる方法を提供するものである。
めになされたもので、非対称なｎ+不純物層を容易に製
造できる方法を提供するものである。
【００１０】
【課題が解決するための手段】この発明の第１の発明
は、ダミーゲートとして使用する第１のマスクパターン
のドレイン側に近接して、第２のマスクパターンを形成
した後、ｎ+不純物層を形成する不純物を斜めイオン注
入法で注入する。その後、このマスク材をエッチングし
て第２のマスクパターンをエッチオフした後、残った第
１のマスクパターンを反転してゲート電極を形成する。
は、ダミーゲートとして使用する第１のマスクパターン
のドレイン側に近接して、第２のマスクパターンを形成
した後、ｎ+不純物層を形成する不純物を斜めイオン注
入法で注入する。その後、このマスク材をエッチングし
て第２のマスクパターンをエッチオフした後、残った第
１のマスクパターンを反転してゲート電極を形成する。
【００１１】この発明の第２の発明は、半導体基板上に
低濃度不純物領域を形成し、その後、基板主表面上に島
状の第１の絶縁膜を形成する。その後、この絶縁膜の外
周面にゲート電極用金属膜と第２の絶縁膜を壁状に形成
する。次に、第１の絶縁膜を除去した後、金属膜及び第
２の絶縁膜の両側に第３の絶縁膜を形成した後、金属膜
及び第２、第３の絶縁膜の両側に高濃度不純物領域を形
成すると同時に、金属膜及び第２、第３の絶縁膜の下側
の半導体表面のみに低濃度不純物領域を残す。
低濃度不純物領域を形成し、その後、基板主表面上に島
状の第１の絶縁膜を形成する。その後、この絶縁膜の外
周面にゲート電極用金属膜と第２の絶縁膜を壁状に形成
する。次に、第１の絶縁膜を除去した後、金属膜及び第
２の絶縁膜の両側に第３の絶縁膜を形成した後、金属膜
及び第２、第３の絶縁膜の両側に高濃度不純物領域を形
成すると同時に、金属膜及び第２、第３の絶縁膜の下側
の半導体表面のみに低濃度不純物領域を残す。
【００１２】
【作用】第１の発明は、第２のマスクパターンはｎ+イ
オン注入の際、ドレイン側のｎ+不純物層をゲート電極
から遠ざけるためのマスクとしてはたらく。また、第２
のマスクパターンを作る位置は、第１のマスクパターン
の両側のいずれか所望する位置に決められているので、
ゲートに対するソース・ドレイン電極の位置関係は、２
種類選択することができる。
オン注入の際、ドレイン側のｎ+不純物層をゲート電極
から遠ざけるためのマスクとしてはたらく。また、第２
のマスクパターンを作る位置は、第１のマスクパターン
の両側のいずれか所望する位置に決められているので、
ゲートに対するソース・ドレイン電極の位置関係は、２
種類選択することができる。
【００１３】また第２の発明は、ゲート電極とソース側
高濃度不純物領域の間の距離（以下、Ｌgsという。)及
びゲート電極とドレイン側高濃度不純物領域の間の距離
（以下、Ｌgdと言う。)を第２の絶縁膜及び第３の絶縁
膜を調整することにより、独立して制御した値にするこ
とができる。
高濃度不純物領域の間の距離（以下、Ｌgsという。)及
びゲート電極とドレイン側高濃度不純物領域の間の距離
（以下、Ｌgdと言う。)を第２の絶縁膜及び第３の絶縁
膜を調整することにより、独立して制御した値にするこ
とができる。
【００１４】
【実施例】以下、本発明の第１の発明による一実施例を
図１及び図２に従い詳細に説明する。
図１及び図２に従い詳細に説明する。
【００１５】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１１の主表面全面に、ＥＣＲＣＶＤ法等の
形成方法を用いて窒化ケイ素（以下、ＳｉＮという。）
膜１２を約１５０Å形成する。その後、例えば東京応化
（株）製ＯＥＢＲ等のフォトレジスト１３を塗布し、パ
ターニングを行って所望領域に窓開けを行なう。続い
て、ｎ型動作層１４を形成するための不純物、例えば28
Ｓｉ+をイオン注入する。注入条件は、例えば、加速電
圧４０ｋｅＶ、ドーズ量３×１０12ｃｍ-2である。
ＧａＡｓ基板１１の主表面全面に、ＥＣＲＣＶＤ法等の
形成方法を用いて窒化ケイ素（以下、ＳｉＮという。）
膜１２を約１５０Å形成する。その後、例えば東京応化
（株）製ＯＥＢＲ等のフォトレジスト１３を塗布し、パ
ターニングを行って所望領域に窓開けを行なう。続い
て、ｎ型動作層１４を形成するための不純物、例えば28
Ｓｉ+をイオン注入する。注入条件は、例えば、加速電
圧４０ｋｅＶ、ドーズ量３×１０12ｃｍ-2である。
【００１６】その後、図１（ｂ）に示すように、レジス
ト１３及びＳｉＮ膜１２を除去する。次に、再度ＳｉＮ
膜１５をＥＣＲＣＶＤ法で約５００Å形成し、このＳｉ
Ｎ膜１５上にレジスト１６を塗布し、パターニングを行
って所望の領域に窓開けを行なう。この時、ダミーゲー
トとして使用するレジストパターン１６−１のドレイン
側（図面では右側）にサイドレジストパターン１６−２
を形成する。このレジストパターン１６−２の寸法は、
後の図１（ｄ）の工程で述べる再度エッチ量の２倍以下
である。続いて、ｎ+不純物層を形成するための不純
物、例えば28Ｓｉ+を加速電圧９０ｋｅＶ、ドース量５
×１０13ｃｍ-2で斜めイオン注入する。
ト１３及びＳｉＮ膜１２を除去する。次に、再度ＳｉＮ
膜１５をＥＣＲＣＶＤ法で約５００Å形成し、このＳｉ
Ｎ膜１５上にレジスト１６を塗布し、パターニングを行
って所望の領域に窓開けを行なう。この時、ダミーゲー
トとして使用するレジストパターン１６−１のドレイン
側（図面では右側）にサイドレジストパターン１６−２
を形成する。このレジストパターン１６−２の寸法は、
後の図１（ｄ）の工程で述べる再度エッチ量の２倍以下
である。続いて、ｎ+不純物層を形成するための不純
物、例えば28Ｓｉ+を加速電圧９０ｋｅＶ、ドース量５
×１０13ｃｍ-2で斜めイオン注入する。
【００１７】続いて、図１（ｃ）に示すように、上記図
１（ｂ）の工程でのイオン注入方向と対向する方向から
前述と同じ条件で斜めイオン注入し、ｎ+イオン注入層
１７を形成する。
１（ｂ）の工程でのイオン注入方向と対向する方向から
前述と同じ条件で斜めイオン注入し、ｎ+イオン注入層
１７を形成する。
【００１８】次に、図１（ｄ）に示すように、酸素プラ
ズマエッチングにより、レジスト１６、１６−１、１６
−２を等方エッチングし、サイドエッチングによりレジ
スト１６−２をエッチオフする。この工程により、非対
称なｎ+不純物層を有するダミーゲートができる。
ズマエッチングにより、レジスト１６、１６−１、１６
−２を等方エッチングし、サイドエッチングによりレジ
スト１６−２をエッチオフする。この工程により、非対
称なｎ+不純物層を有するダミーゲートができる。
【００１９】その後、図２（ｅ）に示すように、ＥＣＲ
プラズマＣＶＤ法でＳｉＯ2膜１８を約０．３μｍ形成
する。
プラズマＣＶＤ法でＳｉＯ2膜１８を約０．３μｍ形成
する。
【００２０】然る後、図２（ｆ）に示すように、ＮＨ4
Ｆ：ＨＦ＝１２０：１の混合液でスライトエッチし、レ
ジスト側面のＳｉＯ2を除去した後、このレジスト１６
上のＳｉＯ2膜１８をリストオフする。その後、８８０
℃で５秒間の短時間アニールを施す。
Ｆ：ＨＦ＝１２０：１の混合液でスライトエッチし、レ
ジスト側面のＳｉＯ2を除去した後、このレジスト１６
上のＳｉＯ2膜１８をリストオフする。その後、８８０
℃で５秒間の短時間アニールを施す。
【００２１】続いて、図２（ｇ）に示すように、リフト
オフ法を用いてソース電極１９及びドレイン電極２０を
形成する。ソース・ドレイン電極の窓開けは、ＲＩＢＥ
とバレル型プラズマエッチングを併用して行ない、Ａｕ
Ｇｅ／Ｎｉを蒸着し、リフトオフ後、Ｈ2雰囲気中４５
０℃、１２０秒間熱処理する。
オフ法を用いてソース電極１９及びドレイン電極２０を
形成する。ソース・ドレイン電極の窓開けは、ＲＩＢＥ
とバレル型プラズマエッチングを併用して行ない、Ａｕ
Ｇｅ／Ｎｉを蒸着し、リフトオフ後、Ｈ2雰囲気中４５
０℃、１２０秒間熱処理する。
【００２２】最後に、図２（ｈ）に示すように、フォト
レジストでパターニングした後、窓開けしたゲート部の
ＳｉＮ膜１５をＣＦ4ガス中のプラズマエッチングで除
去する。引き続いてＴｉ／Ｐ+／Ａｕを蒸着し、リフト
オフでゲート電極２１を形成する。
レジストでパターニングした後、窓開けしたゲート部の
ＳｉＮ膜１５をＣＦ4ガス中のプラズマエッチングで除
去する。引き続いてＴｉ／Ｐ+／Ａｕを蒸着し、リフト
オフでゲート電極２１を形成する。
【００２３】なお、上記実施例では、ダミーゲートの右
側にサイドマスクパターンを形成したが、これは右側に
限るものではなく、左側でも良い。ただしその場合は、
ソース・ドレイン電極は反対になる。
側にサイドマスクパターンを形成したが、これは右側に
限るものではなく、左側でも良い。ただしその場合は、
ソース・ドレイン電極は反対になる。
【００２４】次に、本発明の第２の発明による一実施例
を図３ないし図５に従って詳細に説明する。
を図３ないし図５に従って詳細に説明する。
【００２５】図３（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板３１の主表面全面に例えば東京応化（株）製ＯＥ
ＢＲなどのフォトレジスト３２を塗布し、パターニング
を行って所望領域に窓開けを行なう。続いてｎ型動作層
２３を形成するための不純物例えば28Ｓｉ+をイオン注
入する。注入条件は、例えば、加速電圧４０ＫｅＶ、ド
ーズ量３×１０12ｃｍ-2である。その後、レジスト３２
を除去する。
ｓ基板３１の主表面全面に例えば東京応化（株）製ＯＥ
ＢＲなどのフォトレジスト３２を塗布し、パターニング
を行って所望領域に窓開けを行なう。続いてｎ型動作層
２３を形成するための不純物例えば28Ｓｉ+をイオン注
入する。注入条件は、例えば、加速電圧４０ＫｅＶ、ド
ーズ量３×１０12ｃｍ-2である。その後、レジスト３２
を除去する。
【００２６】次に、図３（ｂ）に示すように、基板３１
の主表面全面に、プラズマＣＶＤ法などの形成方法を用
いて、ＳｉＯ2膜３４を約４０００Å形成し、その上に
フォトレジストパターン３５を形成する。続いて、反応
性イオンエッチング（以下、ＲＩＥという。）等の異方
性を有するエッチング法によりＳｉＯ2膜３４をエッチ
ングし、端面が基板３１表面に対して垂直になるように
加工する。その後、レジスト３５を除去する。
の主表面全面に、プラズマＣＶＤ法などの形成方法を用
いて、ＳｉＯ2膜３４を約４０００Å形成し、その上に
フォトレジストパターン３５を形成する。続いて、反応
性イオンエッチング（以下、ＲＩＥという。）等の異方
性を有するエッチング法によりＳｉＯ2膜３４をエッチ
ングし、端面が基板３１表面に対して垂直になるように
加工する。その後、レジスト３５を除去する。
【００２７】続いて、図３（ｃ）に示すように、基板３
１の主表面全面に、スパッタ法によって金属膜３６を形
成する。この金属膜３６は、ＧａＡｓ基板に対してショ
ットキー接合を形成できる高融点金属例えば、窒化タン
グステンシリコン（ＷＳｉＮ）や窒化タングステン（Ｗ
Ｎ）などで構成されている。
１の主表面全面に、スパッタ法によって金属膜３６を形
成する。この金属膜３６は、ＧａＡｓ基板に対してショ
ットキー接合を形成できる高融点金属例えば、窒化タン
グステンシリコン（ＷＳｉＮ）や窒化タングステン（Ｗ
Ｎ）などで構成されている。
【００２８】その後、図３（ｄ）に示すように、絶縁膜
３４の端面に被着した金属膜３６のみを残して、それ以
外の金属膜をＲＩＥ等の方法で除去する。
３４の端面に被着した金属膜３６のみを残して、それ以
外の金属膜をＲＩＥ等の方法で除去する。
【００２９】次に、図４（ｅ）に示すように、基板３１
の主表面全面に、プラズマＣＶＤ法等の形成方法を用い
て、ＳｉＮ膜３７を約３０００Å形成する。
の主表面全面に、プラズマＣＶＤ法等の形成方法を用い
て、ＳｉＮ膜３７を約３０００Å形成する。
【００３０】然る後、図４（ｆ）に示すように、金属３
６の端面に被着したＳｉＮ膜３７のみを残して、それ以
外のＳｉＮ膜をＲＩＥ等の方法で除去する。続いて、バ
ッファードフッ酸を用いて、ＳｉＯ2膜３４をウエット
エッチング法により除去する。
６の端面に被着したＳｉＮ膜３７のみを残して、それ以
外のＳｉＮ膜をＲＩＥ等の方法で除去する。続いて、バ
ッファードフッ酸を用いて、ＳｉＯ2膜３４をウエット
エッチング法により除去する。
【００３１】続いて、図４（ｇ）に示すように、基板３
１の主表面全面に、プラズマＣＶＤ法等の形成方法を用
いて、ＳｉＮ膜３８を約３０００Å形成する。
１の主表面全面に、プラズマＣＶＤ法等の形成方法を用
いて、ＳｉＮ膜３８を約３０００Å形成する。
【００３２】次に、図４（ｈ）に示すように、金属３６
及びＳｉＮ膜３７の端面に被着したＳｉＮ膜３８のみを
残して、それ以外のＳｉＮ膜３７をＲＩＥ等の方法で除
去する。
及びＳｉＮ膜３７の端面に被着したＳｉＮ膜３８のみを
残して、それ以外のＳｉＮ膜３７をＲＩＥ等の方法で除
去する。
【００３３】その後、図５（ｉ）に示すように、フォト
レジスト３９を塗布し、パターニングを行って、所望領
域に窓開けを行ない、ｎ+不純物層を形成するための不
純物例えば28Ｓｉ+を加速電圧９０ＫｅＶ、ドーズ量３
×1012ｃｍ-2の条件でイオン注入する。続いて、レジス
ト３９を除去したのち注入した不純物を活性化するため
の熱処理を行なう。
レジスト３９を塗布し、パターニングを行って、所望領
域に窓開けを行ない、ｎ+不純物層を形成するための不
純物例えば28Ｓｉ+を加速電圧９０ＫｅＶ、ドーズ量３
×1012ｃｍ-2の条件でイオン注入する。続いて、レジス
ト３９を除去したのち注入した不純物を活性化するため
の熱処理を行なう。
【００３４】然る後、図５（ｊ）に示すように、基板の
主表面にフォトレジスト膜４０を形成し、パターニング
を行って、所望の窓開けを行った後、ＡｕＧｅ／Ｎｉか
らなる金属電極４１を主表面全面に蒸着する。
主表面にフォトレジスト膜４０を形成し、パターニング
を行って、所望の窓開けを行った後、ＡｕＧｅ／Ｎｉか
らなる金属電極４１を主表面全面に蒸着する。
【００３５】最後に、図５（ｋ）に示すように、リフト
オフ法により、レジスト上の不要金属１１を除去したの
ち、Ｈ2雰囲気中４５０℃、１２０秒間熱処理する。
オフ法により、レジスト上の不要金属１１を除去したの
ち、Ｈ2雰囲気中４５０℃、１２０秒間熱処理する。
【００３６】
【発明の効果】以上説明したように、この発明の第１の
発明は、デジタルＩＣ用ＭＥＳＦＥＴやくし形ＭＥＳＦ
ＥＴのようなゲート電極に対するソース・ドレイン両電
極の位置関係が２種類あるようなＦＥＴの作製に本考案
を用いれば、ゲートに対して非対称なｎ+層を２種類同
時に形成できるので製造工程が簡単になる。
発明は、デジタルＩＣ用ＭＥＳＦＥＴやくし形ＭＥＳＦ
ＥＴのようなゲート電極に対するソース・ドレイン両電
極の位置関係が２種類あるようなＦＥＴの作製に本考案
を用いれば、ゲートに対して非対称なｎ+層を２種類同
時に形成できるので製造工程が簡単になる。
【００３７】また、配線も簡単になり、チップ占有面積
も小さくできるので、製造コストを低減できる。
も小さくできるので、製造コストを低減できる。
【００３８】また、第２の発明は、Ｌgs、Ｌgdがいずれ
も形成膜厚で決まるため、パターニング制度に依存する
ことなくこれらの値を決定できる。また、それらの値は
従来より小さくすることが可能であり、且つ独立して制
御できるので、直列抵抗を低減すると同時にドレイン耐
圧を向上することができる。
も形成膜厚で決まるため、パターニング制度に依存する
ことなくこれらの値を決定できる。また、それらの値は
従来より小さくすることが可能であり、且つ独立して制
御できるので、直列抵抗を低減すると同時にドレイン耐
圧を向上することができる。
【００３９】従って、従来より高性能なＭＥＳＦＥＴが
歩留り良く得られる。
歩留り良く得られる。
【図１】第１の発明による製造方法の一実施例を示す工
程別の断面図である。
程別の断面図である。
【図２】第１の発明による製造方法の一実施例を示す工
程別の断面図である。
程別の断面図である。
【図３】第２の発明による製造方法の一実施例を示す工
程別の断面図である。
程別の断面図である。
【図４】第２の発明による製造方法の一実施例を示す工
程別の断面図である。
程別の断面図である。
【図５】第２の発明による製造方法の一実施例を示す工
程別の断面図である。
程別の断面図である。
【図６】従来の非対称ｎ+層を有するＭＥＳＦＥＴの断
面図である。
面図である。
【図７】従来の非対称ｎ+層を有するＭＥＳＦＥＴの断
面図である。
面図である。
１１ 半絶縁性基板
１４ ｎ型動作層
１６ レジスト
１７ ｎ+不純物層
１９ ソース電極
２０ ドレイン電極
２１ ゲート電極
３１ 半絶縁性基板
３３ ｎ型動作層
３４ ＳｉＯ2膜
３５ レジスト
３６ 金属膜
３７ Ｓｉｎ膜
３８ Ｓｉｎ膜
４０ ｎ+不純物層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年９月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】 その後、図１（ｂ）に示すように、レジ
スト１３及びＳｉＮ膜１２を除去する。次に、再度Ｓｉ
Ｎ膜１５をＥＣＲＣＶＤ法で約５００Å形成し、このＳ
ｉＮ膜１５上にレジスト１６を塗布し、パターニングを
行って所望の領域に窓開けを行なう。この時、ダミーゲ
ートとして使用するレジストパターン１６−１のドレイ
ン側（図面では右側）にサイドレジストパターン１６−
２を形成する。このレジストパターン１６−２の寸法
は、後の図１（ｄ）の工程で述べるサイドエッチ量の２
倍以下である。続いて、ｎ+不純物層を形成するための
不純物、例えば、Ｓｉ+を加速電圧９０ｋｅＶ、ドース
量５×１０13ｃｍ-2で斜めイオン注入する。
スト１３及びＳｉＮ膜１２を除去する。次に、再度Ｓｉ
Ｎ膜１５をＥＣＲＣＶＤ法で約５００Å形成し、このＳ
ｉＮ膜１５上にレジスト１６を塗布し、パターニングを
行って所望の領域に窓開けを行なう。この時、ダミーゲ
ートとして使用するレジストパターン１６−１のドレイ
ン側（図面では右側）にサイドレジストパターン１６−
２を形成する。このレジストパターン１６−２の寸法
は、後の図１（ｄ）の工程で述べるサイドエッチ量の２
倍以下である。続いて、ｎ+不純物層を形成するための
不純物、例えば、Ｓｉ+を加速電圧９０ｋｅＶ、ドース
量５×１０13ｃｍ-2で斜めイオン注入する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】 然る後、図２（ｆ）に示すように、ＮＨ
4Ｆ：ＨＦ＝１２０：１の混合液でスライトエッチし、
レジスト側面のＳｉＯ2を除去した後、このレジスト１
６上のＳｉＯ2膜１８をリフトオフする。その後、８８
０℃で５秒間の短時間アニールを施す。
4Ｆ：ＨＦ＝１２０：１の混合液でスライトエッチし、
レジスト側面のＳｉＯ2を除去した後、このレジスト１
６上のＳｉＯ2膜１８をリフトオフする。その後、８８
０℃で５秒間の短時間アニールを施す。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】 最後に、図２（ｈ）に示すように、フォ
トレジストでパターニングした後、窓開けしたゲート部
のＳｉＮ膜１５をＣＦ4ガス中のプラズマエッチングで
除去する。引き続いてＴｉ／Ｐｔ／Ａｕを蒸着し、リフ
トオフでゲート電極２１を形成する。
トレジストでパターニングした後、窓開けしたゲート部
のＳｉＮ膜１５をＣＦ4ガス中のプラズマエッチングで
除去する。引き続いてＴｉ／Ｐｔ／Ａｕを蒸着し、リフ
トオフでゲート電極２１を形成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】 図３（ａ）に示すように、半絶縁性Ｇａ
Ａｓ基板３１の主表面全面に例えば東京応化（株）製Ｏ
ＥＢＲなどのフォトレジスト３２を塗布し、パターニン
グを行って所望領域に窓開けを行なう。続いてｎ型動作
層３３を形成するための不純物例えば、Ｓｉ+をイオン
注入する。注入条件は、例えば、加速電圧４０ＫｅＶ、
ドーズ量３×１０12ｃｍ-2である。その後、レジスト３
２を除去する。
Ａｓ基板３１の主表面全面に例えば東京応化（株）製Ｏ
ＥＢＲなどのフォトレジスト３２を塗布し、パターニン
グを行って所望領域に窓開けを行なう。続いてｎ型動作
層３３を形成するための不純物例えば、Ｓｉ+をイオン
注入する。注入条件は、例えば、加速電圧４０ＫｅＶ、
ドーズ量３×１０12ｃｍ-2である。その後、レジスト３
２を除去する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】 その後、図５（ｉ）に示すように、フォ
トレジスト３９を塗布し、パターニングを行って、所望
領域に窓開けを行ない、ｎ+不純物層４０を形成するた
めの不純物例えば、Ｓｉ+を加速電圧９０ＫｅＶ、ドー
ズ量３×1012ｃｍ-2の条件でイオン注入する。続いて、
レジスト３９を除去したのち注入した不純物を活性化す
るための熱処理を行なう。
トレジスト３９を塗布し、パターニングを行って、所望
領域に窓開けを行ない、ｎ+不純物層４０を形成するた
めの不純物例えば、Ｓｉ+を加速電圧９０ＫｅＶ、ドー
ズ量３×1012ｃｍ-2の条件でイオン注入する。続いて、
レジスト３９を除去したのち注入した不純物を活性化す
るための熱処理を行なう。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】 然る後、図５（ｊ）に示すように、基板
の主表面にフォトレジスト膜４１を形成し、パターニン
グを行って、所望の窓開けを行った後、ＡｕＧｅ／Ｎｉ
からなる金属電極４２を主表面全面に蒸着する。
の主表面にフォトレジスト膜４１を形成し、パターニン
グを行って、所望の窓開けを行った後、ＡｕＧｅ／Ｎｉ
からなる金属電極４２を主表面全面に蒸着する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】 最後に、図５（ｋ）に示すように、リフ
トオフ法により、レジスト上の不要金属４２を除去した
のち、Ｈ2雰囲気中４５０℃、１２０秒間熱処理する。
トオフ法により、レジスト上の不要金属４２を除去した
のち、Ｈ2雰囲気中４５０℃、１２０秒間熱処理する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】 また、第２の発明は、Ｌgs、Ｌgdがいず
れも形成膜厚で決まるため、パターニング精度に依存す
ることなくこれらの値を決定できる。また、それらの値
は従来より小さくすることが可能であり、且つ独立して
制御できるので、直列抵抗を低減すると同時にドレイン
耐圧を向上することができる。
れも形成膜厚で決まるため、パターニング精度に依存す
ることなくこれらの値を決定できる。また、それらの値
は従来より小さくすることが可能であり、且つ独立して
制御できるので、直列抵抗を低減すると同時にドレイン
耐圧を向上することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】
１１ 半絶縁性基板
１４ ｎ型動作層
１６ レジスト
１７ ｎ+不純物層
１９ ソース電極
２０ ドレイン電極
２１ ゲート電極
３１ 半絶縁性基板
３３ ｎ型動作層
３４ ＳｉＯ2膜
３５ レジスト
３６ 金属膜
３７ ＳｉＮ膜
３８ ＳｉＮ膜
４０ ｎ+不純物層
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
8617−4Ｍ Ｈ０１Ｌ 21/265 Ｖ
Claims (2)
- 【請求項１】 ダミーゲートとして使用する第１のマス
クパターンのドレイン側に近接して第２のマスクパター
ンを形成した後、ｎ+不純物層を形成する不純物を斜め
イオン注入し、その後、このマスク材をエッチングして
ダミーゲートの寸法を短くするとともに、前記第２のマ
スクパターンをエッチオフし、残った第１のマスクパタ
ーンを反転してゲート電極を形成することを特徴とする
半導体装置の製造方法。 - 【請求項２】 低濃度不純物領域が形成された半導体基
板の主表面上に島状の第１の絶縁膜を形成し、この絶縁
膜の外周面にゲート電極用金属膜と第２の絶縁膜を壁状
に形成した後、前記第１の絶縁膜を除去し、さらに前記
金属膜及び第２の絶縁膜の両側に第３の絶縁膜を形成し
た後、前記金属膜及び第２、第３の絶縁膜の両側に高濃
度不純物領域を形成すると同時に、前記金属膜及び第
２、第３の絶縁膜の下側の半導体表面のみに低濃度不純
物領域を残すことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183302A JPH056902A (ja) | 1991-06-27 | 1991-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183302A JPH056902A (ja) | 1991-06-27 | 1991-06-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056902A true JPH056902A (ja) | 1993-01-14 |
Family
ID=16133300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183302A Pending JPH056902A (ja) | 1991-06-27 | 1991-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056902A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512498A (en) * | 1994-01-28 | 1996-04-30 | Sony Corporation | Method of producing semiconductor device |
-
1991
- 1991-06-27 JP JP3183302A patent/JPH056902A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5512498A (en) * | 1994-01-28 | 1996-04-30 | Sony Corporation | Method of producing semiconductor device |
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