JP2550495B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2550495B2 JP2550495B2 JP1040626A JP4062689A JP2550495B2 JP 2550495 B2 JP2550495 B2 JP 2550495B2 JP 1040626 A JP1040626 A JP 1040626A JP 4062689 A JP4062689 A JP 4062689A JP 2550495 B2 JP2550495 B2 JP 2550495B2
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- JP
- Japan
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- gate electrode
- film
- insulating film
- metal pattern
- semiconductor device
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高融点金属セルフアラインゲートGaAs電
界効果トランジスタの製造方法に関し、特にゲート・ド
レイン耐圧を高耐圧化する半導体装置の製造方法に関す
るものである。
界効果トランジスタの製造方法に関し、特にゲート・ド
レイン耐圧を高耐圧化する半導体装置の製造方法に関す
るものである。
第２図（ａ）〜（ｄ）は従来の半導体装置の製造方法
を説明するための図で、各主要工程における断面図を示
すものである。
を説明するための図で、各主要工程における断面図を示
すものである。
まず、第２図（ａ）に示すように、半絶縁性GaAs基板
１上にイオン注入により活性層２を形成し、さらに第２
図（ｂ）に示すように、高融点金属膜、例えばタングス
テンシリサイド（WSix）膜３を半絶縁性GaAs基板１上に
スパッタリング等により全面被着させ、ゲート電極とな
る部分にホトレジスト４でパターニングを行う。さらに
第２図（ｃ）に示すように、WSix膜３をホトレジスト４
のパターンをマスクにして反応性イオンエッチング法に
より加工し、WSix膜３によるゲート電極3Aを形成する。
次に第２図（ｄ）に示すように、イオン注入，アニール
法により高濃度ドーピング層８を形成した後、蒸着リフ
トオフ法によりドレイン電極9,ソース電極10を形成する
ことにより高融点金属セルフアラインゲート電極効果ト
ランジスタを製作することができる。
１上にイオン注入により活性層２を形成し、さらに第２
図（ｂ）に示すように、高融点金属膜、例えばタングス
テンシリサイド（WSix）膜３を半絶縁性GaAs基板１上に
スパッタリング等により全面被着させ、ゲート電極とな
る部分にホトレジスト４でパターニングを行う。さらに
第２図（ｃ）に示すように、WSix膜３をホトレジスト４
のパターンをマスクにして反応性イオンエッチング法に
より加工し、WSix膜３によるゲート電極3Aを形成する。
次に第２図（ｄ）に示すように、イオン注入，アニール
法により高濃度ドーピング層８を形成した後、蒸着リフ
トオフ法によりドレイン電極9,ソース電極10を形成する
ことにより高融点金属セルフアラインゲート電極効果ト
ランジスタを製作することができる。
上記のような従来の製造方法による電界効果トランジ
スタにおいては、ゲート電極3Aとドレイン電極９下の高
濃度ドーピング層８が近接しているため、ゲート・ドレ
イン耐圧が低くなり、電界効果トランジスタの動作上の
信頼性が低下する。また、高出力アナログICへの適用が
困難であるなどの問題点があった。
スタにおいては、ゲート電極3Aとドレイン電極９下の高
濃度ドーピング層８が近接しているため、ゲート・ドレ
イン耐圧が低くなり、電界効果トランジスタの動作上の
信頼性が低下する。また、高出力アナログICへの適用が
困難であるなどの問題点があった。
そこで、上記のような問題点を解決するために、従来
は第３図に示すように、ホトレジスト11を用いて高濃度
ドーピング層８を非対称に形成し、ゲート電極3Aとドレ
イン電極９下の高濃度ドーピング層８を離すことにより
ゲート・ドレイン耐圧を向上させる方法が考えられてい
る。しかし、この場合の第３図中に示すゲート電極3Aと
高濃度ドーピン層８との距離ｌは、写真製版のアライメ
ント精度（約0.3μｍ）以下で制御することは不可能で
あり、ゲート・ドレイン耐圧がばらつくという問題点が
ある。また、電界効果トランジスタを高性能化するため
にゲート長を短縮した場合、さらに高度のアライメント
技術が必要となる等の問題点があった。
は第３図に示すように、ホトレジスト11を用いて高濃度
ドーピング層８を非対称に形成し、ゲート電極3Aとドレ
イン電極９下の高濃度ドーピング層８を離すことにより
ゲート・ドレイン耐圧を向上させる方法が考えられてい
る。しかし、この場合の第３図中に示すゲート電極3Aと
高濃度ドーピン層８との距離ｌは、写真製版のアライメ
ント精度（約0.3μｍ）以下で制御することは不可能で
あり、ゲート・ドレイン耐圧がばらつくという問題点が
ある。また、電界効果トランジスタを高性能化するため
にゲート長を短縮した場合、さらに高度のアライメント
技術が必要となる等の問題点があった。
この発明は、上記のような問題点を解決するためにな
されたもので、高いゲート・ドレイン耐圧を有する半導
体装置を歩留りよく得ることができる半導体装置の製造
法を得ることを目的とする。
されたもので、高いゲート・ドレイン耐圧を有する半導
体装置を歩留りよく得ることができる半導体装置の製造
法を得ることを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板
上に形成された活性層上に、高融点金属よりなるゲート
電極と、このゲート電極近傍の半導体基板上にゲート電
極と同一材料で、かつゲート電極より面積の大きいダミ
ー金属パターンを形成する工程と、高周波基板バイアス
を印加した電子サイクロトロン共鳴プラズマCVD法によ
りゲート電極上を除く半導体基板全面に絶縁膜を被着さ
せる工程と、ゲート電極−ダミー金属パターン間の絶縁
膜以外の絶縁膜とダミー金属パターンを除去する工程
と、互いに隣接し合ったゲート電極と絶縁膜をマスクに
してイオン注入により高濃度ドーピング層を形成する工
程とからなるものである。
上に形成された活性層上に、高融点金属よりなるゲート
電極と、このゲート電極近傍の半導体基板上にゲート電
極と同一材料で、かつゲート電極より面積の大きいダミ
ー金属パターンを形成する工程と、高周波基板バイアス
を印加した電子サイクロトロン共鳴プラズマCVD法によ
りゲート電極上を除く半導体基板全面に絶縁膜を被着さ
せる工程と、ゲート電極−ダミー金属パターン間の絶縁
膜以外の絶縁膜とダミー金属パターンを除去する工程
と、互いに隣接し合ったゲート電極と絶縁膜をマスクに
してイオン注入により高濃度ドーピング層を形成する工
程とからなるものである。
この発明においては、ゲート電極と所定距離離してダ
ミー金属パターンを形成し、ECRプラズマCVD法を用いた
ためゲート電極上以外の半導体基板全面に絶縁膜を形成
され、そしてダミー金属パターンを除去することによっ
てゲート電極に隣接して形成される絶縁膜と、このゲー
ト電極とをマスクにして高濃度ドーピング層を形成する
ことから、ゲート電極と高濃度ドーピング層との間の距
離が制御性よく、かつ安定に保たれる。
ミー金属パターンを形成し、ECRプラズマCVD法を用いた
ためゲート電極上以外の半導体基板全面に絶縁膜を形成
され、そしてダミー金属パターンを除去することによっ
てゲート電極に隣接して形成される絶縁膜と、このゲー
ト電極とをマスクにして高濃度ドーピング層を形成する
ことから、ゲート電極と高濃度ドーピング層との間の距
離が制御性よく、かつ安定に保たれる。
以下、この発明の一実施例を第１図について説明す
る。
る。
第１図（ａ）〜（ｍ）はこの発明の一実施例を示す半
導体装置の製造方法の各主要工程における断面図を示し
ている。
導体装置の製造方法の各主要工程における断面図を示し
ている。
次に製造工程について説明する。まず、第１図
（ａ），（ｂ）に示すように、従来の工程と同じような
反絶縁性GaAs基板１上にイオン注入により活性層２を形
成した後、WSix膜３をスパッタリング等により全面に被
着する。次に第１図（ｃ）に示すように、ゲート電極と
なる部分とドレイン電極側に前記ゲート電極と0.8μｍ
程度の距離を有し、10μｍ程度の幅を持ったダミーパタ
ーンをホトレジスト４で同時にパターニングする。次に
第１図（ｄ）に示すように、パターニングされたホトレ
ジスト４をマスクにして反応性イオンエッチングでWSix
膜３を加工し、WSix膜３によるゲート電極3Aとダミー金
属パターン3Bを形成する。次に第１図（ｅ）に示すよう
に、高周波基板バイアスを印加しないECR−プラズマCVD
法によりアルゴン，シラン，酸素の流量比,6:1:5、ガス
圧力７×10-4Torrの条件下で酸化ケイ素（SiO2）膜５を
1000Å堆積する。この場合、通常のプラズマCVD法と異
なり、SiO2膜５はWSix膜３の側壁には被着しない。次に
半絶縁性GaAs基板１に80Wの高周波バイアスを印加して
前記SiO2膜５を堆積する。この時、ゲート電極3Aとダミ
ー金属パターン3B上のSiO2膜５の端部では、成膜速度よ
りアルゴンによるスパッタエッチング速度が大きくな
り、結果としてゲート電極3Aとダミー金属パターン3B上
のSiO2膜５は徐々に細り第１図（ｆ）に示すようにな
る。この場合、ゲート電極3Aとダミー金属パターン3B上
のSiO2膜５の膜厚には面積依存性があり、ゲート電極3A
となる細い部分では大面積のダミー金属パターン3B上よ
りも薄くなる。次に第１図（ｇ）に示すように、アルゴ
ンガスのみのECRプラズマに80Wの高周波バイアスを印加
し、ゲート電極3Aとなる部分の上部が露出するまでスパ
ッタエッチングする。この時、図に示すようにWSix膜３
のダミー金属パターン3B上部は、端部は露出しており、
中央部ではSiO2膜５が残っている。さらに第１図（ｈ）
に示すように、電界効果トランジスタとなる領域以外の
SiO2膜５を除去した後、WSix膜３からなるダミー金属パ
ターン3B上のSiO2膜５の一部と、WSix膜３からなるゲー
ト電極3Aの両側にあるSiO2膜５を覆うようにホトレジス
ト６をパターニングする。この場合、ダミー金属パター
ン3B上のSiO2膜５の面積は８μｍ以上あるため高度なア
ライメント精度は要求されない。次に、第１図（ｉ）に
示すように、フッ酸を用いてホトレジスト６で覆われて
いないSiO2膜５を除去する。さらに第１図（ｊ）に示す
ように、SF6ガスを用いたプラズマエッチングによりWSi
x膜３よりなるダミー金属パターン3Bを除去する。この
場合、SiO2膜５とWSix膜３の選択比は10以上あり、WSix
膜３のゲート電極3A横のSiO2膜５はエッチングされな
い。さらに第１図（ｋ）に示すように、ソース側となる
ゲート電極3A横のSiO2膜５が一部覆われるようにホトレ
ジスト７をパターニングする。次に第１図（ｌ）に示す
ように、ソース電極側のSiO2膜５をフッ酸で除去した
後、残ったゲート電極3AとSiO2膜５をマスクとしてイオ
ン注入法により高濃度ドーピング層８を形成する。さら
に第１図（ｍ）に示すように、蒸着，リフトオフ法によ
りドレイン電極9,ソース電極10を形成することにより高
いゲート・ドレイン耐圧を有する電界効果トランジスタ
を得ることができる。
（ａ），（ｂ）に示すように、従来の工程と同じような
反絶縁性GaAs基板１上にイオン注入により活性層２を形
成した後、WSix膜３をスパッタリング等により全面に被
着する。次に第１図（ｃ）に示すように、ゲート電極と
なる部分とドレイン電極側に前記ゲート電極と0.8μｍ
程度の距離を有し、10μｍ程度の幅を持ったダミーパタ
ーンをホトレジスト４で同時にパターニングする。次に
第１図（ｄ）に示すように、パターニングされたホトレ
ジスト４をマスクにして反応性イオンエッチングでWSix
膜３を加工し、WSix膜３によるゲート電極3Aとダミー金
属パターン3Bを形成する。次に第１図（ｅ）に示すよう
に、高周波基板バイアスを印加しないECR−プラズマCVD
法によりアルゴン，シラン，酸素の流量比,6:1:5、ガス
圧力７×10-4Torrの条件下で酸化ケイ素（SiO2）膜５を
1000Å堆積する。この場合、通常のプラズマCVD法と異
なり、SiO2膜５はWSix膜３の側壁には被着しない。次に
半絶縁性GaAs基板１に80Wの高周波バイアスを印加して
前記SiO2膜５を堆積する。この時、ゲート電極3Aとダミ
ー金属パターン3B上のSiO2膜５の端部では、成膜速度よ
りアルゴンによるスパッタエッチング速度が大きくな
り、結果としてゲート電極3Aとダミー金属パターン3B上
のSiO2膜５は徐々に細り第１図（ｆ）に示すようにな
る。この場合、ゲート電極3Aとダミー金属パターン3B上
のSiO2膜５の膜厚には面積依存性があり、ゲート電極3A
となる細い部分では大面積のダミー金属パターン3B上よ
りも薄くなる。次に第１図（ｇ）に示すように、アルゴ
ンガスのみのECRプラズマに80Wの高周波バイアスを印加
し、ゲート電極3Aとなる部分の上部が露出するまでスパ
ッタエッチングする。この時、図に示すようにWSix膜３
のダミー金属パターン3B上部は、端部は露出しており、
中央部ではSiO2膜５が残っている。さらに第１図（ｈ）
に示すように、電界効果トランジスタとなる領域以外の
SiO2膜５を除去した後、WSix膜３からなるダミー金属パ
ターン3B上のSiO2膜５の一部と、WSix膜３からなるゲー
ト電極3Aの両側にあるSiO2膜５を覆うようにホトレジス
ト６をパターニングする。この場合、ダミー金属パター
ン3B上のSiO2膜５の面積は８μｍ以上あるため高度なア
ライメント精度は要求されない。次に、第１図（ｉ）に
示すように、フッ酸を用いてホトレジスト６で覆われて
いないSiO2膜５を除去する。さらに第１図（ｊ）に示す
ように、SF6ガスを用いたプラズマエッチングによりWSi
x膜３よりなるダミー金属パターン3Bを除去する。この
場合、SiO2膜５とWSix膜３の選択比は10以上あり、WSix
膜３のゲート電極3A横のSiO2膜５はエッチングされな
い。さらに第１図（ｋ）に示すように、ソース側となる
ゲート電極3A横のSiO2膜５が一部覆われるようにホトレ
ジスト７をパターニングする。次に第１図（ｌ）に示す
ように、ソース電極側のSiO2膜５をフッ酸で除去した
後、残ったゲート電極3AとSiO2膜５をマスクとしてイオ
ン注入法により高濃度ドーピング層８を形成する。さら
に第１図（ｍ）に示すように、蒸着，リフトオフ法によ
りドレイン電極9,ソース電極10を形成することにより高
いゲート・ドレイン耐圧を有する電界効果トランジスタ
を得ることができる。
以上説明したようにこの発明は、半導体基板上に形成
された活性層上に、高融点金属よりなるゲート電極と、
このゲート電極近傍の半導体基板上にゲート電極と同一
材料で、かつゲート電極より面積の大きいダミー金属パ
ターンを形成する工程と、高周波基板バイアスを印加し
た電子サイクロトロン共鳴プラズマCVD法によりゲート
電極上を除く半導体基板全面に絶縁膜を被着させる工程
と、ゲート電極−ダミー金属パターン間の絶縁膜以外の
絶縁膜とダミー金属パターンを除去する工程と、互いに
隣接し合ったゲート電極と絶縁膜をマスクにしてイオン
注入により高濃度ドーピング層を形成する工程とからな
るので、高精度のアライメント技術を要することなく高
いゲート・ドレイン耐圧を有する半導体装置を歩留りよ
く得られる効果がある。
された活性層上に、高融点金属よりなるゲート電極と、
このゲート電極近傍の半導体基板上にゲート電極と同一
材料で、かつゲート電極より面積の大きいダミー金属パ
ターンを形成する工程と、高周波基板バイアスを印加し
た電子サイクロトロン共鳴プラズマCVD法によりゲート
電極上を除く半導体基板全面に絶縁膜を被着させる工程
と、ゲート電極−ダミー金属パターン間の絶縁膜以外の
絶縁膜とダミー金属パターンを除去する工程と、互いに
隣接し合ったゲート電極と絶縁膜をマスクにしてイオン
注入により高濃度ドーピング層を形成する工程とからな
るので、高精度のアライメント技術を要することなく高
いゲート・ドレイン耐圧を有する半導体装置を歩留りよ
く得られる効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法の工程を示す断面側面図、第２図、第３図は従来の半
導体装置の製造方法を説明するための断面図である。 図において、１は半絶縁性GaAs基板、２は活性層、３は
高融点金属膜、4,6,7はホトレジスト、５は酸化ケイ素
膜、８は高濃度ドーピング層、９はドレイン電極、10は
ソース電極である。 なお、各図中の同一符号は同一または相当部分を示す。
法の工程を示す断面側面図、第２図、第３図は従来の半
導体装置の製造方法を説明するための断面図である。 図において、１は半絶縁性GaAs基板、２は活性層、３は
高融点金属膜、4,6,7はホトレジスト、５は酸化ケイ素
膜、８は高濃度ドーピング層、９はドレイン電極、10は
ソース電極である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】半導体基板上に形成された活性層上に、高
融点金属よりなるゲート電極と、このゲート電極近傍の
前記半導体基板上に前記ゲート電極と同一材料で、かつ
前記ゲート電極より面積の大きいダミー金属パターンを
形成する工程と、高周波数基板バイアスを印加した電子
サイクロトロン共鳴プラズマCVD法により前記ゲート電
極上を除く半導体基板全面に絶縁膜を被着される工程
と、前記ゲート電極−ダミー金属パターン間の絶縁膜以
外の絶縁膜と前記ダミー金属パターンを除去する工程
と、互いに隣接し合った前記ゲート電極と絶縁膜をマス
クにしてイオン注入により高濃度ドーピング層を形成す
る工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040626A JP2550495B2 (ja) | 1989-02-20 | 1989-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040626A JP2550495B2 (ja) | 1989-02-20 | 1989-02-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02219243A JPH02219243A (ja) | 1990-08-31 |
| JP2550495B2 true JP2550495B2 (ja) | 1996-11-06 |
Family
ID=12585752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1040626A Expired - Lifetime JP2550495B2 (ja) | 1989-02-20 | 1989-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550495B2 (ja) |
-
1989
- 1989-02-20 JP JP1040626A patent/JP2550495B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02219243A (ja) | 1990-08-31 |
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