JPH02192768A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＥＰＲＯＭ等、多層構造の電極等を有する半導体装置の
製造方法に関し、 基板表面のゲートぎりぎりにまでイオン注入できるセル
ファラインの半導体装置の製造方法を提供することを目
的とし、 半導体基板表面に第１絶縁膜、第１半導体層。

第２絶縁膜、第２半導体層を順に積層し、該第２半導体
層表面に、マスク材を形成する工程と、該マスク材を用
いて、該第２半導体層を該第２絶縁膜が露出するまで選
択除去して、第１の電極を形成する工程と、該第１の電
極をマスクとして、露出した該第２絶縁膜を選択除去し
て、前記第１半導体層を露出させる工程と、第２絶縁膜
を露出させる工程で該第１の電極側面に形成された薄膜
を、エツチング除去する工程と、該第１の電極をマスク
として、露出した前記第１半導体層を食刻除去して、第
２の電極を形成する工程と、前記マスク材を除去する工
程と、前記第１の電極をマスクとして、前記半導体基板
表面に不純物イオンを注入して不純物層を形成する工程
とを有して構成される。

［産業上の利用分野］ 本発明は、ＥＰＲＯＭ等、多層構造の電極等を有する半
導体装置の製造方法に関する。詳しくは、制御ゲート電
極をマスクとして半導体基板の制御ゲート電極側面最下
端に不純物イオンを注入するＥＰＲＯＭ等、浮遊ゲート
電極を存する半導体装置をセルファラインで製造する方
法に関する。

最近、電気的に書き込み可能な半導体記憶装置（以下、
ＥＰＲＯＭと略称する。）が盛んに製造されるようにな
った。ところで、このＥＦＲＯＭと呼ばれる記憶装置は
、ソース、ドレイン両不純物層間に、ゲート電極を設け
てなるＦＥＴに似た構造をしているが、このゲート電極
の構造が通常のＦＥＴとは若干異なり、浮遊ゲート電極
と呼ばれる半導体層に絶縁膜を挟んで、さらに制御ゲー
トと呼ばれる半導体層を重ねた多層構造をしている。

ところで、一般にＥＦＲＯＭをより高速化するためには
、チャネル長、すなわち二つの不純物層間の距離をより
短くせねばならない。従って高速化のためには、基板表
面のゲートにできる限り近づけるようにイオン注入して
、不純物層をゲートに近づけることが必要である。また
ＥＰＲＯＭの製造工程では、ソース、ドレイン領域をな
す不純物層をまず形成して、次いで両不純物層間に制御
ゲート電極を形成する手順も採りうるが、ゲートのバタ
ーニング精度上の問題があって、ゲートをソース−ドレ
イン間の所望の位置に正確に形成することは極めて困難
である。ＥＰＲＯＭは、ゲートが多層構造をなしており
、パターンした雪掻上に更に絶縁膜をパターンする工程
を繰り返さねばならず、パターニング精度の問題は深刻
である。

そこで最近は、まず制御ゲート電極を形成しておいて、
この制御ゲート電極をマスクとして基板の鉛直上方より
イオン注入し、不純物層を形成するセルファラインの製
造方法が採られることが多い。

しかし前記したセルファライン方法で、基板表面のゲー
トにできる限り近い位置にまで不純物層を形成するには
、制御ゲート電極側面がイオン注入時の庇にならない形
状でなければならない。

〔従来の技術〕

ここでまず、従来のＥＰＲＯＭ製造工程について第２図
を参照して説明する。

第２図は、従来のＥＦＲＯＭ製造技術を示した工程説明
図である。図中、１は単結晶シリコンの半導体基板であ
る。この半導体基板１表面には第１酸化膜ＩＯが形成さ
れ、第１酸化膜ＩＯ表面には気相成長して第１多結晶シ
リコン層１１が形成される。

この第１多結晶シリコン層１１の表面には熱酸化して第
２酸化）摸２０が形成され、この第２酸化膜２０表面に
は気相成長して第２多結晶シリコンＮ２１が形成される
。第２多結晶シリコン層２１の部分表面には、ゲート形
成のバターニングのマスクとしての２オドレジスト３が
形成される。

以下、工程を順を追って説明する。

工程（ａ）では、上記のように基板表面に積層した後、
制御ゲート電極を形成するために、前記形成したマスク
材３を用い、例えばＣＣ１ａ　（四塩化炭素）ガスを用
いたＲｌＥ（リアクティブ・イオン・エツチング）で第
２多結晶シリコン層２１を選択除去して、第２酸化膜２
０を露出させる。

次いで工程（ｂ）では、ゲート電極を形成するために、
前工程で用いたのと同じマスク材３を用い、例えばＣＨ
Ｆ、　（三フッ化メタン）ガスによるＲｌＥ（リアクテ
ィブ・イオン・エツチング）で第２酸化膜２０を選択除
去して、第１多結晶シリコン層１１を露出させる。この
後、ＣＣｌ４　（四塩化炭素）ガスを用いたＲＩＥ（リ
アクティブ・イオン・エツチング）で不要な第１多結晶
シリコン１１を食刻除去し、浮遊ゲート電極１１１を形
成し、続いて、フッ酸を含む溶液で不要な第１酸化膜１
０をウェットケミカルエツチングし、ゲート酸化膜１０
１を形成する。マスク材３を除去し、このエツチング工
程を終了後、側面に庇の張り出した制御ゲート電極２１
１ができる。この際、エツチングして残った第２多結晶
シリコン層２１の側面に薄膜３０が付着する。この薄膜
は、エツチングに用いるガスと、酸化膜をなすＳ＋　（
シリコン）とが反応した珪素系化合物であろうと考えら
れているが、明確ではない。

続く工程（Ｃ）では、半導体基板１表面に不純物イオン
４を注入して不純物層４１を形成する。このイオン注入
工程で、マスクとなる制御ゲート電極２１１が庇状に外
に張り出しているため、不純物イオン４を、半導体基板
１のゲート側面端まで注入できなかった。

〔発明が解決しようとする課題〕

前記した制御ゲート電極が庇になる問題は、実は制御ゲ
ート電極２１側面に付着した薄膜に起因している。

詳しく説明すると、工程（ｂ）で第２酸化膜２０を選択
除去する際に、酸化膜２０の成分とエッチャントの成分
とからなる薄膜が、制御ゲート電極２１の側面に付着す
る。この側面に付着した薄膜３０が、制御ゲート電極の
内部方向へのエツチングを阻むエツチングストッパとな
る。一方、第１多結晶シリコン層１１を選択除去して形
成される浮遊ゲート電極１１側面には、エツチングスト
ッパをなす何物も形成されない。このために、制御ゲー
ト電極２１を形成するエツチング工程（ａ）と浮遊ゲー
ト電極１１を形成するエツチング工程とでは、共通のマ
スクを利用しているにもかかわらず、エツチングのされ
がたが異なり、よって両者の側面が揃わないのである。

そしてゲート側面が揃っていないと、先に述べた如く、
ゲート自身がイオン注入時のマスクとなるセルファライ
ン工程では、ＥＦＲＯＭのソース、ドレイン拡散層をゲ
ート側面最下端にまで形成できない。また、常に特性が
安定した膜が付着するのであればまだよいのだが、膜が
不安定であり、そのため庇の出来具合が異なるので、定
格通りの半導体素子ができない。

つまり従来の製造方法では、ゲート側面下端にまでイオ
ン注入できないために、二つの不純物層の距離が必要以
上に広がり、読み出しや書き込みの遅い半導体装置が作
られがちである。

本発明は、このような従来のＥＰＲＯＭ製造技術の抱え
る課題を一切解消して、基板表面のゲート端にまでイオ
ン注入できるセルファラインの半導体装置の製造方法を
提供することを目的としている。

〔課題を解決するための手段］ 本発明では、上記課題を達成するために、半導体基板表
面に第１絶縁膜、第１半導体層、第２絶縁膜、第２半導
体層を順に積層し、該第２半導体層表面に、マスク材を
形成する工程と、該マスク材を用いて、該第２半導体層
を該第２絶縁膜が露出するまで選択除去して、第１の電
極を形成する工程と、該第１の電極をマスクとして、露
出した該第２絶縁膜を選択除去して、前記第１半導体層
を露出させる工程と、該第２絶縁膜を露出させる工程で
該第１の電極側面に形成された薄膜を、エツチング除去
する工程と、該第１の電極をマスクとして、露出した前
記第１半導体層を食刻除去して、第２の電極を形成する
工程と、前記マスク材を除去する工程と、前記第１の電
極をマスクとして、前記半導体基板表面に不純物イオン
を注入して不純物層を形成する工程とを具備することを
特徴とする。

〔作用〕

既に明らかなように、従来方法の基板表面のゲート端に
までイオン注入できないとの課題は、マスクとなるゲー
ト側面上部に、イオン注入時の庇ができるために発生し
たものである。この庇ができるのは、制御ゲート電極、
浮遊ゲート電極の二つの層のうち、制御ゲート電極側面
にのみ１００Å以下の厚さの薄膜ができ、この薄膜が浮
遊ゲート電極を形成する際に、制御ゲート電極の内部方
向へのエツチングを阻んでいるからである。

したがってこの薄膜を除去すれば、ゲート長方向のエツ
チングは、制御ゲート電極、浮遊ゲート電極とも同様に
進行する筈である。本発明者は、アルゴンガス等を用い
てスパッタリングすれば、この薄膜を容易に除去できる
ことを見出した。本発明では、浮遊ゲート電極形成のエ
ツチングに先立って、スパッタリングを利用してこの薄
膜を除去するので、制御ゲート電極（上Ｎ）側面は、浮
遊ゲート電極（下層）側面のエツチング時に同様にエツ
チングされるから、制御ゲート電極も浮遊ゲート電極も
幅がほぼ等しくなって、イオン注入時に不都合を生じる
庇はなくなる。

〔実施例〕

以下、本発明の一実施例としてｎ−チャネルＥＦＲＯＭ
の製造工程を示して説明する。第１図は本発明の一実施
例の工程説明図である。第１図中、既出の第２図中の番
号と同じ番号の付いたものは、同じものを示す。

以下、第１図参照。

予め説明しておくが、第１図に記された工程（ａ）から
工程（ｅ）までは、従来のＥＦＲＯＭ製造方法の工程と
概ね同じである。

工程（ａ）は、ｐ型のシリコンでできた半導体基板１表
面に、順に第１酸化膜１０．第１多結晶シリコン層１１
．第２酸化膜２０．第２多結晶シリコン層２１を積み重
ねる工程である。多結晶シリコン層の形成には気相成長
を用い、一方で酸化膜の形成には表面加熱処理を用いる
。また第１酸化膜１０第２酸化膜２０はともに後のゲー
ト酸化膜となるものであり、これら再酸化膜に挾まれる
第１多結晶シリコン層１１は後の浮遊ゲート電極となる
ものである。なお第１酸化膜１０の厚さは、４００人、
第１多結晶シリコン層１１の厚さは、４０００人である
。

工程（ｂ）は、この第２酸化膜２０の表面に第２多結晶
シリコン層２１を全面形成する工程である。

第２多結晶シリコン層２１は、後の制御ゲート電極とな
るものであり、気相成長により形成できる。

工程（Ｃ）は、第２多結晶シリコン層２１の部分表面に
マスク材３を印刷する工程である。マスク材３は制御ゲ
ート電極を形成するためのエツチング時のマスクとなる
ものであり、フォトレジストを用い、厚さは約１μｍで
ある。

工程（ｄ）は、前記形成したマスク材３を用いて第２多
結晶シリコン層２１を選択除去する工程である。通常Ｒ
ＩＥ（リアクティブ・イオン・エツチング）でＣＣｌ４
　（四塩化炭素）と０２　　（酸素）の混合気体をエッ
チャントに用いて、第２酸化膜２０が露出するまでエツ
チングを行う。第２多結晶シリコン層２１の残された部
分は、制御デー１−電極２１１となる。

工程（ｅ）は、第２酸化膜２０を選択除去して、第１多
結晶シリコン層１１を露出させる工程である。

第２酸化膜２０の除去にもマスク材３が形成される。

この第２酸化膜の除去工程には、ＣｌＩＦ５　（三フッ
化メタン）をエッチャントとして、平行平板バ・ノチ型
エッヂャーで、時間９０秒、　３０ｓｃｃｍ、　ｌ１０
０Ｗ、　０゜ＩＴｏｒｒの条件下、エンチング除去する
。この際、除去されずに残った第２酸化膜２０は、ゲー
ト酸化膜２０１　となる。またこのエツチング中に、制
御ゲー（電極２１１の側面に薄膜３０が付着する。

工程（ｆ）は、制御ゲート電極２１１側面に付着した７
ｙＪ膜３０を除去する工程である。バレル型エン−ｙ−
ヤーによるスノマ・ンタエ・ンチを、八ｒ（アルゴン）
数１０１０５ｅ、　３００　Ｗ、　０．５Ｔｏｒｒの条
件で７分間行い、薄膜３０（厚さは約１００人）を除去
する。この結果、制御ゲート電極２１１の下地層が露出
する。

工程（ｇ）は、第１多結晶シリコン層１１を選択的に除
去し、浮遊ゲート電極１１１を形成し、また浮遊ゲート
電極１１１下部以外の第１酸化膜１０を除去して、半導
体基板１表面を露出させる工程である。第１多結晶シリ
コン層１１のエツチングにはＳｉ’ｂ　＋　ＣｚＣＩＦ
ｓを用いる。ゲート側面には、酸化膜の除去が進まない
ために、側面凸部９が形成される。

この側面凸部９は、ゲート側面から約０．２μｍの突起
である。また第１酸化膜１０は、フッ酸をエッチャント
としてウェットケミカルエツチングする。

残された浮遊ゲート電極１１１下部の第１酸化膜１０は
、ゲート酸化膜１０１　となる。

以上の工程までで、下から順に半導体基板１゜ゲート酸
化膜１０１．浮遊ゲート電極１１１．ゲート酸化膜２０
１．制御ゲート電極２１１．マスク材３の多層構造がで
きる。また以上により、制御ゲート電極側面に付着した
薄膜を除去でき、制御ゲート電極が庇となることがなく
、ゲート側面は起伏のない平坦面となる。

工程（ｈ）は、マスク材３を除去する工程である。マス
ク材３を除去するために、０□　（酸素）プラズマアッ
シングとＰ　ＯＳ　（Ｐｅｒｏｘｏｓｕｌｆｅｒｉｃ　
ａｃｉｄ　）処理（ペルオクソ硫酸を用いたウェットケ
ミカルエツチング：１２０’Ｃ加熱）を行う。

工程（ｉ）は、前工程でエツチングされずに残った第１
酸化膜１０．第２酸化膜２０の側面凸部９を除去する工
程である。エッチャントに水１００　：　ＨＦ（フッ化
水素）１０（体積比）を用い、１１０秒間ウェットケミ
カルエツチングする。

工程（Ｎは、半導体基板１表面にＡｓ”　　（砒素）等
のｎ型不純物イオン４をドーズ１４Ｘｌｏ”ｃ「”とし
て７０　ＫｅＶの条件で注入して不純物層を形成する工
程である。なお、イオン注入の前に一工程を追加して、
半導体基板１のイオン注入面に極薄い酸化膜を形成すれ
ば、この酸化膜により、半導体基板１のイオン注入によ
る損傷が少なくなる。

以上によって、制御ゲート電極自身が、不純物イオン注
入のマスクとなるセルファラインの製造工程において、
基板面のゲートぎりぎりにまで不純物イオンを注入でき
る製造方法が実現できた。

本実施例で完成したＥＰＲＯＭのゲート長（チャネル長
）は、１．２μｍ程度であった。

なお本発明は、本実施例に開示した内容以外にも多数の
変形が可能である。以上、ＥＰＲＯＭに関して説明した
が、本発明はＥＰＲＯＭ以外にも例えば多層配線構造を
有する基板等に適用しても同様の効果が得られる。また
例えば半導体基板１表面に第１絶縁膜、第１半導体層を
順に積層する代わりに、Ｓ　ＯＩ　（Ｓｉｌｔｃｏｎ　
Ｏｎ　Ｉｎ５ｕｌａｔｏｒ）基板を利用してもよい。ま
た本実施例中の薄膜除去の工程には、スパッタを利用し
ているが、他の除去方法でこれを代えることができる。

絶縁膜）、２１・・・第２多結晶シリコン層（第２半導
体層）　、　２１１・・・ゲート電極（第１の電極）、
３・・・フォトレジスト（マスク材）、３０・・・薄膜
、４・・・不純物イオン、４１・・・不純物層、９・・
・側面凸部である。

〔発明の効果〕

以上説明してきたように、本発明によれば、不純物層を
ゲートぎりぎりにまで近づけることができて、ゲート長
をより短くできるから、より高速動作するＥＰＲＯＭが
実現できることになった。

【図面の簡単な説明】

第１図は、本発明の一実施例に則したＥＰＲＯＭの製造
工程説明図であり、第２回は、従来のＥＰＲＯＭの製造
工程説明図である。

Claims (1)

1. 【特許請求の範囲】 （イ）半導体基板（１）表面に第１絶縁膜（１０）、第
   １半導体層（１１）、第２絶縁膜（２０）、第２半導体
   層（２１）を順に積層し、該第２半導体層（２１）表面
   に、マスク材（３）を形成する工程と、 （ロ）該マスク材（３）を用いて、該第２半導体層（２
   １）を該第２絶縁膜（２０）が露出するまで選択除去し
   て、第１の電極（２１１）を形成する工程と、 （ハ）該第１の電極（２１１）をマスクとして、露出し
   た該第２絶縁膜（２０）を選択除去して、前記第１半導
   体層（１１）を露出させる工程と、（ニ）前記（ロ）の
   工程で該第１の電極（２１１）側面に形成された薄膜（
   ３０）を、エッチング除去する工程と、 （ホ）該第１の電極（２１１）をマスクとして、露出し
   た前記第１半導体層（１１）を食刻除去して、第２の電
   極（１１１）を形成する工程と、 （へ）前記マスク材（３）を除去する工程と、（ト）前
   記第１の電極（２１１）をマスクとして、前記半導体基
   板（１）表面に不純物イオン（４）を注入して不純物層
   （４１）を形成する工程とを有する半導体装置の製造方
   法。