JPH0777240B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0777240B2 JPH0777240B2 JP1012406A JP1240689A JPH0777240B2 JP H0777240 B2 JPH0777240 B2 JP H0777240B2 JP 1012406 A JP1012406 A JP 1012406A JP 1240689 A JP1240689 A JP 1240689A JP H0777240 B2 JPH0777240 B2 JP H0777240B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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-
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- H01—ELECTRIC ELEMENTS
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【発明の詳細な説明】 〔概要〕 EPROM等、多層構造の電極等を有する半導体装置の製造
方法に関し、 基板表面のゲートぎりぎりにまでイオン注入できるセル
フアラインの半導体装置の製造方法を提供することを目
的とし、 半導体基板表面に第１絶縁膜，第１半導体層，第２絶縁
膜，第２半導体層を順に積層し、該第２半導体層表面
に、マスク材を形成する工程と、該マスク材を用いて、
該第２半導体層を該第２絶縁膜が露出するまで選択除去
して、第１の電極を形成する工程と、前記マスク材をマ
スクとして、露出した該第２絶縁膜をリアクティブイオ
ンエッチング法で選択除去して、前記第１半導体層を露
出させる工程と、該第２絶縁膜を選択除去する工程で前
記第１の電極側面に形成された薄膜を、エッチング除去
する工程と、前記マスク材をマスクとして、露出した前
記第１半導体層を食刻除去して、第２の電極を形成する
工程と、前記マスク材を除去する工程と、前記第１の電
極をマスクとして、前記半導体基板表面に不純物イオン
を注入して不純物層を形成する工程とを有して構成され
る。
方法に関し、 基板表面のゲートぎりぎりにまでイオン注入できるセル
フアラインの半導体装置の製造方法を提供することを目
的とし、 半導体基板表面に第１絶縁膜，第１半導体層，第２絶縁
膜，第２半導体層を順に積層し、該第２半導体層表面
に、マスク材を形成する工程と、該マスク材を用いて、
該第２半導体層を該第２絶縁膜が露出するまで選択除去
して、第１の電極を形成する工程と、前記マスク材をマ
スクとして、露出した該第２絶縁膜をリアクティブイオ
ンエッチング法で選択除去して、前記第１半導体層を露
出させる工程と、該第２絶縁膜を選択除去する工程で前
記第１の電極側面に形成された薄膜を、エッチング除去
する工程と、前記マスク材をマスクとして、露出した前
記第１半導体層を食刻除去して、第２の電極を形成する
工程と、前記マスク材を除去する工程と、前記第１の電
極をマスクとして、前記半導体基板表面に不純物イオン
を注入して不純物層を形成する工程とを有して構成され
る。
本発明は、EPROM等、多層構造の電極等を有する半導体
装置の製造方法に関する。詳しくは、制御ゲート電極を
マスクとして半導体基板の制御ゲート電極側面最下端に
不純物イオンを注入するEPROM等、浮遊ゲート電極を有
する半導体装置をセルフアラインで製造する方法に関す
る。
装置の製造方法に関する。詳しくは、制御ゲート電極を
マスクとして半導体基板の制御ゲート電極側面最下端に
不純物イオンを注入するEPROM等、浮遊ゲート電極を有
する半導体装置をセルフアラインで製造する方法に関す
る。
最近、電気的に書き込み可能な半導体記憶装置（以下、
EPROMと略称する。）が盛んに製造されるようになっ
た。ところで、このEPROMの呼ばれる記憶装置は、ソー
ス，ドレイン両不純物層間に、ゲート電極を設けてなる
FETに似た構造をしているが、このゲート電極の構造が
通常のFETとは若干異なり、浮遊ゲート電極と呼ばれる
半導体層に絶縁膜を挟んで、さらに制御ゲートの呼ばれ
る半導体層を重ねた多層構造をしている。
EPROMと略称する。）が盛んに製造されるようになっ
た。ところで、このEPROMの呼ばれる記憶装置は、ソー
ス，ドレイン両不純物層間に、ゲート電極を設けてなる
FETに似た構造をしているが、このゲート電極の構造が
通常のFETとは若干異なり、浮遊ゲート電極と呼ばれる
半導体層に絶縁膜を挟んで、さらに制御ゲートの呼ばれ
る半導体層を重ねた多層構造をしている。
ところで、一般にEPROMをより高速化するためには、チ
ャネル長，すなわち二つの不純物層間の距離をより短く
せねばならない。従って高速化のためには、基板表面の
ゲートにできる限り近づけるようにイオンを注入して、
不純物層をゲートに近づけることが必要である。またEP
ROMの製造工程では、ソース，ドレイン領域をなす不純
物層をまず形成して、次いで両不純物層間に制御ゲート
電極を形成する手順も採りうるが、ゲートのパターニン
グ精度上の問題があって、ゲートをソース−ドレイン間
の所望の位置に正確に形成することは極めて困難であ
る。EPROMは、ゲートが多層構造をなしており、パター
ンした電極上に更に絶縁膜をパターンする工程を繰り返
さねばならず、パターニング精度の問題は深刻である。
そこで、最近は、まず制御ゲート電極を形成しておい
て、この制御ゲート電極をマスクとして基板の鉛直上方
よりイオン注入し、不純物を形成するセルフアラインの
製造方法が採られることが多い。
ャネル長，すなわち二つの不純物層間の距離をより短く
せねばならない。従って高速化のためには、基板表面の
ゲートにできる限り近づけるようにイオンを注入して、
不純物層をゲートに近づけることが必要である。またEP
ROMの製造工程では、ソース，ドレイン領域をなす不純
物層をまず形成して、次いで両不純物層間に制御ゲート
電極を形成する手順も採りうるが、ゲートのパターニン
グ精度上の問題があって、ゲートをソース−ドレイン間
の所望の位置に正確に形成することは極めて困難であ
る。EPROMは、ゲートが多層構造をなしており、パター
ンした電極上に更に絶縁膜をパターンする工程を繰り返
さねばならず、パターニング精度の問題は深刻である。
そこで、最近は、まず制御ゲート電極を形成しておい
て、この制御ゲート電極をマスクとして基板の鉛直上方
よりイオン注入し、不純物を形成するセルフアラインの
製造方法が採られることが多い。
しかし前記したセルフアライン方法で、基板表面のゲー
トにできる限り近い位置にまで不純物層を形成するに
は、制御ゲート電極側面がイオン注入時の庇にならない
形状でなければならない。
トにできる限り近い位置にまで不純物層を形成するに
は、制御ゲート電極側面がイオン注入時の庇にならない
形状でなければならない。
ここでまず、従来のEPROM製造工程について第２図を参
照して説明する。
照して説明する。
第２図は、従来のEPROM製造技術を示した工程説明図で
ある。図中、１は単結晶シリコンの半導体基板である。
この半導体基板１表面には第１酸化膜10が形成され、第
１酸化膜10表面には気相成長して第１多結晶シリコン層
11が形成される。この第１多結晶シリコン層11の表面に
は熱酸化して第２酸化膜20が形成され、この第２酸化膜
20表面には気相成長して第２多結晶シリコン層21が形成
される。第２多結晶シリコン層21の部分表面には、ゲー
ト形成のパターニングのマスクとしてのフォトレジスト
３が形成される。
ある。図中、１は単結晶シリコンの半導体基板である。
この半導体基板１表面には第１酸化膜10が形成され、第
１酸化膜10表面には気相成長して第１多結晶シリコン層
11が形成される。この第１多結晶シリコン層11の表面に
は熱酸化して第２酸化膜20が形成され、この第２酸化膜
20表面には気相成長して第２多結晶シリコン層21が形成
される。第２多結晶シリコン層21の部分表面には、ゲー
ト形成のパターニングのマスクとしてのフォトレジスト
３が形成される。
以下、工程を順を追って説明する。
工程（ａ）では、上記のように基板表面に積層した後、
制御ゲート電極を形成するために、前記形成したマスク
材３を用い、例えばCCl4（四塩化炭素）ガスを用いたRI
E（リアクティブ・イオン・エッチング）で第２多結晶
シリコン層21を選択除去してゲート電極211を形成する
とともに、第２酸化膜20を露出させる。
制御ゲート電極を形成するために、前記形成したマスク
材３を用い、例えばCCl4（四塩化炭素）ガスを用いたRI
E（リアクティブ・イオン・エッチング）で第２多結晶
シリコン層21を選択除去してゲート電極211を形成する
とともに、第２酸化膜20を露出させる。
次いで工程（ｂ）では、ゲート電極を形成するために、
前工程で用いたのと同じマスク材３を用い、例えばCHF3
（三フッ化メタン）ガスによるRIE（リアクティブ・イ
オン・エッチング）で第２酸化膜20を選択除去してゲー
ト酸化膜201を形成するとともに、第１多結晶シリコン
層11を露出させる。この後、CCl4（四塩化炭素）ガスを
用いたRIE（リアクティブ・イオン・エッチング）で不
要な第１多結晶シリコン11を食刻除去し、浮遊ゲート電
極111を形成し、続いて、フッ素を含む溶液で不要な第
１酸化膜10をウエットケミカルエッチングし、ゲート酸
化膜101を形成する。マスク材３を除去し、このエッチ
ング工程を終了後、側面に庇の張り出した制御ゲート電
極211ができる。この庇は、第２酸化膜20をRIE法にて選
択除去する際に、ゲート電極211の側面に付着した薄膜3
0によるものである。この薄膜は、エッチングに用いる
ガスと、酸化膜をなすSi（シリコン）とが反応した珪素
系化合物であろうと考えられているが、明確ではない。
前工程で用いたのと同じマスク材３を用い、例えばCHF3
（三フッ化メタン）ガスによるRIE（リアクティブ・イ
オン・エッチング）で第２酸化膜20を選択除去してゲー
ト酸化膜201を形成するとともに、第１多結晶シリコン
層11を露出させる。この後、CCl4（四塩化炭素）ガスを
用いたRIE（リアクティブ・イオン・エッチング）で不
要な第１多結晶シリコン11を食刻除去し、浮遊ゲート電
極111を形成し、続いて、フッ素を含む溶液で不要な第
１酸化膜10をウエットケミカルエッチングし、ゲート酸
化膜101を形成する。マスク材３を除去し、このエッチ
ング工程を終了後、側面に庇の張り出した制御ゲート電
極211ができる。この庇は、第２酸化膜20をRIE法にて選
択除去する際に、ゲート電極211の側面に付着した薄膜3
0によるものである。この薄膜は、エッチングに用いる
ガスと、酸化膜をなすSi（シリコン）とが反応した珪素
系化合物であろうと考えられているが、明確ではない。
続く工程（ｃ）では、半導体基板１表面に不純物イオン
４を注入して不純物層41を形成する。このイオン注入工
程で、マスクとなる制御ゲート電極211が庇状に外に張
り出しているため、不純物イオン４を、半導体基板１の
ゲート側面端まで注入できなかった。
４を注入して不純物層41を形成する。このイオン注入工
程で、マスクとなる制御ゲート電極211が庇状に外に張
り出しているため、不純物イオン４を、半導体基板１の
ゲート側面端まで注入できなかった。
前記した制御ゲート電極が庇になる問題は、実は制御ゲ
ート電極21側面に付着した薄膜に起因している。
ート電極21側面に付着した薄膜に起因している。
詳しく説明すると、工程（ｂ）で第２酸化膜20を選択除
去する際に、酸化膜20の成分とエッチャントの成分とか
らなる薄膜が、制御ゲート電極21の側面に付着する。こ
の側面に付着した薄膜30が、制御ゲート電極の内部方向
へのエッチングを阻むエッチングストッパとなる。一
方、第１多結晶シリコン層11を選択除去して形成される
浮遊ゲート電極11側面には、エッチングストッパなす何
物も形成されない。このために、制御ゲート電極21を形
成するエッチング工程（ａ）と浮遊ゲート電極11を形成
するエッチング工程とでは、共通のマスクを利用してい
るにもかかわらず、エッチングのされかたが異なり、よ
って両者の側面が揃わないのである。そしてゲート側面
が揃っていないと、先に述べた如く、ゲート自身がイオ
ン注入時のマスクとなるセルフアライン工程では、EPRO
Mのソース，ドレイン拡散層をゲート側面最下端にまで
形成できない。また、常に特性が安定した膜が付着する
のであればまだよいのだが、膜が不安定であり、そのた
め庇の出来具合が異なるので、定格通りの半導体素子が
できない。
去する際に、酸化膜20の成分とエッチャントの成分とか
らなる薄膜が、制御ゲート電極21の側面に付着する。こ
の側面に付着した薄膜30が、制御ゲート電極の内部方向
へのエッチングを阻むエッチングストッパとなる。一
方、第１多結晶シリコン層11を選択除去して形成される
浮遊ゲート電極11側面には、エッチングストッパなす何
物も形成されない。このために、制御ゲート電極21を形
成するエッチング工程（ａ）と浮遊ゲート電極11を形成
するエッチング工程とでは、共通のマスクを利用してい
るにもかかわらず、エッチングのされかたが異なり、よ
って両者の側面が揃わないのである。そしてゲート側面
が揃っていないと、先に述べた如く、ゲート自身がイオ
ン注入時のマスクとなるセルフアライン工程では、EPRO
Mのソース，ドレイン拡散層をゲート側面最下端にまで
形成できない。また、常に特性が安定した膜が付着する
のであればまだよいのだが、膜が不安定であり、そのた
め庇の出来具合が異なるので、定格通りの半導体素子が
できない。
つまり従来の製造方法では、ゲート側面下端にまでイオ
ン注入ができないために、二つの不純物層の距離が必要
以上に広がり、読み出しや書き込みの遅い半導体装置が
作られがちである。
ン注入ができないために、二つの不純物層の距離が必要
以上に広がり、読み出しや書き込みの遅い半導体装置が
作られがちである。
本発明は、このような従来のEPROM製造技術の抱える課
題を一切解消して、基板表面のゲート端にまでイオン注
入できるセルフアラインの半導体装置の製造方法を提供
することを目的としている。
題を一切解消して、基板表面のゲート端にまでイオン注
入できるセルフアラインの半導体装置の製造方法を提供
することを目的としている。
本発明では、上記課題を達成するために、半導体基板表
面に第１絶縁膜，第１半導体層，第２絶縁膜，第２半導
体層を順に積層し、該第２半導体層表面に、マスク材を
形成する工程と、該マスク材を用いて、該第２半導体層
を該第２絶縁膜が露出するまで選択除去して、第１の電
極を形成する工程と、前記マスク材をマスクとして、露
出した該第２絶縁膜をリアクティブイオンエッチング法
により選択除去して、前記第１の半導体層を露出させる
工程と、該第２絶縁膜を選択除去する工程で前記第１の
電極側面に形成された薄膜を、エッチング除去する工程
と、前記マスク材をマスクとして、露出した前記第１半
導体層を食刻除去して、第２の電極を形成する工程と、
前記マスク材を除去する工程と、前記第１の電極をマス
クとして、前記半導体基板表面に不純物イオンを注入し
て不純物層を形成する工程とを具備することを特徴とす
る。
面に第１絶縁膜，第１半導体層，第２絶縁膜，第２半導
体層を順に積層し、該第２半導体層表面に、マスク材を
形成する工程と、該マスク材を用いて、該第２半導体層
を該第２絶縁膜が露出するまで選択除去して、第１の電
極を形成する工程と、前記マスク材をマスクとして、露
出した該第２絶縁膜をリアクティブイオンエッチング法
により選択除去して、前記第１の半導体層を露出させる
工程と、該第２絶縁膜を選択除去する工程で前記第１の
電極側面に形成された薄膜を、エッチング除去する工程
と、前記マスク材をマスクとして、露出した前記第１半
導体層を食刻除去して、第２の電極を形成する工程と、
前記マスク材を除去する工程と、前記第１の電極をマス
クとして、前記半導体基板表面に不純物イオンを注入し
て不純物層を形成する工程とを具備することを特徴とす
る。
既に明らかなように、従来方法の基板表面のゲート端に
までイオン注入できないとの課題は、マスクとなるゲー
ト側面上部に、イオン注入時の庇ができるために発生し
たものである。この庇ができるのは、制御ゲート電極，
浮遊ゲート電極の二つの層のうち、制御ゲート電極側面
にのみ100Å以下の厚さの薄膜ができ、この薄膜が浮遊
ゲート電極を形成する際に、制御ゲート電極の内部方向
へのエッチングを阻んでいるからである。
までイオン注入できないとの課題は、マスクとなるゲー
ト側面上部に、イオン注入時の庇ができるために発生し
たものである。この庇ができるのは、制御ゲート電極，
浮遊ゲート電極の二つの層のうち、制御ゲート電極側面
にのみ100Å以下の厚さの薄膜ができ、この薄膜が浮遊
ゲート電極を形成する際に、制御ゲート電極の内部方向
へのエッチングを阻んでいるからである。
したがってこの薄膜を除去すれは、ゲート長方向のエッ
チングは、制御ゲート電極，浮遊ゲート電極とも同様に
進行する筈である。本発明者は、アルゴンガス等を用い
てスパッタリングすれば、この薄膜を容易に除去できる
ことを見出した。本発明では、浮遊ゲート電極形成のエ
ッチングに先立って、スパッタリングを利用してこの薄
膜を除去するので、制御ゲート電極（上層）側面の、浮
遊ゲート電極（下層）側面のエッチング時に同様にエッ
チングされるから、制御ゲート電極も浮遊ゲート電極も
幅がほぼ等しくなって、イオン注入時に不都合を生じる
庇はなくなる。
チングは、制御ゲート電極，浮遊ゲート電極とも同様に
進行する筈である。本発明者は、アルゴンガス等を用い
てスパッタリングすれば、この薄膜を容易に除去できる
ことを見出した。本発明では、浮遊ゲート電極形成のエ
ッチングに先立って、スパッタリングを利用してこの薄
膜を除去するので、制御ゲート電極（上層）側面の、浮
遊ゲート電極（下層）側面のエッチング時に同様にエッ
チングされるから、制御ゲート電極も浮遊ゲート電極も
幅がほぼ等しくなって、イオン注入時に不都合を生じる
庇はなくなる。
以下、本発明の一実施例としてｎ−チャネルEPROMの製
造工程を示して説明する。第１図は本発明の一実施例の
工程説明図である。第１図中、既出の第２図中の番号と
同じ番号の付いたものは、同じものを示す。
造工程を示して説明する。第１図は本発明の一実施例の
工程説明図である。第１図中、既出の第２図中の番号と
同じ番号の付いたものは、同じものを示す。
以下、第１図参照。
予め説明しておくが、第１図に記された工程（ａ）から
工程（ｅ）までは、従来のEPROM製造方法の工程と概ね
同じである。
工程（ｅ）までは、従来のEPROM製造方法の工程と概ね
同じである。
工程（ａ）は、ｐ型のシリコンでできた半導体基板１表
面に、順に第１酸化膜10,第１多結晶シリコン層11,第２
酸化膜20,第２多結晶シリコン層21を積み重ねる工程で
ある。多結晶シリコン層の形成には気相成長を用い、一
方で酸化膜の形成には表面加熱処理を用いる。また第１
酸化膜10,第22酸化膜20はともに後のゲート酸化膜とな
るものであり、これら両酸化膜に挟まれる第１多結晶シ
リコン層11は後の浮遊ゲート電極となるものである。な
お第１酸化膜10の厚さは、400Å，第１多結晶シリコン
層11の厚さは、4000Åである。
面に、順に第１酸化膜10,第１多結晶シリコン層11,第２
酸化膜20,第２多結晶シリコン層21を積み重ねる工程で
ある。多結晶シリコン層の形成には気相成長を用い、一
方で酸化膜の形成には表面加熱処理を用いる。また第１
酸化膜10,第22酸化膜20はともに後のゲート酸化膜とな
るものであり、これら両酸化膜に挟まれる第１多結晶シ
リコン層11は後の浮遊ゲート電極となるものである。な
お第１酸化膜10の厚さは、400Å，第１多結晶シリコン
層11の厚さは、4000Åである。
工程（ｂ）は、この第２酸化膜20の表面に第２多結晶シ
リコン層21を全面形成する工程である。
リコン層21を全面形成する工程である。
第２多結晶シリコン層21は、後の制御ゲート電極となる
ものであり、気相成長により形成できる。
ものであり、気相成長により形成できる。
工程（ｃ）は、第２多結晶シリコン層21の部分表面にマ
スク材３を印刷する工程である。マスク材３は制御ゲー
ト電極を形成するためのエッチング時のマスクとなるも
のであり、フォトレジストを用い、厚さは約１μｍであ
る。
スク材３を印刷する工程である。マスク材３は制御ゲー
ト電極を形成するためのエッチング時のマスクとなるも
のであり、フォトレジストを用い、厚さは約１μｍであ
る。
工程（ｄ）は、前記形成したマスク材３を用いて第２多
結晶シリコン層21を選択除去する工程である。通常RIE
（リアクティブ・イオン・エッチング）でCCl4（四塩化
炭素）とO2（酸素）の混合気体をエッチャントに用い
て、第２酸化膜20が露出するまでエッチングを行う。第
２多結晶シリコン層21の残された部分は、制御ゲート電
極211となる。
結晶シリコン層21を選択除去する工程である。通常RIE
（リアクティブ・イオン・エッチング）でCCl4（四塩化
炭素）とO2（酸素）の混合気体をエッチャントに用い
て、第２酸化膜20が露出するまでエッチングを行う。第
２多結晶シリコン層21の残された部分は、制御ゲート電
極211となる。
工程（ｅ）は、第２酸化膜20を選択除去して、第１多結
晶シリコン層11を露出させる工程である。第２酸化膜20
の除去にもマスク材３が用いられる。この第２酸化膜の
除去工程ではRIE法を用いて、CHF3（三フッ化メタン）
をエッチャントとして、平行平板バッチ型エッチャー
で、時間90秒,30sccm,1100W,0.1Torrの条件下、エッチ
ング除去する。この際、除去されずに残った第２酸化膜
20は、ゲート酸化膜201となる。またこのエッチング中
に、制御ゲート電極211の側面に薄膜30が付着する。
晶シリコン層11を露出させる工程である。第２酸化膜20
の除去にもマスク材３が用いられる。この第２酸化膜の
除去工程ではRIE法を用いて、CHF3（三フッ化メタン）
をエッチャントとして、平行平板バッチ型エッチャー
で、時間90秒,30sccm,1100W,0.1Torrの条件下、エッチ
ング除去する。この際、除去されずに残った第２酸化膜
20は、ゲート酸化膜201となる。またこのエッチング中
に、制御ゲート電極211の側面に薄膜30が付着する。
工程（ｆ）は、制御ゲート電極211側面に付着した薄膜3
0を除去する工程である。バレル型エッチャーによるス
パッタエッチを、Ar（アルゴン），数10sccm,300W,0.5T
orrの条件で７分間行い、薄膜30（厚さは約100Å）を除
去する。この結果、制御ゲート電極211の下地層が露出
する。
0を除去する工程である。バレル型エッチャーによるス
パッタエッチを、Ar（アルゴン），数10sccm,300W,0.5T
orrの条件で７分間行い、薄膜30（厚さは約100Å）を除
去する。この結果、制御ゲート電極211の下地層が露出
する。
工程（ｇ）は、第１多結晶シリコン層11を選択的に除去
し、浮遊ゲート電極111を形成し、また浮遊ゲート電極1
11下部以外の第１酸化膜10を除去して、半導体基板１表
面を露出させる工程である。第１多結晶シリコン層11の
エッチングにはSF6＋C2ClF5を用いる。ゲート側面に
は、酸化膜の除去が進まないために、側面凸部９が形成
される。この側面凸部９は、ゲート側面から約0.2μｍ
の突起である。また第１酸化膜10は、フッ酸をエッチャ
ントとしてウエットケミカルエッチングする。残された
浮遊ゲート電極111下部の第１酸化膜10は、ゲート酸化
膜101となる。
し、浮遊ゲート電極111を形成し、また浮遊ゲート電極1
11下部以外の第１酸化膜10を除去して、半導体基板１表
面を露出させる工程である。第１多結晶シリコン層11の
エッチングにはSF6＋C2ClF5を用いる。ゲート側面に
は、酸化膜の除去が進まないために、側面凸部９が形成
される。この側面凸部９は、ゲート側面から約0.2μｍ
の突起である。また第１酸化膜10は、フッ酸をエッチャ
ントとしてウエットケミカルエッチングする。残された
浮遊ゲート電極111下部の第１酸化膜10は、ゲート酸化
膜101となる。
以上の工程までで、下から順に半導体基板1,ゲート酸化
膜101,浮遊ゲート電極111,ゲート酸化膜201,制御ゲート
電極211,マスク材３の多層構造ができる。また以上によ
り、制御ゲート電極側面に付着した薄膜を除去でき、制
御ゲート電極が庇となることがなく、ゲート側面は起伏
のない平坦面となる。
膜101,浮遊ゲート電極111,ゲート酸化膜201,制御ゲート
電極211,マスク材３の多層構造ができる。また以上によ
り、制御ゲート電極側面に付着した薄膜を除去でき、制
御ゲート電極が庇となることがなく、ゲート側面は起伏
のない平坦面となる。
工程（ｈ）は、マスク材３を除去する工程である。マス
ク材３を除去するために、O2（酸素）プラズマアッシン
グとPOS（Peroxosulferic acid）処理（ペルオクソ硫酸
を用いたウエットケルカルエッチング:120℃加熱）を行
う。
ク材３を除去するために、O2（酸素）プラズマアッシン
グとPOS（Peroxosulferic acid）処理（ペルオクソ硫酸
を用いたウエットケルカルエッチング:120℃加熱）を行
う。
工程（ｉ）は、前工程でエッチングされずに残った第１
酸化膜10,第２酸化膜20側面凸部９を除去する工程であ
る。エッチャントに水100:HF（フッ化水素）10（体積
比）を用い、110秒間ウエットケミカルエッチングす
る。
酸化膜10,第２酸化膜20側面凸部９を除去する工程であ
る。エッチャントに水100:HF（フッ化水素）10（体積
比）を用い、110秒間ウエットケミカルエッチングす
る。
工程（ｊ）は、半導体基板１表面にAs+（砒素）等のｎ
型不純物イオン４をドーズ量４×1015cm-2として70KeV
の条件で注入して不純物層を形成する工程である。な
お、イオン注入の前に一工程をつ追加して、半導体基板
１のイオン注入面に極薄い酸化膜を形成すれば、この酸
化膜により、半導体基板１のイオン注入による損傷が少
なくなる。
型不純物イオン４をドーズ量４×1015cm-2として70KeV
の条件で注入して不純物層を形成する工程である。な
お、イオン注入の前に一工程をつ追加して、半導体基板
１のイオン注入面に極薄い酸化膜を形成すれば、この酸
化膜により、半導体基板１のイオン注入による損傷が少
なくなる。
以上によって、制御ゲート電極自身が、不純物イオン注
入のマスクとなるセルフアラインの製造工程において、
基板面のゲートぎりぎりにまで不純物イオンを注入でき
る製造方法が実現できた。本実施例で完成したEPROMの
ゲート長（チャネル長）は、1.2μｍ程度であった。
入のマスクとなるセルフアラインの製造工程において、
基板面のゲートぎりぎりにまで不純物イオンを注入でき
る製造方法が実現できた。本実施例で完成したEPROMの
ゲート長（チャネル長）は、1.2μｍ程度であった。
なお本発明は、本実施例に開示した内容以外にも多数の
変形が可能である。以上、EPROMに関して説明したが、
本発明はEPROM以外にも例えば多層配線構造を有する基
板等に適用しても同様の効果が得られる。また例えば半
導体基板１表面に第１絶縁膜、第１半導体層を順に積層
する代わりに、SOI（Silicon On Insulator）基板を利
用してもよい。また本実施例中の薄膜除去の工程には、
スパッタを利用しているが、他の除去方法でこれを代え
ることができる。
変形が可能である。以上、EPROMに関して説明したが、
本発明はEPROM以外にも例えば多層配線構造を有する基
板等に適用しても同様の効果が得られる。また例えば半
導体基板１表面に第１絶縁膜、第１半導体層を順に積層
する代わりに、SOI（Silicon On Insulator）基板を利
用してもよい。また本実施例中の薄膜除去の工程には、
スパッタを利用しているが、他の除去方法でこれを代え
ることができる。
以上説明してきたように、本発明によれば、不純物層を
ゲートぎりぎりにまで近づけることができて、ゲート長
をより短くできるから、より高速動作するEPROMが実現
できることになった。
ゲートぎりぎりにまで近づけることができて、ゲート長
をより短くできるから、より高速動作するEPROMが実現
できることになった。
第１図は、本発明の一実施例に則したEPROMの製造工程
説明図であり、第２図は、従来のEPROMの製造工程説明
図である。 １……半導体基板,10……第１酸化膜（第１絶縁膜）,10
1……ゲート酸化膜（ゲート絶縁膜）,11……第１多結晶
シリコン層（第１半導体層）,111……浮遊ゲート電極
（第２の電極）,20……第２酸化膜（第２絶縁膜）,201
……ゲート酸化膜（ゲート絶縁膜）,21……第２多結晶
シリコン層（第２半導体層）,211……ゲート電極（第１
の電極）,3……フォトレジスト（マスク材）,30……薄
膜,4……不純物イオン,41……不純物層,9……側面凸部
である。
説明図であり、第２図は、従来のEPROMの製造工程説明
図である。 １……半導体基板,10……第１酸化膜（第１絶縁膜）,10
1……ゲート酸化膜（ゲート絶縁膜）,11……第１多結晶
シリコン層（第１半導体層）,111……浮遊ゲート電極
（第２の電極）,20……第２酸化膜（第２絶縁膜）,201
……ゲート酸化膜（ゲート絶縁膜）,21……第２多結晶
シリコン層（第２半導体層）,211……ゲート電極（第１
の電極）,3……フォトレジスト（マスク材）,30……薄
膜,4……不純物イオン,41……不純物層,9……側面凸部
である。
Claims (1)
- 【請求項１】（イ） 半導体基板（１）表面に第１絶縁
膜（10），第１半導体層（11），第２絶縁膜（20），第
２半導体層（21）を順に積層し、該第２半導体層（21）
表面に、マスク材（３）を形成する工程と、 （ロ） 該マスク材（３）を用いて、該第２半導体層
（21）を該第２絶縁膜（20）が露出するまで選択除去し
て、第１の電極（211）を形成する工程と、 （ハ） 該マスク材（３）をマスクとして、露出した該
第２絶縁膜（20）をリアクティブイオンエッチング法を
用いて選択除去して、前記第１半導体層（11）を露出さ
せる工程と、 （ニ） 前記（ハ）の工程で該第１の電極（211）側面
に形成された薄膜（30）を、エッチング除去する工程
と、 （ホ） 前記マスク材（３）をマスクとして、露出した
前記第１半導体層（11）を食刻除去して、第２の電極
（111）を形成する工程と、 （ヘ） 前記マスク材（３）を除去する工程と、 （ト） 前記第１の電極（211）をマスクとして、前記
半導体基板（１）表面に不純物イオン（４）を注入して
不純物層（41）を形成する工程と を有する半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012406A JPH0777240B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体装置の製造方法 |
| KR1019900000576A KR930011026B1 (ko) | 1989-01-20 | 1990-01-18 | 두개의 반도체층 사이에 삽입된 절연체를 갖는 반도체장치의 제조방법 |
| EP90101048A EP0379208B1 (en) | 1989-01-20 | 1990-01-19 | A method for producing a device having an insulator sandwiched between two semiconductor layers |
| US07/837,707 US5258095A (en) | 1989-01-20 | 1992-02-20 | Method for producing a device having an insulator sandwiched between two semiconductor layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012406A JPH0777240B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192768A JPH02192768A (ja) | 1990-07-30 |
| JPH0777240B2 true JPH0777240B2 (ja) | 1995-08-16 |
Family
ID=11804383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1012406A Expired - Lifetime JPH0777240B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0379208B1 (ja) |
| JP (1) | JPH0777240B2 (ja) |
| KR (1) | KR930011026B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4135032A1 (de) * | 1990-10-23 | 1992-04-30 | Toshiba Kawasaki Kk | Elektrisch loeschbare und programmierbare nur-lese-speichervorrichtung mit einer anordnung von einzel-transistor-speicherzellen |
| KR100489519B1 (ko) * | 2002-09-07 | 2005-05-16 | 동부아남반도체 주식회사 | 반도체 소자의 컨트롤 게이트 식각 제조방법 |
| KR100893411B1 (ko) * | 2008-11-18 | 2009-04-17 | 주식회사 오킨스전자 | 실리콘 콘택터 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1040004B (it) * | 1974-08-21 | 1979-12-20 | Rca Corp | Metodo per la creazione del con torno marginale di una lastrina di materiale semiconduttore |
| JPS54139486A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS5642375A (en) * | 1979-08-31 | 1981-04-20 | Fujitsu Ltd | Semiconductor nonvolatile memory |
| US4334292A (en) * | 1980-05-27 | 1982-06-08 | International Business Machines Corp. | Low voltage electrically erasable programmable read only memory |
-
1989
- 1989-01-20 JP JP1012406A patent/JPH0777240B2/ja not_active Expired - Lifetime
-
1990
- 1990-01-18 KR KR1019900000576A patent/KR930011026B1/ko not_active IP Right Cessation
- 1990-01-19 EP EP90101048A patent/EP0379208B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR900012334A (ko) | 1990-08-03 |
| EP0379208A2 (en) | 1990-07-25 |
| EP0379208A3 (en) | 1991-03-13 |
| JPH02192768A (ja) | 1990-07-30 |
| EP0379208B1 (en) | 1993-12-22 |
| KR930011026B1 (ko) | 1993-11-19 |
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