JPH07335674A - Ｉｉｉ−ｖ族半導体ゲート構造およびその製造方法 - Google Patents
Ｉｉｉ−ｖ族半導体ゲート構造およびその製造方法Info
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Abstract
(57)【要約】 （修正有）
【目的】 小さな外形寸法を有するＩＩＩ−Ｖ族半導体
ゲート構造およびその製造方法を提供する。 【構成】 ＩＩＩ−Ｖ族半導体物質上に窒化シリコン層
１２を形成し、この窒化シリコン層上にアルミニウムか
ら成る誘電体層１３を形成する。このアルミニウムから
成る誘電体層上に、シリコンおよび酸素から成る別の誘
電体層１４を形成する。アルミニウムから成る誘電体層
は、高出力反応性イオン・エッチングによるシリコンお
よび酸素から成る誘電体層のエッチングのためのエッチ
・ストップ層として作用する。次に、窒化シリコン層を
実質的にエッチングしない湿性エッチング剤を用いて、
アルミニウムから成る誘電体層をエッチングする。窒化
シリコン層と、シリコンおよび酸素から成る誘電体層と
の間にアルミニウムから成る誘電体層を形成することに
よって、高出力反応性イオン・エッチングに晒すことに
よる半導体物質表面への損傷を防ぐ。
ゲート構造およびその製造方法を提供する。 【構成】 ＩＩＩ−Ｖ族半導体物質上に窒化シリコン層
１２を形成し、この窒化シリコン層上にアルミニウムか
ら成る誘電体層１３を形成する。このアルミニウムから
成る誘電体層上に、シリコンおよび酸素から成る別の誘
電体層１４を形成する。アルミニウムから成る誘電体層
は、高出力反応性イオン・エッチングによるシリコンお
よび酸素から成る誘電体層のエッチングのためのエッチ
・ストップ層として作用する。次に、窒化シリコン層を
実質的にエッチングしない湿性エッチング剤を用いて、
アルミニウムから成る誘電体層をエッチングする。窒化
シリコン層と、シリコンおよび酸素から成る誘電体層と
の間にアルミニウムから成る誘電体層を形成することに
よって、高出力反応性イオン・エッチングに晒すことに
よる半導体物質表面への損傷を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に、ＩＩＩ−Ｖ
族半導体素子(III-V semiconductor device)に関し、更
に特定すれば、ＩＩＩ−Ｖ族半導体素子のゲート構造お
よびその形成方法に関するものであるが、これのみに限
定される訳ではない。
族半導体素子(III-V semiconductor device)に関し、更
に特定すれば、ＩＩＩ−Ｖ族半導体素子のゲート構造お
よびその形成方法に関するものであるが、これのみに限
定される訳ではない。
【０００２】
【従来の技術】ガリウム砒素半導体物質の表面を保護す
るためには、典型的に、窒化シリコン層およびこの窒化
シリコン層上に配される二酸化シリコン層が用いられ
る。二酸化シリコン層を部分的に除去するには、高出力
反応性イオン・エッチングが用いられる。素子の外形寸
法が縮小されるに連れて、下層の窒化シリコン層をエッ
チングすることなく、ウエハ全体を通して均一に二酸化
シリコン層のエッチングを行うのは困難となっている。
この困難のために、反応性イオン・エッチングによるガ
リウム砒素表面の損傷が起きる結果となっている。この
ガリウム砒素表面への損傷の結果、素子の歩留り、電気
的特性、および半導体素子性能の低下が生じる。
るためには、典型的に、窒化シリコン層およびこの窒化
シリコン層上に配される二酸化シリコン層が用いられ
る。二酸化シリコン層を部分的に除去するには、高出力
反応性イオン・エッチングが用いられる。素子の外形寸
法が縮小されるに連れて、下層の窒化シリコン層をエッ
チングすることなく、ウエハ全体を通して均一に二酸化
シリコン層のエッチングを行うのは困難となっている。
この困難のために、反応性イオン・エッチングによるガ
リウム砒素表面の損傷が起きる結果となっている。この
ガリウム砒素表面への損傷の結果、素子の歩留り、電気
的特性、および半導体素子性能の低下が生じる。
【０００３】
【発明が解決しようとする課題】したがって、イオン・
エッチングによる損傷を受けないガリウム砒素素子の製
造を可能とする製造工程を有することが望ましい。
エッチングによる損傷を受けないガリウム砒素素子の製
造を可能とする製造工程を有することが望ましい。
【０００４】
【課題を解決するための手段】本発明は、半導体素子の
ゲート構造を形成する方法を提供する。この方法は、ゲ
ート層の形成によって、ＩＩＩ−Ｖ族半導体物質に整流
性接触(rectifying contact)を設けることを可能にする
ものである。これを達成するために、エッチ・ストップ
層としてアルミニウムを含む誘電体層を用いて、上層の
誘電体層をエッチングするために用いられる高出力反応
性イオン・エッチング（ＲＩＥ）に、ＩＩＩ−Ｖ族半導
体表面を晒すのを防止する。このアルミニウムを含む誘
電体層を用いないと、ウエハ全体でエッチング速度(etc
h rate)が均一でないために、ＩＩＩ−Ｖ族半導体部質
の表面は、高出力ＲＩＥに晒されることになる。高出力
ＲＩＥは、半導体物質において、電気的に活性のある欠
陥(electrically active defects)を生じる原因とな
る。後述するが、本発明は、半導体物質表面の高出力Ｒ
ＩＥへの露出を防止することによって、外形寸法が小さ
いゲート構造を有するＩＩＩ−Ｖ族半導体素子の製造を
可能にするものである。
ゲート構造を形成する方法を提供する。この方法は、ゲ
ート層の形成によって、ＩＩＩ−Ｖ族半導体物質に整流
性接触(rectifying contact)を設けることを可能にする
ものである。これを達成するために、エッチ・ストップ
層としてアルミニウムを含む誘電体層を用いて、上層の
誘電体層をエッチングするために用いられる高出力反応
性イオン・エッチング（ＲＩＥ）に、ＩＩＩ−Ｖ族半導
体表面を晒すのを防止する。このアルミニウムを含む誘
電体層を用いないと、ウエハ全体でエッチング速度(etc
h rate)が均一でないために、ＩＩＩ−Ｖ族半導体部質
の表面は、高出力ＲＩＥに晒されることになる。高出力
ＲＩＥは、半導体物質において、電気的に活性のある欠
陥(electrically active defects)を生じる原因とな
る。後述するが、本発明は、半導体物質表面の高出力Ｒ
ＩＥへの露出を防止することによって、外形寸法が小さ
いゲート構造を有するＩＩＩ−Ｖ族半導体素子の製造を
可能にするものである。
【０００５】
【実施例】図１は、本発明の一実施例を示す断面図であ
る。ここに示されているのは、ＩＩＩ−Ｖ族化合物を含
む半導体物質１０である。好ましくは、半導体物質１０
はガリウム砒素(GaAs)から成る。まず、窒化シリコン層
１２を半導体物質１０の表面に形成し、半導体物質１０
のガス放出(outgassing)を防止する。ガス放出を防止す
る他の誘電体層を用いてもよい。窒化シリコン層１２
は、当業者において周知の従来手段を用いて形成するこ
とができ、以降の処理中にＩＩＩ−Ｖ族半導体物質１０
の表面を保護するために、約１００ないし１０００オン
グストロームの厚さを有することが好ましい。
る。ここに示されているのは、ＩＩＩ−Ｖ族化合物を含
む半導体物質１０である。好ましくは、半導体物質１０
はガリウム砒素(GaAs)から成る。まず、窒化シリコン層
１２を半導体物質１０の表面に形成し、半導体物質１０
のガス放出(outgassing)を防止する。ガス放出を防止す
る他の誘電体層を用いてもよい。窒化シリコン層１２
は、当業者において周知の従来手段を用いて形成するこ
とができ、以降の処理中にＩＩＩ−Ｖ族半導体物質１０
の表面を保護するために、約１００ないし１０００オン
グストロームの厚さを有することが好ましい。
【０００６】次に、アルミニウムを含む誘電体層１３
を、窒化シリコン層１２上に形成する。誘電体層１３を
窒化アルミニウムで構成する場合、アルゴン(Ar)および
窒素（N2)ガスを用いた、アルミニウムの反応性スパッ
タリングによって形成することが好ましい。金属−有機
化学蒸着法(ＭＯＣＶＤ:metal-organic chemical vapor
deposition)のような他の処理を用いてもよい。誘電体
層１３の厚さは、好ましくは、約１００ないし１０００
オングストロームである。厚さの下限は、薄層化に伴う
ピンホールの形成によって誘電体層１３がそのエッチ・
ストップ特性を失うことを回避する必要性から制約を受
け、一方上限は、誘電体層１３のアンダーカットのため
の寸法制御の損失による制約を受ける。好ましくは、誘
電体層１３の厚さは、約３００ないし５００オングスト
ロームの範囲である。誘電体層１３はエッチ・ストップ
層として作用するが、これについては以下で詳細に説明
する。
を、窒化シリコン層１２上に形成する。誘電体層１３を
窒化アルミニウムで構成する場合、アルゴン(Ar)および
窒素（N2)ガスを用いた、アルミニウムの反応性スパッ
タリングによって形成することが好ましい。金属−有機
化学蒸着法(ＭＯＣＶＤ:metal-organic chemical vapor
deposition)のような他の処理を用いてもよい。誘電体
層１３の厚さは、好ましくは、約１００ないし１０００
オングストロームである。厚さの下限は、薄層化に伴う
ピンホールの形成によって誘電体層１３がそのエッチ・
ストップ特性を失うことを回避する必要性から制約を受
け、一方上限は、誘電体層１３のアンダーカットのため
の寸法制御の損失による制約を受ける。好ましくは、誘
電体層１３の厚さは、約３００ないし５００オングスト
ロームの範囲である。誘電体層１３はエッチ・ストップ
層として作用するが、これについては以下で詳細に説明
する。
【０００７】誘電体層１３が窒化シリコン層１２を覆っ
ている(cap)ので、窒化シリコン層１２を水素および水
分がない状態にする必要がある。そうしないと、誘電体
層１３が水素および水分の放出を阻止し、窒化シリコン
層１２のひび割れ(crack)を生ずる結果となる。
ている(cap)ので、窒化シリコン層１２を水素および水
分がない状態にする必要がある。そうしないと、誘電体
層１３が水素および水分の放出を阻止し、窒化シリコン
層１２のひび割れ(crack)を生ずる結果となる。
【０００８】次に、誘電体層１３上に、シリコンおよび
酸素を含む誘電体層１４を形成する。好適実施例では、
二酸化シリコン(SiO2)が半導体製造に広く用いられてい
るために、これで誘電体層を構成しているが、例えば、
酸化窒化シリコン(silicon oxynitride)(SiOxNy)を用い
てもよい。誘電体層１４は、プラズマ・エンハンス化学
蒸着法のような典型的な蒸着処理を用いて形成すること
ができる。誘電体層１４の厚さは、ガリウム砒素におい
てイオン注入処理に用いられるイオンを阻止するために
は、約１０００ないし７０００オングストロームである
ことが好ましい。
酸素を含む誘電体層１４を形成する。好適実施例では、
二酸化シリコン(SiO2)が半導体製造に広く用いられてい
るために、これで誘電体層を構成しているが、例えば、
酸化窒化シリコン(silicon oxynitride)(SiOxNy)を用い
てもよい。誘電体層１４は、プラズマ・エンハンス化学
蒸着法のような典型的な蒸着処理を用いて形成すること
ができる。誘電体層１４の厚さは、ガリウム砒素におい
てイオン注入処理に用いられるイオンを阻止するために
は、約１０００ないし７０００オングストロームである
ことが好ましい。
【０００９】次に、誘電体層１４と誘電体層１３の一部
を除去して、活性領域１５を規定する。これは、半導体
素子の活性部分を形成すべき、半導体物質１０内の領域
である。
を除去して、活性領域１５を規定する。これは、半導体
素子の活性部分を形成すべき、半導体物質１０内の領域
である。
【００１０】誘電体層１４および誘電体層１３を除去す
る方法は、本発明の重要な特徴である。まず、フッ素を
べースとしたプラズマ(flourine based plasma)または
反応性イオン・エッチング（ＲＩＥ）を用いて、誘電体
層１４を除去する。典型的なフッ素をベースとしたプラ
ズマには、C2F6, SF6, NF3, CF4, およびCHF3が含まれ
る。好ましくは、側壁の傾斜の制御性の観点から、フッ
化炭素をベースとしたプラズマを用いる。
る方法は、本発明の重要な特徴である。まず、フッ素を
べースとしたプラズマ(flourine based plasma)または
反応性イオン・エッチング（ＲＩＥ）を用いて、誘電体
層１４を除去する。典型的なフッ素をベースとしたプラ
ズマには、C2F6, SF6, NF3, CF4, およびCHF3が含まれ
る。好ましくは、側壁の傾斜の制御性の観点から、フッ
化炭素をベースとしたプラズマを用いる。
【００１１】フッ素をベースとしたプラズマは誘電体層
１３をエッチングしないことを指摘するのは重要であ
る。これが重要なのは、誘電体層１４のエッチングに用
いられる高出力ＲＩＥから半導体物質１０の表面を完全
に保護することができるからである。実際の素子の製造
では、ウエハ全体にわたるエッチング速度の非均一性、
エッチング速度の日毎の変動、エッチングすべき蒸着済
み膜(as-deposited film)の厚さのばらつきを許容する
ために、ある程度のオーバエッチング(overetch)は必要
である。誘電体層１３は、フッ素をベースとしたプラズ
マに対しては無限のエッチ・ストップとなるので、誘電
体層１４の蒸着およびエッチングの間に起こる処理の変
動全てを緩衝(buffer)する。したがって、誘電体層１３
を用いることにより、処理はより簡素化されると共に、
エッチング機器の形式、ウエハの直径、およびフォトリ
ソグラフ用マスクの密度等に依存せずに、広い処理範囲
で製造が可能となる。
１３をエッチングしないことを指摘するのは重要であ
る。これが重要なのは、誘電体層１４のエッチングに用
いられる高出力ＲＩＥから半導体物質１０の表面を完全
に保護することができるからである。実際の素子の製造
では、ウエハ全体にわたるエッチング速度の非均一性、
エッチング速度の日毎の変動、エッチングすべき蒸着済
み膜(as-deposited film)の厚さのばらつきを許容する
ために、ある程度のオーバエッチング(overetch)は必要
である。誘電体層１３は、フッ素をベースとしたプラズ
マに対しては無限のエッチ・ストップとなるので、誘電
体層１４の蒸着およびエッチングの間に起こる処理の変
動全てを緩衝(buffer)する。したがって、誘電体層１３
を用いることにより、処理はより簡素化されると共に、
エッチング機器の形式、ウエハの直径、およびフォトリ
ソグラフ用マスクの密度等に依存せずに、広い処理範囲
で製造が可能となる。
【００１２】次に、好ましくは水酸化アンモニウム溶液
(ammonium hydroxide solution)(NH40H)を用いて、誘電
体層１３を除去する。最も好ましくは、この溶液をNH4O
H:H2O (1:10) とし、約２０ないし４０℃の温度で用い
ることである。他の湿式化学品(wet chemistries)にも
適したものがあるが、希釈NH4OHはエッチング速度が再
現可能でありGaAsと適合性がある(compatible)ので、こ
れが好ましい。誘電体層１３は、高温（約５００℃より
高い温度）に晒すと完全に除去することが不可能となる
ことが発見されている（過去に他の者が公表したことと
は反する）ので、その前に除去することが重要である。
(ammonium hydroxide solution)(NH40H)を用いて、誘電
体層１３を除去する。最も好ましくは、この溶液をNH4O
H:H2O (1:10) とし、約２０ないし４０℃の温度で用い
ることである。他の湿式化学品(wet chemistries)にも
適したものがあるが、希釈NH4OHはエッチング速度が再
現可能でありGaAsと適合性がある(compatible)ので、こ
れが好ましい。誘電体層１３は、高温（約５００℃より
高い温度）に晒すと完全に除去することが不可能となる
ことが発見されている（過去に他の者が公表したことと
は反する）ので、その前に除去することが重要である。
【００１３】アルミニウムを含む誘電体層をフッ素をベ
ースとしたプラズマに晒すと、少量のフッ化アルミニウ
ム(aluminum fluoride)層が、アルミニウムを含む誘電
体層の表面上に形成され、このフッ化アルミニウム層を
高温に晒すと、フッ化アルミニウム層の化学的性質を変
化させる反応が生じ、公知のエッチング剤による除去が
不可能になる。本発明は、除去すべきアルミニウムを含
む誘電体層が、除去前に高温に晒されることを回避する
ものである。
ースとしたプラズマに晒すと、少量のフッ化アルミニウ
ム(aluminum fluoride)層が、アルミニウムを含む誘電
体層の表面上に形成され、このフッ化アルミニウム層を
高温に晒すと、フッ化アルミニウム層の化学的性質を変
化させる反応が生じ、公知のエッチング剤による除去が
不可能になる。本発明は、除去すべきアルミニウムを含
む誘電体層が、除去前に高温に晒されることを回避する
ものである。
【００１４】図２は、処理が進んだ状態における図１の
構造を示す。公知の技術を用いて、半導体物質１０の活
性領域１５にチャネル領域１６を形成する。典型的に、
窒化シリコン層１２を通じて、シリコン不純物のイオン
注入を行う。
構造を示す。公知の技術を用いて、半導体物質１０の活
性領域１５にチャネル領域１６を形成する。典型的に、
窒化シリコン層１２を通じて、シリコン不純物のイオン
注入を行う。
【００１５】図３は、更に処理が進んだ状態における図
２の構造を示す。従来のフォトリソグラフ技術を用い
て、好ましくはフォトレジストから成るマスキング層１
８を、チャネル領域１６上の一部に形成する。次に、好
ましくは約５ｘ１０17ないし１０18ｃｍ3のドーピング
・レベル、および５０ないし２００ＫｅＶのエネルギ
で、窒化シリコン層１２を通じてイオン注入を行うこと
により、半導体物質１０の活性領域１５に、ソース領域
２１とドレイン領域２２とを形成する。ソース領域２１
とドレイン領域２２は、チャネル領域１６の一部に形成
される。次に、マスキング層１８を除去する。アニール
処理を行うことによって、注入による損傷を除去すると
共に、注入された不純物を電気的に活性状態とする。チ
ャネル領域１６、ソース領域２１およびドレイン領域２
２の形成は、他の方法で行ってもよい。
２の構造を示す。従来のフォトリソグラフ技術を用い
て、好ましくはフォトレジストから成るマスキング層１
８を、チャネル領域１６上の一部に形成する。次に、好
ましくは約５ｘ１０17ないし１０18ｃｍ3のドーピング
・レベル、および５０ないし２００ＫｅＶのエネルギ
で、窒化シリコン層１２を通じてイオン注入を行うこと
により、半導体物質１０の活性領域１５に、ソース領域
２１とドレイン領域２２とを形成する。ソース領域２１
とドレイン領域２２は、チャネル領域１６の一部に形成
される。次に、マスキング層１８を除去する。アニール
処理を行うことによって、注入による損傷を除去すると
共に、注入された不純物を電気的に活性状態とする。チ
ャネル領域１６、ソース領域２１およびドレイン領域２
２の形成は、他の方法で行ってもよい。
【００１６】図４は、更に処理が進んだ状態における図
３の構造を示す。窒化シリコン層１２の一部への開口を
残すように、半導体物質１０上に別のマスキング層２５
を形成する。次に、低出力プラズマを用いて、窒化シリ
コン層１２の露出部分を除去する。誘電体層１４をエッ
チングする際に必要な高出力プラズマ処理では発生する
半導体物質１０の表面の損傷は、低出力プラズマを用い
ることによって防ぐことができる。この低出力プラズマ
はSF6を用いるが、他の適したエッチング剤を用いても
よい。好ましくは、１００ないし２００ワットの出力を
用いる。低出力プラズマを用いて、ソース領域２１およ
びドレイン領域２２における半導体物質１０の表面に損
傷を与えないようにすることは重要である。表面の損傷
は、どのようなものであれ、高接触抵抗を残すか或いは
生じる原因となる。
３の構造を示す。窒化シリコン層１２の一部への開口を
残すように、半導体物質１０上に別のマスキング層２５
を形成する。次に、低出力プラズマを用いて、窒化シリ
コン層１２の露出部分を除去する。誘電体層１４をエッ
チングする際に必要な高出力プラズマ処理では発生する
半導体物質１０の表面の損傷は、低出力プラズマを用い
ることによって防ぐことができる。この低出力プラズマ
はSF6を用いるが、他の適したエッチング剤を用いても
よい。好ましくは、１００ないし２００ワットの出力を
用いる。低出力プラズマを用いて、ソース領域２１およ
びドレイン領域２２における半導体物質１０の表面に損
傷を与えないようにすることは重要である。表面の損傷
は、どのようなものであれ、高接触抵抗を残すか或いは
生じる原因となる。
【００１７】次に、蒸着またはスパッタリングによって
オーム金属２７を蒸着する。ＩＩＩ−Ｖ族半導体物質１
０のソース領域２１およびドレイン領域２２の表面上に
蒸着されるオーム金属２７は、ソース領域２１およびド
レイン領域２２への電気的接点を形成する。オーム金属
２７は、以降の処理温度に耐え得る金属から成り、ニッ
ケル、ゲルマニウム、およびタングステンとすることが
できる。
オーム金属２７を蒸着する。ＩＩＩ−Ｖ族半導体物質１
０のソース領域２１およびドレイン領域２２の表面上に
蒸着されるオーム金属２７は、ソース領域２１およびド
レイン領域２２への電気的接点を形成する。オーム金属
２７は、以降の処理温度に耐え得る金属から成り、ニッ
ケル、ゲルマニウム、およびタングステンとすることが
できる。
【００１８】図５は、更に処理が進んだ状態における図
４の構造を示す。公知のはく離技術(lift-off techniqu
es)を用いて、マスキング層２５とこのマスキング層２
５上に形成されたオーム金属２７とを除去する。少なく
とも活性領域１５上に、アルミニウムを含む誘電体層３
１を形成する。誘電体層３１の形成は、誘電体層１３と
同一である。誘電体層３１上に誘電体層３２を形成す
る。誘電体層３２は誘電体層１４と同一である。
４の構造を示す。公知のはく離技術(lift-off techniqu
es)を用いて、マスキング層２５とこのマスキング層２
５上に形成されたオーム金属２７とを除去する。少なく
とも活性領域１５上に、アルミニウムを含む誘電体層３
１を形成する。誘電体層３１の形成は、誘電体層１３と
同一である。誘電体層３１上に誘電体層３２を形成す
る。誘電体層３２は誘電体層１４と同一である。
【００１９】図６は、更に処理が進んだ状態における図
５の構造を示す。誘電体層３２の一部と誘電体層３１の
一部を除去し、チャネル領域１６の一部に、窒化シリコ
ン層１２への開口３５を形成する。このように、窒化シ
リコン層１２の露出部分を形成し、開口３５はその側壁
が誘電体層３１と誘電体層３２によって形成される。先
に開示した誘電体層１４と誘電体層１３とを除去するた
めに用いたのと同じ処理を用いて、誘電体層３２と誘電
体層３１とを除去する。
５の構造を示す。誘電体層３２の一部と誘電体層３１の
一部を除去し、チャネル領域１６の一部に、窒化シリコ
ン層１２への開口３５を形成する。このように、窒化シ
リコン層１２の露出部分を形成し、開口３５はその側壁
が誘電体層３１と誘電体層３２によって形成される。先
に開示した誘電体層１４と誘電体層１３とを除去するた
めに用いたのと同じ処理を用いて、誘電体層３２と誘電
体層３１とを除去する。
【００２０】図７は、更に処理が進んだ状態における図
６の構造を示す。窒化シリコン層１２のエッチングにつ
いて上述したように、低出力のフッ素をベースとしたプ
ラズマを用いて、窒化シリコン層１２の露出部分を除去
し、半導体物質１０上のチャネル領域１６の一部への開
口３７を形成する。低出力プラズマを用いて、チャネル
領域１６内の半導体物質１０の表面に損傷を与えないよ
うにすることは重要である。表面の損傷は、どのような
ものであれ、電気的に活性な欠陥を残すか或いは生じる
ことになり、その結果高いダイオード理想度(diode ide
ality factor)や低いショットキ・バリア高さ(Schottky
barrier height)のような、理想的なダイオード特性か
ら逸脱することになる。
６の構造を示す。窒化シリコン層１２のエッチングにつ
いて上述したように、低出力のフッ素をベースとしたプ
ラズマを用いて、窒化シリコン層１２の露出部分を除去
し、半導体物質１０上のチャネル領域１６の一部への開
口３７を形成する。低出力プラズマを用いて、チャネル
領域１６内の半導体物質１０の表面に損傷を与えないよ
うにすることは重要である。表面の損傷は、どのような
ものであれ、電気的に活性な欠陥を残すか或いは生じる
ことになり、その結果高いダイオード理想度(diode ide
ality factor)や低いショットキ・バリア高さ(Schottky
barrier height)のような、理想的なダイオード特性か
ら逸脱することになる。
【００２１】図８は、更に処理が進んだ状態における図
７の構造を示す。ゲート領域を形成するが、好ましく
は、バリア金属層３８と上部金属層３９とで構成する。
バリア金属層３８は、窒化チタン・タングステン(TiWN)
で形成することが好ましいが、他のバリア金属を用いる
こともできる。上部金属層３９はアルミニウムで形成す
ることが好ましく、高温で形成し、リフローすることに
よって開口３７を平面状に満たすようする。最も好まし
くは、上部金属層３９をアルミニウムと銅との合金で構
成し、信頼性の最適化を図ることである。
７の構造を示す。ゲート領域を形成するが、好ましく
は、バリア金属層３８と上部金属層３９とで構成する。
バリア金属層３８は、窒化チタン・タングステン(TiWN)
で形成することが好ましいが、他のバリア金属を用いる
こともできる。上部金属層３９はアルミニウムで形成す
ることが好ましく、高温で形成し、リフローすることに
よって開口３７を平面状に満たすようする。最も好まし
くは、上部金属層３９をアルミニウムと銅との合金で構
成し、信頼性の最適化を図ることである。
【００２２】図９は、更に処理が進んだ状態における図
４の構造を示す。図９は、用いてもよい任意選択処理を
示す。少なくとも活性領域１５上に窒化シリコン層３０
を形成する。窒化シリコン層３０は窒化シリコン層１２
と同一である。窒化シリコン層１２と窒化シリコン層３
０との間の界面は、破線で示されている。図５〜図８に
示す処理を実行して、より厚い誘電体層（窒化シリコン
層１２と窒化シリコン層３０の双方）を除去して開口３
７を形成しなければならないことを除いて、図８に示す
ものと類似の構造を形成する。窒化シリコン層３０は、
半導体物質１０上にオームおよびゲート電極から成るコ
ンデンサを形成するのに有用である。当業者は、図９に
示すようなコンデンサを製造することができるであろう
から、詳細な工程はここでは示さない。
４の構造を示す。図９は、用いてもよい任意選択処理を
示す。少なくとも活性領域１５上に窒化シリコン層３０
を形成する。窒化シリコン層３０は窒化シリコン層１２
と同一である。窒化シリコン層１２と窒化シリコン層３
０との間の界面は、破線で示されている。図５〜図８に
示す処理を実行して、より厚い誘電体層（窒化シリコン
層１２と窒化シリコン層３０の双方）を除去して開口３
７を形成しなければならないことを除いて、図８に示す
ものと類似の構造を形成する。窒化シリコン層３０は、
半導体物質１０上にオームおよびゲート電極から成るコ
ンデンサを形成するのに有用である。当業者は、図９に
示すようなコンデンサを製造することができるであろう
から、詳細な工程はここでは示さない。
【００２３】図１０は、本発明の別の実施例を示す。図
１０が示すのは、更に処理が進んだ状態における図６の
構造である。アルミニウムを含む誘電体層４０を、少な
くとも活性領域１５上と開口３５内とに形成する。誘電
体層４０上に、シリコンと酸素とを含む誘電体層４１を
形成する。
１０が示すのは、更に処理が進んだ状態における図６の
構造である。アルミニウムを含む誘電体層４０を、少な
くとも活性領域１５上と開口３５内とに形成する。誘電
体層４０上に、シリコンと酸素とを含む誘電体層４１を
形成する。
【００２４】図１１は、更に処理が進んだ状態における
図１０の構造を示す。フッ素をベースとした反応性イオ
ン・エッチングを用いて、誘電体層４１の一部を除去す
る。好ましくは、誘電体層１４を除去するのに用いた処
理と同じ処理を用いる。この場合エッチングは異方性で
あるので、誘電体層４１の一部は、誘電体層３１および
誘電体層３２の側壁に隣接した、開口３５内のスペーサ
として残される。次に、ここに記載した、誘電体層１３
を除去するためのウエット・エッチング処理を用いて、
誘電体層４０を除去する。誘電体層４０は、スペーサの
一部を形成する。このスペーサは開口３５を縮小して、
ゲート長を短くできるように作用する。本実施例の技術
を用いることによって、深いサブミクロンのゲート長を
形成することができる。
図１０の構造を示す。フッ素をベースとした反応性イオ
ン・エッチングを用いて、誘電体層４１の一部を除去す
る。好ましくは、誘電体層１４を除去するのに用いた処
理と同じ処理を用いる。この場合エッチングは異方性で
あるので、誘電体層４１の一部は、誘電体層３１および
誘電体層３２の側壁に隣接した、開口３５内のスペーサ
として残される。次に、ここに記載した、誘電体層１３
を除去するためのウエット・エッチング処理を用いて、
誘電体層４０を除去する。誘電体層４０は、スペーサの
一部を形成する。このスペーサは開口３５を縮小して、
ゲート長を短くできるように作用する。本実施例の技術
を用いることによって、深いサブミクロンのゲート長を
形成することができる。
【００２５】図１２は、更に処理が進んだ状態における
図１１の構造を示す。図８を参照して示しかつ説明した
ように、ゲート領域を形成する。
図１１の構造を示す。図８を参照して示しかつ説明した
ように、ゲート領域を形成する。
【００２６】以上、ゲート領域を形成する方法について
述べた。窒化シリコンから成る誘電体層、アルミニウム
を含む誘電体層、ならびにシリコンおよび酸素を含む誘
電体層の積層構造を、種々の工程において用いることに
より、高出力プラズマによる窒化シリコンのエッチング
が防がれる。これによって、活性領域内の半導体物質表
面への損傷を防ぐ。窒化アルミニウムを犠牲層として用
い、必要なときはいつでも、高温工程を行う前に、それ
を除去する。このように、半導体処理に窒化アルミニウ
ムを効果的に用いることができる。
述べた。窒化シリコンから成る誘電体層、アルミニウム
を含む誘電体層、ならびにシリコンおよび酸素を含む誘
電体層の積層構造を、種々の工程において用いることに
より、高出力プラズマによる窒化シリコンのエッチング
が防がれる。これによって、活性領域内の半導体物質表
面への損傷を防ぐ。窒化アルミニウムを犠牲層として用
い、必要なときはいつでも、高温工程を行う前に、それ
を除去する。このように、半導体処理に窒化アルミニウ
ムを効果的に用いることができる。
【００２７】この処理の利点は、従来の光学的リソグラ
フ技術を用いて、再現可能にサブミクロン単位の大きさ
のゲートを製造可能なことである。SiO2の異方性ＲＩＥ
エッチングを利用することにより、ゲート長の正確な制
御が可能であり、結果的に電界効果トランジスタのスレ
シホールド電圧が均一となる。また、高温で蒸着された
低抵抗性アルミニウムを用いることにより、平坦で導電
性の高いゲート電極を形成することができる。
フ技術を用いて、再現可能にサブミクロン単位の大きさ
のゲートを製造可能なことである。SiO2の異方性ＲＩＥ
エッチングを利用することにより、ゲート長の正確な制
御が可能であり、結果的に電界効果トランジスタのスレ
シホールド電圧が均一となる。また、高温で蒸着された
低抵抗性アルミニウムを用いることにより、平坦で導電
性の高いゲート電極を形成することができる。
【図１】製造開始段階における、本発明の第１実施例を
示す拡大断面図。
示す拡大断面図。
【図２】処理の進行に沿って、本発明の第１実施例を示
す拡大断面図。
す拡大断面図。
【図３】処理の進行に沿って、本発明の第１実施例を示
す拡大断面図。
す拡大断面図。
【図４】処理の進行に沿って、本発明の第１実施例を示
す拡大断面図。
す拡大断面図。
【図５】処理の進行に沿って、本発明の第１実施例を示
す拡大断面図。
す拡大断面図。
【図６】処理の進行に沿って、本発明の第１実施例を示
す拡大断面図。
す拡大断面図。
【図７】処理の進行に沿って、本発明の第１実施例を示
す拡大断面図。
す拡大断面図。
【図８】処理の進行に沿って、本発明の第１実施例を示
す拡大断面図。
す拡大断面図。
【図９】製造の中間段階における、本発明の第２実施例
を示す拡大断面図。
を示す拡大断面図。
【図１０】製造の中間段階における、本発明の第３実施
例を示す拡大断面図。
例を示す拡大断面図。
【図１１】処理の進行に沿って、本発明の第３実施例を
示す拡大断面図。
示す拡大断面図。
【図１２】処理の進行に沿って、本発明の第３実施例を
示す拡大断面図。
示す拡大断面図。
１０ 半導体物質 １２ 窒化シリコン層 １３，３１，４０ アルミニウム誘電体層 １４，３２，４１ 酸素／シリコン誘電体層 １５ 活性領域 １６ チャネル領域 １８ マスキング層 ２１ ソース領域 ２２ ドレイン領域 ２５ マスキング層 ２７ オーム金属 ３５，３７ 開口 ３８ バリア金属層 ３９ 上部金属層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/306 Ｈ０１Ｌ 21/306 Ｅ
Claims (5)
- 【請求項１】半導体素子のゲート構造を形成する方法で
あって：チャネル領域（１６）、ソース領域（２１）、
およびドレイン領域が（２２）が形成され、前記チャネ
ル領域上に第１窒化シリコン層（１２）を有する半導体
物質（１０）を用意する段階；前記第１窒化シリコン層
（１２）上にアルミニウムを含む第１誘電体層（３１）
を形成する段階；前記第１誘電体層（３１）上に、シリ
コンおよび酸素を含む第２誘電体層（３２）を形成する
段階；前記第２誘電体層（３２）と前記第１誘電体層
（３１）の一部を除去して、前記チャネル領域（１６）
の一部に開口（３５）を形成すると共に、前記第１窒化
シリコン層（１２）の露出部分を形成し、前記第２誘電
体層（３２）および前記第１誘電体層（３１）の開口
（３５）が側壁を有するように形成する段階；前記第１
窒化シリコン層（１２）の前記露出部分を除去して、前
記半導体物質（１０）への開口（３７）を形成する段
階；および前記半導体物質（１０）への開口（３７）内
の半導体物質（１０）上、および前記第２誘電体層（３
２）の一部に達するゲート層（３８，３９）を形成する
段階；から成ることを特徴とする方法。 - 【請求項２】前記第１窒化シリコン層（１２）を形成す
る段階は、実質的に水分および水素がない第１窒化シリ
コン層（１２）の形成から成ることを特徴とする、請求
項１記載の方法。 - 【請求項３】更に：前記第２誘電体層（３２）の一部お
よび前記第１誘電体層（３１）の一部を除去する段階の
後に、前記第２誘電体層（３２）上、ならびに前記開口
（３７）内の前記第２誘電体層（３２）の側壁、前記第
１誘電体層（３１）の側壁、および前記第１窒化シリコ
ン層（１２）上に、アルミニウムを含む第３誘電体層
（４０）を形成する段階；前記第３誘電体層（４０）上
にシリコンおよび酸素を含む第４誘電体層（４１）を形
成する段階；および前記第４誘電体層（４１）の一部お
よび前記第３誘電体層（４０）の一部を除去し、前記第
１誘電体層（３１）および前記第２誘電体層（３２）の
側壁に隣接して、前記第１窒化シリコン層（１２）の露
出部分の一部上にスペーサを残す段階；を含むことを特
徴とする請求項１記載の方法。 - 【請求項４】半導体素子のゲート構造を形成する方法で
あって：半導体物質（１０）を用意する段階；前記半導
体物質上に第１窒化シリコン層（１２）を形成する段
階；前記第１窒化シリコン層（１２）上に、アルミニウ
ムを含む第１誘電体層（１３）を形成する段階；前記第
１誘電体層（１３）上に、シリコンおよび酸素を含む第
２誘電体層（１４）を形成する段階；前記第２誘電体層
（１４）の一部、前記第１誘電体層（１３）の一部、お
よび前記第１窒化シリコン層（１２）の一部を除去し
て、活性領域（１５）を形成する段階；前記活性領域
（１５）内の半導体物質（１０）に、チャネル領域（１
６）、ソース領域（２１）およびドレイン領域（２２）
を形成する段階；前記チャネル領域（１６）上に第２窒
化シリコン層（３０）を形成する段階；前記第１窒化シ
リコン層（３０）上に、アルミニウムを含む第３誘電体
層（３１）を形成する段階；前記第３誘電体層（３１）
上に、シリコンおよび酸素を含む第４誘電体層（３２）
を形成する段階；前記第４誘電体層（３２）と前記第３
誘電体層（３１）の一部を除去して、前記チャネル領域
（１６）の一部に開口（３５）を形成し、前記第４誘電
体層（３２）および前記第３誘電体層（３１）の開口
（３５）が側壁を有するように形成する段階；前記第４
誘電体層（３２）上、ならびに前記開口内の前記第４誘
電体層（３２）の側壁上、前記第３誘電体層（３１）の
側壁上、および前記第１窒化シリコン層（１２）上に、
アルミニウムを含む第５誘電体層（４０）を形成する段
階；前記第５誘電体層（４０）上に、シリコンおよび酸
素を含む第６誘電体層（４１）を形成する段階；前記第
６誘電体層（４１）の一部、および前記第５誘電体層
（４０）の一部を除去し、前記第４誘電体層（３２）お
よび前記第３誘電体層（３１）の側壁に隣接してスペー
サを残す段階；前記スペーサをマスクとして用いて、前
記第１窒化シリコン層の一部を除去し、前記半導体物質
（１０）への開口を形成する段階；および前記半導体物
質（１０）への開口内の前記半導体物質（１０）上、お
よび前記第６誘電体層（４１）の一部に達するゲート層
（３８，３９）を形成する段階；から成ることを特徴と
する方法。 - 【請求項５】半導体ゲート構造であって：チャネル領域
（１６）、ソース領域（２１）およびドレイン領域（２
２）が形成され、前記チャネル領域上に第１窒化シリコ
ン層（１２）を有する、ＩＩＩ−Ｖ族半導体物質（１
０）；前記第１窒化シリコン層上に配された、アルミニ
ウムを含む第１誘電体層（３１）；前記第１誘電体層上
に配された第１二酸化シリコン層（３２）；前記チャネ
ル領域（１６）の一部に、前記第１二酸化シリコン層
（３２）、前記第１誘電体層（３１）、および前記第１
窒化シリコン層（１２）に形成された、ＩＩＩ−Ｖ族半
導体物質（１０）への開口（３７）であって、側壁を有
する、前記第１二酸化シリコン（３２）、前記第１誘電
体層（３１）および前記第１窒化シリコン層（１２）の
前記開口（３７）；および前記ＩＩＩ−Ｖ族半導体物質
（１０）への開口（３７）内の前記ＩＩＩ−Ｖ族半導体
物質（１０）上に配され、前記第１二酸化シリコン層
（３２）の一部に達するゲート層（３８，３９）；から
成ることを特徴とする半導体ゲート構造。
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