JPH0226025A - コンタクトホールの形成方法 - Google Patents
コンタクトホールの形成方法Info
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- JPH0226025A JPH0226025A JP17562088A JP17562088A JPH0226025A JP H0226025 A JPH0226025 A JP H0226025A JP 17562088 A JP17562088 A JP 17562088A JP 17562088 A JP17562088 A JP 17562088A JP H0226025 A JPH0226025 A JP H0226025A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置のコンタクト窓成形方法、特に枚葉式プロセ
スによるコンタクト窓の形成方法に関し、製造コストの
低減、製造工数の減少、製造手番の短縮が図れるダメー
ジ除去方法を含むコンタクト窓の形成方法を提供するこ
とを目的とし、平行平板型プラズマエツチング装置を用
い、レジスト膜をマスクにしてプラズマ処理を行い、半
導体基板上の絶縁膜に該半導体基板面を表出するコンタ
クト窓を形成する工程、該エツチング装置内を酸素雰囲
気に切換えてプラズマ処理を行い、該レジスト膜をアッ
シング除去する工程、該エツチング装置内の酸素雰囲気
に弗化炭素ガスを添加し、且つ上記コンタクト窓の形成
及びレジスト膜のアッシングの際より低い高周波出力で
プラズマ処理を行い、該コンタクト窓内に表出する半導
体基板面のダメージ層をエツチング除去する工程を含ん
で構成する。
スによるコンタクト窓の形成方法に関し、製造コストの
低減、製造工数の減少、製造手番の短縮が図れるダメー
ジ除去方法を含むコンタクト窓の形成方法を提供するこ
とを目的とし、平行平板型プラズマエツチング装置を用
い、レジスト膜をマスクにしてプラズマ処理を行い、半
導体基板上の絶縁膜に該半導体基板面を表出するコンタ
クト窓を形成する工程、該エツチング装置内を酸素雰囲
気に切換えてプラズマ処理を行い、該レジスト膜をアッ
シング除去する工程、該エツチング装置内の酸素雰囲気
に弗化炭素ガスを添加し、且つ上記コンタクト窓の形成
及びレジスト膜のアッシングの際より低い高周波出力で
プラズマ処理を行い、該コンタクト窓内に表出する半導
体基板面のダメージ層をエツチング除去する工程を含ん
で構成する。
本発明は半導体装置のコンタクト窓成形方法、特に枚葉
式プロセスによるコンタクト窓の形成方法に関する。
式プロセスによるコンタクト窓の形成方法に関する。
高集積化され各種パターンが微小化される半導体装置に
おいては、性能や製造歩留りを向上するために、高いパ
ターニング精度を有するエツチング技術が要望される。
おいては、性能や製造歩留りを向上するために、高いパ
ターニング精度を有するエツチング技術が要望される。
現在上記要望に応えるエツチング手段として、リアクテ
ィブイオンエツチング（ＲＩＥ）が主として用いられて
いる。
ィブイオンエツチング（ＲＩＥ）が主として用いられて
いる。
このＲＴＥ処理は、平行平板型の装置を用い、陰極とな
るターゲット電極上に被処理基板を置き、これに平行な
対向電極との間に高周波電力を印加して行われるエツチ
ング方法で、この際ターゲット電極表面上に形成される
陰極降下（陰極鞘）内の基板面に対して垂直方向の電界
に沿って活性ガスイオンが基板面に垂直に入射し、その
向きにエツチングが進行するために、サイドエツチング
を生ぜずに高いエツチング精度が得られる。
るターゲット電極上に被処理基板を置き、これに平行な
対向電極との間に高周波電力を印加して行われるエツチ
ング方法で、この際ターゲット電極表面上に形成される
陰極降下（陰極鞘）内の基板面に対して垂直方向の電界
に沿って活性ガスイオンが基板面に垂直に入射し、その
向きにエツチングが進行するために、サイドエツチング
を生ぜずに高いエツチング精度が得られる。
このＲＩＥ処理は多くは基板−枚毎の枚葉処理であるた
めに、処理効率を高めて実用性を得るのに高出力プラズ
マによる処理がなされ、そのために高エネルギーを持っ
た活性ガスイオンが基板面に注入されて、基板面に大き
なダメージを与えるという欠点を持っている。
めに、処理効率を高めて実用性を得るのに高出力プラズ
マによる処理がなされ、そのために高エネルギーを持っ
た活性ガスイオンが基板面に注入されて、基板面に大き
なダメージを与えるという欠点を持っている。
また上記ＲＩＢ処理に続く枚葉処理プロセスに、同一の
装置を用いた酸素（０□）プラズマ処理により上記ＲＩ
Ｅ処理のマスクに用いたレジストをアッシング（灰化）
除去する工程があるが、この工程においてもＲＩＢ処理
同様に高出力プラズマによる処理がなされるので、同様
基板面に大きなダメージを及ぼす。
装置を用いた酸素（０□）プラズマ処理により上記ＲＩ
Ｅ処理のマスクに用いたレジストをアッシング（灰化）
除去する工程があるが、この工程においてもＲＩＢ処理
同様に高出力プラズマによる処理がなされるので、同様
基板面に大きなダメージを及ぼす。
以上により枚葉処理による半導体装置の製造プロセスに
おいては、基板面に及ぼされたダメージによる特性劣化
の問題が顕在化しており、ダメージを除去することが半
導体装置の性能及び歩留りを向上するための重要な要素
になっている。
おいては、基板面に及ぼされたダメージによる特性劣化
の問題が顕在化しており、ダメージを除去することが半
導体装置の性能及び歩留りを向上するための重要な要素
になっている。
そして、半導体装置の製造コスト及び製造手番を増大せ
しめないために、上記ダメージ除去を、時間及び工数を
かけずに容易に行う方法が要望されている。
しめないために、上記ダメージ除去を、時間及び工数を
かけずに容易に行う方法が要望されている。
枚葉処理による製造プロセスにおいては、半導体基板上
の絶縁膜にコンタクト窓を形成する際にも、前記ＲＩＥ
処理が用いられ、該ＲＩＥ処理に用いたレジストマスク
の除去にも前記アッシング処理が用いられる。
の絶縁膜にコンタクト窓を形成する際にも、前記ＲＩＥ
処理が用いられ、該ＲＩＥ処理に用いたレジストマスク
の除去にも前記アッシング処理が用いられる。
そのためコンタクト窓内に表出する基板面にエツチング
ガスのイオン及び酸素イオン等によって顕著なダメージ
層が形成され、その侭の状態でコンタクト窓上に配線を
形成した場合、前記ダメージ層の介在によって半導体基
板と配線とのコンタクト抵抗が異常に高くなるという問
題を生ずる。 そこで従来は第４図に示すように、コン
タクト窓開孔工程３１において、レジストをマスクにし
たＲＩＩｌ！処理によるコンタクト窓を開孔し、次いで
同一装置内における０２プラズマ処理によるレジストア
ッシング工程３２で前記レジストマスクを除去した後、
ウェット法によるダメージ除去工程３３で弗酸（ＨＦ）
と硝酸（ＨＮＯｆｆ）との混液等によるウェットエツチ
ング処理によって上記ダメージ層の除去を行うことによ
り、基板と配線とのコンタクト抵抗を減少させ、これに
よってコンタクト抵抗の増大に起因する半導体装置の性
能劣化の防止がなされていた。
ガスのイオン及び酸素イオン等によって顕著なダメージ
層が形成され、その侭の状態でコンタクト窓上に配線を
形成した場合、前記ダメージ層の介在によって半導体基
板と配線とのコンタクト抵抗が異常に高くなるという問
題を生ずる。 そこで従来は第４図に示すように、コン
タクト窓開孔工程３１において、レジストをマスクにし
たＲＩＩｌ！処理によるコンタクト窓を開孔し、次いで
同一装置内における０２プラズマ処理によるレジストア
ッシング工程３２で前記レジストマスクを除去した後、
ウェット法によるダメージ除去工程３３で弗酸（ＨＦ）
と硝酸（ＨＮＯｆｆ）との混液等によるウェットエツチ
ング処理によって上記ダメージ層の除去を行うことによ
り、基板と配線とのコンタクト抵抗を減少させ、これに
よってコンタクト抵抗の増大に起因する半導体装置の性
能劣化の防止がなされていた。
しかし上記ウェットエツチング処理によってダメージ層
を除去する工程３３を含む従来のコンタクト窓形成方法
においては、該ダメージ除去工程３？において、一定の
エツチングレートを保つために薬品の使用回数に制限を
生じてその消費量が増大し、且つ基板の並べ替え等工程
が複雑になるために、製造コスト、製造工数及び製造手
番の増大を招くという問題があった。
を除去する工程３３を含む従来のコンタクト窓形成方法
においては、該ダメージ除去工程３？において、一定の
エツチングレートを保つために薬品の使用回数に制限を
生じてその消費量が増大し、且つ基板の並べ替え等工程
が複雑になるために、製造コスト、製造工数及び製造手
番の増大を招くという問題があった。
そこで本発明は、製造コストの低減、製造工数の減少、
製造手番の短縮が図れるダメージ除去方法を含むコンタ
クト窓の形成方法を提供することを目的とする。
製造手番の短縮が図れるダメージ除去方法を含むコンタ
クト窓の形成方法を提供することを目的とする。
上記課題は、平行平板型プラズマエツチング装置を用い
、レジスト膜をマスクにしてプラズマ処理を行い、半導
体基板上の絶縁膜に該半導体基板面を表出するコンタク
ト窓を形成する工程、該エツチング装置内を酸素雰囲気
に切換えてプラズマ処理を行い、該レジスト膜をアッシ
ング除去する工程、該エツチング装置内の酸素雰囲気に
弗化炭素ガスを添加し、且つ上記コンタクト窓の形成及
びレジスト膜のアッシングの際より低い高周波出力でプ
ラズマ処理を行い、該コンタクト窓内に表出する半導体
基板面のダメージ層をエツチング除去する工程を含む本
発明によるコンタクトホールの形成方法によって解決さ
れる。
、レジスト膜をマスクにしてプラズマ処理を行い、半導
体基板上の絶縁膜に該半導体基板面を表出するコンタク
ト窓を形成する工程、該エツチング装置内を酸素雰囲気
に切換えてプラズマ処理を行い、該レジスト膜をアッシ
ング除去する工程、該エツチング装置内の酸素雰囲気に
弗化炭素ガスを添加し、且つ上記コンタクト窓の形成及
びレジスト膜のアッシングの際より低い高周波出力でプ
ラズマ処理を行い、該コンタクト窓内に表出する半導体
基板面のダメージ層をエツチング除去する工程を含む本
発明によるコンタクトホールの形成方法によって解決さ
れる。
即ち本発明の方法においては、エツチングガスによるコ
ンタクト窓開孔のＲＩＢ処理を終わり、Ｏｔガスによる
レジストマスクのアッシング除去処理を終わった後、同
一装置内で０□ガスに少量の弗化炭素を混入することに
よって該Ｏｚガスにシリコンのエツチング性を付与し、
ＲＩＥ処理及びアッシング処理の場合の１７２以下程度
の低い高周波出力による前記弗化炭素を１０〜２０％程
度含むＯｔガスのプラズマ処理を行って、コンタクト窓
内に表出する半導体基板面のダメージ層をエツチング除
去する。
ンタクト窓開孔のＲＩＢ処理を終わり、Ｏｔガスによる
レジストマスクのアッシング除去処理を終わった後、同
一装置内で０□ガスに少量の弗化炭素を混入することに
よって該Ｏｚガスにシリコンのエツチング性を付与し、
ＲＩＥ処理及びアッシング処理の場合の１７２以下程度
の低い高周波出力による前記弗化炭素を１０〜２０％程
度含むＯｔガスのプラズマ処理を行って、コンタクト窓
内に表出する半導体基板面のダメージ層をエツチング除
去する。
少量の弗化炭素を含むＯ！ガスによるＲＩＥ処理におい
ては、コンタクト窓内に表出する基板面に付着或いは叩
き込まれた有機系の汚染物質は酸素イオン或いは酸素ラ
ジカルによって灰化除去され、表出した清浄な半導体面
が弗素イオン及び弗素ラジカルによってエツチングされ
てダメージ層が完全に除去されていく。そして高周波出
力を低い値に設定することによって、エツチングレート
は低く維持されるので著しくオーバエツチングを生ずる
ことがなく、且つ該ダメージ層除去のためのＲＩＥ処理
によって新たに生ずるダメージの量は極めて少なくなる
。
ては、コンタクト窓内に表出する基板面に付着或いは叩
き込まれた有機系の汚染物質は酸素イオン或いは酸素ラ
ジカルによって灰化除去され、表出した清浄な半導体面
が弗素イオン及び弗素ラジカルによってエツチングされ
てダメージ層が完全に除去されていく。そして高周波出
力を低い値に設定することによって、エツチングレート
は低く維持されるので著しくオーバエツチングを生ずる
ことがなく、且つ該ダメージ層除去のためのＲＩＥ処理
によって新たに生ずるダメージの量は極めて少なくなる
。
従って本発明によれば、Ｒ１１！処理によるコンタクト
窓の開孔、０！プラズマによるレジストマスクのアッシ
ング除去、及び０２に弗化炭素を少量添加したガスを用
いたＲＩＥ処理によるダメージ層の除去を、同一の平行
平板型のエツチング装置内で、被処理半導体基板を同一
場所に固定した侭の状態で、引き続いて行うことができ
るので、ダメージ層除去のために生ずる手間は殆ど皆無
に等しくなり、且つ薬品も不用になる。
窓の開孔、０！プラズマによるレジストマスクのアッシ
ング除去、及び０２に弗化炭素を少量添加したガスを用
いたＲＩＥ処理によるダメージ層の除去を、同一の平行
平板型のエツチング装置内で、被処理半導体基板を同一
場所に固定した侭の状態で、引き続いて行うことができ
るので、ダメージ層除去のために生ずる手間は殆ど皆無
に等しくなり、且つ薬品も不用になる。
以下本発明を、図示実施例により具体的に説明する。
第１図（ａ）〜（Ｇ）は本発明に係る一実施例の工程断
面図、第２図はＲＩＢ装置の模式図、第３図はダメージ
層除去の際の（０，＋ＣＦａ）プラズマ処理時間とコン
タクト抵抗の関係を示す図である。
面図、第２図はＲＩＢ装置の模式図、第３図はダメージ
層除去の際の（０，＋ＣＦａ）プラズマ処理時間とコン
タクト抵抗の関係を示す図である。
本発明の方法により例えばＭＯ３半導体装置のコンタク
ト窓を形成するに際しては、第１図（ａ）に示すように
、フィールド酸化膜２及びその下部のｐ型チャネルスト
ッパ３によって画定されたｐ型シリコン（Ｓｉ）基板１
面の素子領域４上にゲート酸化膜５を介してポリＳｉ等
よりなるゲート電極６を形成し、該素子領域４の基板内
にゲート電極の側面に整合してｎ゛型ソース領域７及び
ｎ゛型ドレイン領域８を形成してなる被処理基板のシリ
コン表出面に不純物ブロック用酸化膜９を形成し、次い
でＣＶＤ法により該基板上に例えばＰＳＧからなる厚さ
５０００〜６０００人程度の眉間絶縁膜１０を形成した
後、通常のフォトプロセスにより上記層間絶縁膜１０上
にソース及び、ドレイン領域７及び８に対するコンタク
ト窓に対応する開孔１１及び１２を有するレジストマス
ク層１３を形成する。
ト窓を形成するに際しては、第１図（ａ）に示すように
、フィールド酸化膜２及びその下部のｐ型チャネルスト
ッパ３によって画定されたｐ型シリコン（Ｓｉ）基板１
面の素子領域４上にゲート酸化膜５を介してポリＳｉ等
よりなるゲート電極６を形成し、該素子領域４の基板内
にゲート電極の側面に整合してｎ゛型ソース領域７及び
ｎ゛型ドレイン領域８を形成してなる被処理基板のシリ
コン表出面に不純物ブロック用酸化膜９を形成し、次い
でＣＶＤ法により該基板上に例えばＰＳＧからなる厚さ
５０００〜６０００人程度の眉間絶縁膜１０を形成した
後、通常のフォトプロセスにより上記層間絶縁膜１０上
にソース及び、ドレイン領域７及び８に対するコンタク
ト窓に対応する開孔１１及び１２を有するレジストマス
ク層１３を形成する。
次いで上記被処理基ｆｆｉ、５１を従来通り第２図に示
すリアクティブイオンエツチング（ＲＩＢ）装置５２の
ターゲット電極５３上に搭載し、ガス導入口５４から所
定流量の例えば３弗化メタン（ＣＨＦａ）ガスを流入し
、真空排気口５５から所定の排気を行ってエツチング装
置５２内のガス圧を０．１〜ｌ Ｔｏｒｒ程度に保った
状態で、ターゲット電極５３と対向電８ｉ５６との間に
ｌ〜２Ｗ／ａｍ”程度の出力密度を有する高周波出力を
印加し、第１図（ｂｌに示すようにレジストマスク層１
３の開孔１１及び１２を介し、眉間絶縁膜１０及びその
下部の不純物ブロック用酸化膜９のＲＩＥ処理を行って
、該眉間絶縁膜１０及び不純物ブロック用酸化膜９にソ
ース領域７及びドレイン領域′８を表出するコンタクト
窓工４及び１５を開孔する。ここでコンタクト窓１４及
び１５内に表出するソース領域７及びドレイン領域８の
表面には、例えば数１０人程度の深さのダメージ層１６
が形成される。
すリアクティブイオンエツチング（ＲＩＢ）装置５２の
ターゲット電極５３上に搭載し、ガス導入口５４から所
定流量の例えば３弗化メタン（ＣＨＦａ）ガスを流入し
、真空排気口５５から所定の排気を行ってエツチング装
置５２内のガス圧を０．１〜ｌ Ｔｏｒｒ程度に保った
状態で、ターゲット電極５３と対向電８ｉ５６との間に
ｌ〜２Ｗ／ａｍ”程度の出力密度を有する高周波出力を
印加し、第１図（ｂｌに示すようにレジストマスク層１
３の開孔１１及び１２を介し、眉間絶縁膜１０及びその
下部の不純物ブロック用酸化膜９のＲＩＥ処理を行って
、該眉間絶縁膜１０及び不純物ブロック用酸化膜９にソ
ース領域７及びドレイン領域′８を表出するコンタクト
窓工４及び１５を開孔する。ここでコンタクト窓１４及
び１５内に表出するソース領域７及びドレイン領域８の
表面には、例えば数１０人程度の深さのダメージ層１６
が形成される。
なお、第２図において、５７は高周波発振器、５８は接
地点、５９はコンデンサを示す。
地点、５９はコンデンサを示す。
次いで前記被処理基板５１をターゲット電極５３上に搭
載した侭、第２図のＲＩ［！装置５２内を０２で置換し
、該０８雰囲気の圧力をＩ Ｔｏｒｒ程度に維持した状
態で、電極５３．５６間に２〜２，５ Ｗ／ｃｍ”程度
の出力密度を有する高周波出力を印加し、第１図（Ｃ１
に示すように、該０２プラズマによってレジストマスク
層１３をアッシング除去する。この際、前記ダメージ層
１６は１００人程程度深さに拡大する。
載した侭、第２図のＲＩ［！装置５２内を０２で置換し
、該０８雰囲気の圧力をＩ Ｔｏｒｒ程度に維持した状
態で、電極５３．５６間に２〜２，５ Ｗ／ｃｍ”程度
の出力密度を有する高周波出力を印加し、第１図（Ｃ１
に示すように、該０２プラズマによってレジストマスク
層１３をアッシング除去する。この際、前記ダメージ層
１６は１００人程程度深さに拡大する。
次いでＲＩＥ装置内の０□雰囲気に約２０％程度の４弗
化炭素（ＣＦ４）を添加しくこの際装置内のガス圧は１
．２ Ｔｏｒｒ程度になる）、前記コンタクト窓開孔の
際の１７２程度、例えば１〜２Ｗ／ａｍ”程度の出力密
度を有する高周波出力を２０〜６０秒程度印加し、励起
された酸素及び弗素のイオン及びラジカルによって、第
１図（ｄｌに示すように、コンタクト窓１４．１５内に
表出するダメージ層１６をエツチング除去する。
化炭素（ＣＦ４）を添加しくこの際装置内のガス圧は１
．２ Ｔｏｒｒ程度になる）、前記コンタクト窓開孔の
際の１７２程度、例えば１〜２Ｗ／ａｍ”程度の出力密
度を有する高周波出力を２０〜６０秒程度印加し、励起
された酸素及び弗素のイオン及びラジカルによって、第
１図（ｄｌに示すように、コンタクト窓１４．１５内に
表出するダメージ層１６をエツチング除去する。
この際、エツチングガスが０２を主体としているため、
絶縁膜のエツチング量は極めて微量である。
絶縁膜のエツチング量は極めて微量である。
またダメージ層１６を除去した部分に凹部１７が形成さ
れるが、高々１００程度度であるので素子の性能に影響
を及ぼすことはない。
れるが、高々１００程度度であるので素子の性能に影響
を及ぼすことはない。
ついで通常の工程により、第１図（ｅ）に示すように、
コンタクト窓１４及び１５上にアルミニウム（ＡＩ）若
しくはＡ１合金等よりなるソース配線１８及びドレイン
配線１９を形成し、以後図示しない被覆絶縁膜の形成等
がなさて本発明の方法を用いたＭＯ３型半導体装置が完
成する。
コンタクト窓１４及び１５上にアルミニウム（ＡＩ）若
しくはＡ１合金等よりなるソース配線１８及びドレイン
配線１９を形成し、以後図示しない被覆絶縁膜の形成等
がなさて本発明の方法を用いたＭＯ３型半導体装置が完
成する。
第３図はダメージ層除去に従来のウェットエツチング法
を用いて１．５にΩ程度のコンタクト抵抗が得られる試
料に付いて、上記（Ｏｘ ＋ＣＦ４）プラズマ処理の時
間とコンタクト抵抗の関係を示した図で、この図の曲線
Ｃから本実施例の場合約２０秒程度でダメージ層の除去
は完了し、それ以後コンタクト抵抗が一定の値になるこ
とがわかる。またその際のコンタクト抵抗は５００〜８
００Ω程度になり、従来方法による１、５にΩに比べて
大幅に減少した値になる。
を用いて１．５にΩ程度のコンタクト抵抗が得られる試
料に付いて、上記（Ｏｘ ＋ＣＦ４）プラズマ処理の時
間とコンタクト抵抗の関係を示した図で、この図の曲線
Ｃから本実施例の場合約２０秒程度でダメージ層の除去
は完了し、それ以後コンタクト抵抗が一定の値になるこ
とがわかる。またその際のコンタクト抵抗は５００〜８
００Ω程度になり、従来方法による１、５にΩに比べて
大幅に減少した値になる。
以上説明のように本発明の方法によれば、コンタクト窓
の開孔及び、レジストマスク除去に際してコンタクト窓
内に表出する半導体基板面に形成されるダメージ層の除
去を、同一のＲ１ε処理装置内のターゲット電極上に被
処理基板を固定した侭の状態で連続して行うことができ
るので、ダメージ層除去のために生ずる手間は殆ど皆無
に等しくなり、且つ薬品も不用になる。またコンタクト
抵抗も従来に比べて大幅に減少できる。
の開孔及び、レジストマスク除去に際してコンタクト窓
内に表出する半導体基板面に形成されるダメージ層の除
去を、同一のＲ１ε処理装置内のターゲット電極上に被
処理基板を固定した侭の状態で連続して行うことができ
るので、ダメージ層除去のために生ずる手間は殆ど皆無
に等しくなり、且つ薬品も不用になる。またコンタクト
抵抗も従来に比べて大幅に減少できる。
従って本発明は半導体装置の製造コストの低減、製造工
数の減少、製造手番の短縮及び性能向上に極めて有効で
ある。
数の減少、製造手番の短縮及び性能向上に極めて有効で
ある。
第１図（ａ）〜（ｅ）は本発明に係る一実施例の工程断
面図、 第２図はＲＩＥ装置の模式図、 第３図はダメージ層除去の際の（０□＋ｃｒｔ）プラズ
マ処理時間とコンタクト抵抗の関係を示す図、第４図は
従来方法の工程図である。 図において、 １はｐ−型Ｓｉ基板、 ２はフィールド酸化膜、 ３はｐ型チャネルストッパ、 ４は素子領域、 ５はゲート酸化膜、 ６はゲート電極、 ７はｎ′″型ソース領域、 ８はｎ゛型ドレイン領域、 ９は不純物ブロック用酸化膜、 １０は眉間絶縁膜、 １１．１２はレジストマスクの開孔、 １３はレジストマスク層、 １４．１５はコンタクト窓、 １６はダメージ層、 １７は凹部、 １８はソース配線、 １９はドレイン配線 を示す。 木に−１の一焚施伊１の］経町命日 拓１目 （角の１Ｌ） ＲＩＥ装置の不粟式図 第 ２ ｍ 木老哨の一寅範４月の工程灯面図 暑 ｊ 口 （その１） （０２十ＣＦ令）プラズマ処理時閉 （ＯｚｔＣり）丁フズマ処理時間ヒコンク７ト抵抗の関
イ釈第 ３ 口 従来方二大の工オヱ図 第４図
面図、 第２図はＲＩＥ装置の模式図、 第３図はダメージ層除去の際の（０□＋ｃｒｔ）プラズ
マ処理時間とコンタクト抵抗の関係を示す図、第４図は
従来方法の工程図である。 図において、 １はｐ−型Ｓｉ基板、 ２はフィールド酸化膜、 ３はｐ型チャネルストッパ、 ４は素子領域、 ５はゲート酸化膜、 ６はゲート電極、 ７はｎ′″型ソース領域、 ８はｎ゛型ドレイン領域、 ９は不純物ブロック用酸化膜、 １０は眉間絶縁膜、 １１．１２はレジストマスクの開孔、 １３はレジストマスク層、 １４．１５はコンタクト窓、 １６はダメージ層、 １７は凹部、 １８はソース配線、 １９はドレイン配線 を示す。 木に−１の一焚施伊１の］経町命日 拓１目 （角の１Ｌ） ＲＩＥ装置の不粟式図 第 ２ ｍ 木老哨の一寅範４月の工程灯面図 暑 ｊ 口 （その１） （０２十ＣＦ令）プラズマ処理時閉 （ＯｚｔＣり）丁フズマ処理時間ヒコンク７ト抵抗の関
イ釈第 ３ 口 従来方二大の工オヱ図 第４図
Claims (1)
- 【特許請求の範囲】 平行平板型プラズマエッチング装置を用い、レジスト膜
をマスクにしてプラズマ処理を行い、半導体基板上の絶
縁膜に該半導体基板面を表出するコンタクト窓を形成す
る工程、 該エッチング装置内を酸素雰囲気に切換えてプラズマ処
理を行い、該レジスト膜をアッシング除去する工程、 該エッチング装置内の酸素雰囲気に弗化炭素ガスを添加
し、且つ上記コンタクト窓の形成及びレジスト膜のアッ
シングの際より低い高周波出力でプラズマ処理を行い、
該コンタクト窓内に表出する半導体基板面のダメージ層
をエッチング除去する工程を含むことを特徴とするコン
タクトホールの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17562088A JPH07120649B2 (ja) | 1988-07-14 | 1988-07-14 | コンタクトホールの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17562088A JPH07120649B2 (ja) | 1988-07-14 | 1988-07-14 | コンタクトホールの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0226025A true JPH0226025A (ja) | 1990-01-29 |
| JPH07120649B2 JPH07120649B2 (ja) | 1995-12-20 |
Family
ID=15999272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17562088A Expired - Lifetime JPH07120649B2 (ja) | 1988-07-14 | 1988-07-14 | コンタクトホールの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120649B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6033990A (en) * | 1997-03-12 | 2000-03-07 | Nec Corporation | Method for manufacturing a multilevel interconnection structure |
| US7264850B1 (en) | 1992-12-28 | 2007-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Process for treating a substrate with a plasma |
| CN112635317A (zh) * | 2019-09-24 | 2021-04-09 | 东京毅力科创株式会社 | 蚀刻方法、损伤层的去除方法和存储介质 |
| CN115863258A (zh) * | 2023-01-09 | 2023-03-28 | 深圳吉华微特电子有限公司 | 一种降低mosfet器件导通电阻的制造方法 |
-
1988
- 1988-07-14 JP JP17562088A patent/JPH07120649B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7264850B1 (en) | 1992-12-28 | 2007-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Process for treating a substrate with a plasma |
| US6033990A (en) * | 1997-03-12 | 2000-03-07 | Nec Corporation | Method for manufacturing a multilevel interconnection structure |
| CN112635317A (zh) * | 2019-09-24 | 2021-04-09 | 东京毅力科创株式会社 | 蚀刻方法、损伤层的去除方法和存储介质 |
| CN115863258A (zh) * | 2023-01-09 | 2023-03-28 | 深圳吉华微特电子有限公司 | 一种降低mosfet器件导通电阻的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120649B2 (ja) | 1995-12-20 |
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