JP3716007B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、半導体装置の製造方法に関し、特にゲート酸化膜などの半導体酸化膜の絶縁耐性を向上させるために用いて好適である。
【０００２】
【従来の技術】
一般にＭＯＳトランジスタ間の素子分離は、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって半導体基板の表面に膜厚の大きな絶縁膜を形成することにより行われるのが一般的である。このＬＯＣＯＳ法では、シリコン基板上の素子形成領域となる部分に耐酸化膜としてのシリコン窒化膜を選択的に形成してから、このシリコン窒化膜をマスクとしてシリコン基板を熱酸化してフィールド酸化膜と呼ばれる厚いシリコン酸化膜を形成し、しかる後、残存するシリコン窒化膜をウエットエッチングにより除去する。
【０００３】
以上の工程では、シリコン基板がドライエッチングのプラズマ雰囲気にさらされることがない。しかし、トランジスタなどの素子の微細化に伴って、素子形成領域のシリコン基板を掘り下げる必要が生じてきた。そのために、一般にはＣ（炭素）、Ｆ（フッ素）を含む混合ガスのプラズマ雰囲気中で素子形成領域のシリコン基板をドライエッチングする。
【０００４】
また、例えば素子形成領域にパターン形成した導電膜にサイドウォール絶縁膜を形成する場合のように、シリコン基板上に堆積したシリコン酸化膜を導電膜の側壁部分だけを残してエッチング除去する際にも、エッチングの終点検出のためにＣ（炭素）、Ｆ（フッ素）を含む混合ガスのプラズマ雰囲気中でシリコン基板の表面が短時間ドライエッチングにさらされる。
【０００５】
【発明が解決しようとする課題】
しかしながら、シリコン基板の表面がドライエッチングにさらされると、以下のような問題が生じる。図５の丸枠内に、Ｃ、Ｆを含有するガスで素子分離領域６にフィールド酸化膜２が形成されたシリコン基板１をプラズマ処理したときの、シリコン基板１の表面の様子を概略的に示す。図５に示すように、シリコン基板１を掘り下げた底部５の表面部分には、プラズマエネルギーによるシリコンのダメージ層２２、シリコン基板１とプラズマ雰囲気中の炭素との反応によるＳｉＣ層２３、およびシリコン基板１とプラズマ雰囲気中のエッチングガス成分との反応によるＣＦX Ｓｉ層（ｘは自然数）２４がこの順番で下層から形成されている。
【０００６】
例えばこれらのダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４が残存した状態でこれら層２２、２３、２４の上にゲート酸化膜を形成すると、素子形成領域をドライエッチングで掘り下げない場合に比べて、ゲート酸化膜の膜厚が薄くなってトランジスタのしきい値電圧が変動したり、このゲート酸化膜中に炭素やフッ素がこれら層２２、２３、２４から取り込まれることによってゲート酸化膜の絶縁耐圧が著しく低下してしまっていた。
【０００７】
従って、例えば金属コンタクトを形成する場合にシリコン基板表面の絶縁膜を低ダメージで取り除く方法が提案されているように（特開平２−１５１０３１号公報）、シリコン基板表面にドライエッチングを施す場合にシリコン基板に大きなダメージを与えない方法が必要とされていた。
【０００８】
そこで、本発明の目的は、半導体基板の表面を低ダメージでドライエッチングすることができて、その後に形成されるゲート酸化膜などの半導体酸化膜の絶縁耐圧が低下せず、しきい値電圧などの電気的特性の安定した半導体装置を製造できる方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、炭素及びフッ素を含有する混合ガスのプラズマ雰囲気中で半導体基板をエッチングする工程を有する半導体装置の製造方法において、
前記半導体基板をエッチングする工程の後に、フッ素化合物ガスと酸素ガスとの混合ガスにより、前記混合ガス中の前記酸素ガスの分圧比を７０％以上として、前記半導体基板をエッチングすることにより、前記半導体基板をエッチングする工程の際に形成されたダメージ層、ＳｉＣ層及びＣＦxＳｉ層の一部を除去する第１の工程と、酸素雰囲気下で前記半導体基板をエッチングすることにより、前記ダメージ層、ＳｉＣ層及びＣＦxＳｉ層のうち前記第１の工程の後に残存する部分を除去する第２の工程と、前記第２の工程の後に前記半導体基板の上に半導体酸化膜を形成する第３の工程と、を有することを特徴とする。
【００１０】
【作用】
本発明によると、炭素及びフッ素を含有する混合ガスのプラズマ雰囲気中で半導体基板をエッチングすることによって半導体基板の表面に形成されたダメージ層、ＳｉＣ層及びＣＦxＳｉ層の一部が、フッ素化合物ガスと酸素ガスとの混合ガスで半導体基板をエッチングすることによって除去され、更に、酸素雰囲気下で半導体基板をエッチングすることにより、残存部が除去される。従って、この後に半導体基板の上に形成する半導体酸化膜の膜厚が薄くなってしきい値電圧などの電気的特性パラメータが変動せず、炭素やフッ素が半導体酸化膜に取り込まれることによって半導体酸化膜の絶縁耐性が劣化することがない。
【００１１】
【実施例】
以下、本発明を実施例につき図面を参照して説明する。
【００１２】
図１，図２に、本発明の第１実施例のＭＯＳトランジスタの製造方法を工程順に示す。まず、図１（ａ）に示すように、シリコン基板１の素子分離領域に熱酸化によるＬＯＣＯＳ法でフィールド酸化膜２を形成してからフォトリソグラフィ技術によりフィールド酸化膜２上をフォトレジスト３で覆う。しかる後、Ａｒ、ＣＦ4 、ＣＨＦ3 のプラズマ雰囲気中で素子形成領域６のシリコン基板１をエッチング処理する。このときのエッチング条件は、Ａｒ、ＣＦ4 、ＣＨＦ3 を供給する際の分圧比が４０：３：３、圧力１．０Ｔｏｒｒ、処理時間６０秒間である。
【００１３】
このようなエッチング処理を行うと、図１（ｂ）に示すように、素子形成領域６のシリコン基板１が掘り下げられて、そのトレンチ形状の底部５には、図５の丸枠内に示すようにダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４が順次形成される。
【００１４】
次に、図１（ｃ）に示すように、反応ガスＯ2 、ＣＦ4 のプラズマ雰囲気中で素子形成領域６のシリコン基板１を５０Å程度掘り下げるようにエッチング処理する。これによって、底部５のダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４は、その大部分が除去される。この時のエッチング条件は、Ｏ2 分圧９５．２％、圧力０．８Ｔｏｒｒ、処理時間１５秒間である。なお、本実施例において、後述するゲート酸化膜９の耐圧歩留りは９６％であった
【００１５】
次に、図１（ｄ）に示すように、反応ガスＯ2 の雰囲気中において、圧力１．０Ｔｏｒｒ、マイクロ波パワー８００Ｗ、処理時間１３０秒間の条件で、素子形成領域６のシリコン基板１をエッチング処理した。これによって、図１（ｃ）のＯ2 、ＣＦ4 によるプラズマ処理で残存したＣ、Ｆ成分であるＳｉＣ層２３とＣＦX Ｓｉ層２４とを取り除くことができるとともに、図２（ａ）に示すように、フォトレジスト３が完全に除去される。
【００１６】
次に、図２（ｂ）に示すように、硫酸洗浄を１５分間、ＳＣｌ洗浄を１０分間、ＨＦ洗浄を１分間それぞれシリコン基板１に施した後、８００℃でパイロ酸化を行い、素子形成領域６のシリコン基板１の表面に膜厚５０Å程度のシリコン酸化膜である犠牲酸化膜８を形成する。なお、犠牲酸化膜の膜厚は一般には１００Å以上必要であるとされているが、本実施例では後述のようにダメージ層２２などが十分に除去されるので犠牲酸化膜８の膜厚が５０Å程度でも効果を発揮することが確認された。
【００１７】
次に、図２（ｃ）に示すように、シリコン基板１にＨＦ洗浄を施して犠牲酸化膜８を除去した後、図２（ｄ）に示すように、８００℃でパイロ酸化を行って素子形成領域６のシリコン基板１の表面に膜厚１５０Å程度のシリコン酸化膜であるゲート酸化膜９を形成する。
【００１８】
次に、図２（ｅ）に示すように、ゲート酸化膜９の上にＣＶＤ法によって、不純物を含有した膜厚３０００Å程度のポリシリコン膜を形成し、フォトレジスト（図示せず）を用いた選択的なエッチングによってこのポリシリコン膜をゲート電極１０の形状にパターニングする。
【００１９】
次に、図２（ｆ）に示すように、ゲート電極１０およびフィールド酸化膜２をマスクとしてシリコン基板１と逆導電型の不純物イオンを注入し、しかる後熱処理を行って、シリコン基板１の表面部分のゲート電極１０の両側に不純物拡散層であるソース１１ａ、ドレイン１１ｂを形成する。これによって、素子形成領域６のシリコン基板１にＭＯＳトランジスタが形成される。
【００２０】
以上の工程によって製造したＭＯＳトランジスタは、Ｏ2 、ＣＦ4 の混合ガスによるエッチング処理でダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４がほとんど取り除かれるので、ゲート酸化膜９の膜厚が予定したよりも薄くなることがなく、またゲート酸化膜９中にこれら層２２、２３、２４から炭素やフッ素が取り込まれることでゲート酸化膜９の絶縁耐圧が低下することがなく、しかもしきい値電圧などの電気的特性が非常に安定している。
【００２１】
次に、本実施例において、Ｏ2 、ＣＦ4 でのエッチング処理（再処理）で、Ｏ2 とＣＦ4 の分圧比を変化させたときのゲート酸化膜９の耐圧歩留りを、図６を参照して説明する。
【００２２】
図６に示すように、ゲート酸化膜９の耐圧歩留りは、Ｏ2 ／ＣＦ4 比の増加とともに上昇し、Ｏ2 ／ＣＦ4 比が３．５で７０％に達する。しかし、プロセス変動の影響を考慮して常に安定した耐圧歩留りを得るためには、Ｏ2 ／ＣＦ4 比が４以上、即ちＯ2 分圧が８０％以上であるこが好ましい。例えば、本実施例では、Ｏ2 、ＣＦ4 の混合ガスによるエッチング処理でＯ2 分圧を９５．２％としたので、ゲート酸化膜９の耐圧歩留りは９６％であり、シリコン基板１をＡｒ、ＣＦ4 、ＣＨＦ3 で掘り下げない場合と比べて耐圧歩留りの低下は見られなかった。
【００２３】
次に、本実施例において、Ｏ2 、ＣＦ4 でのエッチング（再処理）によるシリコン基板１の削れ量と、ゲート酸化膜９が絶縁破壊されるまでにゲート酸化膜９の単位面積中を通過できる電荷量ＱBD（Ｃ／ｃｍ2 ）との関係について、図７を参照して説明する。
【００２４】
図７に示すように、削れ量が少ないときは削れ量が増えるとともに電荷量ＱBDは増加し、削れ量が５０Å程度を超えると削れ量の増加とともに電荷量ＱBDは減少していく。これは、素子形成領域６のシリコン基板１上に形成されるダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４の膜厚が、４０Å〜６０Å程度であるからと推定される。従って、この削れ量が４０Å未満であればダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４の一部がシリコン基板１の上に残ってしまいゲート酸化膜９の絶縁耐圧に悪影響を及ぼす。また、削れ量が６０Åより大きい場合にはシリコン基板１が必要以上にプラズマダメージを受けて、この場合も絶縁耐圧が劣化する。よって、ＭＯＳトランジスタの信頼性を保つために２０（Ｃ／ｃｍ2 ）以上の電荷量ＱBDを確保することが必要なことも考慮すると、削れ量は４０Å〜６０Åとすることが実用上好ましい。
【００２５】
次に、Ｏ2 、ＣＦ4 でのエッチング処理（再処理）を行った後に、本実施例のようにＯ2 でシリコン基板１をエッチング処理した場合（Ｏ2 処理あり）と、しなかった場合（Ｏ2 処理なし）とで、ゲート酸化膜９が絶縁破壊されるまでにゲート酸化膜９の単位面積中を通過できる電荷量ＱBDがどの程度相違するかを、図８を参照して説明する。
【００２６】
図８に示すように、Ｏ2 処理ありの場合には電荷量ＱBDは２３（Ｃ／ｃｍ2 ）程度であったが、Ｏ2 処理なしの場合には電荷量ＱBDは２０（Ｃ／ｃｍ2 ）程度であった。このようにＯ2 処理を施すことで電荷量ＱBDは１割程度増加するが、両者に大きな相違はなくＯ2 処理は省略することも可能である。
【００２７】
次に、本実施例における犠牲酸化膜８の膜厚と、ゲート酸化膜９が絶縁破壊されるまでにゲート酸化膜９の単位面積中を通過できる電荷量ＱBDとの関係を、図９を参照して説明する。
【００２８】
図９から明らかなように、犠牲酸化膜８の膜厚が４０Å以上であれば、ＭＯＳトランジスタの信頼性を保つために必要とされる２０（Ｃ／ｃｍ2 ）以上の電荷量ＱBDを確保することができる。従って、本実施例の方法によると、一般に１００Å以上必要であるとされている犠牲酸化膜の膜厚をきわめて薄くすることができる。
【００２９】
次に、本発明の第２実施例について図３、図４を参照して説明する。本実施例では、シリコン基板上に堆積したシリコン酸化膜をエッチバックしてフィールドシールドゲート電極のサイドウォール酸化膜を形成する際に、エッチングの終点検出のためにシリコン基板の表面が短時間ドライエッチングにさらされる。なお、フィールドシールドゲート電極とは、接地などでこの電極の電位を一定に保つことによって素子分離を行うための電極であり、近年ＬＯＣＯＳ法に代わって素子分離のために用いられている。
【００３０】
まず、図３（ａ）に示すように、シリコン基板１の素子分離領域に９００℃の熱酸化によリ膜厚４００Å程度のシールドゲート酸化膜１４を形成し、さらにＣＶＤ法により不純物を含有した膜厚３０００Å程度のポリシリコン膜１２を形成する。しかる後、ポリシリコン膜１２上にＣＶＤ法により膜厚２０００Å程度のシリコン酸化膜１３を形成する。
【００３１】
次に、図３（ｂ）に示すように、素子形成領域６のシリコン酸化膜１３を選択的にエッチング除去するとともに、素子形成領域６のポリシリコン膜１２を選択的にエッチング除去することによって素子分離領域にポリシリコン膜１２からなるフィールドシールドゲート電極１６を形成する。
【００３２】
次に、図３（ｃ）に示すように、ＣＶＤ法により全面に膜厚３５００Å程度のシリコン酸化膜１５を形成する。しかる後、Ａｒ、ＣＦ4 、ＣＨＦ3 のプラズマ雰囲気中でシリコン酸化膜１５をエッチング処理（エッチバック）する。このときのエッチング条件は、Ａｒ、ＣＦ4 、ＣＨＦ3 を供給する際の分圧比が４０：３：３、圧力１．０Ｔｏｒｒ、処理時間３０秒間である。
【００３３】
このようなエッチング処理を行うと、図３（ｄ）に示すように、フィールドシールドゲート電極１６の側部にのみシリコン酸化膜１５が残存して、シリコン酸化膜１５からなるサイドウォール酸化膜２０が形成される。なお、このエッチングは、素子形成領域６のシリコン基板１により終点検出されるので、シリコン基板１は短時間ながらＡｒ、ＣＦ4 、ＣＨＦ3 の混合ガスにさらされて、上記第１実施例の場合と同様に、シリコン基板１の表面に図５に示すようなダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４が形成される。
【００３４】
次に、図４（ａ）に示すように、反応ガスＯ2 、ＣＦ4 のプラズマ雰囲気中で素子形成領域６のシリコン基板１を５０Å程度エッチング処理する。これによって、シリコン基板１の表面のダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４は、その大部分が除去される。この時のエッチング条件は、Ｏ2 分圧比８０％以上、圧力０．８Ｔｏｒｒ、処理時間１５秒間である。
【００３５】
次に、図４（ｂ）に示すように、反応ガスＯ2 の雰囲気中において、圧力１．０Ｔｏｒｒ、処理時間１３０秒間の条件で、素子形成領域６のシリコン基板１をエッチング処理した。これによって、図４（ａ）のＯ2 、ＣＦ4 によるプラズマ処理で残存したＣ、Ｆ成分であるＳｉＣ層２３とＣＦX Ｓｉ層２４とを取り除くことができる。
【００３６】
以下、第１実施例の図２（ｂ）〜（ｆ）に示す工程と同様の工程を施すことによって、図４（ｃ）に示すような、ゲート酸化膜９上のゲート電極１０と、その両側の不純物拡散層であるソース１１ａ、ドレイン１１ｂとを有するＭＯＳトランジスタをシリコン基板１に形成することができる。
【００３７】
本実施例の工程によって製造したＭＯＳトランジスタは、Ｏ2 、ＣＦ4 の混合ガスによるエッチング処理でダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４がほとんど取り除かれるので、ゲート酸化膜９の膜厚が設計よりも薄くなることがないのでＭＯＳトランジスタのしきい値電圧の変動のために電気的特性が非常に安定し、またゲート酸化膜９中にこれら層２２、２３、２４から炭素やフッ素が取り込まれることでゲート酸化膜９の絶縁耐圧が低下することがない。そして、本実施例でも８０％以上のゲート酸化膜９の耐圧歩留りを確保することができた。
【００３８】
なお、本発明は上述の第１および第２実施例のごとくＭＯＳトランジスタのゲート酸化膜の絶縁耐性や電気的特性を向上させるだけでなく、ＥＥＰＲＯＭなどの不揮発性半導体装置のトンネル酸化膜の絶縁耐性や電気的特性を向上させるために用いることもできる。
【００３９】
【発明の効果】
以上説明したように、本発明によると、炭素及びフッ素を含有する混合ガスのプラズマ雰囲気中で半導体基板をエッチングすることによって半導体基板の表面に形成されたダメージ層、ＳｉＣ層及びＣＦxＳｉ層の一部が、フッ素化合物ガスと酸素ガスとの混合ガスで半導体基板をエッチングすることによって除去され、更に、酸素雰囲気下で半導体基板をエッチングすることにより、残存部が除去される。従って、この後に半導体基板の上に形成する半導体酸化膜の膜厚が薄くなってしきい値電圧が変動しないので電気的特性が安定すると共に、炭素やフッ素が半導体酸化膜に取り込まれることによって半導体酸化膜の絶縁耐性が劣化することがない。よって、より性能の優れた半導体装置を得ることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施例の半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の第１実施例の半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第２実施例の半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第２実施例の半導体装置の製造方法を工程順に示す断面図である。
【図５】シリコン基板をエッチング処理した際のシリコン基板の表面の様子を説明するための図である。
【図６】Ｏ2 、ＣＦ4 でのエッチング処理において、Ｏ2 とＣＦ4 との分圧比とゲート酸化膜の耐圧歩留りとの関係を示すグラフである。
【図７】Ｏ2 、ＣＦ4 でのエッチングによるシリコン基板の削れ量と、ゲート酸化膜が絶縁破壊されるまでにゲート酸化膜の単位面積中を通過できる電荷量ＱBDとの関係を示すグラフである。
【図８】Ｏ2 、ＣＦ4 でのエッチング処理を行った後に、Ｏ2 でシリコン基板をエッチング処理した場合と、しなかった場合との電荷量ＱBDを比較するグラフである。
【図９】犠牲酸化膜の膜厚と電荷量ＱBDとの関係を示すグラフである。
【符号の説明】
１ シリコン基板
２ フィールド酸化膜
３ フォトレジスト
５ 底部
６ 素子形成領域
８ 犠牲酸化膜
９ ゲート酸化膜
１０ ゲート電極
１１ａ ソース
１１ｂ ドレイン
１２ ポリシリコン膜
１３ シリコン酸化膜
１４ シールドゲート酸化膜
１５ シリコン酸化膜
１６ フィールドシールドゲート電極
２０ サイドウォール酸化膜
２２ ダメージ層
２３ ＳｉＣ層
２４ ＣＦX Ｓｉ層
【産業上の利用分野】
本発明は、半導体装置の製造方法に関し、特にゲート酸化膜などの半導体酸化膜の絶縁耐性を向上させるために用いて好適である。
【０００２】
【従来の技術】
一般にＭＯＳトランジスタ間の素子分離は、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって半導体基板の表面に膜厚の大きな絶縁膜を形成することにより行われるのが一般的である。このＬＯＣＯＳ法では、シリコン基板上の素子形成領域となる部分に耐酸化膜としてのシリコン窒化膜を選択的に形成してから、このシリコン窒化膜をマスクとしてシリコン基板を熱酸化してフィールド酸化膜と呼ばれる厚いシリコン酸化膜を形成し、しかる後、残存するシリコン窒化膜をウエットエッチングにより除去する。
【０００３】
以上の工程では、シリコン基板がドライエッチングのプラズマ雰囲気にさらされることがない。しかし、トランジスタなどの素子の微細化に伴って、素子形成領域のシリコン基板を掘り下げる必要が生じてきた。そのために、一般にはＣ（炭素）、Ｆ（フッ素）を含む混合ガスのプラズマ雰囲気中で素子形成領域のシリコン基板をドライエッチングする。
【０００４】
また、例えば素子形成領域にパターン形成した導電膜にサイドウォール絶縁膜を形成する場合のように、シリコン基板上に堆積したシリコン酸化膜を導電膜の側壁部分だけを残してエッチング除去する際にも、エッチングの終点検出のためにＣ（炭素）、Ｆ（フッ素）を含む混合ガスのプラズマ雰囲気中でシリコン基板の表面が短時間ドライエッチングにさらされる。
【０００５】
【発明が解決しようとする課題】
しかしながら、シリコン基板の表面がドライエッチングにさらされると、以下のような問題が生じる。図５の丸枠内に、Ｃ、Ｆを含有するガスで素子分離領域６にフィールド酸化膜２が形成されたシリコン基板１をプラズマ処理したときの、シリコン基板１の表面の様子を概略的に示す。図５に示すように、シリコン基板１を掘り下げた底部５の表面部分には、プラズマエネルギーによるシリコンのダメージ層２２、シリコン基板１とプラズマ雰囲気中の炭素との反応によるＳｉＣ層２３、およびシリコン基板１とプラズマ雰囲気中のエッチングガス成分との反応によるＣＦX Ｓｉ層（ｘは自然数）２４がこの順番で下層から形成されている。
【０００６】
例えばこれらのダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４が残存した状態でこれら層２２、２３、２４の上にゲート酸化膜を形成すると、素子形成領域をドライエッチングで掘り下げない場合に比べて、ゲート酸化膜の膜厚が薄くなってトランジスタのしきい値電圧が変動したり、このゲート酸化膜中に炭素やフッ素がこれら層２２、２３、２４から取り込まれることによってゲート酸化膜の絶縁耐圧が著しく低下してしまっていた。
【０００７】
従って、例えば金属コンタクトを形成する場合にシリコン基板表面の絶縁膜を低ダメージで取り除く方法が提案されているように（特開平２−１５１０３１号公報）、シリコン基板表面にドライエッチングを施す場合にシリコン基板に大きなダメージを与えない方法が必要とされていた。
【０００８】
そこで、本発明の目的は、半導体基板の表面を低ダメージでドライエッチングすることができて、その後に形成されるゲート酸化膜などの半導体酸化膜の絶縁耐圧が低下せず、しきい値電圧などの電気的特性の安定した半導体装置を製造できる方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、炭素及びフッ素を含有する混合ガスのプラズマ雰囲気中で半導体基板をエッチングする工程を有する半導体装置の製造方法において、
前記半導体基板をエッチングする工程の後に、フッ素化合物ガスと酸素ガスとの混合ガスにより、前記混合ガス中の前記酸素ガスの分圧比を７０％以上として、前記半導体基板をエッチングすることにより、前記半導体基板をエッチングする工程の際に形成されたダメージ層、ＳｉＣ層及びＣＦxＳｉ層の一部を除去する第１の工程と、酸素雰囲気下で前記半導体基板をエッチングすることにより、前記ダメージ層、ＳｉＣ層及びＣＦxＳｉ層のうち前記第１の工程の後に残存する部分を除去する第２の工程と、前記第２の工程の後に前記半導体基板の上に半導体酸化膜を形成する第３の工程と、を有することを特徴とする。
【００１０】
【作用】
本発明によると、炭素及びフッ素を含有する混合ガスのプラズマ雰囲気中で半導体基板をエッチングすることによって半導体基板の表面に形成されたダメージ層、ＳｉＣ層及びＣＦxＳｉ層の一部が、フッ素化合物ガスと酸素ガスとの混合ガスで半導体基板をエッチングすることによって除去され、更に、酸素雰囲気下で半導体基板をエッチングすることにより、残存部が除去される。従って、この後に半導体基板の上に形成する半導体酸化膜の膜厚が薄くなってしきい値電圧などの電気的特性パラメータが変動せず、炭素やフッ素が半導体酸化膜に取り込まれることによって半導体酸化膜の絶縁耐性が劣化することがない。
【００１１】
【実施例】
以下、本発明を実施例につき図面を参照して説明する。
【００１２】
図１，図２に、本発明の第１実施例のＭＯＳトランジスタの製造方法を工程順に示す。まず、図１（ａ）に示すように、シリコン基板１の素子分離領域に熱酸化によるＬＯＣＯＳ法でフィールド酸化膜２を形成してからフォトリソグラフィ技術によりフィールド酸化膜２上をフォトレジスト３で覆う。しかる後、Ａｒ、ＣＦ4 、ＣＨＦ3 のプラズマ雰囲気中で素子形成領域６のシリコン基板１をエッチング処理する。このときのエッチング条件は、Ａｒ、ＣＦ4 、ＣＨＦ3 を供給する際の分圧比が４０：３：３、圧力１．０Ｔｏｒｒ、処理時間６０秒間である。
【００１３】
このようなエッチング処理を行うと、図１（ｂ）に示すように、素子形成領域６のシリコン基板１が掘り下げられて、そのトレンチ形状の底部５には、図５の丸枠内に示すようにダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４が順次形成される。
【００１４】
次に、図１（ｃ）に示すように、反応ガスＯ2 、ＣＦ4 のプラズマ雰囲気中で素子形成領域６のシリコン基板１を５０Å程度掘り下げるようにエッチング処理する。これによって、底部５のダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４は、その大部分が除去される。この時のエッチング条件は、Ｏ2 分圧９５．２％、圧力０．８Ｔｏｒｒ、処理時間１５秒間である。なお、本実施例において、後述するゲート酸化膜９の耐圧歩留りは９６％であった
【００１５】
次に、図１（ｄ）に示すように、反応ガスＯ2 の雰囲気中において、圧力１．０Ｔｏｒｒ、マイクロ波パワー８００Ｗ、処理時間１３０秒間の条件で、素子形成領域６のシリコン基板１をエッチング処理した。これによって、図１（ｃ）のＯ2 、ＣＦ4 によるプラズマ処理で残存したＣ、Ｆ成分であるＳｉＣ層２３とＣＦX Ｓｉ層２４とを取り除くことができるとともに、図２（ａ）に示すように、フォトレジスト３が完全に除去される。
【００１６】
次に、図２（ｂ）に示すように、硫酸洗浄を１５分間、ＳＣｌ洗浄を１０分間、ＨＦ洗浄を１分間それぞれシリコン基板１に施した後、８００℃でパイロ酸化を行い、素子形成領域６のシリコン基板１の表面に膜厚５０Å程度のシリコン酸化膜である犠牲酸化膜８を形成する。なお、犠牲酸化膜の膜厚は一般には１００Å以上必要であるとされているが、本実施例では後述のようにダメージ層２２などが十分に除去されるので犠牲酸化膜８の膜厚が５０Å程度でも効果を発揮することが確認された。
【００１７】
次に、図２（ｃ）に示すように、シリコン基板１にＨＦ洗浄を施して犠牲酸化膜８を除去した後、図２（ｄ）に示すように、８００℃でパイロ酸化を行って素子形成領域６のシリコン基板１の表面に膜厚１５０Å程度のシリコン酸化膜であるゲート酸化膜９を形成する。
【００１８】
次に、図２（ｅ）に示すように、ゲート酸化膜９の上にＣＶＤ法によって、不純物を含有した膜厚３０００Å程度のポリシリコン膜を形成し、フォトレジスト（図示せず）を用いた選択的なエッチングによってこのポリシリコン膜をゲート電極１０の形状にパターニングする。
【００１９】
次に、図２（ｆ）に示すように、ゲート電極１０およびフィールド酸化膜２をマスクとしてシリコン基板１と逆導電型の不純物イオンを注入し、しかる後熱処理を行って、シリコン基板１の表面部分のゲート電極１０の両側に不純物拡散層であるソース１１ａ、ドレイン１１ｂを形成する。これによって、素子形成領域６のシリコン基板１にＭＯＳトランジスタが形成される。
【００２０】
以上の工程によって製造したＭＯＳトランジスタは、Ｏ2 、ＣＦ4 の混合ガスによるエッチング処理でダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４がほとんど取り除かれるので、ゲート酸化膜９の膜厚が予定したよりも薄くなることがなく、またゲート酸化膜９中にこれら層２２、２３、２４から炭素やフッ素が取り込まれることでゲート酸化膜９の絶縁耐圧が低下することがなく、しかもしきい値電圧などの電気的特性が非常に安定している。
【００２１】
次に、本実施例において、Ｏ2 、ＣＦ4 でのエッチング処理（再処理）で、Ｏ2 とＣＦ4 の分圧比を変化させたときのゲート酸化膜９の耐圧歩留りを、図６を参照して説明する。
【００２２】
図６に示すように、ゲート酸化膜９の耐圧歩留りは、Ｏ2 ／ＣＦ4 比の増加とともに上昇し、Ｏ2 ／ＣＦ4 比が３．５で７０％に達する。しかし、プロセス変動の影響を考慮して常に安定した耐圧歩留りを得るためには、Ｏ2 ／ＣＦ4 比が４以上、即ちＯ2 分圧が８０％以上であるこが好ましい。例えば、本実施例では、Ｏ2 、ＣＦ4 の混合ガスによるエッチング処理でＯ2 分圧を９５．２％としたので、ゲート酸化膜９の耐圧歩留りは９６％であり、シリコン基板１をＡｒ、ＣＦ4 、ＣＨＦ3 で掘り下げない場合と比べて耐圧歩留りの低下は見られなかった。
【００２３】
次に、本実施例において、Ｏ2 、ＣＦ4 でのエッチング（再処理）によるシリコン基板１の削れ量と、ゲート酸化膜９が絶縁破壊されるまでにゲート酸化膜９の単位面積中を通過できる電荷量ＱBD（Ｃ／ｃｍ2 ）との関係について、図７を参照して説明する。
【００２４】
図７に示すように、削れ量が少ないときは削れ量が増えるとともに電荷量ＱBDは増加し、削れ量が５０Å程度を超えると削れ量の増加とともに電荷量ＱBDは減少していく。これは、素子形成領域６のシリコン基板１上に形成されるダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４の膜厚が、４０Å〜６０Å程度であるからと推定される。従って、この削れ量が４０Å未満であればダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４の一部がシリコン基板１の上に残ってしまいゲート酸化膜９の絶縁耐圧に悪影響を及ぼす。また、削れ量が６０Åより大きい場合にはシリコン基板１が必要以上にプラズマダメージを受けて、この場合も絶縁耐圧が劣化する。よって、ＭＯＳトランジスタの信頼性を保つために２０（Ｃ／ｃｍ2 ）以上の電荷量ＱBDを確保することが必要なことも考慮すると、削れ量は４０Å〜６０Åとすることが実用上好ましい。
【００２５】
次に、Ｏ2 、ＣＦ4 でのエッチング処理（再処理）を行った後に、本実施例のようにＯ2 でシリコン基板１をエッチング処理した場合（Ｏ2 処理あり）と、しなかった場合（Ｏ2 処理なし）とで、ゲート酸化膜９が絶縁破壊されるまでにゲート酸化膜９の単位面積中を通過できる電荷量ＱBDがどの程度相違するかを、図８を参照して説明する。
【００２６】
図８に示すように、Ｏ2 処理ありの場合には電荷量ＱBDは２３（Ｃ／ｃｍ2 ）程度であったが、Ｏ2 処理なしの場合には電荷量ＱBDは２０（Ｃ／ｃｍ2 ）程度であった。このようにＯ2 処理を施すことで電荷量ＱBDは１割程度増加するが、両者に大きな相違はなくＯ2 処理は省略することも可能である。
【００２７】
次に、本実施例における犠牲酸化膜８の膜厚と、ゲート酸化膜９が絶縁破壊されるまでにゲート酸化膜９の単位面積中を通過できる電荷量ＱBDとの関係を、図９を参照して説明する。
【００２８】
図９から明らかなように、犠牲酸化膜８の膜厚が４０Å以上であれば、ＭＯＳトランジスタの信頼性を保つために必要とされる２０（Ｃ／ｃｍ2 ）以上の電荷量ＱBDを確保することができる。従って、本実施例の方法によると、一般に１００Å以上必要であるとされている犠牲酸化膜の膜厚をきわめて薄くすることができる。
【００２９】
次に、本発明の第２実施例について図３、図４を参照して説明する。本実施例では、シリコン基板上に堆積したシリコン酸化膜をエッチバックしてフィールドシールドゲート電極のサイドウォール酸化膜を形成する際に、エッチングの終点検出のためにシリコン基板の表面が短時間ドライエッチングにさらされる。なお、フィールドシールドゲート電極とは、接地などでこの電極の電位を一定に保つことによって素子分離を行うための電極であり、近年ＬＯＣＯＳ法に代わって素子分離のために用いられている。
【００３０】
まず、図３（ａ）に示すように、シリコン基板１の素子分離領域に９００℃の熱酸化によリ膜厚４００Å程度のシールドゲート酸化膜１４を形成し、さらにＣＶＤ法により不純物を含有した膜厚３０００Å程度のポリシリコン膜１２を形成する。しかる後、ポリシリコン膜１２上にＣＶＤ法により膜厚２０００Å程度のシリコン酸化膜１３を形成する。
【００３１】
次に、図３（ｂ）に示すように、素子形成領域６のシリコン酸化膜１３を選択的にエッチング除去するとともに、素子形成領域６のポリシリコン膜１２を選択的にエッチング除去することによって素子分離領域にポリシリコン膜１２からなるフィールドシールドゲート電極１６を形成する。
【００３２】
次に、図３（ｃ）に示すように、ＣＶＤ法により全面に膜厚３５００Å程度のシリコン酸化膜１５を形成する。しかる後、Ａｒ、ＣＦ4 、ＣＨＦ3 のプラズマ雰囲気中でシリコン酸化膜１５をエッチング処理（エッチバック）する。このときのエッチング条件は、Ａｒ、ＣＦ4 、ＣＨＦ3 を供給する際の分圧比が４０：３：３、圧力１．０Ｔｏｒｒ、処理時間３０秒間である。
【００３３】
このようなエッチング処理を行うと、図３（ｄ）に示すように、フィールドシールドゲート電極１６の側部にのみシリコン酸化膜１５が残存して、シリコン酸化膜１５からなるサイドウォール酸化膜２０が形成される。なお、このエッチングは、素子形成領域６のシリコン基板１により終点検出されるので、シリコン基板１は短時間ながらＡｒ、ＣＦ4 、ＣＨＦ3 の混合ガスにさらされて、上記第１実施例の場合と同様に、シリコン基板１の表面に図５に示すようなダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４が形成される。
【００３４】
次に、図４（ａ）に示すように、反応ガスＯ2 、ＣＦ4 のプラズマ雰囲気中で素子形成領域６のシリコン基板１を５０Å程度エッチング処理する。これによって、シリコン基板１の表面のダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４は、その大部分が除去される。この時のエッチング条件は、Ｏ2 分圧比８０％以上、圧力０．８Ｔｏｒｒ、処理時間１５秒間である。
【００３５】
次に、図４（ｂ）に示すように、反応ガスＯ2 の雰囲気中において、圧力１．０Ｔｏｒｒ、処理時間１３０秒間の条件で、素子形成領域６のシリコン基板１をエッチング処理した。これによって、図４（ａ）のＯ2 、ＣＦ4 によるプラズマ処理で残存したＣ、Ｆ成分であるＳｉＣ層２３とＣＦX Ｓｉ層２４とを取り除くことができる。
【００３６】
以下、第１実施例の図２（ｂ）〜（ｆ）に示す工程と同様の工程を施すことによって、図４（ｃ）に示すような、ゲート酸化膜９上のゲート電極１０と、その両側の不純物拡散層であるソース１１ａ、ドレイン１１ｂとを有するＭＯＳトランジスタをシリコン基板１に形成することができる。
【００３７】
本実施例の工程によって製造したＭＯＳトランジスタは、Ｏ2 、ＣＦ4 の混合ガスによるエッチング処理でダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ層２４がほとんど取り除かれるので、ゲート酸化膜９の膜厚が設計よりも薄くなることがないのでＭＯＳトランジスタのしきい値電圧の変動のために電気的特性が非常に安定し、またゲート酸化膜９中にこれら層２２、２３、２４から炭素やフッ素が取り込まれることでゲート酸化膜９の絶縁耐圧が低下することがない。そして、本実施例でも８０％以上のゲート酸化膜９の耐圧歩留りを確保することができた。
【００３８】
なお、本発明は上述の第１および第２実施例のごとくＭＯＳトランジスタのゲート酸化膜の絶縁耐性や電気的特性を向上させるだけでなく、ＥＥＰＲＯＭなどの不揮発性半導体装置のトンネル酸化膜の絶縁耐性や電気的特性を向上させるために用いることもできる。
【００３９】
【発明の効果】
以上説明したように、本発明によると、炭素及びフッ素を含有する混合ガスのプラズマ雰囲気中で半導体基板をエッチングすることによって半導体基板の表面に形成されたダメージ層、ＳｉＣ層及びＣＦxＳｉ層の一部が、フッ素化合物ガスと酸素ガスとの混合ガスで半導体基板をエッチングすることによって除去され、更に、酸素雰囲気下で半導体基板をエッチングすることにより、残存部が除去される。従って、この後に半導体基板の上に形成する半導体酸化膜の膜厚が薄くなってしきい値電圧が変動しないので電気的特性が安定すると共に、炭素やフッ素が半導体酸化膜に取り込まれることによって半導体酸化膜の絶縁耐性が劣化することがない。よって、より性能の優れた半導体装置を得ることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施例の半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の第１実施例の半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第２実施例の半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第２実施例の半導体装置の製造方法を工程順に示す断面図である。
【図５】シリコン基板をエッチング処理した際のシリコン基板の表面の様子を説明するための図である。
【図６】Ｏ2 、ＣＦ4 でのエッチング処理において、Ｏ2 とＣＦ4 との分圧比とゲート酸化膜の耐圧歩留りとの関係を示すグラフである。
【図７】Ｏ2 、ＣＦ4 でのエッチングによるシリコン基板の削れ量と、ゲート酸化膜が絶縁破壊されるまでにゲート酸化膜の単位面積中を通過できる電荷量ＱBDとの関係を示すグラフである。
【図８】Ｏ2 、ＣＦ4 でのエッチング処理を行った後に、Ｏ2 でシリコン基板をエッチング処理した場合と、しなかった場合との電荷量ＱBDを比較するグラフである。
【図９】犠牲酸化膜の膜厚と電荷量ＱBDとの関係を示すグラフである。
【符号の説明】
１ シリコン基板
２ フィールド酸化膜
３ フォトレジスト
５ 底部
６ 素子形成領域
８ 犠牲酸化膜
９ ゲート酸化膜
１０ ゲート電極
１１ａ ソース
１１ｂ ドレイン
１２ ポリシリコン膜
１３ シリコン酸化膜
１４ シールドゲート酸化膜
１５ シリコン酸化膜
１６ フィールドシールドゲート電極
２０ サイドウォール酸化膜
２２ ダメージ層
２３ ＳｉＣ層
２４ ＣＦX Ｓｉ層
Claims (3)
- 炭素及びフッ素を含有する混合ガスのプラズマ雰囲気中で半導体基板をエッチングする工程を有する半導体装置の製造方法において、
前記半導体基板をエッチングする工程の後に、
フッ素化合物ガスと酸素ガスとの混合ガスにより、前記混合ガス中の前記酸素ガスの分圧比を７０％以上として、前記半導体基板をエッチングすることにより、前記半導体基板をエッチングする工程の際に形成されたダメージ層、ＳｉＣ層及びＣＦxＳｉ層の一部を除去する第１の工程と、
酸素雰囲気下で前記半導体基板をエッチングすることにより、前記ダメージ層、ＳｉＣ層及びＣＦxＳｉ層のうち前記第１の工程の後に残存する部分を除去する第２の工程と、
前記第２の工程の後に前記半導体基板の上に半導体酸化膜を形成する第３の工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記炭素及びフッ素を含有する混合ガスにより半導体基板をエッチングする工程の前に、前記半導体基板の素子分離領域にフィールド酸化膜を形成する工程を有し、
前記炭素及びフッ素を含有する混合ガスにより半導体基板をエッチングする工程において、前記半導体基板の前記フィールド酸化膜から露出している部分をエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記炭素及びフッ素を含有する混合ガスにより半導体基板をエッチングする工程の前に、前記半導体基板の素子分離領域にフィールドシールドゲート電極を形成する工程を有し、
前記炭素及びフッ素を含有する混合ガスにより半導体基板をエッチングする工程において、前記半導体基板の前記フィールドシールドゲート電極から露出している部分をエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08177695A JP3716007B2 (ja) | 1995-03-14 | 1995-03-14 | 半導体装置の製造方法 |
| US08/615,603 US5762813A (en) | 1995-03-14 | 1996-03-13 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08177695A JP3716007B2 (ja) | 1995-03-14 | 1995-03-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08250482A JPH08250482A (ja) | 1996-09-27 |
| JP3716007B2 true JP3716007B2 (ja) | 2005-11-16 |
Family
ID=13755891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08177695A Expired - Lifetime JP3716007B2 (ja) | 1995-03-14 | 1995-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3716007B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5422854B2 (ja) | 2007-08-31 | 2014-02-19 | 国立大学法人東北大学 | 半導体装置の製造方法 |
| KR102325148B1 (ko) * | 2017-03-31 | 2021-11-10 | 가부시키가이샤 코쿠사이 엘렉트릭 | 반도체 장치의 제조 방법, 기판 처리 장치 및 컴퓨터 프로그램 |
-
1995
- 1995-03-14 JP JP08177695A patent/JP3716007B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08250482A (ja) | 1996-09-27 |
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| A61 | First payment of annual fees (during grant procedure) |
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