KR102325148B1 - 반도체 장치의 제조 방법, 기판 처리 장치 및 컴퓨터 프로그램 - Google Patents

반도체 장치의 제조 방법, 기판 처리 장치 및 컴퓨터 프로그램 Download PDF

Info

Publication number
KR102325148B1
KR102325148B1 KR1020197021740A KR20197021740A KR102325148B1 KR 102325148 B1 KR102325148 B1 KR 102325148B1 KR 1020197021740 A KR1020197021740 A KR 1020197021740A KR 20197021740 A KR20197021740 A KR 20197021740A KR 102325148 B1 KR102325148 B1 KR 102325148B1
Authority
KR
South Korea
Prior art keywords
substrate
gas
layer
oxygen
concave structure
Prior art date
Application number
KR1020197021740A
Other languages
English (en)
Other versions
KR20190100313A (ko
Inventor
유이치로 타케시마
마사노리 나카야마
카츠노리 후나키
야스토시 츠보타
히로토 이가와
Original Assignee
가부시키가이샤 코쿠사이 엘렉트릭
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 코쿠사이 엘렉트릭 filed Critical 가부시키가이샤 코쿠사이 엘렉트릭
Publication of KR20190100313A publication Critical patent/KR20190100313A/ko
Application granted granted Critical
Publication of KR102325148B1 publication Critical patent/KR102325148B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H01J37/3211—Antennas, e.g. particular shapes of coils
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32138—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only pre- or post-treatments, e.g. anti-corrosion processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05H—PLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00—Generating plasma; Handling plasma
    • H05H1/24—Generating plasma
    • H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Formation Of Insulating Films (AREA)
  • Plasma Technology (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

실리콘막에 의해 형성된 요 형상 구조를 가지는 기판이며, 요 형상 구조의 내면에는 요 형상 구조 내에 대한 에칭 처리에 의해 실리콘막의 표층이 변질되어 발생한 변질층이 형성되는 기판을 기판 재치대에 재치하는 공정; 기판 처리실 내에 산소 함유 가스를 공급하는 공정; 플라즈마 생성 공간에서 산소 함유 가스의 플라즈마 생성을 시작하는 공정; 및 플라즈마에 의해 기판의 요 형상 구조 내에서 노출된 변성층이 형성된 실리콘막의 표면을 산화하는 공정을 포함한다. 이에 의해 기판 면상의 요 형상 구조의 내면에 대하여, 면내 막 두께 균일성이 양호한 희생 산화막을 형성한다.

Description

반도체 장치의 제조 방법, 기판 처리 장치 및 컴퓨터 프로그램{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, SUBSTRATE PROCESSING APPARATUS AND COMPUTER PROGRAM}
본 발명은 반도체 장치의 제조 방법, 기판 처리 장치 및 컴퓨터 프로그램에 관한 것이다.
플래시 메모리 등의 반도체 장치의 회로 패턴을 형성할 때, 제조 공정의 일 공정으로서 기판 면상(面上)에 형성된 트렌치 구조 등의 요(凹) 형상 구조에 대하여 에칭 처리를 수행하고, 요 형상 구조를 가공하는 공정이 실시되는 경우가 있다. 그 때 에칭 처리에 의해 손상된 표층을 산화해서 희생 산화막을 형성하고, 이를 제거하는 것에 의해 데미지층을 제거하는 공정이 추가로 실시되는 경우가 있다(예컨대 특허문헌 1).
1. 일본 특개 평9-172064호 공보
전술한 에칭 처리에서는 요 형상 구조의 내면에 데미지층이 발생하기 때문에 이를 제거하기 위해서 요 형상 구조의 내면의 표층을 산화해서 희생 산화막을 형성한다. 하지만 특히 애스펙트비가 높은 요 형상 구조의 내면을 예컨대 열산화 등의 기술로 산화 처리하는 경우, 희생 산화막의 두께에 관해서 마이크로 로딩 효과나, 면방위 의존성 등의 하지(下地) 의존성에 의해 요 형상 구조 내에서의 원하는 면내 막 두께 균일성(스텝 커버리지)을 얻지 못하는 경우가 있었다.
본 발명은 반도체 디바이스의 제조 공정에서 기판 면상의 요 형상 구조의 내면에 대하여, 면내(面內) 막 두께 균일성이 양호한 희생 산화막을 형성하는 기술을 제공한다.
본 발명의 일 형태에 따르면, 공급된 산소 함유 가스가 플라즈마 여기되는 플라즈마 생성 공간과, 상기 플라즈마 생성 공간에 연통하여 기판 처리 시에 기판이 배치되는 기판 처리 공간을 포함하는 기판 처리실과, 상기 플라즈마 생성 공간의 외주에 설치되고, 인가되는 고주파 전력의 파장의 정수배의 전기 길이를 가지는 코일과, 상기 기판을 상기 코일의 하단보다 아래의 위치에 배치하도록 구성된 기판 재치대를 구비한 기판 처리 장치를 제공하는 공정; 실리콘막에 의해 형성된 요(凹) 형상 구조를 가지는 기판이며, 상기 요 형상 구조의 내면에는 상기 요 형상 구조 내에 대한 에칭 처리에 의해 실리콘막의 표층이 변질되어 발생한 변질층이 형성되는 기판을 상기 기판 재치대에 재치하는 공정; 상기 기판 처리실 내에 상기 산소 함유 가스를 공급하는 공정; 상기 코일에 고주파 전력을 인가하여 상기 플라즈마 생성 공간에서 상기 산소 함유 가스의 플라즈마 생성을 시작하는 공정; 및 상기 플라즈마에 의해 상기 기판의 요 형상 구조 내에서 노출된 상기 변질층이 형성된 상기 실리콘막의 표면을 산화하는 것에 의해 상기 변질층을 실리콘산화막으로 개질하는 공정을 수행하는 기술이 제공된다.
도 1은 본 발명의 실시 형태에 따른 기판 처리 장치의 단면도.
도 2는 본 발명의 실시 형태에 따른 기판 처리 장치의 플라즈마 생성 원리를 설명하는 설명도.
도 3은 본 발명의 실시 형태에 따른 제어 장치를 설명하는 도면.
도 4는 본 발명의 실시 형태에 따른 기판 처리 공정을 도시하는 흐름도.
도 5는 본 발명의 실시 형태에 따른 기판 처리 공정 중 산화 처리 공정을 도시하는 흐름도.
도 6의 (a)는 본 발명의 실시 형태에 따른 기판 처리 공정에서 에칭 처리 공정이 실시되기 전의 기판 상의 패턴 구조를 설명하는 도면.
도 6의 (b)는 본 발명의 실시 형태에 따른 기판 처리 공정에서 에칭 처리 공정이 실시된 후의 기판 상의 패턴 구조를 설명하는 도면.
도 6의 (c)는 본 발명의 실시 형태에 따른 기판 처리 공정에서 산화 처리 공정이 실시된 후의 기판 상의 패턴 구조를 설명하는 도면.
도 6의 (d)는 본 발명의 실시 형태에 따른 기판 처리 공정에서 에치 백 처리 공정이 실시된 후의 기판 상의 패턴 구조를 설명하는 도면.
<본 발명의 실시 형태>
(1) 기판 처리 장치의 구성
본 발명의 실시 형태에 따른 기판 처리 장치에 대해서 도 1 내지 도 3을 이용하여 이하에 설명한다.
(처리실)
기판 처리 장치(100)는 웨이퍼(200)를 플라즈마 처리하는 처리로(202)를 구비한다. 처리로(202)는 처리실(201)을 구성하는 처리 용기(203)를 구비한다. 처리 용기(203)는 제1 용기인 돔형의 상측 용기(210)와, 제2 용기인 완형(碗型)의 하측 용기(211)를 구비한다. 상측 용기(210)가 하측 용기(211) 상에 피복되는 것에 의해 처리실(201)이 형성된다.
또한 하측 용기(211)의 하부 측벽에는 게이트 밸브(244)가 설치된다. 게이트 밸브(244)는 열려 있을 때 반입출구(245)를 개재하여 처리실(201) 내에 웨이퍼(200)를 반입할 수 있다. 또는 반입출구(245)를 개재하여 처리실(201) 외로 웨이퍼(200)를 반출할 수 있다. 게이트 밸브(244)는 닫혀 있을 때는 처리실(201) 내의 기밀성을 보지(保持)하는 게이트 밸브가 된다.
처리실(201)은 후술하는 바와 같이 주위에 코일(212)이 설치되는 플라즈마 생성 공간(201a)과, 플라즈마 생성 공간(201a)에 연통되고, 웨이퍼(200)가 처리되는 기판 처리 공간(201b)을 포함한다. 플라즈마 생성 공간(201a)은 플라즈마가 생성되는 공간이며, 처리실의 내, 예컨대 코일(212)의 하단(도 1에서의 일점쇄선)보다 상방(上方)의 공간을 말한다. 한편, 기판 처리 공간(201b)은 기판이 플라즈마로 처리되는 공간이며, 코일(212)의 하단보다 하방의 공간을 말한다.
(서셉터)
처리실(201)의 저측(底側) 중앙에는 웨이퍼(200)를 재치하는 기판 재치부로서의 서셉터(217)가 배치된다. 서셉터(217)의 내부에는 가열 기구로서의 히터(217b)가 일체적으로 매립된다. 히터(217b)는 히터 전력 조정 기구(276)를 개재하여 전력이 공급되면, 웨이퍼(200) 표면을 예컨대 실온으로부터 700℃ 정도까지 가열할 수 있도록 구성된다.
서셉터(217)는 하측 용기(211)와 전기적으로 절연된다. 서셉터(217) 내부에는 임피던스 조정 전극(217c)이 장비된다. 임피던스 조정 전극(217c)은 임피던스 조정부로서의 임피던스 가변 기구(275)를 개재하여 접지(接地)된다. 임피던스 가변 기구(275)는 코일이나 가변 콘덴서로부터 구성되고, 코일의 인덕턴스와 저항 및 가변 콘덴서의 용량값을 제어하는 것에 의해 임피던스를 약 0Ω로부터 처리실(201)의 기생 임피던스 값의 범위 내에서 변화시킬 수 있도록 구성된다. 이에 의해 임피던스 조정 전극(217c) 및 서셉터(217)를 개재하여 웨이퍼(200)의 전위(바이어스 전압)를 제어할 수 있다. 주로 서셉터(217) 및 히터(217b), 전극(217c)에 의해 본 실시 형태에 따른 기판 재치부가 구성된다.
서셉터(217)에는 서셉터(217)를 기판 처리 공간(201b) 내에서 승강시키는 서셉터 승강 기구(268)가 설치된다. 그리고 서셉터(217)에는 관통공(217a)이 설치되는 한편, 하측 용기(211)의 저면에는 관통공(217a)과 서로 대향하는 위치에 웨이퍼 승강핀(266)이 적어도 각 3군데씩 설치된다. 서셉터(217)가 하강됐을 때는 웨이퍼 승강핀(266)이 관통공(217a)을 통과하도록 이루어진다.
주로 서셉터(217) 및 히터(217b), 임피던스 조정 전극(217c)에 의해 본 실시 형태에 따른 기판 재치부가 구성된다.
(가스 공급부)
처리실(201)의 상방, 즉 상측 용기(210)의 상부에는 가스 공급 헤드(236)가 설치된다. 가스 공급 헤드(236)는 캡 형상의 개체(蓋體)(233)와 가스 도입구(234)와 버퍼실(237)과 개구(開口)(238)와 차폐 플레이트(240)와 가스 취출구(239)를 구비하고, 반응 가스를 처리실(201) 내에 공급할 수 있도록 구성된다. 버퍼실(237)은 가스 도입구(234)로부터 도입되는 반응 가스를 분산하는 분산 공간으로서의 기능을 가진다.
가스 도입구(234)에는 산소 함유 가스로서의 산소(O2) 가스를 공급하는 가스 공급관(232a)의 하류단과, 수소 함유 가스로서의 수소(H2) 가스를 공급하는 가스 공급관(232b)의 하류단과, 불활성 가스로서의 아르곤(Ar) 가스를 공급하는 가스 공급관(232c)이 합류하도록 접속된다. 가스 공급관(232a)에는 상류측부터 순서대로 O2 가스 공급원(250a), 유량 제어 장치로서의 매스 플로우 컨트롤러(MFC)(252a), 개폐 밸브로서의 밸브(253a)가 설치된다. 가스 공급관(232b)에는 상류측부터 순서대로 H2 가스 공급원(250b), 유량 제어 장치로서의 MFC(252b), 개폐 밸브로서의 밸브(253b)가 설치된다. 가스 공급관(232c)에는 상류측부터 순서대로 Ar 가스 공급원(250c), 유량 제어 장치로서의 MFC(252c), 개폐 밸브로서의 밸브(253c)가 설치된다. 가스 공급관(232a)과 가스 공급관(232b)과 공급관(232c)이 합류한 하류측에는 밸브(243a)가 설치되고, 가스 도입구(234)의 상류단에 접속된다. 밸브(253a, 253b, 253c, 243a)를 개폐시키는 것에 의해 MFC(252a, 252b, 252c)에 의해 각각의 가스의 유량을 조정하면서 가스 공급관(232a, 232b, 232c)를 개재하여 산소 함유 가스, 수소 가스 함유 가스, 불활성 가스 등의 반응 가스를 각각 처리실(201) 내에 공급할 수 있다.
가스 공급 헤드(236)[개체(233), 가스 도입구(234), 버퍼실(237), 개구(238), 차폐 플레이트(240), 가스 취출구(239)], 가스 공급관(232a), MFC(252a), 밸브(253a, 243a)에 의해 본 실시 형태에 따른 산소 함유 가스 공급계가 구성된다.
가스 공급 헤드(236), 가스 공급관(232b), MFC(252b), 밸브(253b, 243a)에 의해 본 실시 형태에 따른 수소 가스 공급계가 구성된다.
가스 공급 헤드(236), 가스 공급관(232c), MFC(252c), 밸브(253c, 243a)에 의해 본 실시 형태에 따른 불활성 가스 공급계가 구성된다.
또한 수소 함유 가스 공급계, 산소 함유 가스 공급계, 불활성 가스 공급계에 의해 본 실시 형태에 따른 가스 공급부가 구성된다.
또한 전술한 각 가스 공급계 및 가스 공급부는 공급되는 가스의 가스 공급원을 각각 포함하는 것으로서 파악할 수도 있다.
(배기부)
하측 용기(211)의 측벽에는 처리실(201) 내로부터 반응 가스를 배기하는 가스 배기구(235)가 설치된다. 가스 배기구(235)에는 가스 배기관(231)의 상류단이 접속된다. 가스 배기관(231)에는 상류측부터 순서대로 압력 조정기로서의 APC(Auto Pressure Controller)밸브(242), 개폐 밸브로서의 밸브(243b), 진공 배기 장치로서의 진공 펌프(246)가 설치된다.
주로 가스 배기구(235), 가스 배기관(231), APC 밸브(242), 밸브(243b)에 의해 본 실시 형태에 따른 배기부가 구성된다. 또한 진공 펌프(246)를 배기부에 포함시켜도 좋다.
(플라즈마 생성부)
처리실(201)의 외주부, 즉 상측 용기(210)의 측벽의 외측에는 처리실(201)을 둘러싸도록 나선 형상의 공진(共振) 코일(212)이 설치된다. 공진 코일(212)에는 RF 센서(272), 고주파 전원(273)과 주파수 정합기(274)가 접속된다.
고주파 전원(273)은 공진 코일(212)에 고주파 전력을 공급한다. RF 센서(272)는 고주파 전원(273)의 출력측에 설치된다. RF 센서(272)는 공급되는 고주파의 진행파나 반사파의 정보를 모니터 한다. 주파수 정합기(주파수 제어부)(274)는 RF 센서(272)로 모니터 된 반사파의 정보에 기초하여 반사파가 최소가 되도록 고주파 전원(273)을 제어하고, 주파수의 정합을 수행한다.
공진 코일(212)의 양단은 전기적으로 접지되지만, 공진 코일(212)의 적어도 일단(一端)은 장치의 최초 설치 시 또는 처리 조건 변경 시에 상기 공진 코일의 전기적 길이를 미세조정하여 공진 특성을 고주파 전원(273)과 대략 동일하게 하기 위해서 가동 탭(213)을 개재하여 접지된다. 도 1 중의 부호(214)는 타방(他方)의 고정 그라운드를 도시한다. 또한 장치의 최초 설치 시 또는 처리 조건 변경 시에 공진 코일(212)의 임피던스를 미세조정하기 위해서 공진 코일(212)의 접지된 양단 사이에는 가동 탭(215)에 의해 급전부(給電部)가 구성된다.
차폐판(223)은 공진 코일(212)의 외측으로의 전자파의 누설을 차폐하는 것과 함께, 공진 회로를 구성하는 데 필요한 용량 성분을 공진 코일(212) 사이에 형성한다. 차폐판(223)은 공진 코일(212)의 외주로부터 예컨대 5mm 내지 150mm 정도 간격을 두고 배치된다.
주로 공진 코일(212), RF 센서(272), 주파수 정합기(274)에 의해 본 실시 형태에 따른 플라즈마 생성부가 구성된다. 또한 플라즈마 생성부로서 고주파 전원(273)을 포함시켜도 좋다.
여기서 본 실시 형태에 따른 장치의 플라즈마 생성 원리 및 생성되는 플라즈마의 성질에 대해서 도 2를 이용하여 설명한다.
공진 코일(212)은 소정의 파장의 정재파를 형성하기 위해서 전파장(全波長) 모드로 공진하도록 권회(卷回) 지름, 권회 피치, 권회수가 설정된다. 즉 공진 코일(212)의 전기적 길이는 고주파 전원(273)으로부터 부여되는 전력의 소정 주파수에서의 1파장의 정수배로 설정된다.
구체적으로는 인가하는 전력이나 발생시키는 자계 강도 또는 적용하는 장치의 외형 등을 감안하여, 공진 코일(212)은 예컨대 주파수는 800kHz 내지 50MHz, 전력은 0.5kW 내지 5kW, 보다 바람직하게는 1.5kW 내지 3.5kW의 고주파 전력에 따라 0.01가우스 내지 10가우스 정도의 자장을 발생할 수 있도록 50mm2 내지 300mm2의 유효단 면적이자 또한 200mm 내지 500mm의 코일 지름으로 설정되고, 플라즈마 생성 공간(201a)을 형성하는 방 외주측에 2회 내지 60회 정도 권회된다.
고주파 전원(273)은 발진 주파수 및 출력을 규정하기 위한 고주파 발진 회로 및 프리앰프를 포함하는 전원 제어 수단과, 소정의 출력에 증폭하기 위한 증폭기를 구비한다. 전원 제어 수단은 조작 패널을 통해서 미리 설정된 주파수 및 전력에 관한 출력 조건에 기초해서 증폭기를 제어하고, 증폭기는 상기 공진 코일(212)에 전송 선로를 개재하여 일정한 고주파 전력을 공급한다.
본 실시 형태에서는 상기 주파수 정합기(274)는 플라즈마가 발생했을 때의 상기 공진 코일(212)로의 반사파 전력을 검출하고, 반사파 전력이 최소가 되도록 상기 미리 설정된 주파수에 대하여 발진 주파수를 증가 또는 감소시킨다. 구체적으로는 주파수 정합기(274)는 미리 설정된 발진 주파수를 보정하는 주파수 제어 회로를 구비하고, 또한 고주파 전원(273)의 증폭기의 출력측에는 전송 선로에서의 반사파 전력을 검출하고, 그 전압 신호를 주파수 제어 회로에 피드백하는 RF 센서(272)가 개장(介裝)된다.
주파수 제어 회로는 플라즈마 점등전은 공진 코일(212)의 무부하 공진 주파수로 발진하고, 플라즈마 점등 후는 반사 전력이 최소가 되도록 상기 미리 설정된 주파수를 증가 또는 감소시킨 주파수를 발진하여, 결과적으로는 전송 선로에서의 반사파가 제로가 되도록 주파수 신호를 고주파 전원(273)에 부여한다.
본 실시 형태의 공진 장치에서는 플라즈마 발생시 및 플라즈마 생성 조건 변동 시의 공진 코일(212)의 공진점의 어긋남에 따라, 정확하게 공진하는 주파수의 고주파를 출력하기 위해서 공진 코일(212)로 한층 더 정확하게 정재파를 형성할 수 있다. 즉 도 2에 도시하는 바와 같이 공진 코일(212)에서는 플라즈마를 포함하는 상기 공진기의 실제 공진 주파수의 송전에 의해 위상(位相) 전압과 역위상(逆位相) 전압이 상시 상쇄되는 상태의 정재파가 형성되고, 코일의 전기적 중점(전압이 제로인 노드)에 가장 높은 위상 전류가 생기(生起)된다. 따라서 상기 전기적 중점에서 여기(勵起)된 유도 플라즈마는 처리실 벽이나 기판 재치대와의 용량 결합이 거의 없고, 플라즈마 생성 공간(201a) 중에는 전기적 포텐셜이 지극히 낮은 도넛 형상의 플라즈마를 생성할 수 있다.
(제어부)
도 3에 도시하는 바와 같이 제어부로서의 컨트롤러(221)는 CPU(221a), RAM(221b), 기억 장치(221c), I/O 포트(221d)를 구비한 컴퓨터로서 구성된다. RAM(221b), 기억 장치(221c), I/O 포트(221d)는 내부 버스(221e)를 개재하여 CPU(221a)과 데이터 교환 가능하도록 구성된다. 컨트롤러(221)에는 입출력 장치(225)가 접속되어도 좋다. 또한 컨트롤러(221)에는 표시부로서 예컨대 디스플레이 등이 접속되어도 좋다.
기억 장치(221c)는 예컨대 플래시 메모리, HDD, CD-ROM 등으로 구성된다. 기억 장치(221c) 내에는 기판 처리 장치(100)의 동작을 제어하는 제어 프로그램이나, 기판 처리의 순서나 조건 등이 기재된 프로세스 레시피 등이 판독 가능하도록 격납된다. 또한 프로세스 레시피는 후술하는 기판 처리 공정에서의 각 순서를 컨트롤러(221)에 실행시켜 소정의 결과를 얻을 수 있도록 조합된 것이며, 프로그램으로서 기능한다. 이하, 이 프로세스 레시피나 제어 프로그램 등을 총칭하여 단순히 프로그램이라고도 부른다. 또한 본 명세서에서 프로그램이라는 단어를 사용한 경우는 프로세스 레시피 단체만을 포함하는 경우, 제어 프로그램 단체만을 포함하는 경우, 또는 그 양방(兩方)을 포함하는 경우가 있다. 또한 RAM(221b)은 CPU(221a)에 의해 판독된 프로그램이나 데이터 등이 일시적으로 보지되는 메모리 영역으로서 구성된다.
I/O 포트(221d)는 MFC(252a 내지 252c), 밸브(253a 내지 253c, 243a, 243b), 게이트 밸브(244), APC 밸브(242), 진공 펌프(246), 히터(217b), RF 센서(272), 고주파 전원(273), 주파수 정합기(274), 서셉터 승강 기구(268), 임피던스 가변 기구(275) 등에 접속된다.
CPU(221a)은 기억 장치(221c)로부터 제어 프로그램을 판독하여 실행하는 것과 함께, 입출력 장치(225)로부터의 조작 커맨드의 입력 등에 따라 기억 장치(221c)로부터 프로세스 레시피를 판독하도록 구성된다. 그리고 도 1에 도시하는 바와 같이 CPU(221a)은 판독한 프로세스 레시피의 내용을 따르도록 APC 밸브(242)의 개도(開度) 조정 동작, 밸브(243b)의 개폐 동작 및 진공 펌프(246)의 기동·정지, 서셉터 승강 기구(268)의 승강 동작, 히터 전력 조정 기구(276)에 의한 온도 센서에 기초하는 히터(217b)에의 공급 전력량 조정 동작(온도 조정 동작), 임피던스 가변 기구(275)에 의한 임피던스값 조정 동작, 게이트 밸브(244)의 개폐 동작, RF 센서(272), 주파수 정합기(274) 및 고주파 전원(273)의 동작, MFC(252a 내지 252c)에 의한 각종 가스의 유량 조정 동작 및 밸브(253a 내지 253c, 243a)의 개폐 동작을 각각 제어하도록 구성된다.
또한 컨트롤러(221)는 전용의 컴퓨터로서 구성되는 경우에 한정되지 않고, 범용의 컴퓨터로서 구성되어도 좋다. 예컨대 전술한 프로그램을 격납한 외부 기억 장치(226)[예컨대 자기(磁氣) 테이프나 자기 디스크, 광(光) 디스크, 광자기 디스크, 반도체 메모리]를 준비하고, 이러한 외부 기억 장치(226)를 이용하여 범용의 컴퓨터에 프로그램을 인스톨하는 것 등에 의해 본 실시 형태에 따른 컨트롤러(221)를 구성할 수 있다. 또한 컴퓨터에 프로그램을 공급하기 위한 수단으로서 예컨대 인터넷이나 전용 회선 등의 통신 수단을 이용하여 프로그램을 공급해도 좋다. 또한 기억 장치(221c)나 외부 기억 장치(226)는 컴퓨터 판독 가능한 기록 매체로서 구성된다. 이하, 이들을 총칭하여 단순히 기록 매체라고도 부른다. 본 명세서에서 기록 매체라는 단어를 사용한 경우는 기억 장치(221c) 단체(單體)만을 포함하는 경우, 외부 기억 장치(226) 단체만을 포함하는 경우, 또는 그 양방을 포함하는 경우가 있다.
(2) 기판 처리 공정
다음으로 본 실시 형태에 따른 기판 처리 공정에 대해서 도 4 내지 도 6을 이용하여 설명한다. 도 4에 도시하는 본 실시 형태에 따른 기판 처리 공정(S10 내지 S30)은 예컨대 플래시 메모리 등의 반도체 디바이스의 제조 공정의 일 공정으로서 실시된다. 또한 본 실시 형태에 따른 산화 처리 공정(S20)에서는 도 6의 (b)에 도시하는 요 형상 구조로서의 트렌치(301)에 대하여 산화 처리를 수행하여 희생 산화막(305)을 형성한다.
(a) 에칭 처리 공정(S10)
여기서 본 실시 형태에 따른 산화 처리 공정(S20)의 실시에 앞서 도 6의 (a)에 도시하는 트렌치(301)의 내측에 대하여 에칭 처리를 수행하는 공정이 실시된다. 트렌치(301)는 하지막인 실리콘질화막(SiN막)(302)에 형성된 트렌치 내에 실리콘막으로서의 어모퍼스실리콘막(a-Si)막(303)이 형성되는 것에 의해 형성된다. 즉 a-Si막(303)에 의해 트렌치(301)가 형성된다. 전술한 에칭 처리에서는 트렌치(301)의 저부를 관통하는 홀 또는 홈[溝]을 형성하기 위한 이방성의 드라이 에칭(또는 플라즈마 에칭)이 실시된다.
전술한 에칭 처리에 의해 도 6의 (b)에 도시하는 바와 같이 트렌치(301)의 저부에는 관통한 홀 또는 홈이 형성된다. 이때 a-Si막(303)의 표면(노출면)이나 에칭 처리에 의해 노출된 SiN막(302)의 표면이 손상되어 표면 형상이 거칠어진 상태가 된다. 또한 드라이 에칭을 실시할 때 에칭 가스의 이온이 a-Si막(303)의 표면에 충돌하여 결정(結晶) 결함을 발생시키거나 또는 에칭 가스에 포함되는 원소가 불순물로서 a-Si막(303)이나 SiN막(302)의 표면으로부터 막 중에 첨가되는 것에 의해서, a-Si막(303)이나 SiN막(302)의 표층(노출층)이 변질된다. 이에 의해 a-Si막(303)의 표층이나 SiN막(302)의 표층에는 표면 형상이 거칠어진 변질층인 데미지층(304)이 형성된다.
드라이 에칭에 이용되는 가스로서는 예컨대 염소계 가스(Cl2, BCl3 등)나 불소계 가스(F2, CF4, SF6 등)가 이용되며, 데미지층(304)에는 Cl이나 F 등이 불순물로서 첨가된다. 또한 에칭 처리에 의해 a-Si막(303)이나 SiN막(302)으로부터 탈리한 반응 생성물이 데미지층(304)에 부착되는 경우도 있다. 이러한 부착물도 데미지층(304)에 포함시켜서 생각할 수 있다.
a-Si막(303)의 표층에 형성된 표면 형상이 거칠어진 데미지층은 반도체 디바이스를 구성하는 a-Si막(303)의 전기적 특성(예컨대 전자 이동도 등)을 열화시키기 위해서 제거되는 것이 바람직하다. 그래서 본 실시 형태에 따른 산화 처리 공정에서 데미지층(304)이 형성된 트렌치(301)에 대하여 산화 처리를 수행하여 희생 산화막(305)을 형성하고, 그 후 이를 제거(에치 백)하는 것에 의해 데미지층(304)의 제거를 수행한다. 이에 의해 데미지층(304)이 제거된 표면이 평탄한 a-Si막(303) 및 SiN막(302)을 얻을 수 있다.
(b) 산화 처리 공정(S20)(희생 산화막 형성)
본 실시 형태에 따른 산화 처리 공정(S20)은 전술한 처리 장치(100)에 의해 실시된다. 또한 이하의 설명에서 처리 장치(100)를 구성하는 각(各) 부(部)의 동작은 컨트롤러(221)에 의해 제어된다. 본 실시 형태에 따른 산화 처리 공정(S20)에서 처리되는 웨이퍼(200)의 표면에 형성된 트렌치(301)는 애스펙트비가 높은 형상을 가진다. 여기서 애스펙트비가 높다란 트렌치의 깊이를 D, 폭을 H, 애스펙트비를 D/H로 한 경우, 예컨대 D/H≥20이 되는 듯한 형상을 말한다. 또한 형성된 트렌치(301) 내면에 노출된 데미지층(305)의 표면 내에서는 그 위치에 따라 결정 방향이 달라지는 경우가 있다. 예컨대 도 6의 (b)에 도시하는 깊이 방향(수직 방향)으로 확대되는 면과, 트렌치(301)의 저부(여기서는 에칭 처리 전의 저부의 위치)에서 트렌치(301)의 폭 방향(수평 방향)으로 확대되는 면에서는 서로 결정 방향이 다른 경우가 있다.
본 공정에서는 데미지층(304)을 제거하기 위해서 적어도 데미지층(304)의 두께만큼만 트렌치(301)의 내표면(內表面)[에칭 처리에 의해 노출된 SiN막(302)의 노출면도 포함한다.]의 산화를 수행한다. 즉 희생 산화막(305)의 두께는 적어도 데미지층(304)의 두께보다 크게 되도록 형성된다. 여기서 희생 산화막(305)을 제거한 후에 남겨지는 a-Si막(303)에 대해서는 트렌치 내에서의 높은 면내 막 두께 균일성(스텝 커버리지)이 요구되는 경우가 있다. 예컨대 a-Si막(303)이 트랜지스터의 채널층으로서 이용되는 경우, 그 막 두께가 얇고 또한 균일한 것이 바람직하기 때문이다.
또한 특히 a-Si막(303)은 600℃ 이상의 온도 영역에서는 결정성이 변화되어 원하는 막 특성을 얻지 못하게 되므로, 희생 산화막(305)을 형성할 때의 처리 온도는 600℃ 이하, 바람직하게는 550℃ 이하인 것이 요구된다.
또한 일반적으로 저온 조건 하에서 형성된 산화막일수록 웨트 에칭의 속도(웨트 에칭 레이트: WER)가 높아진다는 것이 알려져 있다. 따라서 본 공정 후에 희생 산화막(305)을 웨트 에칭 등의 기법에 의해 제거하는 것을 고려했을 경우, 희생 산화막(305)을 형성할 때의 처리 온도는 허용되는 범위에서 낮은 것이 보다 바람직하다.
희생 산화막의 형성 기법으로서는 예컨대 웨이퍼를 700℃ 내지 1,100℃로 가열하고, 산소 가스나 수증기 가스를 이용하여 웨이퍼에 대한 산화 처리를 수행하는 열산화 처리법(열래디컬 산화 처리법)이 있다. 하지만 특히 본 실시 형태와 같은 고애스펙트비의 형상을 가지는 트렌치(301)에 대하여 열산화 처리법을 적용하는 경우, 희생 산화막의 두께에 관하여 트렌치의 깊이 방향에서의 마이크로 로딩 효과나, 면방위 의존성 등의 하지 의존성 등의 영향에 의해 트렌치 내에서의 원하는 면내 막 두께 균일성(스텝 커버리지)을 얻는 것이 곤란하다. 또한 열산화 처리법을 적용하는 경우, 웨이퍼를 700℃ 이상으로 가열할 필요가 있기 때문에 전술과 같은 처리 온도 조건을 충족시킬 수 없다. 그래서 본 실시 형태에 따른 산화 처리 공정에서는 이하의 공정(S110 내지 S160)을 수행하는 것에 의해 전술한 요구 조건을 충족시키도록 희생 산화막(305)을 형성한다.
[기판 반입 공정(S110)]
우선은 상기 웨이퍼(200)를 처리실(201) 내에 반입한다. 구체적으로는 서셉터 승강 기구(268)가 웨이퍼(200)의 반송 위치까지 서셉터(217)를 하강시켜서 웨이퍼 승강핀(266)이 서셉터(217) 표면보다 돌출된 상태로 한다. 계속해서 게이트 밸브(244)를 열고 도시되지 않는 반송 기구를 이용하여 웨이퍼 승강핀(266) 상에 웨이퍼(200)를 재치한다. 그리고 서셉터 승강 기구(268)가 공진 코일(212)의 하단(203a)과 반입출구(245)의 상단(245a) 사이의 소정의 위치가 되도록 서셉터(217)를 상승시킨다. 그 결과, 웨이퍼(200)는 서셉터(217)의 상면에 지지된다.
[승온·진공 배기 공정(S120)]
계속해서 웨이퍼(200)의 승온을 수행한다. 히터(217b)는 미리 가열되고, 히터(217b)가 매립된 서셉터(217) 상에 반입된 웨이퍼(200)를 보지하는 것에 의해 예컨대 상온 내지 600℃, 바람직하게는 100℃ 내지 600℃, 보다 바람직하게는 200℃ 내지 550℃의 범위 내의 소정 값으로 웨이퍼(200)를 가열한다. 특히 a-Si막(303)의 결정성 변화를 억제하기 위해서 550℃ 이하인 것이 바람직하다. 또한 일반적으로 산화 처리에서의 처리 온도는 낮아질수록, 형성되는 산화막의 막질이 저하되는 경향에 있다. 한편, 본 산화 처리 공정에서 형성되는 산화막은 희생 산화막으로서의 용도를 목적으로 하여 형성되기 때문에 다른 용도에 비해 산화막의 막질이 요구되지 않는다. 따라서 본 실시 형태에서의 산화 처리 공정에서는 저온 조건에서의 처리가 허용된다.
웨이퍼(200)의 승온을 수행하는 동안 진공 펌프(246)에 의해 가스 배기관(231)을 개재하여 처리실(201) 내를 진공 배기하고, 처리실(201) 내의 압력을 소정 값으로 한다. 진공 펌프(246)는 적어도 후술하는 기판 반출 공정(S160)이 종료될 때까지 작동시켜 둔다.
[처리 가스 공급 공정(S130)]
다음으로 처리 가스(반응 가스)로서 산소 함유 가스인 O2 가스와 수소 함유 가스인 H2 가스의 혼합 가스의 공급을 시작한다. 구체적으로는 밸브(243a, 253a)를 열고 MFC(252a)로 유량 제어하면서 버퍼실(237)을 개재하여 처리실(201) 내로의 O2 가스의 공급을 시작한다. 동시에 밸브(253b)를 열고 MFC(252b)로 유량 제어하면서 버퍼실(237)을 개재하여 처리실(201) 내로의 H2 가스의 공급을 시작한다. 또한 필요에 따라 Ar 가스 공급원(250c)으로부터 MFC(252c), 밸브(253c), 가스 공급관(232c)을 개재하여 버퍼실(237)에 첨가 가스로서의 Ar 가스를 공급해도 좋다.
이때 O2 가스와 H2 가스의 혼합 가스의 총 유량은 예컨대 100sccm 내지 3,000sccm로 하고, O2 가스와 H2 가스의 공급 유량비는 5:95 내지 99:1의 범위로 한다. 특히 공급 유량비를 95:5 전후로 하는 것에 의해 산화 레이트를 최대화할 수 있다. 또한 공급 유량비를 5:95 내지 50:50의 범위로 하는 것에 의해 웨이퍼(200) 상에 금속막 등이 형성된 경우이어도 금속막의 산화를 억제하여, 산화 대상인 트렌치(301)의 내면에 대하여 선택적으로 산화 처리를 수행할 수 있다. 본 실시 형태에서는 총 유량을 1,000sccm, 공급 유량비를 95:5로 한다.
또한 본 실시 형태에서는 처리 가스로서 산소 함유 가스와 수소 함유 가스의 혼합 가스를 이용했지만, 처리 가스로서 수소 함유 가스를 포함하지 않는 산소 함유 가스(예컨대 O2 가스)도 이용할 수 있다. 단, 산화 레이트의 향상 등의 관점에서 수소 함유 가스를 포함하는 처리 가스를 이용하는 것이 바람직하다. 또한 본 산화 처리 공정에서는 처리 후에 막 중에 불순물을 남기지 않는 것이 바람직하기 때문에 산소 및 수소만을 포함하는 O2 가스와 H2 가스의 혼합 가스를 이용하는 것이 바람직하다.
또한 처리실(201) 내의 압력이 예컨대 10Pa 이상 250Pa 이하의 범위 내, 보다 바람직하게는 100Pa 이상 250Pa 이하(본 실시 형태에서는 150Pa)의 소정 압력이 되도록 APC 밸브(242)의 개도를 조정해서 처리실(201) 내를 배기한다. 이와 같이 처리실(201) 내를 적당히 배기하면서 후술하는 플라즈마 처리 공정(S140) 종료 시까지 혼합 가스의 공급을 계속한다. 또한 혼합 가스 공급 전에 H2 가스를 처리실(201) 내에 도입하여 처리실(201) 내가 소정의 압력이 되도록 조정해도 좋다. 이렇게 하는 것에 의해 혼합 가스 공급 시작 시에서 급격한 산화의 발생을 억제할 수 있다.
[플라즈마 처리 공정(S140)]
혼합 가스의 도입을 시작하고 소정 시간이 경과한 후(예컨대 몇 초 경과 후), 처리실(201) 내의 압력이 안정되면, 공진 코일(212)에 대하여 고주파 전원(273)으로부터 RF 센서(272)를 개재하여 고주파 전력의 인가를 시작한다. 본 실시 형태에서의 고주파 전력의 주파수 및 전력은 27.12MHz, 2.5kW로 한다.
여기서 고주파 전원(273)에 부설된 전원 제어 수단이 플라즈마의 용량 결합이나 유도 결합의 변동에 의한 공진 코일(212)에서의 공진점의 어긋남을 보상하여 공진 상태를 유지하고, 한층 더 정확하게 정재파를 형성한다.
이에 의해 플라즈마 생성 공간(201a) 내에 형성되는 유도 전자계에 의해 플라즈마 생성 공간(201a)의 공진 코일(212)의 전기적 중점에 상당하는 높이 위치에, 처리실 벽이나 기판 재치대와의 용량 결합이 거의 없고 전기적 포텐셜이 지극히 낮은 도넛 형상의 유도 플라즈마가 여기된다. 여기된 플라즈마에 의해 O2 가스, H2 가스는 활성화되어 해리되고, 산소(O)나 수소(H)를 포함하는 산소 활성종(래디컬), 산소 이온, 수산기 활성종(래디컬), 수소 활성종(래디컬), 수소 이온 등의 반응종을 생성한다. 이때 희가스(Ar 가스)가 첨가된 경우에는 희가스가 플라즈마 방전의 안정화에 기여한다. 산소를 포함하는 반응종은 트렌치(301) 내의 노출면에 대하여 공급되고, 그 표층을 산화하는 것에 의해 희생 산화막(305)을 형성한다.
본 실시 형태에서는 전기적 포텐셜이 지극히 낮은 플라즈마가 생성되기 때문에 플라즈마 생성 공간(201a)의 벽이나, 기판 재치대 상에 시스가 발생하는 것을 막을 수 있다. 따라서 플라즈마 중의 이온은 가속되지 않고, 혼합 가스 중의 활성종과, 가속되지 않는 상태의 이온이 트렌치(301) 내에(특히 깊이 방향에서) 균일하게 공급되기 때문에 트렌치(301) 내의 깊이 방향에서 면내 막 두께 균일성이 지극히 양호한 산화막[희생 산화막(305)]을 형성할 수 있다.
또한 트렌치(301) 내에서는 서로 다른 결정 방향을 포함하는 면이 노출된다. 여기서 본 실시 형태에 따른 플라즈마 생성부에 의해 생성된 반응종을 이용하여 트렌치(301) 내표층의 산화 처리를 수행하는 경우, 산화 반응에 따른 활성화 에너지의 크기가 다른 플라즈마 여기기법(예컨대 마이크로파여기 등의 기법)이나 열 여기에 의해 생성된 반응종을 이용하여 산화 처리를 수행하는 경우에서의 활성화 에너지보다 낮다. 그렇기 때문에 결합 에너지의 크기가 다른, 서로 다른 결정 방향을 포함하는 면에 대해서도 같은 산화 레이트에 의해 산화 처리를 수행하는 것이 가능하다. 즉 결정 방위 의존성이 작은 산화 처리를 수행할 수 있으므로, 트렌치(301) 내를 면내 막 두께 균일성 좋게 산화 처리할 때 본 실시 형태는 특히 바람직하다.
고주파 전력의 인가를 시작하고 소정의 처리 시간, 예컨대 10초 내지 300초가 경과하면, 고주파 전원(273)으로부터의 전력의 출력을 정지하고, 처리실(201) 내에서의 플라즈마 방전을 정지한다. 또한 밸브(253a, 253b)를 닫고, 혼합 가스의 처리실(201) 내로의 공급을 정지한다. 이상으로 플라즈마 처리 공정(S140)이 종료된다. 본 공정에서의 산화 처리는 적어도 희생 산화막(305)의 두께가 데미지층(304)의 두께 이상이 되고, 데미지층(304)이 모두 희생 산화막(305)으로 변질(개질)될 때까지 계속되는 것이 바람직하다.
[진공 배기 공정(S150)]
소정의 처리 시간이 경과해서 혼합 가스의 공급을 정지하면, 가스 배기관(231)을 이용하여 처리실(201) 내를 진공 배기한다. 이에 의해 처리실(201) 내의 혼합 가스나, 혼합 가스가 반응한 배기 가스 등을 처리실(201) 외로 배기한다. 그 후 APC 밸브(242)의 개도를 조정하여 처리실(201) 내의 압력을 처리실(201)에 인접하는 진공 반송실(웨이퍼(200)의 반출처. 미도시)과 마찬가지의 압력으로 조정한다.
[기판 반출 공정(S160)]
처리실(201) 내가 소정의 압력이 되면, 서셉터(217)를 웨이퍼(200)의 반송 위치까지 하강시켜 웨이퍼 승강핀(266) 상에 웨이퍼(200)를 지지시킨다. 그리고 게이트 밸브(244)를 열고 도시되지 않는 반송 기구를 이용하여 웨이퍼(200)를 처리실(201) 외로 반출한다. 이상으로 본 실시 형태에 따른 산화 처리 공정 (S20)을 종료한다.
(c) 에치 백 처리 공정(S30)(희생 산화막 제거)
계속해서 본 실시 형태에 따른 에치 백 처리 공정(S30)에서는 주로 웨트 에칭을 실시하는 것에 의해 희생 산화막(305)의 제거(에치 백)를 수행한다. 웨트 에칭에서는 예컨대 HF(불산), NH4F(불화암모늄) 등의 수용액을 약액(藥液)으로서 이용하고, 웨이퍼(200)를 이 약액에 침지(浸漬)한다. 이 약액들을 이용한 에칭에 의해 실리콘산화막인 희생 산화막(305)을 선택적으로 제거하여, 도 5의 (d)에 도시하는 바와 같이 데미지층(304)이 제거된 a-Si막(303)과 SiN막(302)에 의해 구성된 트렌치(301)가 형성된다.
본 실시 형태에서는 희생 산화막(305)이 트렌치(301) 내면에 막 두께 균일성이 좋게 형성되기 때문에 에칭 처리 공정(S10) 및 에치 백 처리 공정(S30)을 경과한 후도 a-Si막(303)의 두께에 불균일성이 발생하지 않고 원하는 전기적 특성을 얻는 것이 가능해진다.
또한 본 실시 형태에서는 트렌치 내에 a-Si막이 형성되는 예에 대해서 설명했지만 a-Si막에 한정되지 않고, 폴리실리콘(Poly-Si)막이나 결정 실리콘(c-Si)막 등의 다른 실리콘막이 트렌치 내에 형성된 경우에도, 본 실시 형태에 따른 산화 처리 공정을 적용할 수 있다.
또한 본 실시 형태에서는 웨이퍼(200) 상에 형성되는 요 형상 구조로서 트렌치 구조를 도시했지만, 본 실시 형태에 따른 기판 처리 공정은 같은 고애스펙트비를 가지는 홀이나 관통공 등의 요 형상 구조에 대해서도 적용할 수 있다.
또한 에칭 처리 공정(S10)에서는 트렌치(301) 내에 데미지층이 형성되는 경우라면, 본 실시 형태에 도시된 기법 이외의 에칭 기법도 적용할 수 있다. 마찬가지로 에치 백 처리 공정(S30)에서는 본 실시 형태에 도시된 기법 이외의 에칭 기법도 적용할 수 있다.
본 발명에 따르면, 반도체 디바이스의 제조 공정에서 기판 면상의 요 형상 구조의 내면에 대하여 면내 막 두께 균일성이 양호한 희생 산화막을 형성하는 기술이 제공된다.
100: 처리 장치 200: 웨이퍼
201: 처리실 201a: 플라즈마 생성 공간
20lb: 기판 처리 공간 202: 처리로
301: 트렌치

Claims (15)

  1. 공급된 산소 함유 가스가 플라즈마 여기되는 플라즈마 생성 공간과, 상기 플라즈마 생성 공간에 연통하여 기판 처리 시에 기판이 배치되는 기판 처리 공간을 포함하는 기판 처리실과, 상기 플라즈마 생성 공간의 외주에 설치되고, 인가되는 고주파 전력의 파장의 정수배의 전기 길이를 가지는 코일과, 상기 기판을 상기 코일의 하단보다 아래의 위치에 배치하도록 구성된 기판 재치대를 구비한 기판 처리 장치를 제공하는 공정;
    실리콘막에 의해 형성된 요(凹) 형상 구조를 가지는 기판이며, 상기 요 형상 구조의 내면에는 상기 요 형상 구조 내에 대한 에칭 처리에 의해 실리콘막의 표층이 변질되어 발생한 변질층이 형성되는 기판을 상기 기판 재치대에 재치하는 공정;
    상기 기판 처리실 내에 상기 산소 함유 가스를 공급하는 공정;
    상기 코일에 고주파 전력을 인가하여 상기 플라즈마 생성 공간에서 상기 산소 함유 가스의 플라즈마 생성을 시작하는 공정; 및
    상기 플라즈마에 의해 상기 기판의 요 형상 구조 내에서 노출된 상기 변질층이 형성된 상기 실리콘막의 표면을 산화하는 것에 의해 상기 변질층을 실리콘산화막으로 개질하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 변질층을 상기 실리콘산화막으로 개질하는 공정 후, 상기 실리콘산화막을 제거하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 변질층을 상기 실리콘산화막으로 개질하는 공정에서는 상기 실리콘산화막의 두께가 상기 변질층의 두께보다 크게 되도록 상기 실리콘산화막이 형성되는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 변질층을 상기 실리콘산화막으로 개질하는 공정에서는 상기 실리콘산화막의 두께가 상기 요 형상 구조 내에서 균일해지도록 상기 실리콘막의 표면을 산화하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 실리콘막은 어모퍼스실리콘막인 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 실리콘막의 표면을 산화하는 공정에서 상기 기판의 온도는 550℃ 이하인 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 요 형상 구조는 애스펙트비가 20 이상의 구조인 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 변질층은 서로 다른 결정 방위를 포함하는 복수의 노출면을 포함하는 반도체 장치의 제조 방법.
  9. 기판 상에서 실리콘막에 의해 형성된 요 형상 구조의 내면에 대하여 에칭 처리를 수행하는 공정;
    공급된 산소 함유 가스가 플라즈마 여기(勵起)되는 플라즈마 생성 공간과, 상기 플라즈마 생성 공간에 연통하여 기판 처리 시에 기판이 배치되는 기판 처리 공간을 포함하는 기판 처리실과, 상기 플라즈마 생성 공간의 외주에 설치되고, 인가되는 고주파 전력의 파장의 정수배의 전기 길이를 가지는 코일과, 상기 기판을 상기 코일의 하단보다 아래의 위치에 배치하도록 구성된 기판 재치대를 구비한 기판 처리 장치를 제공하는 공정;
    상기 에칭 처리가 수행된 상기 기판으로서 상기 에칭 처리 시에 상기 요 형상 구조의 내면에 상기 실리콘막의 표층이 변질되어 발생한 변질층이 형성되는 상기 기판을 상기 기판 재치대에 재치하는 공정;
    상기 기판 처리실 내에 상기 산소 함유 가스를 공급하는 공정;
    상기 코일에 고주파 전력을 인가하여 상기 플라즈마 생성 공간에서 상기 산소 함유 가스의 플라즈마 생성을 시작하는 공정;
    상기 플라즈마에 의해 상기 기판의 요 형상 구조 내에서 노출된 상기 변질층이 형성된 상기 실리콘막의 표면을 산화하는 것에 의해 상기 변질층을 실리콘산화막으로 개질하는 공정; 및
    상기 변질층을 상기 실리콘산화막으로 개질하는 공정 후, 상기 실리콘산화막을 제거하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  10. 공급된 산소 함유 가스가 플라즈마 여기되는 플라즈마 생성 공간과, 상기 플라즈마 생성 공간에 연통하여 기판 처리 시에 기판이 배치되는 기판 처리 공간을 포함하는 기판 처리실;
    상기 기판 처리실 내에 상기 산소 함유 가스를 공급하도록 구성된 가스 공급계;
    상기 플라즈마 생성 공간의 외주에 설치되고, 인가되는 고주파 전력의 파장의 정수배의 전기 길이를 가지는 코일;
    상기 코일에 고주파 전력을 공급하는 고주파 전원;
    상기 기판을 상기 코일의 하단보다 아래의 위치에 배치하도록 구성된 기판 재치대; 및
    실리콘막에 의해 형성된 요 형상 구조를 가지는 기판이며, 상기 요 형상 구조의 내면에는 상기 요 형상 구조 내에 대한 에칭 처리에 의해 실리콘막의 표층이 변질되어 발생한 변질층이 형성되는 기판을 상기 기판 재치대에 재치하는 처리와, 상기 기판 처리실 내에 상기 산소 함유 가스를 공급하는 처리와, 상기 코일에 고주파 전력을 인가하여 상기 플라즈마 생성 공간에서 상기 산소 함유 가스의 플라즈마 생성을 시작하는 처리와, 상기 플라즈마에 의해 상기 기판의 요 형상 구조 내에서 노출된 상기 변질층이 형성된 상기 실리콘막의 표면을 산화하는 것에 의해 상기 변질층을 실리콘산화막으로 개질하는 처리를 수행하도록 상기 가스 공급계, 상기 기판 재치대 및 상기 고주파 전원을 제어하도록 구성된 제어부
    를 구비하는 기판 처리 장치.
  11. 공급된 산소 함유 가스가 플라즈마 여기되는 플라즈마 생성 공간과, 상기 플라즈마 생성 공간에 연통하여 기판 처리 시에 기판이 배치되는 기판 처리 공간을 포함하는 기판 처리실과, 상기 플라즈마 생성 공간의 외주에 설치되고, 인가되는 고주파 전력의 파장의 정수배의 전기 길이를 가지는 코일과, 상기 기판을 상기 코일의 하단보다 아래의 위치에 배치하도록 구성된 기판 재치대를 구비한 기판 처리 장치에서,
    실리콘막에 의해 형성된 요 형상 구조를 가지는 기판이며, 상기 요 형상 구조의 내면에는 상기 요 형상 구조 내에 대한 에칭 처리에 의해 실리콘막의 표층이 변질되어 발생한 변질층이 형성되는 기판을 상기 기판 재치대에 재치하는 순서;
    상기 기판 처리실 내에 상기 산소 함유 가스를 공급하는 순서;
    상기 코일에 고주파 전력을 인가하여 상기 플라즈마 생성 공간에서 상기 산소 함유 가스의 플라즈마 생성을 시작하는 순서; 및
    상기 플라즈마에 의해 상기 기판의 요 형상 구조 내에서 노출된 상기 변질층이 형성된 상기 실리콘막의 표면을 산화하는 것에 의해 상기 변질층을 실리콘산화막으로 개질하는 순서
    를 컴퓨터에 의해 상기 기판 처리 장치에 실행시키는 기록 매체에 기록된 컴퓨터 프로그램.
  12. 제1항에 있어서,
    상기 변질층은, 상기 에칭 처리에서 이용되는 에칭 가스에 포함되는 원소가 상기 실리콘막의 표면으로부터 막 중에 첨가되는 것에 의해 상기 요 형상 구조의 내면에 형성되는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 에칭 가스에 포함되는 원소는 염소 또는 불소 중 적어도 어느 하나인 반도체 장치의 제조 방법.
  14. 제1항에 있어서,
    상기 산소 함유 가스는 산소 및 수소만을 포함하는 가스인 반도체 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 산소 함유 가스는, 산소 가스, 수소 가스 및 희가스만을 포함하는 가스인 반도체 장치의 제조 방법.
KR1020197021740A 2017-03-31 2017-03-31 반도체 장치의 제조 방법, 기판 처리 장치 및 컴퓨터 프로그램 KR102325148B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/013632 WO2018179352A1 (ja) 2017-03-31 2017-03-31 半導体装置の製造方法および記録媒体

Publications (2)

Publication Number Publication Date
KR20190100313A KR20190100313A (ko) 2019-08-28
KR102325148B1 true KR102325148B1 (ko) 2021-11-10

Family

ID=63674510

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197021740A KR102325148B1 (ko) 2017-03-31 2017-03-31 반도체 장치의 제조 방법, 기판 처리 장치 및 컴퓨터 프로그램

Country Status (4)

Country Link
US (1) US11189483B2 (ko)
JP (1) JP6752357B2 (ko)
KR (1) KR102325148B1 (ko)
WO (1) WO2018179352A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11587789B2 (en) * 2020-03-06 2023-02-21 Applied Materials, Inc. System and method for radical and thermal processing of substrates
JP7222946B2 (ja) * 2020-03-24 2023-02-15 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置、およびプログラム
JP7117354B2 (ja) * 2020-09-14 2022-08-12 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置、およびプログラム
US11569245B2 (en) * 2020-10-22 2023-01-31 Applied Materials, Inc. Growth of thin oxide layer with amorphous silicon and oxidation

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100449134B1 (ko) * 2001-05-18 2004-09-18 미쓰비시덴키 가부시키가이샤 배선층의 드라이 에칭 방법 및 반도체 장치의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3716007B2 (ja) * 1995-03-14 2005-11-16 聯華電子股▲ふん▼有限公司 半導体装置の製造方法
JP3362588B2 (ja) 1995-12-18 2003-01-07 株式会社豊田中央研究所 半導体装置の製造方法
JP2001351895A (ja) 2000-06-09 2001-12-21 Denso Corp 半導体装置の製造方法
JP4232645B2 (ja) * 2004-01-29 2009-03-04 富士電機デバイステクノロジー株式会社 トレンチ横型半導体装置およびその製造方法
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP2008182194A (ja) * 2006-12-27 2008-08-07 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP5544893B2 (ja) 2010-01-20 2014-07-09 東京エレクトロン株式会社 基板処理方法及び記憶媒体
JP6257071B2 (ja) * 2012-09-12 2018-01-10 株式会社日立国際電気 基板処理装置及び半導体装置の製造方法
CN103730316B (zh) 2012-10-16 2016-04-06 中微半导体设备(上海)有限公司 一种等离子处理方法及等离子处理装置
US9378971B1 (en) * 2014-12-04 2016-06-28 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
JP6100854B2 (ja) * 2014-11-19 2017-03-22 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、ガス供給システムおよびプログラム

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100449134B1 (ko) * 2001-05-18 2004-09-18 미쓰비시덴키 가부시키가이샤 배선층의 드라이 에칭 방법 및 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
JP6752357B2 (ja) 2020-09-09
US20190348282A1 (en) 2019-11-14
KR20190100313A (ko) 2019-08-28
WO2018179352A1 (ja) 2018-10-04
US11189483B2 (en) 2021-11-30
JPWO2018179352A1 (ja) 2019-11-07

Similar Documents

Publication Publication Date Title
KR101575734B1 (ko) 기판 처리 장치 및 반도체 장치의 제조 방법
US11189483B2 (en) Method of manufacturing semiconductor device and non-transitory computer-readable recording medium
KR102454251B1 (ko) 기판 처리 장치, 반도체 장치의 제조 방법 및 프로그램
KR101993070B1 (ko) 반도체 장치의 제조 방법 및 기록 매체
KR102315002B1 (ko) 반도체 장치의 제조 방법, 프로그램 및 기판 처리 장치
JP6484388B2 (ja) 半導体装置の製造方法、プログラム及び基板処理装置
US10453676B2 (en) Semiconductor device manufacturing method and recording medium
KR102465993B1 (ko) 기판 처리 장치, 반도체 장치의 제조 방법 및 기록 매체
KR102452913B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체
JP7393376B2 (ja) 半導体装置の製造方法、基板処理方法、プログラム及び基板処理装置
JP7203869B2 (ja) 基板処理装置、半導体装置の製造方法、およびプログラム
JP7117354B2 (ja) 半導体装置の製造方法、基板処理装置、およびプログラム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant