JPH08250482A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08250482A JPH08250482A JP8177695A JP8177695A JPH08250482A JP H08250482 A JPH08250482 A JP H08250482A JP 8177695 A JP8177695 A JP 8177695A JP 8177695 A JP8177695 A JP 8177695A JP H08250482 A JPH08250482 A JP H08250482A
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Abstract
(57)【要約】
【目的】 シリコン基板の表面を低ダメージでドライエ
ッチングすることにより、その後に形成されるゲート酸
化膜などの絶縁耐圧が低下せず、しきい値電圧などの電
気的特性の安定した半導体装置を得る。 【構成】 Ａｒ、ＣＦ4 、ＣＨＦ3 のプラズマ雰囲気中
で素子形成領域６のシリコン基板１をエッチング処理す
ることにより、素子形成領域６のトレンチ形状の底部５
に形成されたダメージ層、ＳｉＣ層、ＣＦX Ｓｉ層を、
反応ガスＯ2 、ＣＦ4 （Ｏ2 分圧９５．２％）のプラズ
マ雰囲気でのシリコン基板１のエッチング処理によって
大部分除去する。この後、反応ガスＯ2 の雰囲気中でシ
リコン基板１をエッチング処理して残存するＳｉＣ層、
ＣＦX Ｓｉ層を完全に取り除く。そして、膜厚５０Å程
度の犠牲酸化膜８を形成および除去してから膜厚１５０
Å程度のゲート酸化膜９を形成する。
ッチングすることにより、その後に形成されるゲート酸
化膜などの絶縁耐圧が低下せず、しきい値電圧などの電
気的特性の安定した半導体装置を得る。 【構成】 Ａｒ、ＣＦ4 、ＣＨＦ3 のプラズマ雰囲気中
で素子形成領域６のシリコン基板１をエッチング処理す
ることにより、素子形成領域６のトレンチ形状の底部５
に形成されたダメージ層、ＳｉＣ層、ＣＦX Ｓｉ層を、
反応ガスＯ2 、ＣＦ4 （Ｏ2 分圧９５．２％）のプラズ
マ雰囲気でのシリコン基板１のエッチング処理によって
大部分除去する。この後、反応ガスＯ2 の雰囲気中でシ
リコン基板１をエッチング処理して残存するＳｉＣ層、
ＣＦX Ｓｉ層を完全に取り除く。そして、膜厚５０Å程
度の犠牲酸化膜８を形成および除去してから膜厚１５０
Å程度のゲート酸化膜９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にゲート酸化膜などの半導体酸化膜の絶縁耐
性を向上させるために用いて好適である。
に関し、特にゲート酸化膜などの半導体酸化膜の絶縁耐
性を向上させるために用いて好適である。
【０００２】
【従来の技術】一般にＭＯＳトランジスタ間の素子分離
は、ＬＯＣＯＳ（Local Oxidation ofSilicon）法によ
って半導体基板の表面に膜厚の大きな絶縁膜を形成する
ことにより行われるのが一般的である。このＬＯＣＯＳ
法では、シリコン基板上の素子形成領域となる部分に耐
酸化膜としてのシリコン窒化膜を選択的に形成してか
ら、このシリコン窒化膜をマスクとしてシリコン基板を
熱酸化してフィールド酸化膜と呼ばれる厚いシリコン酸
化膜を形成し、しかる後、残存するシリコン窒化膜をウ
エットエッチングにより除去する。
は、ＬＯＣＯＳ（Local Oxidation ofSilicon）法によ
って半導体基板の表面に膜厚の大きな絶縁膜を形成する
ことにより行われるのが一般的である。このＬＯＣＯＳ
法では、シリコン基板上の素子形成領域となる部分に耐
酸化膜としてのシリコン窒化膜を選択的に形成してか
ら、このシリコン窒化膜をマスクとしてシリコン基板を
熱酸化してフィールド酸化膜と呼ばれる厚いシリコン酸
化膜を形成し、しかる後、残存するシリコン窒化膜をウ
エットエッチングにより除去する。
【０００３】以上の工程では、シリコン基板がドライエ
ッチングのプラズマ雰囲気にさらされることがない。し
かし、トランジスタなどの素子の微細化に伴って、素子
形成領域のシリコン基板を掘り下げる必要が生じてき
た。そのために、一般にはＣ（炭素）、Ｆ（フッ素）を
含む混合ガスのプラズマ雰囲気中で素子形成領域のシリ
コン基板をドライエッチングする。
ッチングのプラズマ雰囲気にさらされることがない。し
かし、トランジスタなどの素子の微細化に伴って、素子
形成領域のシリコン基板を掘り下げる必要が生じてき
た。そのために、一般にはＣ（炭素）、Ｆ（フッ素）を
含む混合ガスのプラズマ雰囲気中で素子形成領域のシリ
コン基板をドライエッチングする。
【０００４】また、例えば素子形成領域にパターン形成
した導電膜にサイドウォール絶縁膜を形成する場合のよ
うに、シリコン基板上に堆積したシリコン酸化膜を導電
膜の側壁部分だけを残してエッチング除去する際にも、
エッチングの終点検出のためにＣ（炭素）、Ｆ（フッ
素）を含む混合ガスのプラズマ雰囲気中でシリコン基板
の表面が短時間ドライエッチングにさらされる。
した導電膜にサイドウォール絶縁膜を形成する場合のよ
うに、シリコン基板上に堆積したシリコン酸化膜を導電
膜の側壁部分だけを残してエッチング除去する際にも、
エッチングの終点検出のためにＣ（炭素）、Ｆ（フッ
素）を含む混合ガスのプラズマ雰囲気中でシリコン基板
の表面が短時間ドライエッチングにさらされる。
【０００５】
【発明が解決しようとする課題】しかしながら、シリコ
ン基板の表面がドライエッチングにさらされると、以下
のような問題が生じる。図５の丸枠内に、Ｃ、Ｆを含有
するガスで素子分離領域６にフィールド酸化膜２が形成
されたシリコン基板１をプラズマ処理したときの、シリ
コン基板１の表面の様子を概略的に示す。図５に示すよ
うに、シリコン基板１を掘り下げた底部５の表面部分に
は、プラズマエネルギーによるシリコンのダメージ層２
２、シリコン基板１とプラズマ雰囲気中の炭素との反応
によるＳｉＣ層２３、およびシリコン基板１とプラズマ
雰囲気中のエッチングガス成分との反応によるＣＦX Ｓ
ｉ層（ｘは自然数）２４がこの順番で下層から形成され
ている。
ン基板の表面がドライエッチングにさらされると、以下
のような問題が生じる。図５の丸枠内に、Ｃ、Ｆを含有
するガスで素子分離領域６にフィールド酸化膜２が形成
されたシリコン基板１をプラズマ処理したときの、シリ
コン基板１の表面の様子を概略的に示す。図５に示すよ
うに、シリコン基板１を掘り下げた底部５の表面部分に
は、プラズマエネルギーによるシリコンのダメージ層２
２、シリコン基板１とプラズマ雰囲気中の炭素との反応
によるＳｉＣ層２３、およびシリコン基板１とプラズマ
雰囲気中のエッチングガス成分との反応によるＣＦX Ｓ
ｉ層（ｘは自然数）２４がこの順番で下層から形成され
ている。
【０００６】例えばこれらのダメージ層２２、ＳｉＣ層
２３、およびＣＦX Ｓｉ層２４が残存した状態でこれら
層２２、２３、２４の上にゲート酸化膜を形成すると、
素子形成領域をドライエッチングで掘り下げない場合に
比べて、ゲート酸化膜の膜厚が薄くなってトランジスタ
のしきい値電圧が変動したり、このゲート酸化膜中に炭
素やフッ素がこれら層２２、２３、２４から取り込まれ
ることによってゲート酸化膜の絶縁耐圧が著しく低下し
てしまっていた。
２３、およびＣＦX Ｓｉ層２４が残存した状態でこれら
層２２、２３、２４の上にゲート酸化膜を形成すると、
素子形成領域をドライエッチングで掘り下げない場合に
比べて、ゲート酸化膜の膜厚が薄くなってトランジスタ
のしきい値電圧が変動したり、このゲート酸化膜中に炭
素やフッ素がこれら層２２、２３、２４から取り込まれ
ることによってゲート酸化膜の絶縁耐圧が著しく低下し
てしまっていた。
【０００７】従って、例えば金属コンタクトを形成する
場合にシリコン基板表面の絶縁膜を低ダメージで取り除
く方法が提案されているように（特開平２−１５１０３
１号公報）、シリコン基板表面にドライエッチングを施
す場合にシリコン基板に大きなダメージを与えない方法
が必要とされていた。
場合にシリコン基板表面の絶縁膜を低ダメージで取り除
く方法が提案されているように（特開平２−１５１０３
１号公報）、シリコン基板表面にドライエッチングを施
す場合にシリコン基板に大きなダメージを与えない方法
が必要とされていた。
【０００８】そこで、本発明の目的は、半導体基板の表
面を低ダメージでドライエッチングすることができて、
その後に形成されるゲート酸化膜などの半導体酸化膜の
絶縁耐圧が低下せず、しきい値電圧などの電気的特性の
安定した半導体装置を製造できる方法を提供することで
ある。
面を低ダメージでドライエッチングすることができて、
その後に形成されるゲート酸化膜などの半導体酸化膜の
絶縁耐圧が低下せず、しきい値電圧などの電気的特性の
安定した半導体装置を製造できる方法を提供することで
ある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、炭素およびフッ
素を含有する混合ガスにより半導体基板をエッチングす
る工程と、フッ素および分圧比７０％以上の酸素を含有
する混合ガスにより前記半導体基板をエッチングする工
程と、前記半導体基板の上に半導体酸化膜を形成する工
程とを有する。
に、本発明の半導体装置の製造方法は、炭素およびフッ
素を含有する混合ガスにより半導体基板をエッチングす
る工程と、フッ素および分圧比７０％以上の酸素を含有
する混合ガスにより前記半導体基板をエッチングする工
程と、前記半導体基板の上に半導体酸化膜を形成する工
程とを有する。
【００１０】
【作用】本発明によると、炭素およびフッ素を含有する
混合ガスにより半導体基板をエッチングすることによっ
て半導体基板の表面に形成されたダメージ層、ＳｉＣ層
およびＣＦX Ｓｉ層が、フッ素および分圧比７０％以上
の酸素を含有する混合ガスで半導体基板をエッチングす
ることによってほとんど除去されてしまう。従って、こ
の後に半導体基板の上に形成する半導体酸化膜の膜厚が
薄くなってしきい値電圧などの電気的特性パラメータが
変動せず、炭素やフッ素が半導体酸化膜に取り込まれる
ことによって半導体酸化膜の絶縁耐性が劣化することが
ない。
混合ガスにより半導体基板をエッチングすることによっ
て半導体基板の表面に形成されたダメージ層、ＳｉＣ層
およびＣＦX Ｓｉ層が、フッ素および分圧比７０％以上
の酸素を含有する混合ガスで半導体基板をエッチングす
ることによってほとんど除去されてしまう。従って、こ
の後に半導体基板の上に形成する半導体酸化膜の膜厚が
薄くなってしきい値電圧などの電気的特性パラメータが
変動せず、炭素やフッ素が半導体酸化膜に取り込まれる
ことによって半導体酸化膜の絶縁耐性が劣化することが
ない。
【００１１】
【実施例】以下、本発明を実施例につき図面を参照して
説明する。
説明する。
【００１２】図１，図２に、本発明の第１実施例のＭＯ
Ｓトランジスタの製造方法を工程順に示す。まず、図１
（ａ）に示すように、シリコン基板１の素子分離領域に
熱酸化によるＬＯＣＯＳ法でフィールド酸化膜２を形成
してからフォトリソグラフィ技術によりフィールド酸化
膜２上をフォトレジスト３で覆う。しかる後、Ａｒ、Ｃ
Ｆ4 、ＣＨＦ3 のプラズマ雰囲気中で素子形成領域６の
シリコン基板１をエッチング処理する。このときのエッ
チング条件は、Ａｒ、ＣＦ4 、ＣＨＦ3 を供給する際の
分圧比が４０：３：３、圧力１．０Ｔｏｒｒ、処理時間
６０秒間である。
Ｓトランジスタの製造方法を工程順に示す。まず、図１
（ａ）に示すように、シリコン基板１の素子分離領域に
熱酸化によるＬＯＣＯＳ法でフィールド酸化膜２を形成
してからフォトリソグラフィ技術によりフィールド酸化
膜２上をフォトレジスト３で覆う。しかる後、Ａｒ、Ｃ
Ｆ4 、ＣＨＦ3 のプラズマ雰囲気中で素子形成領域６の
シリコン基板１をエッチング処理する。このときのエッ
チング条件は、Ａｒ、ＣＦ4 、ＣＨＦ3 を供給する際の
分圧比が４０：３：３、圧力１．０Ｔｏｒｒ、処理時間
６０秒間である。
【００１３】このようなエッチング処理を行うと、図１
（ｂ）に示すように、素子形成領域６のシリコン基板１
が掘り下げられて、そのトレンチ形状の底部５には、図
５の丸枠内に示すようにダメージ層２２、ＳｉＣ層２
３、およびＣＦX Ｓｉ層２４が順次形成される。
（ｂ）に示すように、素子形成領域６のシリコン基板１
が掘り下げられて、そのトレンチ形状の底部５には、図
５の丸枠内に示すようにダメージ層２２、ＳｉＣ層２
３、およびＣＦX Ｓｉ層２４が順次形成される。
【００１４】次に、図１（ｃ）に示すように、反応ガス
Ｏ2 、ＣＦ4 のプラズマ雰囲気中で素子形成領域６のシ
リコン基板１を５０Å程度掘り下げるようにエッチング
処理する。これによって、底部５のダメージ層２２、Ｓ
ｉＣ層２３、およびＣＦX Ｓｉ層２４は、その大部分が
除去される。この時のエッチング条件は、Ｏ2 分圧９
５．２％、圧力０．８Ｔｏｒｒ、処理時間１５秒間であ
る。なお、本実施例において、後述するゲート酸化膜９
の耐圧歩留りは９６％であった
Ｏ2 、ＣＦ4 のプラズマ雰囲気中で素子形成領域６のシ
リコン基板１を５０Å程度掘り下げるようにエッチング
処理する。これによって、底部５のダメージ層２２、Ｓ
ｉＣ層２３、およびＣＦX Ｓｉ層２４は、その大部分が
除去される。この時のエッチング条件は、Ｏ2 分圧９
５．２％、圧力０．８Ｔｏｒｒ、処理時間１５秒間であ
る。なお、本実施例において、後述するゲート酸化膜９
の耐圧歩留りは９６％であった
【００１５】次に、図１（ｄ）に示すように、反応ガス
Ｏ2 の雰囲気中において、圧力１．０Ｔｏｒｒ、マイク
ロ波パワー８００Ｗ、処理時間１３０秒間の条件で、素
子形成領域６のシリコン基板１をエッチング処理した。
これによって、図１（ｃ）のＯ2 、ＣＦ4 によるプラズ
マ処理で残存したＣ、Ｆ成分であるＳｉＣ層２３とＣＦ
X Ｓｉ層２４とを取り除くことができるとともに、図２
（ａ）に示すように、フォトレジスト３が完全に除去さ
れる。
Ｏ2 の雰囲気中において、圧力１．０Ｔｏｒｒ、マイク
ロ波パワー８００Ｗ、処理時間１３０秒間の条件で、素
子形成領域６のシリコン基板１をエッチング処理した。
これによって、図１（ｃ）のＯ2 、ＣＦ4 によるプラズ
マ処理で残存したＣ、Ｆ成分であるＳｉＣ層２３とＣＦ
X Ｓｉ層２４とを取り除くことができるとともに、図２
（ａ）に示すように、フォトレジスト３が完全に除去さ
れる。
【００１６】次に、図２（ｂ）に示すように、硫酸洗浄
を１５分間、ＳＣｌ洗浄を１０分間、ＨＦ洗浄を１分間
それぞれシリコン基板１に施した後、８００℃でパイロ
酸化を行い、素子形成領域６のシリコン基板１の表面に
膜厚５０Å程度のシリコン酸化膜である犠牲酸化膜８を
形成する。なお、犠牲酸化膜の膜厚は一般には１００Å
以上必要であるとされているが、本実施例では後述のよ
うにダメージ層２２などが十分に除去されるので犠牲酸
化膜８の膜厚が５０Å程度でも効果を発揮することが確
認された。
を１５分間、ＳＣｌ洗浄を１０分間、ＨＦ洗浄を１分間
それぞれシリコン基板１に施した後、８００℃でパイロ
酸化を行い、素子形成領域６のシリコン基板１の表面に
膜厚５０Å程度のシリコン酸化膜である犠牲酸化膜８を
形成する。なお、犠牲酸化膜の膜厚は一般には１００Å
以上必要であるとされているが、本実施例では後述のよ
うにダメージ層２２などが十分に除去されるので犠牲酸
化膜８の膜厚が５０Å程度でも効果を発揮することが確
認された。
【００１７】次に、図２（ｃ）に示すように、シリコン
基板１にＨＦ洗浄を施して犠牲酸化膜８を除去した後、
図２（ｄ）に示すように、８００℃でパイロ酸化を行っ
て素子形成領域６のシリコン基板１の表面に膜厚１５０
Å程度のシリコン酸化膜であるゲート酸化膜９を形成す
る。
基板１にＨＦ洗浄を施して犠牲酸化膜８を除去した後、
図２（ｄ）に示すように、８００℃でパイロ酸化を行っ
て素子形成領域６のシリコン基板１の表面に膜厚１５０
Å程度のシリコン酸化膜であるゲート酸化膜９を形成す
る。
【００１８】次に、図２（ｅ）に示すように、ゲート酸
化膜９の上にＣＶＤ法によって、不純物を含有した膜厚
３０００Å程度のポリシリコン膜を形成し、フォトレジ
スト（図示せず）を用いた選択的なエッチングによって
このポリシリコン膜をゲート電極１０の形状にパターニ
ングする。
化膜９の上にＣＶＤ法によって、不純物を含有した膜厚
３０００Å程度のポリシリコン膜を形成し、フォトレジ
スト（図示せず）を用いた選択的なエッチングによって
このポリシリコン膜をゲート電極１０の形状にパターニ
ングする。
【００１９】次に、図２（ｆ）に示すように、ゲート電
極１０およびフィールド酸化膜２をマスクとしてシリコ
ン基板１と逆導電型の不純物イオンを注入し、しかる後
熱処理を行って、シリコン基板１の表面部分のゲート電
極１０の両側に不純物拡散層であるソース１１ａ、ドレ
イン１１ｂを形成する。これによって、素子形成領域６
のシリコン基板１にＭＯＳトランジスタが形成される。
極１０およびフィールド酸化膜２をマスクとしてシリコ
ン基板１と逆導電型の不純物イオンを注入し、しかる後
熱処理を行って、シリコン基板１の表面部分のゲート電
極１０の両側に不純物拡散層であるソース１１ａ、ドレ
イン１１ｂを形成する。これによって、素子形成領域６
のシリコン基板１にＭＯＳトランジスタが形成される。
【００２０】以上の工程によって製造したＭＯＳトラン
ジスタは、Ｏ2 、ＣＦ4 の混合ガスによるエッチング処
理でダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ
層２４がほとんど取り除かれるので、ゲート酸化膜９の
膜厚が予定したよりも薄くなることがなく、またゲート
酸化膜９中にこれら層２２、２３、２４から炭素やフッ
素が取り込まれることでゲート酸化膜９の絶縁耐圧が低
下することがなく、しかもしきい値電圧などの電気的特
性が非常に安定している。
ジスタは、Ｏ2 、ＣＦ4 の混合ガスによるエッチング処
理でダメージ層２２、ＳｉＣ層２３、およびＣＦX Ｓｉ
層２４がほとんど取り除かれるので、ゲート酸化膜９の
膜厚が予定したよりも薄くなることがなく、またゲート
酸化膜９中にこれら層２２、２３、２４から炭素やフッ
素が取り込まれることでゲート酸化膜９の絶縁耐圧が低
下することがなく、しかもしきい値電圧などの電気的特
性が非常に安定している。
【００２１】次に、本実施例において、Ｏ2 、ＣＦ4 で
のエッチング処理（再処理）で、Ｏ2 とＣＦ4 の分圧比
を変化させたときのゲート酸化膜９の耐圧歩留りを、図
６を参照して説明する。
のエッチング処理（再処理）で、Ｏ2 とＣＦ4 の分圧比
を変化させたときのゲート酸化膜９の耐圧歩留りを、図
６を参照して説明する。
【００２２】図６に示すように、ゲート酸化膜９の耐圧
歩留りは、Ｏ2 ／ＣＦ4 比の増加とともに上昇し、Ｏ2
／ＣＦ4 比が３．５で７０％に達する。しかし、プロセ
ス変動の影響を考慮して常に安定した耐圧歩留りを得る
ためには、Ｏ2 ／ＣＦ4 比が４以上、即ちＯ2 分圧が８
０％以上であるこが好ましい。例えば、本実施例では、
Ｏ2 、ＣＦ4 の混合ガスによるエッチング処理でＯ2 分
圧を９５．２％としたので、ゲート酸化膜９の耐圧歩留
りは９６％であり、シリコン基板１をＡｒ、ＣＦ4 、Ｃ
ＨＦ3 で掘り下げない場合と比べて耐圧歩留りの低下は
見られなかった。
歩留りは、Ｏ2 ／ＣＦ4 比の増加とともに上昇し、Ｏ2
／ＣＦ4 比が３．５で７０％に達する。しかし、プロセ
ス変動の影響を考慮して常に安定した耐圧歩留りを得る
ためには、Ｏ2 ／ＣＦ4 比が４以上、即ちＯ2 分圧が８
０％以上であるこが好ましい。例えば、本実施例では、
Ｏ2 、ＣＦ4 の混合ガスによるエッチング処理でＯ2 分
圧を９５．２％としたので、ゲート酸化膜９の耐圧歩留
りは９６％であり、シリコン基板１をＡｒ、ＣＦ4 、Ｃ
ＨＦ3 で掘り下げない場合と比べて耐圧歩留りの低下は
見られなかった。
【００２３】次に、本実施例において、Ｏ2 、ＣＦ4 で
のエッチング（再処理）によるシリコン基板１の削れ量
と、ゲート酸化膜９が絶縁破壊されるまでにゲート酸化
膜９の単位面積中を通過できる電荷量ＱBD（Ｃ／ｃ
ｍ2 ）との関係について、図７を参照して説明する。
のエッチング（再処理）によるシリコン基板１の削れ量
と、ゲート酸化膜９が絶縁破壊されるまでにゲート酸化
膜９の単位面積中を通過できる電荷量ＱBD（Ｃ／ｃ
ｍ2 ）との関係について、図７を参照して説明する。
【００２４】図７に示すように、削れ量が少ないときは
削れ量が増えるとともに電荷量ＱBDは増加し、削れ量が
５０Å程度を超えると削れ量の増加とともに電荷量ＱBD
は減少していく。これは、素子形成領域６のシリコン基
板１上に形成されるダメージ層２２、ＳｉＣ層２３、お
よびＣＦX Ｓｉ層２４の膜厚が、４０Å〜６０Å程度で
あるからと推定される。従って、この削れ量が４０Å未
満であればダメージ層２２、ＳｉＣ層２３、およびＣＦ
X Ｓｉ層２４の一部がシリコン基板１の上に残ってしま
いゲート酸化膜９の絶縁耐圧に悪影響を及ぼす。また、
削れ量が６０Åより大きい場合にはシリコン基板１が必
要以上にプラズマダメージを受けて、この場合も絶縁耐
圧が劣化する。よって、ＭＯＳトランジスタの信頼性を
保つために２０（Ｃ／ｃｍ2 ）以上の電荷量ＱBDを確保
することが必要なことも考慮すると、削れ量は４０Å〜
６０Åとすることが実用上好ましい。
削れ量が増えるとともに電荷量ＱBDは増加し、削れ量が
５０Å程度を超えると削れ量の増加とともに電荷量ＱBD
は減少していく。これは、素子形成領域６のシリコン基
板１上に形成されるダメージ層２２、ＳｉＣ層２３、お
よびＣＦX Ｓｉ層２４の膜厚が、４０Å〜６０Å程度で
あるからと推定される。従って、この削れ量が４０Å未
満であればダメージ層２２、ＳｉＣ層２３、およびＣＦ
X Ｓｉ層２４の一部がシリコン基板１の上に残ってしま
いゲート酸化膜９の絶縁耐圧に悪影響を及ぼす。また、
削れ量が６０Åより大きい場合にはシリコン基板１が必
要以上にプラズマダメージを受けて、この場合も絶縁耐
圧が劣化する。よって、ＭＯＳトランジスタの信頼性を
保つために２０（Ｃ／ｃｍ2 ）以上の電荷量ＱBDを確保
することが必要なことも考慮すると、削れ量は４０Å〜
６０Åとすることが実用上好ましい。
【００２５】次に、Ｏ2 、ＣＦ4 でのエッチング処理
（再処理）を行った後に、本実施例のようにＯ2 でシリ
コン基板１をエッチング処理した場合（Ｏ2 処理あり）
と、しなかった場合（Ｏ2 処理なし）とで、ゲート酸化
膜９が絶縁破壊されるまでにゲート酸化膜９の単位面積
中を通過できる電荷量ＱBDがどの程度相違するかを、図
８を参照して説明する。
（再処理）を行った後に、本実施例のようにＯ2 でシリ
コン基板１をエッチング処理した場合（Ｏ2 処理あり）
と、しなかった場合（Ｏ2 処理なし）とで、ゲート酸化
膜９が絶縁破壊されるまでにゲート酸化膜９の単位面積
中を通過できる電荷量ＱBDがどの程度相違するかを、図
８を参照して説明する。
【００２６】図８に示すように、Ｏ2 処理ありの場合に
は電荷量ＱBDは２３（Ｃ／ｃｍ2 ）程度であったが、Ｏ
2 処理なしの場合には電荷量ＱBDは２０（Ｃ／ｃｍ2 ）
程度であった。このようにＯ2 処理を施すことで電荷量
ＱBDは１割程度増加するが、両者に大きな相違はなくＯ
2 処理は省略することも可能である。
は電荷量ＱBDは２３（Ｃ／ｃｍ2 ）程度であったが、Ｏ
2 処理なしの場合には電荷量ＱBDは２０（Ｃ／ｃｍ2 ）
程度であった。このようにＯ2 処理を施すことで電荷量
ＱBDは１割程度増加するが、両者に大きな相違はなくＯ
2 処理は省略することも可能である。
【００２７】次に、本実施例における犠牲酸化膜８の膜
厚と、ゲート酸化膜９が絶縁破壊されるまでにゲート酸
化膜９の単位面積中を通過できる電荷量ＱBDとの関係
を、図９を参照して説明する。
厚と、ゲート酸化膜９が絶縁破壊されるまでにゲート酸
化膜９の単位面積中を通過できる電荷量ＱBDとの関係
を、図９を参照して説明する。
【００２８】図９から明らかなように、犠牲酸化膜８の
膜厚が４０Å以上であれば、ＭＯＳトランジスタの信頼
性を保つために必要とされる２０（Ｃ／ｃｍ2 ）以上の
電荷量ＱBDを確保することができる。従って、本実施例
の方法によると、一般に１００Å以上必要であるとされ
ている犠牲酸化膜の膜厚をきわめて薄くすることができ
る。
膜厚が４０Å以上であれば、ＭＯＳトランジスタの信頼
性を保つために必要とされる２０（Ｃ／ｃｍ2 ）以上の
電荷量ＱBDを確保することができる。従って、本実施例
の方法によると、一般に１００Å以上必要であるとされ
ている犠牲酸化膜の膜厚をきわめて薄くすることができ
る。
【００２９】次に、本発明の第２実施例について図３、
図４を参照して説明する。本実施例では、シリコン基板
上に堆積したシリコン酸化膜をエッチバックしてフィー
ルドシールドゲート電極のサイドウォール酸化膜を形成
する際に、エッチングの終点検出のためにシリコン基板
の表面が短時間ドライエッチングにさらされる。なお、
フィールドシールドゲート電極とは、接地などでこの電
極の電位を一定に保つことによって素子分離を行うため
の電極であり、近年ＬＯＣＯＳ法に代わって素子分離の
ために用いられている。
図４を参照して説明する。本実施例では、シリコン基板
上に堆積したシリコン酸化膜をエッチバックしてフィー
ルドシールドゲート電極のサイドウォール酸化膜を形成
する際に、エッチングの終点検出のためにシリコン基板
の表面が短時間ドライエッチングにさらされる。なお、
フィールドシールドゲート電極とは、接地などでこの電
極の電位を一定に保つことによって素子分離を行うため
の電極であり、近年ＬＯＣＯＳ法に代わって素子分離の
ために用いられている。
【００３０】まず、図３（ａ）に示すように、シリコン
基板１の素子分離領域に９００℃の熱酸化によリ膜厚４
００Å程度のシールドゲート酸化膜１４を形成し、さら
にＣＶＤ法により不純物を含有した膜厚３０００Å程度
のポリシリコン膜１２を形成する。しかる後、ポリシリ
コン膜１２上にＣＶＤ法により膜厚２０００Å程度のシ
リコン酸化膜１３を形成する。
基板１の素子分離領域に９００℃の熱酸化によリ膜厚４
００Å程度のシールドゲート酸化膜１４を形成し、さら
にＣＶＤ法により不純物を含有した膜厚３０００Å程度
のポリシリコン膜１２を形成する。しかる後、ポリシリ
コン膜１２上にＣＶＤ法により膜厚２０００Å程度のシ
リコン酸化膜１３を形成する。
【００３１】次に、図３（ｂ）に示すように、素子形成
領域６のシリコン酸化膜１３を選択的にエッチング除去
するとともに、素子形成領域６のポリシリコン膜１２を
選択的にエッチング除去することによって素子分離領域
にポリシリコン膜１２からなるフィールドシールドゲー
ト電極１６を形成する。
領域６のシリコン酸化膜１３を選択的にエッチング除去
するとともに、素子形成領域６のポリシリコン膜１２を
選択的にエッチング除去することによって素子分離領域
にポリシリコン膜１２からなるフィールドシールドゲー
ト電極１６を形成する。
【００３２】次に、図３（ｃ）に示すように、ＣＶＤ法
により全面に膜厚３５００Å程度のシリコン酸化膜１５
を形成する。しかる後、Ａｒ、ＣＦ4 、ＣＨＦ3 のプラ
ズマ雰囲気中でシリコン酸化膜１５をエッチング処理
（エッチバック）する。このときのエッチング条件は、
Ａｒ、ＣＦ4 、ＣＨＦ3 を供給する際の分圧比が４０：
３：３、圧力１．０Ｔｏｒｒ、処理時間３０秒間であ
る。
により全面に膜厚３５００Å程度のシリコン酸化膜１５
を形成する。しかる後、Ａｒ、ＣＦ4 、ＣＨＦ3 のプラ
ズマ雰囲気中でシリコン酸化膜１５をエッチング処理
（エッチバック）する。このときのエッチング条件は、
Ａｒ、ＣＦ4 、ＣＨＦ3 を供給する際の分圧比が４０：
３：３、圧力１．０Ｔｏｒｒ、処理時間３０秒間であ
る。
【００３３】このようなエッチング処理を行うと、図３
（ｄ）に示すように、フィールドシールドゲート電極１
６の側部にのみシリコン酸化膜１５が残存して、シリコ
ン酸化膜１５からなるサイドウォール酸化膜２０が形成
される。なお、このエッチングは、素子形成領域６のシ
リコン基板１により終点検出されるので、シリコン基板
１は短時間ながらＡｒ、ＣＦ4 、ＣＨＦ3 の混合ガスに
さらされて、上記第１実施例の場合と同様に、シリコン
基板１の表面に図５に示すようなダメージ層２２、Ｓｉ
Ｃ層２３、およびＣＦX Ｓｉ層２４が形成される。
（ｄ）に示すように、フィールドシールドゲート電極１
６の側部にのみシリコン酸化膜１５が残存して、シリコ
ン酸化膜１５からなるサイドウォール酸化膜２０が形成
される。なお、このエッチングは、素子形成領域６のシ
リコン基板１により終点検出されるので、シリコン基板
１は短時間ながらＡｒ、ＣＦ4 、ＣＨＦ3 の混合ガスに
さらされて、上記第１実施例の場合と同様に、シリコン
基板１の表面に図５に示すようなダメージ層２２、Ｓｉ
Ｃ層２３、およびＣＦX Ｓｉ層２４が形成される。
【００３４】次に、図４（ａ）に示すように、反応ガス
Ｏ2 、ＣＦ4 のプラズマ雰囲気中で素子形成領域６のシ
リコン基板１を５０Å程度エッチング処理する。これに
よって、シリコン基板１の表面のダメージ層２２、Ｓｉ
Ｃ層２３、およびＣＦX Ｓｉ層２４は、その大部分が除
去される。この時のエッチング条件は、Ｏ2 分圧比８０
％以上、圧力０．８Ｔｏｒｒ、処理時間１５秒間であ
る。
Ｏ2 、ＣＦ4 のプラズマ雰囲気中で素子形成領域６のシ
リコン基板１を５０Å程度エッチング処理する。これに
よって、シリコン基板１の表面のダメージ層２２、Ｓｉ
Ｃ層２３、およびＣＦX Ｓｉ層２４は、その大部分が除
去される。この時のエッチング条件は、Ｏ2 分圧比８０
％以上、圧力０．８Ｔｏｒｒ、処理時間１５秒間であ
る。
【００３５】次に、図４（ｂ）に示すように、反応ガス
Ｏ2 の雰囲気中において、圧力１．０Ｔｏｒｒ、処理時
間１３０秒間の条件で、素子形成領域６のシリコン基板
１をエッチング処理した。これによって、図４（ａ）の
Ｏ2 、ＣＦ4 によるプラズマ処理で残存したＣ、Ｆ成分
であるＳｉＣ層２３とＣＦX Ｓｉ層２４とを取り除くこ
とができる。
Ｏ2 の雰囲気中において、圧力１．０Ｔｏｒｒ、処理時
間１３０秒間の条件で、素子形成領域６のシリコン基板
１をエッチング処理した。これによって、図４（ａ）の
Ｏ2 、ＣＦ4 によるプラズマ処理で残存したＣ、Ｆ成分
であるＳｉＣ層２３とＣＦX Ｓｉ層２４とを取り除くこ
とができる。
【００３６】以下、第１実施例の図２（ｂ）〜（ｆ）に
示す工程と同様の工程を施すことによって、図４（ｃ）
に示すような、ゲート酸化膜９上のゲート電極１０と、
その両側の不純物拡散層であるソース１１ａ、ドレイン
１１ｂとを有するＭＯＳトランジスタをシリコン基板１
に形成することができる。
示す工程と同様の工程を施すことによって、図４（ｃ）
に示すような、ゲート酸化膜９上のゲート電極１０と、
その両側の不純物拡散層であるソース１１ａ、ドレイン
１１ｂとを有するＭＯＳトランジスタをシリコン基板１
に形成することができる。
【００３７】本実施例の工程によって製造したＭＯＳト
ランジスタは、Ｏ2 、ＣＦ4 の混合ガスによるエッチン
グ処理でダメージ層２２、ＳｉＣ層２３、およびＣＦX
Ｓｉ層２４がほとんど取り除かれるので、ゲート酸化膜
９の膜厚が設計よりも薄くなることがないのでＭＯＳト
ランジスタのしきい値電圧の変動のために電気的特性が
非常に安定し、またゲート酸化膜９中にこれら層２２、
２３、２４から炭素やフッ素が取り込まれることでゲー
ト酸化膜９の絶縁耐圧が低下することがない。そして、
本実施例でも８０％以上のゲート酸化膜９の耐圧歩留り
を確保することができた。
ランジスタは、Ｏ2 、ＣＦ4 の混合ガスによるエッチン
グ処理でダメージ層２２、ＳｉＣ層２３、およびＣＦX
Ｓｉ層２４がほとんど取り除かれるので、ゲート酸化膜
９の膜厚が設計よりも薄くなることがないのでＭＯＳト
ランジスタのしきい値電圧の変動のために電気的特性が
非常に安定し、またゲート酸化膜９中にこれら層２２、
２３、２４から炭素やフッ素が取り込まれることでゲー
ト酸化膜９の絶縁耐圧が低下することがない。そして、
本実施例でも８０％以上のゲート酸化膜９の耐圧歩留り
を確保することができた。
【００３８】なお、本発明は上述の第１および第２実施
例のごとくＭＯＳトランジスタのゲート酸化膜の絶縁耐
性や電気的特性を向上させるだけでなく、ＥＥＰＲＯＭ
などの不揮発性半導体装置のトンネル酸化膜の絶縁耐性
や電気的特性を向上させるために用いることもできる。
例のごとくＭＯＳトランジスタのゲート酸化膜の絶縁耐
性や電気的特性を向上させるだけでなく、ＥＥＰＲＯＭ
などの不揮発性半導体装置のトンネル酸化膜の絶縁耐性
や電気的特性を向上させるために用いることもできる。
【００３９】
【発明の効果】以上説明したように、本発明によると、
炭素およびフッ素を含有する混合ガスにより半導体基板
をエッチングすることによって半導体基板の表面に形成
されたダメージ層、ＳｉＣ層およびＣＦX Ｓｉ層が、フ
ッ素および分圧比７０％以上の酸素を含有する混合ガス
で半導体基板をエッチングすることによってほとんど除
去されてしまう。従って、この後に半導体基板の上に形
成する半導体酸化膜の膜厚が薄くなってしきい値電圧が
変動しないので電気的特性が安定するとともに、炭素や
フッ素が半導体酸化膜に取り込まれることによって半導
体酸化膜の絶縁耐性が劣化することがない。よって、よ
り性能の優れた半導体装置を得ることが可能になる。
炭素およびフッ素を含有する混合ガスにより半導体基板
をエッチングすることによって半導体基板の表面に形成
されたダメージ層、ＳｉＣ層およびＣＦX Ｓｉ層が、フ
ッ素および分圧比７０％以上の酸素を含有する混合ガス
で半導体基板をエッチングすることによってほとんど除
去されてしまう。従って、この後に半導体基板の上に形
成する半導体酸化膜の膜厚が薄くなってしきい値電圧が
変動しないので電気的特性が安定するとともに、炭素や
フッ素が半導体酸化膜に取り込まれることによって半導
体酸化膜の絶縁耐性が劣化することがない。よって、よ
り性能の優れた半導体装置を得ることが可能になる。
【図１】本発明の第１実施例の半導体装置の製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図２】本発明の第１実施例の半導体装置の製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図３】本発明の第２実施例の半導体装置の製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図４】本発明の第２実施例の半導体装置の製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図５】シリコン基板をエッチング処理した際のシリコ
ン基板の表面の様子を説明するための図である。
ン基板の表面の様子を説明するための図である。
【図６】Ｏ2 、ＣＦ4 でのエッチング処理において、Ｏ
2 とＣＦ4 との分圧比とゲート酸化膜の耐圧歩留りとの
関係を示すグラフである。
2 とＣＦ4 との分圧比とゲート酸化膜の耐圧歩留りとの
関係を示すグラフである。
【図７】Ｏ2 、ＣＦ4 でのエッチングによるシリコン基
板の削れ量と、ゲート酸化膜が絶縁破壊されるまでにゲ
ート酸化膜の単位面積中を通過できる電荷量ＱBDとの関
係を示すグラフである。
板の削れ量と、ゲート酸化膜が絶縁破壊されるまでにゲ
ート酸化膜の単位面積中を通過できる電荷量ＱBDとの関
係を示すグラフである。
【図８】Ｏ2 、ＣＦ4 でのエッチング処理を行った後
に、Ｏ2 でシリコン基板をエッチング処理した場合と、
しなかった場合との電荷量ＱBDを比較するグラフであ
る。
に、Ｏ2 でシリコン基板をエッチング処理した場合と、
しなかった場合との電荷量ＱBDを比較するグラフであ
る。
【図９】犠牲酸化膜の膜厚と電荷量ＱBDとの関係を示す
グラフである。
グラフである。
１ シリコン基板 ２ フィールド酸化膜 ３ フォトレジスト ５ 底部 ６ 素子形成領域 ８ 犠牲酸化膜 ９ ゲート酸化膜 １０ ゲート電極 １１ａ ソース １１ｂ ドレイン １２ ポリシリコン膜 １３ シリコン酸化膜 １４ シールドゲート酸化膜 １５ シリコン酸化膜 １６ フィールドシールドゲート電極 ２０ サイドウォール酸化膜 ２２ ダメージ層 ２３ ＳｉＣ層 ２４ ＣＦX Ｓｉ層
Claims (1)
- 【請求項１】 炭素およびフッ素を含有する混合ガスに
より半導体基板をエッチングする工程と、 フッ素および分圧比７０％以上の酸素を含有する混合ガ
スにより前記半導体基板をエッチングする工程と、 前記半導体基板の上に半導体酸化膜を形成する工程とを
有する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08177695A JP3716007B2 (ja) | 1995-03-14 | 1995-03-14 | 半導体装置の製造方法 |
| US08/615,603 US5762813A (en) | 1995-03-14 | 1996-03-13 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08177695A JP3716007B2 (ja) | 1995-03-14 | 1995-03-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08250482A true JPH08250482A (ja) | 1996-09-27 |
| JP3716007B2 JP3716007B2 (ja) | 2005-11-16 |
Family
ID=13755891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08177695A Expired - Lifetime JP3716007B2 (ja) | 1995-03-14 | 1995-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3716007B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8497214B2 (en) | 2007-08-31 | 2013-07-30 | Tokyo Electron Limited | Semiconductor device manufacturing method |
| KR20190100313A (ko) * | 2017-03-31 | 2019-08-28 | 가부시키가이샤 코쿠사이 엘렉트릭 | 반도체 장치의 제조 방법, 기판 처리 장치 및 컴퓨터 프로그램 |
-
1995
- 1995-03-14 JP JP08177695A patent/JP3716007B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8497214B2 (en) | 2007-08-31 | 2013-07-30 | Tokyo Electron Limited | Semiconductor device manufacturing method |
| KR20190100313A (ko) * | 2017-03-31 | 2019-08-28 | 가부시키가이샤 코쿠사이 엘렉트릭 | 반도체 장치의 제조 방법, 기판 처리 장치 및 컴퓨터 프로그램 |
| US11189483B2 (en) | 2017-03-31 | 2021-11-30 | Kokusai Electric Corporation | Method of manufacturing semiconductor device and non-transitory computer-readable recording medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3716007B2 (ja) | 2005-11-16 |
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| A521 | Written amendment |
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