JPS60136267A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は半導体装置の製造方法、特に電界効果トランジ
スタのソース及びドレイン領域に導入する不純物のゲー
ト電極下への侵入を防止して、動作速度等の特性の向上
が効果的に実現される半導体装置の製造方法に関する。

（ｂ）　技術の背景 現在マイクロエレクトロニクスの主役となっているシリ
コン（Ｓｔ）半導体装置の限界を超える高速化、低消費
電力化を実現１−るために、キャリア移動度がシリコン
よυ邊に大きいガリウム・砒素（ＧａＡｓ）などの化合
物半導体を用いる半導体装置の開発が推進されている。

化合物半導体においては少数キャリアの寿命が短いこと
などの理由によって、現在主として電界効果トランジス
タ（９、下ＦＥＴと略称する）が開発の対象とされてい
るが、特に牛絶縁性の化合物半導体を基板に用いること
によって浮遊容貸を小さくすることができ、かつ構造が
最も簡単であるショットチーバリア形ＦＥＴが先行して
いる。また化合物半導体としてはガリウム・砒素（Ｇａ
Ａｓ）が最も研究開発されている。

（ｃ）　従来技術と問題点 半導体材料にＧａＡｓｆ＜用いたショットキーバリア形
ＦＥＴ　（以下Ｇａ、Ａｓ　ＭＥＳ　ＦＥＴと略称する
）は、単一のトランジスタとして例えばマイクロ波帯の
増幅などに既に実用化されているが、更に情報処理装置
などを目的とする化合物半導体集積回路装置を形成する
トランジスタ素子の主流と目されている。

従来性なわれているＧａＡｓ　ＭＥＳ　ＦＥＴは第１図
（ａ）及び（ｂ）に断面図を示す２種の構造に大別され
る。

第１図（ａ）に示す構造では、半絶縁性ＧａＡｓ基板１
に例えばイオン注入法によって或いは不純物音ドープし
たＱａＡｓエピタキシャル成長層によってチャネル＃２
が形成され、このチャネル層２にオーミック接触するソ
ース電極３及びドレイン電極４と、両電極の間でショッ
トキー接触するゲート′電極５とが形成されている０ また第１図（ｂ）に示す構造では、前記構造に加えてソ
ース電極３及びドレイン電極４の下にゲート電極５に位
置整合する高不純物濃度のソース領域６及びドレイン領
域７がそれぞれ形成されている。

この構造のＧａＡｓ　ＭＥＳ　ＦＥＴの製造方法とじて
は、チャネル層２上に高融点金属によってゲート電極５
を設け、このゲート電枦５全マスクとする不純物イオン
注入によってソース領域６及びドレイン領域７を形成す
るいわゆるセルフアライメント法が一般に行なわれてい
る。

このゲート電極に位置整合する高不純物濃度働域を設け
たＭＥＳ　ＦＥＴｃｌ特性は前者に比較して、ソース抵
抗が大幅に低減されること、表面準位による空乏層の影
響が低減されることなどの特僧全有して、高トランスコ
ンダクタンス、ゲート閾値電圧の高均一性、高集ｔｉ［
及び高信頼性が最も強く要求される集積回路装置にはこ
の構造が用いられている。その−例としてゲート長１乃
至２〔μ嘴〕のＭＥＳ　ＦＥＴ素子を用いて、規模１　
［：Ｋｂ’）、アクセスタイム２乃至４　Ｃｎ５ｌのス
タティックランダムアクセスメモリのＧａＡｓ　ＬＳＩ
が開発されている０ ＧａＡｓ集積回路装置を−Ｎ鍋速、高集積化するために
は、ＭＥＳ　ＦＥＴ素子のゲート長を短縮することが必
要である。しかしながらゲート長を短縮するに伴なって
、ゲート閾値電圧の変動が大きくなり、かつマイナス側
にずれ、同時にトランスコンダクタンスｇｍが小さくな
ｐ１高周波性能指数ｇｍ／Ｃｇ　ｓ　（Ｃｇ　ｓはゲー
ト・ソース間容量）が低下して目的とする効果が得られ
ないいわゆるショートチャネル効果が現われる。

前記の現象はソース及びドレイン領域を高不純物濃度と
するために、この領域に尋人された不純物原子がゲート
電極下のチャネル領域に侵入することによって生じてい
る。すなわち先に述べた如く、不純物原子をイオン化し
て半導体基体内にゲート電極をマスクとして打ち込んで
いるが、不純物イオンは半導体結晶の格子原子との衝突
によってジグザグに進行するためにゲート電極下のチャ
ネル領域にも侵入する。これに加えてイオン注入後に衝
突による結晶欠陥の回復と注入された不純物原子を結晶
格子の置換位置に置くことを目的として行なわれる熱処
理によって、不純物原子はチャネル領域に更に拡散する
。この様な望ましくない不純物原子のチャネル領域への
侵入及びこれに起因する洩れ冗流がチャネル長が短縮さ
れるのに伴なって前記の如きヅヨートチャネル効果を惹
き起す。

ＭＥＳ　ＦＥＴのゲート長全サブミクロンに短縮して一
層の高速化を実現するためには、この問題を解決するこ
とが必要である。この問題に対処する手段として、不純
物拡散速度の結晶面への依存性を利用してゲート長方向
の不純物拡散を最小と１−る構造によって既に一応の効
果が得られている。

しかしなうＩらこの構造においてもゲート電極下への不
純物の侵入が阻止されたわけではない。

また他の対処手段として、ゲート′電極の断面形状をＴ
字状にし、半導体基体とンロットキー接触するゲート長
より大きいイオン注入マスク長を形成する構造が既に知
られている。しかしながらこの断面形状全工業的に安定
して製造することは容易ではなく、かつゲート電極とソ
ース及びドレイン電極との間隔が制限される。

前記の如き現状から、ＧａＡｓ等の化合物半導体集積回
路装置の高速化、高集積化を推進するために、ショート
チャネル効果に更に確実に対処し得る製造方法が要望さ
れている。

（ｄ）　発明の目的 本発明は電界効果トランジスタの製造工程中セルフアラ
イメント法によって導入される不純物の、ゲート電極下
への侵入が防止され、かつ工粟的に安定して実施するこ
とが容易な製造方法を提供することを目的とする。

（ｅ）　発明の構成 本発明の前記目的は、半導体基体上にゲート電極全配設
し、該ゲート電極及び前記半導体基体を第１の皮膜で破
細し、前記ゲート電極の側面に前記第１の皮［を介して
第２の皮膜を側壁として設けて、前記ゲート電極と前記
介在する第１の皮膜と前記第２の皮膜とをマスクとし、
１オン注入法によって前記半導体基体に選択的に不純物
を導入し、前記１１）２の皮膜を除去し前記不純物を活
性化してソース及びドレイン領域を形成する半導体装置
の製造方法により達成される。

すなわち本発明は、ソース及びドレイン領域へのセルフ
ァライメ゛ント法による不純物の導入に際して、半導体
基体を保役し、かつ密着性を向上する第１の皮膜を介し
てゲート電極体に側壁を付加することによってイオン注
入マスクをゲート電極長より拡大して、不純物拡散の前
面全制御する半導体装置の製造方法を提供する。

（ｆ）　発明の実施例 以下、本発明ｔ−実施例により図面を参照して具体的に
説明する。

第２図（ａ）乃−’ａ（ｈｌはＧａＡｓ　ＭＥＳ　ＦＥ
Ｔにかかる本発明の実施例を示す工程順断面図である。

第２図（ａ）及び（ｂ）参照 半絶縁性ＧａＡａ基板１１上にマスク１２を設けて、例
えばシリコン（Ｓｉ）の工洋ルギ−５９［ＫｅＶ）。

ドーズ量９ｘ　１０”　Ｃｅ＋ａ−’）ａＭのイオン注
入をチャネル層形成佃域１３に選択的に行なう。

マスク１２を除去し保護膜１４として例えば窒化アルミ
ニウム（Ａ！Ｎ）膜を厚さ１ｏｏ［ｎｍ）程度に設けて
、例えば温度８５０［’Ｏ）、時間２０分間程度の熱処
理を行ない、先に注入したＳｔを活性化してｎＦＪチャ
ネル層１３Ａｆｃ形成する〇第２図（Ｃ）参照 前記保護膜１４としたＡＰ、　Ｎ膜を例えば温度１００
〔℃〕程度の燐酸（）Ｉｓ　Ｐ　０４　）を用いて除去
して、ゲート電極１５を配設する。ゲート電極１５を形
成する材料としては、後に説明する不純物活性化のため
の熱処理の際にＧａＡ　ｓ基板１１との間に反応を生じ
ない高耐熱性を有することが必要であって、本実施例に
おいてはタングステンシリサイド（ＷＳｉｏ、＋ｓ）を
用いている。

すなわち、スパッタリングによってＷＳｉｅ厚さ例えば
４５０〔ｎｍ〕程度に半導体基板１１上に被着し、更に
二酸化シリコン（Ｓｔｏｗ）膜會厚さ例えば６００Ｃｎ
ｍ）程度に設りて、リングラフィ法とフルオロホルム（
ＣＨＦａ）を用いるドライエツチング法とによって前記
Ｓ　ｉ　０２膜をゲート電極パターン１６に成形し、こ
れをマスクとして４弗化炭素（ＣＦ、）を用いるドライ
エツチング法により前記ＷＳｉ膜をゲート電極１５に成
形する。

なお本実施例においては、ゲート幅は約３０〔μｍ、］
ｌゲート長は０．５Ｃμ＋ａ〕、１．０Ｃμｍ〕、１．
５〔μｍ〕及び２ΩＣＡ、’３の４段階としている。

第２図（ｄ）参照 前記のＳ　ｉ　Ｏ，よりなるゲート電極マスク１６を例
えば弗酸（ＨＦ）で除去する。次いでゲート電極１５及
びＧａＡｓ基板１１を保護膜１７で被覆する。

この保護膜１７は先の保護膜１４と同様に半導体基体、
本実施例においてはＧａＡｓ基板１１と熱膨張係数差が
少なくて、熱処理を行なった場合に半導体に加わる歪が
危も少ないこと、半導体基体及び保護膜１７ヒに形成さ
れる皮膜との密着性が良く、熱処理等の際に剥離等の障
害音生じないことなどが必要であって、ＧａＡｓ基板に
対してはＡＰ、　Ｎ等が適している。本実施ψ１ｊにお
いてはスパックリング法によって厚さ１ｏｏ［ｎｍ：］
程度にＡｌＮ膜を形成している。

次に前記保護膜１７上にこれと異なる材料の皮膜１８を
設ける。本実施例においては皮膜１Ｂとして化学気相成
長方法によｐｓｉ０２換金厚さ約２００Ｃｎｍ〕に設け
ている。この皮膜１８はゲート電極１５の側端面上の厚
さがＧａＡｓ基板１１面上の厚さと同等以上であること
が望ましく、方向性の強いスパッタリング法等より化学
気相成長法等の方向性の少ない製造方法が皮膜１８の形
成に適している。また皮膜１８は５ｔｏ２に限ることな
く、皮膜１７に対して選択的にエツチング除去が可能で
かつ剥離等のおそれのない他９材料を用いることがで造
る。なお皮膜１８の厚さについては後に説明する。

第２図（ｅン参照 皮膜１８の方向性エツチングを行なってＧａＡｓ基板１
１に平行な面上の部分全選択的に除去し、ゲート電極１
５の側端面上に側壁１８Ａを形成する。皮膜１８が５ｉ
Ｏ１よりなる本芙施・１′９１１においては、例えばフ
ルオロホルム（ＣＨＦｓ）を用いるリアクティブイオン
エツチング法を適用することができる。この方向性エツ
チングによって側壁１８Ａは皮膜１８形成時とほぼ等し
い厚さが保たれる。

第２図（ｆ）参照 マスク１９を設けて、ソース形成領域２０及びドレイン
形成領域２１に選択的にイオン注入を行なう。本実施例
においては、シリコン（Ｓｔ）ｆＸ：エネルギー１７５
　［：ＫｅＶ　）、ドーズ量１．’７　Ｘ　１　Ｑ　１
′（Ｃｍ内程度に注入している。

このイオン注入においてはゲートを極１５．側壁１８Ａ
及びこれらの中間の保護膜１７はマスクとなるが、ソー
ス及びドレイン形成領域２０．２１に注入されたＳｉイ
オンの先に述べた横方向への散乱によって、側壁１８Ａ
の外表面近傍の下部にはＳｔが侵入している。

第２図（ｇ）参照 （ｉｌ１１壁１８Ａ及びマスク１９を除去して例えば温
度７５０〔℃〕９時間１５分間程度の熱処理を行ない、
注入したシリコンを活性化してｎｍのソース領域２０Ａ
及びドレイン領域２１Ａ金形成１−る。

この熱処理によって不純物であるＳｉ原子の拡散が先に
述べた如く横方向にも行なわれて、ゲート電極１５の下
に接近する。本実施例においては側壁１８Ａの厚さを約
２００（ｎｍ）とすることによって、このＳｉ原子が到
達した前面をゲート電極１５の側端面の直下のごく近傍
としている。注入する不純物、注入条件、熱処理条件及
びゲート電極の基板結晶に対イる方向などに即して側壁
１８Ａの厚さを選択することによって、不純物が到達す
る前面全ゲーｓｉｔ極の側端面直下に制御するが、その
だめの側壁１８Ａの厚さは概ね１００乃至５００Ｃｎｍ
）程度である。

第２図（ｈ）参照 保護Ｍ１７を除去して改めて保護膜２２を例えばＳ　１
（Ｊ）ｔ、、、によって形成し、ソース電極２３．ドレ
イン電極２４及びゲート配線２５を従来技術によって配
設する。

以上説明した本発明の製造方法によって製造されたＧａ
Ａｓ　ＭＥＳ　ＦＥＴは、先に説明した如くソース及び
ドレイン高不純物濃度領域とゲート電極との位置整合が
充分な精度で実現されて、ショートチャネル効果が防止
されるとともに、ソース及びドレイン高不純物濃度領域
がゲート電極と離隔することによる抵抗増加を伴なわな
い。

更にソース及びドレイン領域はイオン注入よりその後の
熱処理終了まで常にＡＡＮなどの保護膜て保護されてい
るために、表面から導入される欠陥が抑制されてソース
及びトンイン領域の抵抗などのＭＥＳ　ＦＥＴの特性劣
化、ばらつき等が改善される。

以上説明した本発明の実施例と従来例とについて、ゲー
ト閾値電圧ｖｔｈのゲート長Ｌｇへの依存性を比較した
例を第３図に示す。実線Ａは前記実施例、破線Ｂは相当
する従来例を示し、従来例ではゲート閾値成用ｖｔｈが
ゲート長Ｌｇが短縮されるに伴なって大きく変化してい
るのに比較して、不実施レリでは変化が僅少である。

また本発明のＦ！遣方法によｐ　ＧａＡｓ　ＭＥＳ　Ｆ
ＥＴ素子のゲート長を１〔μｍ〕とした１〔Ｋｂ）のス
タティックランダムアクセスメモリにおいて、アクセス
タイム約１．２（ｎｓ）が実現している。このアクセス
タイムはＦＥＴ素子の実効チャネル長（高不純物濃度の
ソース領域とドレイン領域間の距離）が同等である従来
のメモリのはＩｆ、１　／　２でおる。

これは本発明によるＦＥＴ素子ではゲート電極と前記高
不純物濃度領域との重な９がないためにゲート容量Ｃｇ
ｓが１７２程度に減少していることの効果である。

（ｇ）　発明の詳細 な説明した如く本発明によれば、電界効果トランジスタ
のソース及びドレイン領域に導入される不純物の拡散の
前面がゲート電極の側面直下のごく近傍に制御されて、
従来例の如く高不純物濃度領域がゲート−極下に延伸す
ることに起因１゛るゲート閾値ｌ包圧ｖｔｈの変化、ト
ランスコンダクタンスｇｍの減少、キャパシタンスの増
加などが改善され、更にソース抵抗、ドレイン抵抗の増
力ｌ］を伴なわない。これによってゲート長を短都して
電界効果トランジスタの高速化、高集積死金効果的に実
現することが可能となり、特に化合物半導体集積回路装
置の進展に大きい効果を与える。

【図面の簡単な説明】

第１図（ａ）及び（ｂ）はＧａＡｓ　ＭＥＳ　ＦＥＴの
構造の例を示″３断面図、第２図（ａ）乃至（ｈ）は不
発明の実施例を示す工程順１０テ面図、第３図はゲート
閾値電圧図において、１１は半絶縁性ＧａＡｓ基板、１
３Ａはチャネル層、１５はゲート電極、１７は保護臘１
８Ａは側壁、２０Ａはソース領域、２１Ａはドレイン領
域、２２は保獲膜、２３はソース電極、２４はドレイン
電極、２５はゲート配線を示イー。 剃　ｌ　図 墨？唄 峯２　叫 ￥−３唄 ゲート長　ｔｙ　レー〕

Claims (1)

【特許請求の範囲】
1. 半導体系体上にゲート電極を配設し、該ゲート電極及び
   前記半導体基体を第１の皮膜で被覆し、前記ゲート電極
   の側面に前記第１の皮Ｍを介して第２の皮膜を側壁とし
   て設けて、前記ゲート電極と前記介在する第１の皮膜と
   前記第２の皮膜とをマスクとし、イオン注入法によって
   前記半導体基体に選択的に不純物全導入し、前記第２の
   皮膜を除去し前記不純物を活性化してソース及びドレイ
   ン領域を形成することを特徴とする半導体装置の製造方
   法。