JPS63302575A - ショットキ障壁ゲ−ト電界効果トランジスタの製造方法 - Google Patents
ショットキ障壁ゲ−ト電界効果トランジスタの製造方法Info
- Publication number
- JPS63302575A JPS63302575A JP13917387A JP13917387A JPS63302575A JP S63302575 A JPS63302575 A JP S63302575A JP 13917387 A JP13917387 A JP 13917387A JP 13917387 A JP13917387 A JP 13917387A JP S63302575 A JPS63302575 A JP S63302575A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分１？）
この発明は、砒化ガリウム等の半導体を用いたシー４１
）＊Ｐｌ’Ｕゲート電界効果トランジスタに関するもの
である。 ゛ 〔従来の技術〕 従来の耐熱性材料をゲート電極として加工し、その側壁
に！ドＨの絶縁膜を形成してソース・ドレイン領域をセ
ルファラインに形成するシ１ツトキ障壁ゲート電界効果
トランジスタ（以下Ｍ Ｅ Ｓ ＴＸＥ Ｔと記す）の
典型的な構造は、第２図に示すようにゲート電極３を、
半絶縁性ＧａＡｓ基板１表向と接触する耐熱性材料の多
層膜（甲層欣でもよい）で形成し、乙のゲート電極３の
側壁に単層の＄８縁物８を形成した構造である。
）＊Ｐｌ’Ｕゲート電界効果トランジスタに関するもの
である。 ゛ 〔従来の技術〕 従来の耐熱性材料をゲート電極として加工し、その側壁
に！ドＨの絶縁膜を形成してソース・ドレイン領域をセ
ルファラインに形成するシ１ツトキ障壁ゲート電界効果
トランジスタ（以下Ｍ Ｅ Ｓ ＴＸＥ Ｔと記す）の
典型的な構造は、第２図に示すようにゲート電極３を、
半絶縁性ＧａＡｓ基板１表向と接触する耐熱性材料の多
層膜（甲層欣でもよい）で形成し、乙のゲート電極３の
側壁に単層の＄８縁物８を形成した構造である。
第２図に示した従来構造においては、ゲート容に、あろ
い（まｌｉ’ ！！： ’ｌ’ ＋、きい値電圧Ｖｔｈ
の短グデ不ル効果を低減するために、ゲー１− ｉｆｆ
権３とソー・ス。
い（まｌｉ’ ！！： ’ｌ’ ＋、きい値電圧Ｖｔｈ
の短グデ不ル効果を低減するために、ゲー１− ｉｆｆ
権３とソー・ス。
ドレイン領域であるｎ Ｊｒ−６とをゲート電極３０）
側壁に形成した単層の絶縁物８の厚み分だけセルファラ
インに分離している。。
側壁に形成した単層の絶縁物８の厚み分だけセルファラ
インに分離している。。
第２図の従来構造では、的述のとおりゲート電極３とｎ
０層６の分離を図っているが、ｎ″層６（Ｄ形成用イオ
ン注入をスルー注入で行うには適しておらず、制御１性
の＾いｎ”１Ｍ６の形成ができない等の問題点があっｔ
：、。
０層６の分離を図っているが、ｎ″層６（Ｄ形成用イオ
ン注入をスルー注入で行うには適しておらず、制御１性
の＾いｎ”１Ｍ６の形成ができない等の問題点があっｔ
：、。
この発明は、上記のような間：電点を解消するためにな
さ、れなもので、ｎ１層の形成用イオン注入をスルー−
注入で行うのに適したＭ１ζＳ Ｆ Ｉ’： Ｔの製造
方法を得ることを目的とする、。
さ、れなもので、ｎ１層の形成用イオン注入をスルー−
注入で行うのに適したＭ１ζＳ Ｆ Ｉ’： Ｔの製造
方法を得ることを目的とする、。
この発明に係るＭ Ｅ Ｓ ｌ？Ｅ ’ｌ’の製造方法
は、ゲート電極が形成された半導体基板上に第１層膜を
比較的薄い厚さで形成し、この第１１ｉ５膜上で、かつ
ゲート電極の両側壁に第１層膜と材料の異なる第２層膜
を形成した後、第１層膜を通してソース。
は、ゲート電極が形成された半導体基板上に第１層膜を
比較的薄い厚さで形成し、この第１１ｉ５膜上で、かつ
ゲート電極の両側壁に第１層膜と材料の異なる第２層膜
を形成した後、第１層膜を通してソース。
ドレイン領域を形成するイオン注入を行うようにしたも
のである。
のである。
この発明においては、第１層膜を比較的薄い厚さで制御
性良く形成することにより、ソース、ドレイン領域を形
成するイオン＞ｌｉ人を比較的低エネルギー高濃度のス
ルー注入にずろことができ、かつスルー用の第１層膜は
ラン・ツー・ラン（ｌＬｕｎＴｏＲｕｎ）で安定した薄
い厚さに維持できるので、ｎ′層形成用のイオン注入時
のチャネリング、ラン・ツー・ランでのばらつき等が低
減されたｎ１層の形成がｒ＋ｌ能となる１゜ 〔実施例） 第１図（ａ）〜（ｅ）はこの発明の一実施例を説明する
ための−［程断面図である。
性良く形成することにより、ソース、ドレイン領域を形
成するイオン＞ｌｉ人を比較的低エネルギー高濃度のス
ルー注入にずろことができ、かつスルー用の第１層膜は
ラン・ツー・ラン（ｌＬｕｎＴｏＲｕｎ）で安定した薄
い厚さに維持できるので、ｎ′層形成用のイオン注入時
のチャネリング、ラン・ツー・ランでのばらつき等が低
減されたｎ１層の形成がｒ＋ｌ能となる１゜ 〔実施例） 第１図（ａ）〜（ｅ）はこの発明の一実施例を説明する
ための−［程断面図である。
まず第１図（ａ）に示すように、半導体基板、例えば半
絶縁性ＧａＡｓ基板１上に比較的低濃度のｎ型Ｃｘ ａ
Ａ ｓ単結晶層２を形成する５１次に第１図（１））
に示すように、低濃度のｎ ＱＩ Ｇ ＊ Ａ ｓ単結
晶層２の表向処理を行った後、耐熱性ゲート電極材料を
半絶縁性ＧａＡｓ基板１上全向に形成してドライエツチ
ング法でゲート電極３を形成する１１次いで第１図（ｃ
）に示すように、材料の異なる２層膜、すなわち第１１
ｆｉ膜である絶縁膜４を比較的薄い厚さで半絶縁性Ｇａ
Ａｓ基板１上全而に形成した後、第１層１１Ａである絶
縁膜４とは材料の異なる第２層膜である絶縁１１’Ｊ５
を第１層膜である絶縁膜４上全曲に形成ずろ１１次に第
１図（ｄ）に示すように、第２層膜であろ絶縁膜５をゲ
ー）−電極の側壁部のみに残し、残り（まエツチング除
去した後、ｎ＋層形成川用イオン注入を行い、ｎ″層６
形成ずろ、ｌさらにこの１１層６の用人イオ、／活性化
のためのアニールを行う。そして第１図（ｅ）に示すよ
うに、ソース・ドシ・イン電極形成領域上の第１層膜で
ある絶縁Ｒ’Ａ４を除去後、ｎ４層６上にソース・ドレ
イン用オーミック電極７を形成する。
絶縁性ＧａＡｓ基板１上に比較的低濃度のｎ型Ｃｘ ａ
Ａ ｓ単結晶層２を形成する５１次に第１図（１））
に示すように、低濃度のｎ ＱＩ Ｇ ＊ Ａ ｓ単結
晶層２の表向処理を行った後、耐熱性ゲート電極材料を
半絶縁性ＧａＡｓ基板１上全向に形成してドライエツチ
ング法でゲート電極３を形成する１１次いで第１図（ｃ
）に示すように、材料の異なる２層膜、すなわち第１１
ｆｉ膜である絶縁膜４を比較的薄い厚さで半絶縁性Ｇａ
Ａｓ基板１上全而に形成した後、第１層１１Ａである絶
縁膜４とは材料の異なる第２層膜である絶縁１１’Ｊ５
を第１層膜である絶縁膜４上全曲に形成ずろ１１次に第
１図（ｄ）に示すように、第２層膜であろ絶縁膜５をゲ
ー）−電極の側壁部のみに残し、残り（まエツチング除
去した後、ｎ＋層形成川用イオン注入を行い、ｎ″層６
形成ずろ、ｌさらにこの１１層６の用人イオ、／活性化
のためのアニールを行う。そして第１図（ｅ）に示すよ
うに、ソース・ドシ・イン電極形成領域上の第１層膜で
ある絶縁Ｒ’Ａ４を除去後、ｎ４層６上にソース・ドレ
イン用オーミック電極７を形成する。
この発明では第１図に示すように、ゲート電極３の側壁
の２４膜の形成プロセスとして材料の異なる２種の絶縁
膜からなる２ＶＡ１！５！構成とすることにより、ｎ＋
層形成用のイオン注入の際、ＧａＡｓ表向のｎ＋イオン
注入領域上に膜厚が安定して制御された比較的薄いト地
膜となるｖＪｊ層膜である絶縁膜４を通１ノで低エネル
ギー高濃度注入がｎｌ能となる。、前記ｎ°イオン注入
績域上に形成されている比較的薄い第１層膜であろ絶縁
膜４の膜厚は成膜速度で制御され、数百入量ドの絶縁膜
をラン・ツー・ランで安定に成膜するのは比較的容易で
あるが、従来構造のように、前記ｎ１イオン注入領域上
に数百λ以下のゲーｒ−Ｔｉ電極の側壁に絶縁膜８を形
成するに（、ｔ１１層図（ａ）に示すように、ゲート側
壁用の絶Ｉｉｌ股８を、第３図（ｂ）のようにエッヂバ
・ツクするか、もしく（よ第４図（ａｌに示すように、
ゲート側壁用の絶縁膜８を側壁部のみに残し、前記ｎ’
イミン注入領域上の絶縁膜は完全と除去し、ＧａＡｓ
表向をさらした後、第４図（Ｉ））のように新しく絶縁
膜９を成膜するかである１、第３図に示す例では、ｎ
＋ （オン注入領域］二の絶縁膜８の膜厚はエツチング
で制御するので膜厚制御性が悪く、第４図に示す例では
ｎ ＋ ４オン注入領域のＧａＡｓ表面を一度さらす
ので、汚染。
の２４膜の形成プロセスとして材料の異なる２種の絶縁
膜からなる２ＶＡ１！５！構成とすることにより、ｎ＋
層形成用のイオン注入の際、ＧａＡｓ表向のｎ＋イオン
注入領域上に膜厚が安定して制御された比較的薄いト地
膜となるｖＪｊ層膜である絶縁膜４を通１ノで低エネル
ギー高濃度注入がｎｌ能となる。、前記ｎ°イオン注入
績域上に形成されている比較的薄い第１層膜であろ絶縁
膜４の膜厚は成膜速度で制御され、数百入量ドの絶縁膜
をラン・ツー・ランで安定に成膜するのは比較的容易で
あるが、従来構造のように、前記ｎ１イオン注入領域上
に数百λ以下のゲーｒ−Ｔｉ電極の側壁に絶縁膜８を形
成するに（、ｔ１１層図（ａ）に示すように、ゲート側
壁用の絶Ｉｉｌ股８を、第３図（ｂ）のようにエッヂバ
・ツクするか、もしく（よ第４図（ａｌに示すように、
ゲート側壁用の絶縁膜８を側壁部のみに残し、前記ｎ’
イミン注入領域上の絶縁膜は完全と除去し、ＧａＡｓ
表向をさらした後、第４図（Ｉ））のように新しく絶縁
膜９を成膜するかである１、第３図に示す例では、ｎ
＋ （オン注入領域］二の絶縁膜８の膜厚はエツチング
で制御するので膜厚制御性が悪く、第４図に示す例では
ｎ ＋ ４オン注入領域のＧａＡｓ表面を一度さらす
ので、汚染。
あるいはエツチング時に損傷等があり ｎ ＋層形成用
のイオン注入の際、その安定性において不利である。
のイオン注入の際、その安定性において不利である。
しかしながら、第１図に示したこの発明によれば、模り
の安定した比較的薄い第１層膜である絶縁膜４を通して
ｎ＋層形成用のイオン注入ができるので、低エネルギー
で高濃度注入が０１能である。。
の安定した比較的薄い第１層膜である絶縁膜４を通して
ｎ＋層形成用のイオン注入ができるので、低エネルギー
で高濃度注入が０１能である。。
よって浅くて低抵抗のｎ”層６が形成され、基板リーク
電流を低減できるので、ｖＩｈの短チャネル効果改とに
寄りし、そのためにＶｔ＋＋のばらつきが低減される。
電流を低減できるので、ｖＩｈの短チャネル効果改とに
寄りし、そのためにＶｔ＋＋のばらつきが低減される。
また、スルー秋全通しての低エネルギー注入なので１、
イオン注入時のチャネリングを大幅に低減できるので、
上記Ｖｔｈのばらつきが一層低減されろ。
イオン注入時のチャネリングを大幅に低減できるので、
上記Ｖｔｈのばらつきが一層低減されろ。
なお、上記実施例では砒化ガリウム半導体について述べ
たが、ＭＥＳＦＥＴ作製に際してＩｎＰ等他の半導体を
用いてもこの発明を適用することができる。
たが、ＭＥＳＦＥＴ作製に際してＩｎＰ等他の半導体を
用いてもこの発明を適用することができる。
この発明は以上説明したとおり、ゲート電極を形成した
半導体基板上の全面に第１層膜を比較的薄いがさて形成
し、乙の第１層膜上で、かりゲ−１・ｆｔｔ極の両側壁
に第１層膜と材料の異なる第２１−膜を形成した後、こ
の第１層膜を通して低エネルー￥ −ｉ：１ｔｓＪＲで
イオン注入してソース、ドレイン領域を形成するので、
従来構造に比し、Ｖｔ＋＋の短チヤネル効果が抑制され
、また、イオン注入時のチャネリングが抑制されるので
、Ｖ、１．のばらつきも低減されろ効果がある。
半導体基板上の全面に第１層膜を比較的薄いがさて形成
し、乙の第１層膜上で、かりゲ−１・ｆｔｔ極の両側壁
に第１層膜と材料の異なる第２１−膜を形成した後、こ
の第１層膜を通して低エネルー￥ −ｉ：１ｔｓＪＲで
イオン注入してソース、ドレイン領域を形成するので、
従来構造に比し、Ｖｔ＋＋の短チヤネル効果が抑制され
、また、イオン注入時のチャネリングが抑制されるので
、Ｖ、１．のばらつきも低減されろ効果がある。
第１図（ａ）〜（ｅ）ｔ、ｔこの発明の一実施例を説明
するための各工程におけるＭ Ｅ Ｓ Ｆ ＩＧ ’ｌ
’の概略断面図、第２図は従来のＦ Ｅ ′ｒ槽構造お
けろゲート電極形成後の概略断面図、第３図、第４図１
．を従来のｌ” Ｅ Ｔ構造におけろｎ４層形成用のイ
オン注入（７）、Ｉ−程を説明するための断面図である
。。 図において、１は半絶縁性ＧａＡｓ基板、２はｎ型Ｇ
ａ Ａ ｓ 単結晶層、３ ＋：ｔゲー）・電極、４は
第１層膜、５は第２層膜、６はｎ１層、７はオーミック
電極である。。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 ｍ（外２名） 第１図 １７−ミック電極 第２図 第３図 手続補正書（自発） 昭和 ６へ ３月２３日 １、事件の表示 、特願昭６２−１３９１７３号３、
補正をする者 代表者志岐守哉 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第４頁１９行の「ゲート電極」を、「デー
ｌ−電極３」と補正する。 （２）同じく第５頁１９行の１ゲート′ｆＡ極３の側壁
に」を削除する。 以 上
するための各工程におけるＭ Ｅ Ｓ Ｆ ＩＧ ’ｌ
’の概略断面図、第２図は従来のＦ Ｅ ′ｒ槽構造お
けろゲート電極形成後の概略断面図、第３図、第４図１
．を従来のｌ” Ｅ Ｔ構造におけろｎ４層形成用のイ
オン注入（７）、Ｉ−程を説明するための断面図である
。。 図において、１は半絶縁性ＧａＡｓ基板、２はｎ型Ｇ
ａ Ａ ｓ 単結晶層、３ ＋：ｔゲー）・電極、４は
第１層膜、５は第２層膜、６はｎ１層、７はオーミック
電極である。。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 ｍ（外２名） 第１図 １７−ミック電極 第２図 第３図 手続補正書（自発） 昭和 ６へ ３月２３日 １、事件の表示 、特願昭６２−１３９１７３号３、
補正をする者 代表者志岐守哉 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第４頁１９行の「ゲート電極」を、「デー
ｌ−電極３」と補正する。 （２）同じく第５頁１９行の１ゲート′ｆＡ極３の側壁
に」を削除する。 以 上
Claims (1)
- ショットキ障壁ゲート電界効果トランジスタにおいて、
半導体基板上にゲート電極を形成し、全面に比較的薄い
第１層膜を形成し、この第１層膜上で、かつゲート電極
の両側壁に前記第１層膜と材料の異なる第２層膜を形成
した後、前記第１層膜を通してイオン注入を行い、ソー
ス、ドレイン領域を形成することを特徴とするシヨツト
キ障壁ゲート電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13917387A JPS63302575A (ja) | 1987-06-03 | 1987-06-03 | ショットキ障壁ゲ−ト電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13917387A JPS63302575A (ja) | 1987-06-03 | 1987-06-03 | ショットキ障壁ゲ−ト電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63302575A true JPS63302575A (ja) | 1988-12-09 |
Family
ID=15239278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13917387A Pending JPS63302575A (ja) | 1987-06-03 | 1987-06-03 | ショットキ障壁ゲ−ト電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63302575A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136267A (ja) * | 1983-12-23 | 1985-07-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61112382A (ja) * | 1984-11-07 | 1986-05-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61248478A (ja) * | 1985-04-26 | 1986-11-05 | Hitachi Ltd | 半導体装置の製造方法 |
-
1987
- 1987-06-03 JP JP13917387A patent/JPS63302575A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136267A (ja) * | 1983-12-23 | 1985-07-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61112382A (ja) * | 1984-11-07 | 1986-05-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61248478A (ja) * | 1985-04-26 | 1986-11-05 | Hitachi Ltd | 半導体装置の製造方法 |
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