JPS61229369A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61229369A JPS61229369A JP7141885A JP7141885A JPS61229369A JP S61229369 A JPS61229369 A JP S61229369A JP 7141885 A JP7141885 A JP 7141885A JP 7141885 A JP7141885 A JP 7141885A JP S61229369 A JPS61229369 A JP S61229369A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、寄生抵抗の低減化を可能ならしめる化合物半
導体電界効果トランジスタの製造方法に関する。
導体電界効果トランジスタの製造方法に関する。
化合物半導体、とシわけ砒化ガリウム（ＧａＡａ ）は
ポストシリコン材料と称され、高速動作が可能な電界効
果トランジスタ（ＦＩＴ ）並びに集積回路の製造が可
能である事から、現在各所で研究試作がなされている。
ポストシリコン材料と称され、高速動作が可能な電界効
果トランジスタ（ＦＩＴ ）並びに集積回路の製造が可
能である事から、現在各所で研究試作がなされている。
ＦＥＴ特性の高性能化の要請から現状では、ゲート領域
に近接して高電導度ソース・ドレイン層（以下ｎ＋ と
称する）を形成する製造方法が知られている（１９８３
年アイ・イー・イー・イー・ソリッドステートサーキッ
ト コンファレンス、ダイジェスト オプテクニカルペ
ーパーズ４４頁（１９８３ＩＢＥＥ Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ ８ｏ目ｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ、 Ｄｉｇｅｓｔ ｏｒＴｅｃ
ｈｎｃｍｌ ｐａｐ６ｒｓ Ｐ、 ４４ ） ）。第２
図はそれ等ＦＩＴの模式断面図を示したもので、高１１
４度ソ−ス・ドレイ／層はゲート電極をマスクに、動作
層と同一電導型を示す不純物番、イオン注入法を用いて
高濃度に注入する周知の方法で製造されたものである。
に近接して高電導度ソース・ドレイン層（以下ｎ＋ と
称する）を形成する製造方法が知られている（１９８３
年アイ・イー・イー・イー・ソリッドステートサーキッ
ト コンファレンス、ダイジェスト オプテクニカルペ
ーパーズ４４頁（１９８３ＩＢＥＥ Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ ８ｏ目ｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ、 Ｄｉｇｅｓｔ ｏｒＴｅｃ
ｈｎｃｍｌ ｐａｐ６ｒｓ Ｐ、 ４４ ） ）。第２
図はそれ等ＦＩＴの模式断面図を示したもので、高１１
４度ソ−ス・ドレイ／層はゲート電極をマスクに、動作
層と同一電導型を示す不純物番、イオン注入法を用いて
高濃度に注入する周知の方法で製造されたものである。
ここで第２図において２１は半絶縁性基板、２２は動作
層、２３はゲート電極、２４は高電導度ソース・ドレイ
ン層、２５は眉間絶縁膜％２６はソース・ドレインオー
ミック電極、２７はソース・ドレイン電極配線である。
層、２３はゲート電極、２４は高電導度ソース・ドレイ
ン層、２５は眉間絶縁膜％２６はソース・ドレインオー
ミック電極、２７はソース・ドレイン電極配線である。
このような高電導度ソース・ドレイン層は有するＦＩＴ
では寄生抵抗の低減化が可能であ夛、相互コンダクタン
スの増大をもたらすためＦＥＴ特性及び集積回路の性能
向上につながる。第１図に示したように。
では寄生抵抗の低減化が可能であ夛、相互コンダクタン
スの増大をもたらすためＦＥＴ特性及び集積回路の性能
向上につながる。第１図に示したように。
高電導度ソース・ドレイン層、即ちｎ＋層をイオン注入
法で形成する場合は、このｎ＋層の深さに関しては深さ
が大である［ｎ”層の抵抗が小さくなシ好ましいが、一
方ｎ１層の深さが大になるに従がい、いわゆる短チヤネ
ル効果が顕著となシ、ゲート長の縮少化に伴いしきい値
電圧の負方向シフトが生じ、しきい値電圧の制御が困難
となる大きな問題が生ずる０短チヤネル効果に起因した
不利益を回避するためには、ｎ１層の深さを動作層の深
さと同程度に浅くする事が必要となる・しかしなか、単
゛にｎ１層の深さを浅くする方法では、ｎ＋層のシート
抵抗の充分な低減化をはかる事が難かしく、さらには、
ｎ＋層薄層化に伴いオーミック電極接触抵抗の増大が生
じ、満足のゆくものではない。従りて高性能集積回路実
現のためには、しきい値電圧の制御性の向上を達成する
ため、ｎ＋１の薄層化を行うと同時に、出来る限りオー
ミック電極をゲート電極に近接して設け、さらにはれ＋
層薄層化に伴うオーミック電極接触抵抗の増大を回避す
るためオーミック電極形成部にのみすでに形成した。”
７１の深さより深いｎ１層を選択的に設は得る製造方法
の開発が必要である。この様な認識が周知であるにもか
かわらず、現状では前述した構造を実現し得る製造方法
は開発されておらず、現在模索されている０ 〔発明の目的〕 本発明は以上の点を考慮し、ゲート電極下動作層と接し
て浅いｎ４層を形成し、更に、ゲート電極に近接してソ
ース、ドレインオーミック電極形成領域を設け、該オー
ミック電極形成領域にのみすでに形成されたｎ＋層の深
さより深いｎ＋層を選択的に形成する事によシ、シきい
値電圧の制御性の向上及び寄生抵抗値の低減化を達成し
得る電界効果トランジスタを含む半導体装置の新規な製
造方法を提供する事にある。
法で形成する場合は、このｎ＋層の深さに関しては深さ
が大である［ｎ”層の抵抗が小さくなシ好ましいが、一
方ｎ１層の深さが大になるに従がい、いわゆる短チヤネ
ル効果が顕著となシ、ゲート長の縮少化に伴いしきい値
電圧の負方向シフトが生じ、しきい値電圧の制御が困難
となる大きな問題が生ずる０短チヤネル効果に起因した
不利益を回避するためには、ｎ１層の深さを動作層の深
さと同程度に浅くする事が必要となる・しかしなか、単
゛にｎ１層の深さを浅くする方法では、ｎ＋層のシート
抵抗の充分な低減化をはかる事が難かしく、さらには、
ｎ＋層薄層化に伴いオーミック電極接触抵抗の増大が生
じ、満足のゆくものではない。従りて高性能集積回路実
現のためには、しきい値電圧の制御性の向上を達成する
ため、ｎ＋１の薄層化を行うと同時に、出来る限りオー
ミック電極をゲート電極に近接して設け、さらにはれ＋
層薄層化に伴うオーミック電極接触抵抗の増大を回避す
るためオーミック電極形成部にのみすでに形成した。”
７１の深さより深いｎ１層を選択的に設は得る製造方法
の開発が必要である。この様な認識が周知であるにもか
かわらず、現状では前述した構造を実現し得る製造方法
は開発されておらず、現在模索されている０ 〔発明の目的〕 本発明は以上の点を考慮し、ゲート電極下動作層と接し
て浅いｎ４層を形成し、更に、ゲート電極に近接してソ
ース、ドレインオーミック電極形成領域を設け、該オー
ミック電極形成領域にのみすでに形成されたｎ＋層の深
さより深いｎ＋層を選択的に形成する事によシ、シきい
値電圧の制御性の向上及び寄生抵抗値の低減化を達成し
得る電界効果トランジスタを含む半導体装置の新規な製
造方法を提供する事にある。
即ち、本発明によれば、半導体動作層上にゲート電極パ
ターンを形成した後、第１の絶縁膜をゲート電極及び半
導体動作層表面をおおって形成し。
ターンを形成した後、第１の絶縁膜をゲート電極及び半
導体動作層表面をおおって形成し。
ゲート電極をマスクに第１の絶縁膜を通して動作層と同
一導電型を有する不純物を注入し、引き続き第２の絶縁
膜を全面に被着し、異方性ドライエツチングにより第２
の絶縁膜をエツチングし、第１の絶縁膜でおおわれた前
記ゲート電極１１１１１面にのみ第２の絶縁膜を側壁と
してる残置せしめた後、前記ゲート電極及び１ｌＩｌ壁
をマスクに動作層と同一導電型を有する不純物を注入す
る工程及び、前記９ｍ壁をマスクに番ｌの絶縁膜をエツ
チング除去する工程を含み、引き続きソース・ドレイン
オーミック電極を形成することを特徴とする電界効果ト
ランジスタを言む半導体装置の製造方法である。
一導電型を有する不純物を注入し、引き続き第２の絶縁
膜を全面に被着し、異方性ドライエツチングにより第２
の絶縁膜をエツチングし、第１の絶縁膜でおおわれた前
記ゲート電極１１１１１面にのみ第２の絶縁膜を側壁と
してる残置せしめた後、前記ゲート電極及び１ｌＩｌ壁
をマスクに動作層と同一導電型を有する不純物を注入す
る工程及び、前記９ｍ壁をマスクに番ｌの絶縁膜をエツ
チング除去する工程を含み、引き続きソース・ドレイン
オーミック電極を形成することを特徴とする電界効果ト
ランジスタを言む半導体装置の製造方法である。
本発明は、ゲート１！極に接して浅い接合深さを有する
２層を設け、更にオーミック電極形成部に該浅い接合深
さを有するｎ＋層に接続して、該ｎ＋層の接合深さと比
べ深い接合深さを有するｎ＋層を有するＦＦｔＴの製造
にあた夛、浅い接合深さを有するｎｊＱの形成に際して
は、第１の絶縁膜を通したイオン注入法による不純物の
注入を用い、深い接合深さを有するｎ＋層に関しては、
第１の絶椋膜上のゲート電９Ａ側壁部のみに設けられた
第２の絶縁膜よ）成る１１Ｉ壁により、ゲート′Ｉ１１
極晦から制御された距離に形成するのが骨子であシ、こ
れによシ、設計された接合深さ及び不純物濃度を有する
ｎ＋層が設計された横方向の寸法を維持して再現性よく
形成される。
２層を設け、更にオーミック電極形成部に該浅い接合深
さを有するｎ＋層に接続して、該ｎ＋層の接合深さと比
べ深い接合深さを有するｎ＋層を有するＦＦｔＴの製造
にあた夛、浅い接合深さを有するｎｊＱの形成に際して
は、第１の絶縁膜を通したイオン注入法による不純物の
注入を用い、深い接合深さを有するｎ＋層に関しては、
第１の絶椋膜上のゲート電９Ａ側壁部のみに設けられた
第２の絶縁膜よ）成る１１Ｉ壁により、ゲート′Ｉ１１
極晦から制御された距離に形成するのが骨子であシ、こ
れによシ、設計された接合深さ及び不純物濃度を有する
ｎ＋層が設計された横方向の寸法を維持して再現性よく
形成される。
以下本発明Ｏ）実施例につき図面を参照して詳細に説明
する０第１図（Ａ）〜（鱒は本発明の詳細な説明するた
めのＧａＡｓシ日ットキー障壁ゲート電界効果トランジ
スタの製造工程を順を追って示した素子模式断面図であ
、る０半絶縁性ＧａＡｓ基板ｌに、レジストをマスクと
して８ｉイオンを３０ＫｅＶのイオンエネルギーで２Ｘ
１０ ｃｐｓ 注入し、動作層領域２を形成する０レ
ジスト除去後、ゲート電極材料としてＴｉＷ膜をスパッ
タ法により ５０００１被増し、パターン化したホトレ
ジストをマスクにＴｉＷ膜をドライエツチングで除去し
ゲート電極３を形成する（第１図（Ａ））、次に試料全
面にＣＶＤ法によｆｉ ８ｉ０．膜（厚み５００１）４
を全面に形成しｓ ｏ ｋｅＶ、 ２ Ｘ １ ｏ”＆
−２ｓｔイオンを注入し浅い接合深さを有するｎ＋層領
域５を形成する（第１図（Ｂ） ） ｏ引き続きＣＶＤ
法によ’） ８１ｍＮ５ＪＩＥ （厚み０．２μｍ）を
全面に形成し、ＣＨ，Ｆガスを用いたドライエツチング
法によル核η５ＰＪａ膜を垂直方向からエツチングし側
壁６を形成しｔｕｕｉ及びゲート電極をマスクとしてｓ
＋ ０． ＠をノ（ツファードフツ酸液でエツチング
した後８１イオンを全面に１２０ｋｅｙ、 ２Ｘ１０
ｅｙｅ の条件で注入し赤外線ランプアニール法に
よシ９５０℃、２秒の条件でアニールを実施する事によ
シ深い接合深さを有する深いｎ１層領域７を形成する（
第１図（Ｃ） ）、次に全面にオーミック金属８である
ＡｕＧｅ及びＮｉ ８を全体の膜厚として０．１μｍ蒸
着し、さらに全面にオートレジスト９を回転塗布し１５
０℃ベークによシレジストを軟化流動せしめた（第１図
（ＩＩ）、次にＣＦ、ガスを用いて試料全体をドライエ
ツチングする事によ、フ、ゲート電極３上のレジストを
除去し、ＡｕＧｅ −Ｎｌ膜を露出せしめ、引き続きＡ
ｒイオンを用いたイオンミリングによりゲート電極上の
不要なＡｕ・Ｇｅ−Ｎｉ膜を除去しオートレジストを溶
解した後、４００℃Ｈｔガスアロイ処理を経てソースド
レイン電極ｌＯとなしさらに眉間絶縁膜として８ｉ０．
膜１１を全面に形成した後ソース、ドレイン領域上の上
層配線と接する領域の眉間絶縁膜の穴あけを行ないＴｉ
−Ｐｔ−Ａｕ配線１２を形成する事によ〕ＦＥＴの製造
が完了する（第１図（１）。
する０第１図（Ａ）〜（鱒は本発明の詳細な説明するた
めのＧａＡｓシ日ットキー障壁ゲート電界効果トランジ
スタの製造工程を順を追って示した素子模式断面図であ
、る０半絶縁性ＧａＡｓ基板ｌに、レジストをマスクと
して８ｉイオンを３０ＫｅＶのイオンエネルギーで２Ｘ
１０ ｃｐｓ 注入し、動作層領域２を形成する０レ
ジスト除去後、ゲート電極材料としてＴｉＷ膜をスパッ
タ法により ５０００１被増し、パターン化したホトレ
ジストをマスクにＴｉＷ膜をドライエツチングで除去し
ゲート電極３を形成する（第１図（Ａ））、次に試料全
面にＣＶＤ法によｆｉ ８ｉ０．膜（厚み５００１）４
を全面に形成しｓ ｏ ｋｅＶ、 ２ Ｘ １ ｏ”＆
−２ｓｔイオンを注入し浅い接合深さを有するｎ＋層領
域５を形成する（第１図（Ｂ） ） ｏ引き続きＣＶＤ
法によ’） ８１ｍＮ５ＪＩＥ （厚み０．２μｍ）を
全面に形成し、ＣＨ，Ｆガスを用いたドライエツチング
法によル核η５ＰＪａ膜を垂直方向からエツチングし側
壁６を形成しｔｕｕｉ及びゲート電極をマスクとしてｓ
＋ ０． ＠をノ（ツファードフツ酸液でエツチング
した後８１イオンを全面に１２０ｋｅｙ、 ２Ｘ１０
ｅｙｅ の条件で注入し赤外線ランプアニール法に
よシ９５０℃、２秒の条件でアニールを実施する事によ
シ深い接合深さを有する深いｎ１層領域７を形成する（
第１図（Ｃ） ）、次に全面にオーミック金属８である
ＡｕＧｅ及びＮｉ ８を全体の膜厚として０．１μｍ蒸
着し、さらに全面にオートレジスト９を回転塗布し１５
０℃ベークによシレジストを軟化流動せしめた（第１図
（ＩＩ）、次にＣＦ、ガスを用いて試料全体をドライエ
ツチングする事によ、フ、ゲート電極３上のレジストを
除去し、ＡｕＧｅ −Ｎｌ膜を露出せしめ、引き続きＡ
ｒイオンを用いたイオンミリングによりゲート電極上の
不要なＡｕ・Ｇｅ−Ｎｉ膜を除去しオートレジストを溶
解した後、４００℃Ｈｔガスアロイ処理を経てソースド
レイン電極ｌＯとなしさらに眉間絶縁膜として８ｉ０．
膜１１を全面に形成した後ソース、ドレイン領域上の上
層配線と接する領域の眉間絶縁膜の穴あけを行ないＴｉ
−Ｐｔ−Ａｕ配線１２を形成する事によ〕ＦＥＴの製造
が完了する（第１図（１）。
以上述べた本発明の方法によるＦＥＴの他、以下述べる
従来法を用いてＦＥＴを製造し九〇本発明の詳細な説明
した第１図（Ａ）迄は同一である。以後ゲート電極をマ
スクとして８ｉイオンを１２０ｋｅＶ、 ２Ｘｌ’０
１３ａｎ−３注入し８ｉ０１保護膜（０，２μｍ）厚み
）を全面に形成した後、９５０℃、２秒の赤外線ランプ
アニールを実施しｎ４層領域を形成した。
従来法を用いてＦＥＴを製造し九〇本発明の詳細な説明
した第１図（Ａ）迄は同一である。以後ゲート電極をマ
スクとして８ｉイオンを１２０ｋｅＶ、 ２Ｘｌ’０
１３ａｎ−３注入し８ｉ０１保護膜（０，２μｍ）厚み
）を全面に形成した後、９５０℃、２秒の赤外線ランプ
アニールを実施しｎ４層領域を形成した。
次にソースドレイン電極となるべき領域のＳｔＯ。
膜をエツチングによ）除去しＧａＡｓ ｉｆｉ’） ｊ
Ｋ出セシめ、Ａｕ−Ｇｅ及びＮｉ膜を被着し、４００℃
Ｈ，ガスアロイ処理を経てソース、ドレイン電極となし
層間膜として８ｉ０１膜を堆積し、所定個所のソース。
Ｋ出セシめ、Ａｕ−Ｇｅ及びＮｉ膜を被着し、４００℃
Ｈ，ガスアロイ処理を経てソース、ドレイン電極となし
層間膜として８ｉ０１膜を堆積し、所定個所のソース。
ドレイン電極上の８ｉ０４膜をエツチング除去し、Ｔ
ｉ −Ｐ ｔ−Ａｕ配線を形成する事によシ従来法によ
るＰＥＴの製造を完了した。
ｉ −Ｐ ｔ−Ａｕ配線を形成する事によシ従来法によ
るＰＥＴの製造を完了した。
本発明の方法及び従来法によシ製造されたＦＢＴに関し
ゲート長１μｍ及び５μｍ（７）ＦＥＴ６２０個につい
てしきい値電圧及び相互コンダクタンスを測定し平均値
を求めた。下表がその結果を示したもので、従来法によ
）製造されたゲート長１μｍ（７） Ｆ Ｅ Ｔのしき
い値電圧は負の大きな値を示し、短チヤネル効果が現わ
れている。−力木発明の方法で製造されたＦＦ１Ｔでは
１μｍのゲート長においても５μｍのゲート長のＦＩＴ
と同等のしきい値電圧が得れ短チヤネル効果が回避され
ている。
ゲート長１μｍ及び５μｍ（７）ＦＥＴ６２０個につい
てしきい値電圧及び相互コンダクタンスを測定し平均値
を求めた。下表がその結果を示したもので、従来法によ
）製造されたゲート長１μｍ（７） Ｆ Ｅ Ｔのしき
い値電圧は負の大きな値を示し、短チヤネル効果が現わ
れている。−力木発明の方法で製造されたＦＦ１Ｔでは
１μｍのゲート長においても５μｍのゲート長のＦＩＴ
と同等のしきい値電圧が得れ短チヤネル効果が回避され
ている。
それに本発明の方法で製造されたＰＥＴの相互コンダク
タンス値は、従来法で製造されたＦ’ＥＴのそれに比べ
大でア勺、ソース、ドレイン電極をゲート電極に近接し
た効果が現われており、本発明の効果が実施されたコ 〔発明の効果〕 以上詳細に説明した様に１本発明の方法では。
タンス値は、従来法で製造されたＦ’ＥＴのそれに比べ
大でア勺、ソース、ドレイン電極をゲート電極に近接し
た効果が現われており、本発明の効果が実施されたコ 〔発明の効果〕 以上詳細に説明した様に１本発明の方法では。
ゲート電極下の動作層と同程度の膜厚のｎ＋層を動作層
と接して設け、さらにソース・ドレインオーミック電極
をゲート電極に近接して設ける事が可能であると同時に
、該オーミック電極下に深さが大であるｎ層を選択的に
形成し得る事がオーミック接触抵抗の低減化が可能でｉ
ｈ！り、高性能ＦＢ’ｒ及びそれ等を含む高性能半導体
装置の製造が可能となる０
と接して設け、さらにソース・ドレインオーミック電極
をゲート電極に近接して設ける事が可能であると同時に
、該オーミック電極下に深さが大であるｎ層を選択的に
形成し得る事がオーミック接触抵抗の低減化が可能でｉ
ｈ！り、高性能ＦＢ’ｒ及びそれ等を含む高性能半導体
装置の製造が可能となる０
第１図は本発明の方法によるＧａＡｓ電界効果トランジ
スタの製造工程を順を追って示した素子模式断面図であ
）、第２図は従来法で製造され九ＦＢＴの素子模式断面
図である。 １は半絶縁性ＧａＡｓ基板、２は動作層領域、３はグー
）を極、４ ｕ ｓｔｙ、Ｍｌ、ｓハｎ”ｍ１ｒｔ域、
６は９１１１壁％７は深い０１層領域、８はオーミック
金属、９は７オトレジスト、１０は電極。 亭 １ 図 メ
スタの製造工程を順を追って示した素子模式断面図であ
）、第２図は従来法で製造され九ＦＢＴの素子模式断面
図である。 １は半絶縁性ＧａＡｓ基板、２は動作層領域、３はグー
）を極、４ ｕ ｓｔｙ、Ｍｌ、ｓハｎ”ｍ１ｒｔ域、
６は９１１１壁％７は深い０１層領域、８はオーミック
金属、９は７オトレジスト、１０は電極。 亭 １ 図 メ
Claims (1)
- 半導体動作層上にゲート電極パターンを形成した後、第
１の絶縁膜をゲート電極及び半導体動作層表面をおおっ
て形成し、ゲート電極をマスクに第１の絶縁膜を通して
動作層と同一導電型を有する不純物を注入し、引き続き
第２の絶縁膜を全面に被着し、異方性ドライエッチング
により第２の絶縁膜をエッチングし、第１の絶縁膜でお
おわれた前記ゲート電極一面にのみ第２の絶縁膜を側壁
として残置せしめた後、前記ゲート電極及び側壁をマス
クに動作層と同一導電型を有する不純物を注入する工程
及び、前記側壁をマスクに第１の絶縁膜をエッチング除
去する工程を含み、引き続きソース・ドレインオーミッ
ク電極を形成することを特徴とする電界効果トランジス
タを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7141885A JPS61229369A (ja) | 1985-04-04 | 1985-04-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7141885A JPS61229369A (ja) | 1985-04-04 | 1985-04-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61229369A true JPS61229369A (ja) | 1986-10-13 |
Family
ID=13459942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7141885A Pending JPS61229369A (ja) | 1985-04-04 | 1985-04-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61229369A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254966A (ja) * | 1985-09-04 | 1987-03-10 | Hitachi Ltd | ショットキーゲート電界効果トランジスタの製造方法 |
| JPS63281470A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 半導体装置の製造方法 |
-
1985
- 1985-04-04 JP JP7141885A patent/JPS61229369A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254966A (ja) * | 1985-09-04 | 1987-03-10 | Hitachi Ltd | ショットキーゲート電界効果トランジスタの製造方法 |
| JPS63281470A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 半導体装置の製造方法 |
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