JPS63281470A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63281470A JPS63281470A JP11461387A JP11461387A JPS63281470A JP S63281470 A JPS63281470 A JP S63281470A JP 11461387 A JP11461387 A JP 11461387A JP 11461387 A JP11461387 A JP 11461387A JP S63281470 A JPS63281470 A JP S63281470A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- gate electrode
- ion
- applying
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 17
- 230000005669 field effect Effects 0.000 abstract description 15
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 238000005468 ion implantation Methods 0.000 abstract description 7
- 238000000137 annealing Methods 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
- 230000001681 protective effect Effects 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体装置に係シ、特にトランジスタの
種々の特性を劣化させず、かつ低い寄生抵抗を持つ半導
体装置に関する。
種々の特性を劣化させず、かつ低い寄生抵抗を持つ半導
体装置に関する。
従来の電界効果トランジスタは、第２図、第３図に記載
のように、ゲート耐圧、短チヤネル効果。
のように、ゲート耐圧、短チヤネル効果。
寄生抵抗等のトランジスタの緒特性のうちいずれか１つ
あるいは２つに着目して高い性能を得ており、上記のす
べてが高性能ではなかった。すなわち第２図のトランジ
スタでは、低抵抗層９がゲート電極３′から十分能れて
いるため、高いゲート耐圧が得られ、しかもゲート長を
短かくした時に生ずる短チヤネル効果も小さい。ところ
がこの構造では、ゲート電極３′とソース電極４の間の
かなυ大きな部分を抵抗率の高い能動層５の一部が占め
ているため、ゲートソース間の寄生抵抗が大きく高い性
能が得られない。これはトランジスタのしきい電圧が正
のエンハンスメント型トランジスタにおいては、さらに
顕著である。一方、第３図は高耐熱ゲート３を用いた。
あるいは２つに着目して高い性能を得ており、上記のす
べてが高性能ではなかった。すなわち第２図のトランジ
スタでは、低抵抗層９がゲート電極３′から十分能れて
いるため、高いゲート耐圧が得られ、しかもゲート長を
短かくした時に生ずる短チヤネル効果も小さい。ところ
がこの構造では、ゲート電極３′とソース電極４の間の
かなυ大きな部分を抵抗率の高い能動層５の一部が占め
ているため、ゲートソース間の寄生抵抗が大きく高い性
能が得られない。これはトランジスタのしきい電圧が正
のエンハンスメント型トランジスタにおいては、さらに
顕著である。一方、第３図は高耐熱ゲート３を用いた。
セルフアライメント型電界効果トランジスタである。こ
の場合、ゲートソース間のほとんどの部分が低抵抗層で
、寄生抵抗は小さく、高性能のトランジスタが得られる
が、ゲート電極３に低抵抗層１０が近接しているため、
ゲート耐圧が低いという欠点がおる。また低抵抗層間の
距離が近いため、電界が大きく、ゲート長を短かくした
時に短チヤネル効果が大きくなる。したがって、従来の
構造では、上記３つの条件全すべて満足することは困難
である。
の場合、ゲートソース間のほとんどの部分が低抵抗層で
、寄生抵抗は小さく、高性能のトランジスタが得られる
が、ゲート電極３に低抵抗層１０が近接しているため、
ゲート耐圧が低いという欠点がおる。また低抵抗層間の
距離が近いため、電界が大きく、ゲート長を短かくした
時に短チヤネル効果が大きくなる。したがって、従来の
構造では、上記３つの条件全すべて満足することは困難
である。
本発明の目的は、ゲート電極３とソース電極４との間の
低抵抗層の抵抗率を、ゲート電極からの距離に応じて適
当な値に選ぶことによって、上記３つの条件をすべて満
足する高性能の電界効果トランジスタを得ることにある
。
低抵抗層の抵抗率を、ゲート電極からの距離に応じて適
当な値に選ぶことによって、上記３つの条件をすべて満
足する高性能の電界効果トランジスタを得ることにある
。
上記目的は、第１図に示すような素子構造とすることに
よって達成される。トランジスタのゲート電極３に近接
する第１の低抵抗層６は、このトランジスタが必要とす
るゲート耐圧が得られ、かつ短チヤネル効果が十分率さ
いような抵抗率に選ぶ。この値は必要とされる耐圧によ
って異なるが。
よって達成される。トランジスタのゲート電極３に近接
する第１の低抵抗層６は、このトランジスタが必要とす
るゲート耐圧が得られ、かつ短チヤネル効果が十分率さ
いような抵抗率に選ぶ。この値は必要とされる耐圧によ
って異なるが。
通常は２００〜ＩＫΩ／Ｕである。また、第１図に示し
たように第２の低抵抗層７は直接ゲート電極６には接し
ていないため、ゲート耐圧を劣化させずに８１の低抵抗
層６よシも低い抵抗率とすることができる。但し、短チ
ャンネル効果は、さらにゲートから離れた位置にまでそ
の影響が及ぶため、短チヤネル効果は十分率さいような
抵抗率を選び、かつゲート耐圧には影響を及ぼさないよ
うにゲート電極３からは離して設ける。通常この長さは
０．０５〜０．５μｍであり、抵抗率は１００〜７００
Ω／Ｕである。
たように第２の低抵抗層７は直接ゲート電極６には接し
ていないため、ゲート耐圧を劣化させずに８１の低抵抗
層６よシも低い抵抗率とすることができる。但し、短チ
ャンネル効果は、さらにゲートから離れた位置にまでそ
の影響が及ぶため、短チヤネル効果は十分率さいような
抵抗率を選び、かつゲート耐圧には影響を及ぼさないよ
うにゲート電極３からは離して設ける。通常この長さは
０．０５〜０．５μｍであり、抵抗率は１００〜７００
Ω／Ｕである。
上記２つの低抵抗層６，７のみを用いた構造の電界効果
トランジスタは従来考案されているが。
トランジスタは従来考案されているが。
（例えば特開昭６０−９５９７２号）上記２つの低抵抗
層のみでは、耐圧を劣化させない程度に近接させること
ができず、かつ短チヤネル効果が十分率さいような低抵
抗層７では、ノース２．ゲート３０間の直列抵抗を十分
に小さくしてトランジスタの性能を十分に高めることが
できない。
層のみでは、耐圧を劣化させない程度に近接させること
ができず、かつ短チヤネル効果が十分率さいような低抵
抗層７では、ノース２．ゲート３０間の直列抵抗を十分
に小さくしてトランジスタの性能を十分に高めることが
できない。
そこで第２の低抵抗Ｊｍ ７よシさらにゲート電極から
離してしかも７よシさらに低抵抗の第３の低抵抗層８を
導入する。この低抵抗層は十分高い性能を得るために十
分低い抵抗率を持ち、しかも短チヤネル効果への影響が
ないようにゲート電極３から十分に離して設ける。通常
この長さは、０．３〜１．０μｍ、抵抗は１０〜３００
Ω／Ｕである。
離してしかも７よシさらに低抵抗の第３の低抵抗層８を
導入する。この低抵抗層は十分高い性能を得るために十
分低い抵抗率を持ち、しかも短チヤネル効果への影響が
ないようにゲート電極３から十分に離して設ける。通常
この長さは、０．３〜１．０μｍ、抵抗は１０〜３００
Ω／Ｕである。
本発明に係る第１図の如き構造の電界効果トランジスタ
では、ソース、ゲート電極間の低抵抗層が６．７．８の
３層から成っているため、それぞれの抵抗率およびゲー
ト電極３からの距離に対する自由度が大キく、ゲート耐
圧、短チヤネル効果。
では、ソース、ゲート電極間の低抵抗層が６．７．８の
３層から成っているため、それぞれの抵抗率およびゲー
ト電極３からの距離に対する自由度が大キく、ゲート耐
圧、短チヤネル効果。
トランジスタの直列抵抗のすべてに対して最適な値をそ
れぞれ設定することができ、より高性能の電界効果トラ
ンジスタケ得ることができる。
れぞれ設定することができ、より高性能の電界効果トラ
ンジスタケ得ることができる。
（実施例１）
以下１本発明の一実施例を第１図により説明する。第１
図の構造を実現するためのプロセスとして以下の例’に
６けることができる。
図の構造を実現するためのプロセスとして以下の例’に
６けることができる。
まず半絶縁性ＧａＡＳ基板にＳｉイオンをエネルギー３
０ＫｅＶで４ Ｘ １０” ｃｍ−２のドーズ量で打ち
込む。さらに５ｉ０２ｆ：保護膜として８００Ｃで２０
分間のアニールを行ない、活性化することで活性層５を
形成する。次に耐熱性のショットキゲート、ｗｓｉ＝、
ゲート金属３として形成する。
０ＫｅＶで４ Ｘ １０” ｃｍ−２のドーズ量で打ち
込む。さらに５ｉ０２ｆ：保護膜として８００Ｃで２０
分間のアニールを行ない、活性化することで活性層５を
形成する。次に耐熱性のショットキゲート、ｗｓｉ＝、
ゲート金属３として形成する。
このゲート金属３をマスクとしてイオン打込みを行なう
ことで、第１のｎ”層６を形成する。さらに５ｉＯ２ｉ
厚さ２０００人被着し１反応性イオンエツチング（ＲＩ
Ｅ）でゲート付近を除いて絶縁膜を除去することで、ゲ
ートの側面に側壁を残す。
ことで、第１のｎ”層６を形成する。さらに５ｉＯ２ｉ
厚さ２０００人被着し１反応性イオンエツチング（ＲＩ
Ｅ）でゲート付近を除いて絶縁膜を除去することで、ゲ
ートの側面に側壁を残す。
この側壁およびゲート電極をマスクとして再びＳｉイオ
ンを打ち込むことで、ゲート電極３から０．３μｍ離し
て第２のｎ＋層７を形成する。次いでさらに同様の方法
で再び側壁を形成して、この側壁およびゲート金属をマ
スクとして同様にイオン打込みを行うことでゲート電極
３がら０．６μｍ離して第３のｎ＋層８を形成する。つ
づいて８１０□を保護膜として用いて、５ｏｏｃで２０
分間アニールしてイオン打込み層を活性化する。以下、
通常の方法によりソースドレイン電極２，４を形成する
ことで電界効果トランジスタを完成する。この時、第１
〜第３のｎ＋層６〜８のイオン打込みエネルギ、ドーズ
量、あるいは側壁の厚さを最適な値に設定することによ
シトランジスタのゲート耐圧、短チヤネル効果、寄生直
列抵抗のすべてが最適な値となる高性能の電界効果トラ
ンジスｊｌを得ることができる。
ンを打ち込むことで、ゲート電極３から０．３μｍ離し
て第２のｎ＋層７を形成する。次いでさらに同様の方法
で再び側壁を形成して、この側壁およびゲート金属をマ
スクとして同様にイオン打込みを行うことでゲート電極
３がら０．６μｍ離して第３のｎ＋層８を形成する。つ
づいて８１０□を保護膜として用いて、５ｏｏｃで２０
分間アニールしてイオン打込み層を活性化する。以下、
通常の方法によりソースドレイン電極２，４を形成する
ことで電界効果トランジスタを完成する。この時、第１
〜第３のｎ＋層６〜８のイオン打込みエネルギ、ドーズ
量、あるいは側壁の厚さを最適な値に設定することによ
シトランジスタのゲート耐圧、短チヤネル効果、寄生直
列抵抗のすべてが最適な値となる高性能の電界効果トラ
ンジスｊｌを得ることができる。
なお、この時打込みイオンとしてＳｉの代わシにＳ、Ｓ
ｅ等、絶縁膜として５ｊ３Ｎ４，５ｉＯＮ等。
ｅ等、絶縁膜として５ｊ３Ｎ４，５ｉＯＮ等。
またゲート金属材料としてＷＮ、ＷＡｔ等を用いること
もできる。
もできる。
（実施例２）
第１図の構造を実現するプロセスのもう１つの例として
以下のものがあげられる。
以下のものがあげられる。
まず、実施例１と同様にイオン打込みによシ活性層５を
形成した後、アニールする前に後にゲート電極が形成さ
れる位置から１μｍ離して、ホトリソグラフィ技術によ
り、ホトレジストマスクを形成する。これをマスクとし
て同様にイオン打込みを行なうことにより、第３のｎ９
層８を形成する。この後実施例１と同様にアニールして
活性化し、耐熱電極ゲートヲ形成する。次に第１．第２
のｎ１層６．７の形成は実施例１と同様絶縁膜の側壁を
用いて形成する。これを再びアニールによシ活性化し、
ソース・ドレイン電極２，４を形成することによシ第１
図の構造のトランジスタを完成する。
形成した後、アニールする前に後にゲート電極が形成さ
れる位置から１μｍ離して、ホトリソグラフィ技術によ
り、ホトレジストマスクを形成する。これをマスクとし
て同様にイオン打込みを行なうことにより、第３のｎ９
層８を形成する。この後実施例１と同様にアニールして
活性化し、耐熱電極ゲートヲ形成する。次に第１．第２
のｎ１層６．７の形成は実施例１と同様絶縁膜の側壁を
用いて形成する。これを再びアニールによシ活性化し、
ソース・ドレイン電極２，４を形成することによシ第１
図の構造のトランジスタを完成する。
（実施例３）
本発明のもう１つの例としてｎ層５〜８の下にｐ型層１
１を埋め込んだトランジスタの例を第４図にあげる。こ
のように本発明の構造とｐ埋込みトランジスタを組み合
わせることによシ、さらに短チヤネル効果を低減でき、
さらに高性能の電界効果トランジスタを得ることができ
る。
１を埋め込んだトランジスタの例を第４図にあげる。こ
のように本発明の構造とｐ埋込みトランジスタを組み合
わせることによシ、さらに短チヤネル効果を低減でき、
さらに高性能の電界効果トランジスタを得ることができ
る。
本発明によれば、互いに相反する関係にある電界効果ト
ランジスタのゲート耐圧、短チヤネル効果、寄生抵抗の
３つの要素を、３つのｎ１層６〜８で独立に最適化でき
るため、すべての要求を満足する高性能の電界効果トラ
ンジスタを実現することができる。
ランジスタのゲート耐圧、短チヤネル効果、寄生抵抗の
３つの要素を、３つのｎ１層６〜８で独立に最適化でき
るため、すべての要求を満足する高性能の電界効果トラ
ンジスタを実現することができる。
第１図は本発明の一実施例の電界効果トランジスタの断
面図、第２図、第３図は従来の電界効果トランジスタの
断面図をそれぞれ示す。また第４図は本発明のもう１つ
の、実施例としてｐ埋込みトランジスタと組み合わせた
例の断面図を示す。 １°゛°半絶縁性基板、２・・・ソース電極、３・・・
ゲート電極、４・・・ドレイン電極、５・・・ｎ型活性
層、６・・・第１のｎ”層、７・・・第２のｎ１層、８
・・・第３のｎ１層、９．１０・・・従来構造のｎ＋層
、１１・・・ｐ型埋茅１図 茅２図 茅３図 第４−測
面図、第２図、第３図は従来の電界効果トランジスタの
断面図をそれぞれ示す。また第４図は本発明のもう１つ
の、実施例としてｐ埋込みトランジスタと組み合わせた
例の断面図を示す。 １°゛°半絶縁性基板、２・・・ソース電極、３・・・
ゲート電極、４・・・ドレイン電極、５・・・ｎ型活性
層、６・・・第１のｎ”層、７・・・第２のｎ１層、８
・・・第３のｎ１層、９．１０・・・従来構造のｎ＋層
、１１・・・ｐ型埋茅１図 茅２図 茅３図 第４−測
Claims (1)
- １、ゲート電極によりそこを流れる電流が制御される能
動層と、能動層に接続される低抵抗層より成る化合物半
導体装置において、前記低抵抗層がそれぞれ抵抗率の異
なる３つの部分よりなり、そのうち前記能動層に隣接す
る第１の部分が最も高い抵抗率を持ち、その第１の部分
と隣接し能動層と反対側にある第２の部分が、第１の部
分より低い抵抗率を持ち、さらに第２の部分と隣接し第
１の部分と反対側にある第３の部分が、第２の部分より
低い抵抗率を持つことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114613A JP2594942B2 (ja) | 1987-05-13 | 1987-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114613A JP2594942B2 (ja) | 1987-05-13 | 1987-05-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63281470A true JPS63281470A (ja) | 1988-11-17 |
| JP2594942B2 JP2594942B2 (ja) | 1997-03-26 |
Family
ID=14642238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62114613A Expired - Lifetime JP2594942B2 (ja) | 1987-05-13 | 1987-05-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594942B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0581305A2 (en) * | 1992-07-30 | 1994-02-02 | Sumitomo Electric Industries, Ltd. | Field-effect transistor and method for fabricating the same |
| US5672890A (en) * | 1994-09-14 | 1997-09-30 | Sumitomo Electric Industries | Field effect transistor with lightly doped drain regions |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156464A (ja) * | 1984-08-28 | 1986-03-22 | Fujitsu Ltd | 半導体装置 |
| JPS6195570A (ja) * | 1984-10-16 | 1986-05-14 | Nec Corp | 接合ゲ−ト型電界効果トランジスタ |
| JPS61152079A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
| JPS61229369A (ja) * | 1985-04-04 | 1986-10-13 | Nec Corp | 半導体装置の製造方法 |
| JPS6254966A (ja) * | 1985-09-04 | 1987-03-10 | Hitachi Ltd | ショットキーゲート電界効果トランジスタの製造方法 |
-
1987
- 1987-05-13 JP JP62114613A patent/JP2594942B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156464A (ja) * | 1984-08-28 | 1986-03-22 | Fujitsu Ltd | 半導体装置 |
| JPS6195570A (ja) * | 1984-10-16 | 1986-05-14 | Nec Corp | 接合ゲ−ト型電界効果トランジスタ |
| JPS61152079A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
| JPS61229369A (ja) * | 1985-04-04 | 1986-10-13 | Nec Corp | 半導体装置の製造方法 |
| JPS6254966A (ja) * | 1985-09-04 | 1987-03-10 | Hitachi Ltd | ショットキーゲート電界効果トランジスタの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0581305A2 (en) * | 1992-07-30 | 1994-02-02 | Sumitomo Electric Industries, Ltd. | Field-effect transistor and method for fabricating the same |
| EP0581305A3 (en) * | 1992-07-30 | 1995-01-11 | Sumitomo Electric Industries | Field effect transistor and its manufacturing process. |
| US5672890A (en) * | 1994-09-14 | 1997-09-30 | Sumitomo Electric Industries | Field effect transistor with lightly doped drain regions |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2594942B2 (ja) | 1997-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4454524A (en) | Device having implantation for controlling gate parasitic action | |
| US6368903B1 (en) | SOI low capacitance body contact | |
| US5688701A (en) | Method of making semiconductor device having a plurality of impurity layers | |
| JPH0237777A (ja) | 縦型電界効果トランジスタ | |
| JPS61263274A (ja) | 半導体装置の製造方法 | |
| JP2550013B2 (ja) | 電界効果トランジスタ | |
| US20030032227A1 (en) | MOSFET, semiconductor device using the same and production process therefor | |
| JPH03160761A (ja) | 半導体装置 | |
| JPS63281470A (ja) | 半導体装置の製造方法 | |
| JPS63244683A (ja) | 電界効果型半導体装置およびその製造方法 | |
| JPH02292833A (ja) | Ｌｄｄトランジスタ | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JP3681794B2 (ja) | 半導体装置の製造方法 | |
| JP2880885B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS61226967A (ja) | Ｍｉｓ型半導体装置 | |
| US5177029A (en) | Method for manufacturing static induction type semiconductor device enhancement mode power | |
| JPH0346371A (ja) | 半導体装置の製造方法 | |
| JPS6251248A (ja) | 半導体装置の製造方法 | |
| JPS6211277A (ja) | 半導体集積回路の製造方法 | |
| JP2928076B2 (ja) | 半導体装置及びその製造方法 | |
| KR960006079A (ko) | 박막트랜지스터 제조 방법 | |
| JPS59197174A (ja) | Ｍｉｓ型半導体装置 | |
| JPH06314782A (ja) | 半導体装置の製造方法 | |
| JPH05870B2 (ja) | ||
| JPH03151669A (ja) | 半導体装置の製造方法 |