JPS6254966A - ショットキーゲート電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、超高速のコンピュータや通信回路に好適な高
性能のショットキーゲート電界効果トランジスタ（ＭＥ
ＳＦＥＴ）およびその製造方法に関する。

〔発明の背景〕

第２図に従来の高性能ＭＥＳＦＥＴの断面図を示す、こ
のＦＥＴではＧａＡｓ基板１の表面部に形成されたチャ
ネル層２の上に形成したゲート電極３とｎ１ソース／ド
レイン領域４，４′とが自己整合（セルファライン）さ
れていることにより。

寄生抵抗８が低減され、高性能化が達成されている、５
．６はそれぞれソース／ドレイン電極である。（中村ら
による「ア　セルファラインドＧａＡｓ　ＭＥｓＦＥＴ
　　Ｗ−Ａｌｌ　　ゲート（Ａ　５ＥＬｐ−ＡＬ工ａｒ
ａＥｎＧａＡｓ　ＭＥＳＦＥＴ　Ｗ−Ａｌｌ　ＧＡＴＥ
）ＪＧａＡｓ　　Ｉ　Ｃシンポジウム１９８３年アイ・
イー・イー（ＩＥＥＨ）　１３４〜１３７頁、萩尾らに
よる「新しい側壁分離型セルファラインＧａＡｓ　ＭＥ
ＳＦＬ！ＴＪ’ニス・ニス拳ディー（ｓｓｏ）８３−１
１０１９８４年１月３７〜４１頁（松下電子工業半導体
研究所）参照、） しかしながら、この構造のＭＥＳＦＥＴではゲート長７
が１−以下になると第３図に示すように。

ゲート長が短くなるにしたがって、しきい電圧値が負側
にずれるという現象がある。これは短チヤネル効果と称
され、Ｓｉ　　ＭＯＳＦＥＴにも見られる現象であるが
、Ｓｉ　　ＭＯＳＦＥＴの短チヤネル効果とは異なり、
原因としては次の２つが考えられる。すなわち、■ｎ＋
ソース／ドレイン領域の接近によって、ソース側からチ
ャネル層２の下の基板部に拡散した電子が、ドレインに
引込まれる形で基板電流が流れ、ピンチオフに必要なゲ
ート電圧が増加すること、および■ｎ＋ソース／ドレイ
ン領域の不純物イオンがアニール時にゲート電極下のチ
ャネル層２まで拡散し、チャネル層のキャリア濃度が増
大することによって、しきい電圧が増加することが主な
原因である。

Ｓｉ　　ＭＯＳＦＥＴの場合は、チャネル長が短くなる
につれて、チャネル内のポテンシャル分布が二次元的に
広がり、しきい電圧がドレイン電圧の影響を受け、ｎ　
Ｍ　ＯＳの場合、しきい電圧が低下する現象を短チヤネ
ル効果と称する。ＭＥＳＦＥＴの場合もこのような効果
はあるが、ＭＥＳＦＥＴの場合、チャネルの深さは０．
１−程度であり、問題となるのは、ゲート長が０．５−
以下となる場合である。

また、Ｓｉ　　ＭＯＳＦＥＴの場合には、短チヤネル効
果の一種として、ドレイン側の高電界によってインパク
ト電離が生じ１発生した高速電子がゲート絶縁膜に打込
まれ、固定電荷として残存し、やはりしきい電圧をシフ
トさせ、トランジスタ特性を低下させる現象がある。こ
れはホットエレクトロン効果と称される現象であるが、
ＭＥＳＦＥＴの場合、チャネルに直接ゲート金属が接し
ているため、この効果は問題とならない。

さて、ＭＥＳＦＥＴにおいて、短チヤネル効果が顕著に
なると、ピンチオフするのに必要なゲート電圧が増加し
、ＦＥＴの性能劣化を生じる。

これを防ぐ方法として第４図、第５図に示すようなＭＥ
ＳＦＥＴ構造が考えられている。第４図に示すものは、
ｎ＋ソース／ドレイン領域４．４′形成用の不純物イオ
ン注入９を、ゲート電極３上に形成した笠１０をマスク
として行うことにより、このｎ１領域４．４′をゲート
電極３から分離するとともに両ｎ“領域４，４′間の間
隔１１を広げることにより短チヤネル効果を低減するも
のである。

しかしながら、この構造のＭＥＳＦＥＴでは１、ｎ◆領
域４，４′とゲート電極３との間に不純物濃度の低い領
域１２．１２′　が形成されるために、ソース抵抗およ
び直列抵抗が増加し、性能が低下する。また、この笠１
０は、ドライエツチングによりｌＯを形成した後、ゲー
ト電極３をサイドエツチングすることによって形成して
いるが、このサイドエツチング量の制御は不安定で領域
１２．１２’の長さがばらつきやすい。これによってソ
ース抵抗が変動し、特性の一定したＦＥＴを形成するこ
とが難しい。

第５図に示すＭＥＳＦＥＴでは、チャネル層２の下にｐ
型埋込み層１３を設けることにより、基板１を通しての
ドレイン電流のまわり込みを防止している。しかし、こ
のＭＥＳＦＥＴではｐ型層１３の深さと不純物濃度によ
ってしきい電圧が変動するため、しきい電圧値制御のパ
ラメータが増加し。

再現性のよいプロセスを構成することが困難である。

〔発明の目的〕

本発明の目的は、上述した従来のセルファライン型ＭＥ
ＳＦＥＴにおける短チヤネル効果を低減し、ソース抵抗
が低く、制御性のよい、高性能の短ゲートＭＥＳＦＥＴ
を提供することにある。

〔発明の概要〕

本発明は、第１図（ａ）、（ｂ）に示すように。

ソース／ドレイン領域を二重に、かつゲート電極にセル
ファラインさせて形成し、よりゲート電極３側の第２の
ソース／ドレイン領域１４．１４′　は比較的低キャリ
ア濃度で浅く、ゲート電極から離れた側の第１のソース
／ドレイン領域４．４′は高キャリア濃度にすることに
より、短チヤネル効果が小さく、かつ、ソース抵抗の低
い、従って高性能のＭＥＳＦＥＴを達成したものである
。よりゲート３側の比較的低キャリア濃度の第２のソー
ス／ドレイン領域１４．１４′は例えばゲート電極３を
マスクとしてイオン注入１５を行って形成する。また、
第２のソース／ドレイン領域１４．１４’　よりも高キ
ャリア濃度の第１のソース／ドレイン領域４゜４′は、
例えばゲート電極３の側面部に形成した側壁１６をマス
クとしてイオン注入９を行うことによってゲート電極３
と分離されて形成される。

このゲート電極３と第１のソース／ドレイン領域４，４
′との間隔Ｑは例えば０．５＃Ｉ１１程度以下、望まし
くは０．２〜０．３１Ｍ程度に形成されている。第１の
例えばｎ＋領域４．４′のシート抵抗は化合物半導体Ｍ
ＥＳＦＥＴの場合、１００〜２００Ω／口である。ゲー
ト電極３とソース電極（図示せず）との間隔は通常２−
前後であり、ソース抵抗は１０−幅のＦＥＴの場合２０
〜４０Ωとなる。一方、上記のように第２のｎ＋領域１
４．１４′　を形成した場合。

この部分のシート抵抗を通常のＤ−ＦＥＴ（ディブレジ
ョン型ＦＥＴ）のチャネル層のシート抵抗である１にΩ
／口程度としても、ソース抵抗の増加は２０Ω以下であ
り、これによるＭＥＳＦＥＴの性能低下は無視できる。

第６図にＭＥＳＦＥＴの性能指数であるに値のソース抵
抗に対する依存性の解析結果を示す。上がＥ−ＦＥＴ　
（エンハンスメント型ＦＥＴ）であり、下がＤ−ＦＥＴ
である。

この図は、ゲート長１−、ゲート幅ｌ〇−、チャネル層
のイオン打込みエネルギー５０ｋｅＶの場合である。こ
の図かられかるように、ソース抵抗が２０Ω増加した時
のに値の低下はＥ−ＦＥＴの場合１割程度であり、Ｄ−
ＦＥＴの場合、無視できる。

第７図に試作ＭＥＳＦＥＴのに値のゲート長依存性を示
す。実線が本発明によるｎ”領域二重セルファライン型
のＦＥＴの、破線は従来のセルファライン型のＦＥＴの
に値を示す。この図かられかるように、ゲート長が長い
場合には従来型ＦＥＴのに値がきまるが、ゲート長が１
１１ｍかそれ以下では本発明の方かに値が大きくなると
ともに、ゲート長が短くなるにつれて増加する。これは
、本発明のデバイス構造によって短チヤネル効果が低減
され、サブミクロン領域でのしきい電圧の負側へのシフ
トが押えられたことによる。

以上、例を挙げて説明したように、本発明のＭＥＳＦＥ
Ｔによれば、短チヤネル効果の少ない。

高性能のＦＥ’Ｔを得ることが可能となる。

Ｓｉ　　ＭＯＳＦＥＴにおいても、第８図に示すように
、Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａ
ｉｎ）構造と称し、ｎ＋領領域高ドープ領域と低ドープ
領域の二重構造とする構造が考えられている。図におい
て、１０１はｐ型Ｓｉ基板、１０４．１０４′は第１の
ｎ＋ソース／ドレイン領域、１１４，１１４′は第２の
ｎ＋ソース／ドレイン領域、１０３はゲート電極、１２
４はゲート酸化膜、１１６はゲート電極の側壁に設けた
薄膜、１０５はソース電極、１０６はドレイン電極であ
る。本構造は、ドレイン部の電界強度を低下させ、前述
した二次元効果とインパクト電離によるホットエレクト
ロン効果を抑えるものである。また、性能的には、ＭＯ
ＳＦＥＴの場合には、ｎ＋領領域ゲート電極とは重なっ
た方がよい、したがって、本発明のＭＥＳＦＥＴの場合
の二重に形成したｎ＋領領域、ＭＯＳＦＥＴの場合とは
、機能的にも構造的にも異なる。

実施例１ 本発明の第１の実施例のＭＥＳＦＥＴの作製プロセスを
第９図（ａ）〜（ｅ）により説明する。

本実施例では、半導体基板として半絶縁性のＧ　ａ　Ａ
　ｓ基板を使用し起。また、ゲート電極３とｎ＋領域４
．４′との分離はゲート電極３の上に形成した笠１０を
用いて行った。

まず、第９図（ａ）に示すように、ＦＥＴを形成する領
域以外のＧａＡｓ基板１の表面を厚さ約１ｐのホトレジ
スト膜１７でマスクした後、チャネル層２形成用の不純
物イオン注入１８を行う。イオンとしてはＳｉ＋を使用
し、加速エネルギーは４０ｋｅＶ、ドーズ量はＥ　−Ｆ
　Ｅ　Ｔ　（０，１〜０．６Ｖ）　ノ場合１．５×１０
″″３１、Ｄ−ＦＥＴ（−０，８〜ＯＶ＞（１）場合４
×１０″″ａｍ−”とした。

このチャネル層２を８００℃、１５分のアニールで活性
化し、レジスト膜１７を除去した後、ゲート電極３とそ
の笠ｌＯを形成する（第９図（ｂ））、これらのパター
ン形成にあたっては、ゲート電極３形成用金属薄膜と笠
１０形成用の薄膜をＧ　ａ　Ａ　ｓ基板１の表面に順次
被着した後（厚膜いずれも約３０００人）１通常のホト
リソグラフィ工程を用いてホトレジスト膜によるゲート
電極パターン１９を形成する１次に、このパターン１９
をマスクとして上記薄膜および金属薄膜を順次異方性エ
ツチングし、さらに該金属薄膜をサイドエツチングする
ことにより、上記のゲート電極３と笠１０とを形成した
。

ゲート電極材としては耐熱性のＷＳｉ膜を使用し、スパ
ッタにより被着した。しかしながらゲート電極材として
は耐熱性があり、Ｇ　ａ　Ａ　ｓと反応しない金属であ
れば何でもよく、例えばＷ、Ｈｆ、Ｔａ、Ｍｏ等の金属
あるいはそれらのシリサイド、窒化物、炭化物等も使用
可能である。また、笠の材料としては、ＣＶＤ−８ｉｎ
、を使用したが、上記の金属膜とエツチングに対する選
択性があれば何でもよ＜、ＡｌｌＮ％ＢＮ、Ｓｉ、Ｎ４
等の絶縁膜やＡ１１．Ｔｉ、Ｎｉ／Ｔｉ等の金属膜でも
よい。

上記ＣＶＤ−８ｉｎ、薄膜とＷＳｉ薄膜の異方性エツチ
ングは、ＣＨＦ、ガスを用いた反応性イオンエツチング
装置を用いて行った。ガス圧は５Ｐａである。この場合
、ホトレジスト膜パターン１９はほとんどエツチングさ
れず、このパターンとほぼ同じ幅の笠１０およびゲート
電極３が形成される０次に、ホトレジスト膜１９を除去
した後、等方性のエツチングにより、笠１ｏをマスクと
してゲート電極をサイドエツチングし、笠１０よりも片
側において約０．２〜０．３ｐ程度狭いゲート電極３を
形成する。この等方性エツチングは、上記の反応性イオ
ンエツチング装置においてガス圧を３０Ｐａ程度に高め
ることにより可能とした。

次に、笠１０をマスクとしてｎ＋領域４，４′形成用の
不純物イオン注入９を行う、このイオンとしてはやはり
Ｓｉ“を使用し、加速エネルギーは１００ｋｅＶ、ドー
ズ量は２．Ｘ１０”ａｍ−”とした、１７′　はＦＥＴ
領域以外の領域をカバーするためのレジスト膜からなる
マスクである（第９図（Ｃ））。

次に、笠１０を沸酸希釈液でエツチング除去した後、第
２のｎ＋領域１４．１４′を形成するためにゲート電極
３をマスクとしたイオン注入１５を行う（第９図（ｄ）
）、イオンとしてはやはりＳｉ”を使用する。加速エネ
ルギーは４０ｋｅＶ、ドーズ量は８Ｘ１０”ｅｌｌ−”
である、１７′はＦＥＴ以外の領域をマスクするための
レジスト膜である。

以上のイオン注入を行った後、アニールによって全注入
領域の活性化を行う、この活性化は、膜厚２０００人＋
７）ＣＶＤ−８ｉｎ、膜（図示せず）をキャップとして
被着した後、８００℃、１５分の条件で行う、なお、こ
の代わりにフラッシュランプ等を使用した短時間アニー
ルでもよい０条件は、９５０’Ｃ１６秒である。また、
先のチャネル層２の活性化アニールを省略し、今回のア
ニールで同時に活性化してもよい。

最後に、通常のリフトオフ工程を用いて、ソース／ドレ
イン電極５，６を形成する。電極材料としては通常のＡ
ｕ／Ｎｉ／ＡｕＧｅがら成る多層膜を使用し、リフトオ
フ後、Ｇ　ａ　Ａ　ｓとのアロイ化熱処理（４００℃）
を行ってオーミック接触を達成する（第９図（６））、
以上のプロセスにより本実施例のＭＥＳＦＥＴが完成す
る。

以上詳しく説明したように１本実施例のＭＥＳＦＥＴに
おいては、笠１０をマスクとして用いることによって高
濃度で深いｎ＋領域４．４′とゲート電極３とは分離さ
れているため、短チヤネル効果は大幅に低減される。ま
た、その両者のすき間は、比較的浅くしかもｎ＋領域４
．４′よりもキャリア濃度の低いｎ＋領域１４．１４′
で満たされており、この部分のシート抵抗は１にΩ／口
程度のため、このすき間によるソース抵抗の増大は無視
でき、高性能のＭＥＳＦＥＴが得られる。

実施例２ 本発明筒２の実施例のＭＥＳＦＥＴの作製プロセスを第
１０図（ａ）〜（６）を用いて説明する。

本実施例のプロセスは、第１の実施例とはｎ１領域４．
４′とゲート電極３とを分離する手段のみが異なり、他
は全く同じであり、完成したＭＥＳＦＥＴの断面構造も
基本的には同じである。

すなわち、基板１としては半絶縁性のＧａＡｓ基板を使
用し、第１の実施例と同様に、まず、チャネル層２を形
成する（第１０図（ａ））。条件は第１の実施例と同じ
である。

次に、ゲート電極３を形成する（第１０図（ｂ））。ゲ
ート電極材は第１の実施例と同様のものが使用でき、こ
こではＷＳｉを使用した。スパッタによりＷＳｉを全面
に被着した後、ホトレジストのゲートパターン１９をマ
スクとして、反応性イオンエツチングによりＷＳｉをエ
ツチングし、ゲート電極３を形成する。

次に、この段階で第１の実施例と同様に（第９図（ｄ）
）、ゲート電極３をマスクとして第２のｎ＋領域１４．
１４′用のイオン注入１５を行う（第１０図（Ｃ））。

条件は第１の実施例と同様である。

次に、絶縁膜２０を全面に厚さ約２０００人波着し。

その膜を通してｎ＋領域４．４′用のイオン注入９を行
う（第１０図（ｄ））。絶縁膜としてはＣｖＤ−８ｉＯ
２を使用したが、ＷＳｉとエツチング選択性のあるもの
であれば、ＭＮ、ＢＮ、Ｓｉ３Ｎ４等何でもよい。ある
いはホトレジスト膜などでもよい、イオンとしてはやは
りＳｉ＋を使用し、加速エネルギーは２５０ｋｅＶ、ド
ーズ量は２Ｘ１０１３Ｑｍ−”とした。

このイオン注入後、８００℃、１５分の条件で注入層の
活性化アニールを行う、これはやはり第１の実施例と同
様にフラッシュアニールでもよい、また、上記の絶縁膜
２０を除去した後、新たにアニール用キャップ膜を被着
してもよい。

最後に、第１の実施例と同様にしてソース／ドレイン電
極５．６を形成してＭＥＳＦＥＴを完成する（第１０図
（ｅ））。

以上１本実施例のプロセスで作製したＭＥＳＦＥＴにお
いても第１の実施例と同様に、短チヤネル効果が小さく
、高性能のＭＥＳＦＥＴが得られる。

実施例３ 本発明の第３の実施例のＭＥＳＦＥＴの作製プロセスを
第１１図（ａ）、（ｂ）により詳しく説明する０本実施
例のプロセスは、第２の実施例と基本的には同じであり
、ｎ＋領域４．４′の形成工程のみが異なるので、その
工程のみを説明する。

すなわち、第２の実施例と同様にして、絶縁膜２０を形
成した後（第１１図（ａ））　、この絶縁膜２０を異方
性エツチングすることにより、ゲート電極３側面部のみ
絶縁膜を残し、絶縁膜からなる側壁２１を形成する（第
１１図（ｂ））、異方性エツチングは、ＣＨＦ、ガスを
用いた反応性イオンエツチングで行う。

このようにして側壁２１を形成し、ソース／ドレイン領
域のＧａＡｓ表面２２．２２′　を露出させた後。

ｎ＋領域４．４′用のイオン注入９を行う。イオンには
Ｓｉ１を使用する。本実施例では、ＧａＡｓ表面が露出
しているため加速エネルギーは低くてよ＜　、　１００
ｋａＶとし、ドース量は２Ｘ１０”ｃａ−”とした。

ｎ＋層のシート抵抗は１３０Ω／口であった。

次に、ＧａＡｓ基板１の表面を膜厚２０００人の５ｉ０
２膜（図示せず）でキャップした後、アニールおよびソ
ース／ドレイン電極の形成を第１の実施例と同様にして
行い、ＭＥＳＦＥＴを完成する。

以上のようにして作製したＭＥＳＦＥＴは第１゜第２の
実施例と同様の特長を有するとともに、側壁２１によっ
てｎ＋ソース／ドレイン領域４．４′とゲート電極３と
が分離されているため、両者の間隔が安定して形成され
、再現性のよいＭＥＳＦＥＴ作製が可能となる。

実施例４ 本発明の第４の実施例のＭＥＳＦＥＴの作製プロセスを
第１２図（ａ）〜（ｅ）により説明する。

本実施例は第１の実施例と第２の実施例との折衷であり
、ｎ＋領領域形成するのに笠１０と絶縁膜２０とを使用
する点が特徴であり、他は第１の実施例と同様である。

すなわち１、チャネル層２を形成した後（第１２図（ａ
））、第１の実施例（第９図（ｂ））と同様にして、ゲ
ート電極３と笠１０とを形成する（第１２図（ｂ））、
この際、ゲート電極のサイドエツチングは０．１−前後
とする。

本実施例では、この笠１０をマスクとして第２のｎ＋領
域１４．１４′形成用のイオン注入１５を行う（第１２
図（ｃ）’）、注入条件は第１の実施例と同様であるが
、この笠ｌＯを用いることによって、注入時にｎ＋領域
１４．１４’　とゲート電極３とは０．１−程度分離さ
れるが、活性化アニール時の拡散によりほぼ接触する。

次に、第２の実施例と同様にして、Ｇ　ａ　Ａ　ｓ基板
１の全表面に絶縁膜２０を形成する。絶縁膜の厚さは１
０００人とする（第１２図（ｄ））−０次に、この絶縁
膜２０を通してｎ＋領域４．４′形成用のイオン注入９
を行う。イオンとしてはＳｉ＋を使用する。

絶縁膜２０の厚さが１０００人と第２の実施例に比べて
薄いため、加速エネルギーも低くてよ（１７５ｋｅＶと
し、ドーズ量は２．　ＸＩＯ”Ｃａ１−”とした６、と
のｎ＋領領域形感した後は、第１の実施例と同様にして
、活性化アニール、ソース／ドレイン電極５，９の形成
、を行ってＭＥＳＦＥＴを完成する（第１２図（ｅ））
。

以上１本実施例のＭＥＳＦＥＴは、第１の実施例のＭＥ
ＳＦＥＴと同様の特長を有するとともに。

笠１０を用いているため、絶縁膜２０の厚膜を薄くして
も、ゲート電極３とｎゝ領域４．４′とを０．２゜分離
でき、またゲート電極３のサイドエツチングも０．１＃
ＩＩｌと小さいため、再現性のよいＭＥＳＦＥＴ作製が
可能となる。

実施例５ 本発明の第５の実施例のＭＥＳＦＥＴの作製プロセスを
第１３図（ａ）〜（ｅ）により説明する。

本実施例は第３の実施例の変形であり、２種類のｎ＋領
領域形用のイオン注入の際にＧ　ａ　Ａ　ｓ表面保護用
の薄い絶縁膜を通して行うことが特徴である。

すなわち、チャネル層２を形成しく第１３図（ａ））、
ゲート電極３を形成した後（同図（ｂ））、Ｇ　ａ　Ａ
　ｓ基板表面に保護膜２３を形成する（同図（ｃ））。

保護膜としては、ＡＩＩＮを使用した。膜厚は５００人
である。保護膜としては、こρ他にＢＮ。

Ｓｉ、Ｎ４なども使用可能である。　　　　　　。

次に、この保護膜を通して第２．のｎ＋領域１４゜１４
′形成用のイオン注入１５を行う、イオンとしてはＳｉ
＋を使用し、加速エネルギー７０　ｋ　ｅＶ、ドーズ量
８Ｘ１０”３−”の条件で注入する。

次に、第３の実施例と同様のプロセスを用いて、ゲート
部に絶縁膜側壁２１を形成する（第１３図（ｄ））。絶
縁膜としてはＣＶＤ−８ｉｎ、膜を使用した。

ＭＮはＣＨＦ、ガスではほとんどエツチングされないの
で、この側壁形成の際にもＧ　ａ　Ａ　ｓ基板１の表面
は保護される。また、熱リン酸あるいはＣＣ１ｌ　Ｆ　
、ガスを用いたドライエツチングによりＡＡＮは除去で
きるが、このことは本実施例においては本質ではない。

次に、上記保護ＩＩ！２３を通してｎ＋領域４．４′形
成用のイオン注入９を行う、イオンはＳｉ＋を使用し、
注入条件は１００ｋｅＶ、　２　Ｘ　１０”　ａｌ−”
である。

最後に、注入層の活性化アニールを行い、ソース／ドレ
イン電極５．６の形成を第１の実施例と同様に行ってＭ
ＥＳＦＥＴを完成する（第１３図（ｅ））。

以上、本実施例によれば、第１の実施例のＭＥＳＦＥＴ
と同様の特徴を有するとともに、イオン注入時にＧ　ａ
　Ａ　ｓ基板１の表面が保護されているため、基板の汚
染がなく安定したＭＥＳＦＥＴ作製が可能となる。

実施例６ 本発明の第６の実施例のＭＥＳＦＥＴの作製プロセスを
第１４図（ａ）〜（Ｑ）により説明する。

本実施例は、第５の実施例の保護膜２３（第１３図（Ｃ
））を用いて、２種類のｎ１領域４．４′および１４．
１４’　を同時に形成するところにあり、他は第５の実
施例と全く同様である。

すなわち、チャネル層２およびゲート電極３を形成した
後、第５の実施例と同様の条件で、保護膜２３と側壁２
１を形成する（第１４図（ａ））。

次に、側壁２１をマスクとして保護膜２３をエツチング
し、ソース／ドレイン領域を形成するＧａＡｓ基板１を
露出する１本実施例では、保護膜２３としてＡｕＮを使
用しており、エツチングは熱リン酸で行う（第１４図（
ｂ））。１７＃はＦＥＴ以外の領域をマスクするための
レジスト膜である。

次に、側壁２１をエツチングにより除去する（第１４図
（ｃ））、本実施例では、側壁２１の材料としてＣＶＤ
−５ｉｎ、を使用しており、沸酸希釈液でエツチングし
た。この際、ＭＮからなる保護膜２３はエツチングされ
ず、ゲート電極周辺部はこの保護膜によって保護される
。

次に、この保護膜２３をマスクとしてｎ＋領域４゜４′
および１４．１４′同時形成用のＳｉ＋イオン注入９′
を行う。保護膜２３の厚さは５００人であり、イオン注
入条件は６０ｋｅＶ、２Ｘ１０１３ｃｍ−２とする。

この条件ではＳＬ＋イオンは保護膜２３によって約半分
阻止され、ｎ＋領域４．４′および１４．１４’が同時
に形成され、ｎ＋領域１４．１４′のシート抵抗は１に
０７口弱となる。

最後に、第５の実施例と同様にして、注入層の活性化ア
ニールおよびソース／ドレイン電極形成を行ってＭＥＳ
ＦＥＴを完成する。

以上１本実施例によれば第１の実施例と同様の特長が得
られるともに、１回のイオン注入で２種類の、ゲート電
極にセルファラインされたｎ＋領領域形成が可能となる
。

実施例７ 次に１本発明の第７の実施例について述べる。

まず、本実施例の構成について第１５図（ａ）。

（ｂ）を用いて説明する。本実施例においては、同図に
示すように、キャリア濃度の異なる２種のＱ＋型ソース
／ドレイン領域４．４′および１４．１４′　をゲート
電極３にセルファラインさせて形成し、よりゲート電極
３側のｎ＋領域１４．１４’は比較的低キャリア濃度で
浅く、ゲート電極３から離れる程、キャリア濃度が高く
、かつ深くなって外側の高キャリア濃度のｎ＋領域４．
４′と一体となるようにしたことにより、短チヤネル効
果が小さく、かつ、ソース抵抗の低い、従って高性能の
ＭＥＳＦＥＴを達成したものである。

比較的低キャリア濃度の領域１４．１４′はテーパを持
つように加工したゲート金属３を通して、イオン注入９
を行って形成する。第１５図（ａ）の段階では、ゲート
金属３のテーパ部分の端部が高キャリア濃度の部分に接
するので、異方性の強いエツチング条件でゲート金属の
テーパ部分を除去して第１５図（ｂ）のように仕上げる
。

次に、第１６図（ａ）〜（ｅ）に本発明の第７の実施例
のＭＥＳＦＥＴ作製工程を示す。

まず、第１６図（ａ）に示すように、第１の実施例と同
様にして、ＧａＡｓ基板１にチャンネル層２を形成する
。

次に、該基板１の表面に、ゲート電極形成用金属薄膜３
を被着し、さらにその上に化学気相成長法によってＳｉ
ｏ、薄膜１０を形成する。膜厚はいずれも約３００ｎｍ
である。次に、通常のホトリソグラフィ工程によって、
ホトレジスト膜によるゲート電極パターン１９を形成し
、このパターンをマスクとして、等方性の高い反応性イ
オンエツチングによってゲート電極を図示のごとく加工
した（第１６図（ｂ））。

ゲート電極３の材料としては、第１の実施例と同様のも
のを用いる。上記ゲート電極のエツチングは、ＮＦ、ガ
スを用いた反応性イオンエツチングで、ＲＦパワー０．
１５Ｗ／Ｑ＃、反応ガス圧力５Ｐａで行った。その結果
、ゲート金属３は第１５図（ｂ）に示すようなテーバを
持つ。

次に、ホトレジスト膜１９を除去した後、再び、ＦＥＴ
を形成する領域以外をレジスト膜１７’で覆い、ゲート
金属３とＳｕｎ、膜１０をマスクとしてｎ＋領域４．４
′を形成する不純物注入９を行う。

このイオンとしてはＳｉ＋を使用し、加速エネルギーは
１００ｋｅＶ、ドーズ量は２Ｘ１０”０１−”とした（
第１６図（Ｃ））。

第１６図（ｂ）の段階で、ゲート金属３上のＳｉｎ、Ｆ
Ｉｔｌｏは通常、ゲート金属３より０．２．程度はみ出
しているが、上記注入イオン９はこのＳｉｎ、膜１０を
十分通過するので、はみ出し部分をそのまま残しておい
てもよい。また、ホトレジスト膜１９をＳ　ｉｏ、膜１
０上に載せたまま、沸酸希釈液などを用いた湿式エツチ
ングあるいはドライエッチングによりＳｉＯ□膜１０の
はみ出し部分を除去してもよい。本実施例では、流量比
５：３：１の割合（７）ＣＨＦ、、Ｃ，Ｆｌｌ、　Ｏ，
ガスを用いたドライエツチングを用いて、反応ガス圧力
８５Ｐａでゲート金属３上のＳｉＯ□膜１０のはみ出し
を、第１６図（ｃ）のごとく後退させた。以上で分かる
ように、ゲート金属３のテーパ部分で注入イオンの一部
を阻止して、比較的キャリア濃度の低い領域１４．１４
′　を作るのが本実施例の特徴である。通常形成される
ゲート金属３のテーパ部分は０．２−程度であり。

短ゲート効果を防止し、しかも抵抗が増大して素子性能
を落とさないのに適当な大きさである。次に、高キャリ
ア濃度の領域４．４′上にゲート金属３のテーパ部分の
端がないようにするために、異方性の高いエツチング条
件でテーパ部分を除去する（第１６図（ｄ））。このエ
ツチングは前にゲート金属３を加工したのと同じ装置を
用い、ＲＦパワーを０．２５Ｗ／（！ｊとして行った。

ゲート金属３上のＳ　ｉｏ、膜１０を除去した後、アニ
ールによって全注入領域の活性化を行う。この活性化は
、膜厚２０００人（７）ＣＶＤ−５ｉｎ、膜（図示せず
）をキャップとして被着した後８００℃、１５分の条件
で行う。

この代わりにフラッシュランプ等を使用した短時間アニ
ールでもよい。条件は、９５０℃、６秒である。また、
先のチャネル層２の活性化アニールを省略し、今回のア
ニールで同時に活性化してもよい。

最後に１通常のりフトオフ工程を用いてソース／ドレイ
ン電極５，６を形成してＭＥＳＦＥＴを完成する（第１
６図（ｅ））。

なお、上記第１〜第７の実施例においては、半導体基板
として半絶縁性のＧａＡｓ基板を使用したが、こ５れに
限らず半導体基板であれば何でもよく、Ｓｉ、Ｇｅ、　
ＧａＡｊｌＡｓ、Ｉ　ｎＧａＡｓ、ＩｎＧａＡｓＰ等も
使用可能である。

また、上記実施例の導電型をそれぞれ入れ替えた構造で
も、本発明が有効であることはいうまでもない、さらに
、上記実施例では、イオン注入法によって不純物を導入
したが、他の方法を用いてもよいことはいうまでもない
。

〔発明の効果〕

以上説明したように、本発明によれば、キャリア濃度の
異なる２種類のｎ＋領領域それぞれゲート電極もしくは
、該電極の上部または側面に形成した薄膜に対してセル
ファラインさせて形成し、かつ、高濃度のｎ十領域はゲ
ート電極から所定の間隔（例えば２−程度）を置いて形
成できるため、ソース抵抗は従来のセルファライン型Ｍ
ＥＳＦＥＴとほぼ同程度に下げられるとともに、ドレイ
ン耐圧の劣化及び短チヤネル効果を防止することができ
、高性能のＭＥＳＦＥＴを提供することができる効果が
ある。特に、ゲート長がサブミクロン゛の場合、その効
果は顕著である。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明のＭＥＳＦＥＴの構造の
一例を示す断面図、第２図は従来のセルファライン型Ｍ
ＥＳＦＥＴの断面図、第３図は短チヤネル効果を説明す
るための！、第４図、第５図はそハぞれ従来の短チヤネ
ル効果低減型のＭＥＳＦＥＴの断面図、第６図はＭＥＳ
ＦＥＴの性能指数に値のソース抵抗依存性を示す図、第
７図は本発明のＭＥＳＦ、ＥＴのに値のゲート長依存性
を示す図、第８図はＬＤＤ構造のＭＯＳＦＥＴの断面図
、第９図〜第１６図はそれぞれ本発明の詳細な説明図で
ある。 １・・・半導体基板 ２・・・チャネル層 ３・・・ゲート電極 ４．４′・・・第１のｎ＋ソース／ドレイン領域１４．
１４′・・・第２のｎ＋ソース／ドレイン領域５・・・
ソース電極 ６・・・ゲート電極 ９・・・第１のｎ＋リソースドレイン領域形成用注入イ
オン １０・・・ゲート電極上の笠 １５・・・第２のｎ＋リソースドレイン領域形成用注入
イオン １７．１７′、１７’　、　１９・・・ホトレジスト膜
２１・・・Ｓｉｎ、膜の側壁 ｔ２図 １Ｐ３図 ｙ”−）、　：＆シＵ用） ＩＦ６図　　オフ図 ＩＦ５図 十９図 才１ｏ図 矛１２図 ？　１３図 ４１４＋４’

Claims (2)

【特許請求の範囲】
1. （１）ゲート電極の近傍の半導体基板内に該ゲート電極
   からそれぞれ所定の間隔を置いて高キャリア濃度の第１
   のソース領域およびドレイン領域を有し、かつ上記ゲー
   ト電極と上記第１のソース領域およびドレイン領域との
   ほぼ間に、上記第１のソース領域およびドレイン領域よ
   りもキャリア濃度の低い第２のソース領域およびドレイ
   ン領域がそれぞれ配置されていることを特徴とするショ
   ットキーゲート電界効果トランジスタ。
2. （２）半導体基板上にゲート電極を形成する工程と、該
   ゲート電極もしくは、該ゲート電極の上部または側面の
   少なくとも一方に被着した薄膜をマスクとして不純物を
   導入し、上記ゲート電極からそれぞれ所定の間隔を置い
   た高キャリア濃度の第１のソース領域およびドレイン領
   域と、上記ゲート電極と上記第１のソース領域およびド
   レイン領域とのほぼ間に位置し、上記第１のソース領域
   およびドレイン領域よりもキャリア濃度の低い第２のソ
   ース領域およびドレイン領域とを別工程もしくは同時に
   自己整合により形成する工程とを含むことを特徴とする
   ショットキーゲート電界効果トランジスタの製造方法。