JPH01259568A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH01259568A JPH01259568A JP63088759A JP8875988A JPH01259568A JP H01259568 A JPH01259568 A JP H01259568A JP 63088759 A JP63088759 A JP 63088759A JP 8875988 A JP8875988 A JP 8875988A JP H01259568 A JPH01259568 A JP H01259568A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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-
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- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタ（ＦＥＴ）の製造方法
、特にショットキゲート型電界効果トランジスタ（ＭＥ
ＳＦＥＴ）の製造方法に関するものである。
、特にショットキゲート型電界効果トランジスタ（ＭＥ
ＳＦＥＴ）の製造方法に関するものである。
ＭＥＳＦＥＴにおいて、ドレイン側のｎ＋層とゲート電
極との間隔をソース側のｎ＋層とゲート電極との間隔よ
りも広くし、これによって、直列抵抗値を小さい値に保
持したまま、ドレイン耐圧を高くしてドレインコンダク
タンスを低くしたものが考えられている。
極との間隔をソース側のｎ＋層とゲート電極との間隔よ
りも広くし、これによって、直列抵抗値を小さい値に保
持したまま、ドレイン耐圧を高くしてドレインコンダク
タンスを低くしたものが考えられている。
かかる非対象構造のＭＥＳＦＥＴの製造方法として、多
層構造のダミーゲートを用いたものが既に公知となって
いる。特開昭６１−１９４７８１号公報に記載されて製
造方法はその一例であり、２層のダミーゲートを形成し
た後、ダミーゲートのドレイン側の側壁およびその近傍
を除いてＡ、９等の金属膜を表面に蒸着し、その金属膜
をマスクとしてダミーゲートの下層のドレイン側をエツ
チングすることにより、非対象の１字型ダミーゲート構
造を作り、この非対象のダミーゲートを利用して非対象
構造のＭＥ Ｓ Ｆ ＥＴを製造するものである。
層構造のダミーゲートを用いたものが既に公知となって
いる。特開昭６１−１９４７８１号公報に記載されて製
造方法はその一例であり、２層のダミーゲートを形成し
た後、ダミーゲートのドレイン側の側壁およびその近傍
を除いてＡ、９等の金属膜を表面に蒸着し、その金属膜
をマスクとしてダミーゲートの下層のドレイン側をエツ
チングすることにより、非対象の１字型ダミーゲート構
造を作り、この非対象のダミーゲートを利用して非対象
構造のＭＥ Ｓ Ｆ ＥＴを製造するものである。
しかし、上記従来技術によれば、ダミーゲートを多層構
造としなければならず、しかも、非対象の１字型ダミー
ゲート構造としなければならなかった。そして、かかる
非対象の１字型ダミーゲートを得るために、Ａｇ金属膜
の部分的な蒸着、ダミーゲートの下層の片側の側壁のみ
のエツチング、さらにＡｆＩ金属膜の除去といった複雑
なプロセスを経なければならなかった。
造としなければならず、しかも、非対象の１字型ダミー
ゲート構造としなければならなかった。そして、かかる
非対象の１字型ダミーゲートを得るために、Ａｇ金属膜
の部分的な蒸着、ダミーゲートの下層の片側の側壁のみ
のエツチング、さらにＡｆＩ金属膜の除去といった複雑
なプロセスを経なければならなかった。
本発明の課題は、このような問題点を解消することにあ
る。
る。
上記課題を解決するために、本発明の電界効果トランジ
スタの製造方法は、半導体基板のゲート領域に対応する
レジストパターンを形成する第１の工程と、前記レジス
トパターンのドレイン形成予定領域側側壁の膜厚がソー
ス形成予定領域側側壁の膜厚より厚くなるように無機材
料膜を形成する第２の工程と、前記レジストパターンお
よびその側面の無機材料膜をマスクとして前記半導体基
板に不純物を高濃度に注入してソース領域およびドレイ
ン領域を形成する第３の工程と、前記無機材料膜を除去
する第４の工程と、前記半導体基板上に絶縁膜を形成し
て前記レジストパターンを除去することにより反転パタ
ーンを形成し、この反転パターンをマスクとして前記ゲ
ート領域の前記半導体基板上に自己整合型のゲート電極
を形成する第５の工程とを備えたものである。
スタの製造方法は、半導体基板のゲート領域に対応する
レジストパターンを形成する第１の工程と、前記レジス
トパターンのドレイン形成予定領域側側壁の膜厚がソー
ス形成予定領域側側壁の膜厚より厚くなるように無機材
料膜を形成する第２の工程と、前記レジストパターンお
よびその側面の無機材料膜をマスクとして前記半導体基
板に不純物を高濃度に注入してソース領域およびドレイ
ン領域を形成する第３の工程と、前記無機材料膜を除去
する第４の工程と、前記半導体基板上に絶縁膜を形成し
て前記レジストパターンを除去することにより反転パタ
ーンを形成し、この反転パターンをマスクとして前記ゲ
ート領域の前記半導体基板上に自己整合型のゲート電極
を形成する第５の工程とを備えたものである。
また、半導体基板のゲート領域に高融点金属からなるゲ
ート電極を形成する第１の工程と、前記ゲート電極のド
レイン形成予定領域側側壁の膜厚がソース形成予定領域
側側壁の膜厚より厚くなるように無機材料膜を形成する
第２の工程と、前記ゲート電極およびその側面の無機材
料膜をマスクとして前記半導体基板に不純物を高濃度に
注入してソース領域およびドレイン領域を形成する第３
の工程とを備えたものである。
ート電極を形成する第１の工程と、前記ゲート電極のド
レイン形成予定領域側側壁の膜厚がソース形成予定領域
側側壁の膜厚より厚くなるように無機材料膜を形成する
第２の工程と、前記ゲート電極およびその側面の無機材
料膜をマスクとして前記半導体基板に不純物を高濃度に
注入してソース領域およびドレイン領域を形成する第３
の工程とを備えたものである。
ゲート領域上のレジストパターンまたは高融点金属ゲー
ト電極のドレイン予定領域側側壁の膜厚がソース予定領
域側側壁の膜厚より厚くなるように無機材料膜が形成さ
れ、レジストパターンまたは高融点金属ゲート電極およ
びそれらの側壁の無機材料膜をマスクとして半導体基板
に不純物が高濃度に注入されてソース領域およびドレイ
ン領域が形成されるので、ドレイン領域とゲート電極と
の間隔がソース領域とゲート電極との間隔よりも広くな
る。
ト電極のドレイン予定領域側側壁の膜厚がソース予定領
域側側壁の膜厚より厚くなるように無機材料膜が形成さ
れ、レジストパターンまたは高融点金属ゲート電極およ
びそれらの側壁の無機材料膜をマスクとして半導体基板
に不純物が高濃度に注入されてソース領域およびドレイ
ン領域が形成されるので、ドレイン領域とゲート電極と
の間隔がソース領域とゲート電極との間隔よりも広くな
る。
第１図は本発明の一実施例を示す工程断面図であり、Ｌ
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造のＭＥＳＦＥＴを製造するものである。ここに
、ＬＤＤ構造とは、素子の微細化によってドレイン領域
に生じる高電界を緩和するためのものであり、高濃度に
不純物をドープしたソースおよびドレイン領域（コンタ
クト領域）のゲート側端部に、比較的低濃度の不純物領
域が設けられている構造をいう。
Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造のＭＥＳＦＥＴを製造するものである。ここに
、ＬＤＤ構造とは、素子の微細化によってドレイン領域
に生じる高電界を緩和するためのものであり、高濃度に
不純物をドープしたソースおよびドレイン領域（コンタ
クト領域）のゲート側端部に、比較的低濃度の不純物領
域が設けられている構造をいう。
まず、半導体基板１としてＧａ Ａｓ基板を用意し、Ｆ
ＥＴの形成領域に、フォトレジストのマスクを介してｎ
型およびｐ型不純物イオンを順次に注入し、ｎ型の動作
層２とｐ型の埋込層８を形成する（第１図（Ａ）参照）
。
ＥＴの形成領域に、フォトレジストのマスクを介してｎ
型およびｐ型不純物イオンを順次に注入し、ｎ型の動作
層２とｐ型の埋込層８を形成する（第１図（Ａ）参照）
。
次に、公知のスピンコード法などにより、レジストを塗
布し、同じく公知のフォトリソグラフィ技術などを用い
て、第１図（Ｂ）に示すレジストパターン９を形成する
。このレジストパターン９のうちのゲート領域のものは
、後の工程でゲート電極と置き換えられるものであり、
いわばダミーゲートをなしている。そして、電子サイク
ロトロン共鳴プラズマＣＶＤ法（ＥＣＲプラズマＣＶＤ
法）を用いて、無機材料膜としての窒化シリコン（Ｓｉ
Ｎ）膜１０を形成する。
布し、同じく公知のフォトリソグラフィ技術などを用い
て、第１図（Ｂ）に示すレジストパターン９を形成する
。このレジストパターン９のうちのゲート領域のものは
、後の工程でゲート電極と置き換えられるものであり、
いわばダミーゲートをなしている。そして、電子サイク
ロトロン共鳴プラズマＣＶＤ法（ＥＣＲプラズマＣＶＤ
法）を用いて、無機材料膜としての窒化シリコン（Ｓｉ
Ｎ）膜１０を形成する。
第２図は、本実施例においてＳｉＮ 膜１０を堆積す
るためのＥＣＲプラズマＣＶＤ装置の基本構造を示すも
のである。このＥＣＲプラズマＣｖＤ装置は、プラズマ
室４１とデポジション室４２とで構成され、プラズマ室
４１の周囲には磁気コイル４３が配置され、また、上部
にはマイクロ波透過性の隔壁板を介してマイクロ波矩形
導波管４４が配置されている。デポジション室４２内部
には半導体基板１を載置する試料台４５が配置されてお
り、プラズマ流の流れ方向４６に対して４５度の角度を
もっている。この試料台４５は中央部を通り表面に垂直
な軸５０を中心に回転可能となっている。なお、符号４
７は冷却水用パイプ、符号４８はプラズマ発生用ガス導
入パイプ、符号４９は反応用ガス導入バイブである。
るためのＥＣＲプラズマＣＶＤ装置の基本構造を示すも
のである。このＥＣＲプラズマＣｖＤ装置は、プラズマ
室４１とデポジション室４２とで構成され、プラズマ室
４１の周囲には磁気コイル４３が配置され、また、上部
にはマイクロ波透過性の隔壁板を介してマイクロ波矩形
導波管４４が配置されている。デポジション室４２内部
には半導体基板１を載置する試料台４５が配置されてお
り、プラズマ流の流れ方向４６に対して４５度の角度を
もっている。この試料台４５は中央部を通り表面に垂直
な軸５０を中心に回転可能となっている。なお、符号４
７は冷却水用パイプ、符号４８はプラズマ発生用ガス導
入パイプ、符号４９は反応用ガス導入バイブである。
このＥＣＲプラズマＣＶＤ装置によれば、マイクロ波と
磁界とによりＥＣＲ条件が設定されたプラズマ室４１内
に、Ｎ 、ＮＨ、Ｏ、Ａｒあるいはこれらの混合ガス
などがプラズマ発生用ガス導入バイブ４８から送られ、
プラズマ化されたガスが発散磁界により誘導されてデポ
ジション室４２に送られる。一方、デポジション室４２
には、ＳＩＨ、ＳＩ Ｈ、Ｓｉ３Ｈ８などの絶縁膜形
成用原料ガスが反応用ガス導入バイブ４９から供給され
、これが上記プラズマによって励起活性化されて反応を
生じ、所定の反応生成物が基板上に堆積する。ＥＣＲプ
ラズマＣＶＤ法により形成される無機材料膜（絶縁膜）
としては、８１３Ｎ４膜が現在形成されているが、５Ｉ
Ｏ２、シリコン窒化酸化膜なども形成可能である。なお
、ＥＣＲプラズマＣＶＤ法は、ジャパニーズ・ジャーナ
ル・オブ・アプライド・フィジックス・レターズ（Ｊａ
ｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ ＡｐｐＨｅｄ
ＰｈｙｓｌｃｓＬｅｔｔｅｒｓ ） 、Ｖｏｌ、２２．
Ｎｏ、４． ｐｐＬ２Ｌｏ−Ｌ２１２ 、１９８３や
、「室温で薄膜を成長でき、基板損傷の少ないＥＣＲプ
ラズマＣＶＤ装置」日経マイクロデバイス、１９８５年
春号１ｐｐ９３−１ｏｏなどに開示されている。
磁界とによりＥＣＲ条件が設定されたプラズマ室４１内
に、Ｎ 、ＮＨ、Ｏ、Ａｒあるいはこれらの混合ガス
などがプラズマ発生用ガス導入バイブ４８から送られ、
プラズマ化されたガスが発散磁界により誘導されてデポ
ジション室４２に送られる。一方、デポジション室４２
には、ＳＩＨ、ＳＩ Ｈ、Ｓｉ３Ｈ８などの絶縁膜形
成用原料ガスが反応用ガス導入バイブ４９から供給され
、これが上記プラズマによって励起活性化されて反応を
生じ、所定の反応生成物が基板上に堆積する。ＥＣＲプ
ラズマＣＶＤ法により形成される無機材料膜（絶縁膜）
としては、８１３Ｎ４膜が現在形成されているが、５Ｉ
Ｏ２、シリコン窒化酸化膜なども形成可能である。なお
、ＥＣＲプラズマＣＶＤ法は、ジャパニーズ・ジャーナ
ル・オブ・アプライド・フィジックス・レターズ（Ｊａ
ｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ ＡｐｐＨｅｄ
ＰｈｙｓｌｃｓＬｅｔｔｅｒｓ ） 、Ｖｏｌ、２２．
Ｎｏ、４． ｐｐＬ２Ｌｏ−Ｌ２１２ 、１９８３や
、「室温で薄膜を成長でき、基板損傷の少ないＥＣＲプ
ラズマＣＶＤ装置」日経マイクロデバイス、１９８５年
春号１ｐｐ９３−１ｏｏなどに開示されている。
さて、本実施例では、最初はＥＣＲプラズマＣＶＤ装置
の試料台４５を所定の位置で停止させた状態で、窒化シ
リコンの堆積を行う。ＥＣＲプラズマＣＶＤのプラズマ
流４６は指向性が高いため、窒化シリコンが半導体基板
１表面に対して斜め４５度の方向から堆積し、レジスト
パターン９の片側側面部およびその影となる基板表面部
を除いてＳＩＮ 膜１０が形成される（第１図（Ｂ）
参照）。
の試料台４５を所定の位置で停止させた状態で、窒化シ
リコンの堆積を行う。ＥＣＲプラズマＣＶＤのプラズマ
流４６は指向性が高いため、窒化シリコンが半導体基板
１表面に対して斜め４５度の方向から堆積し、レジスト
パターン９の片側側面部およびその影となる基板表面部
を除いてＳＩＮ 膜１０が形成される（第１図（Ｂ）
参照）。
引き続いて試料台４５を軸５０を中心に回転させながら
窒化シリコンの堆積を行うと、その堆積は半導体基板１
表面全体に均等に行われる。そのため、前の工程で既に
窒化シリコンが堆積されている部分にさらに窒化シリコ
ンが堆積されると同時に、前の工程では窒化シリコンの
堆積が為されなかったレジストパターン９の片側側面部
およびその影となる基板表面部にも堆積が行われ、第１
図（Ｃ）に示すような窒化シリコン（ＳＩＮ ）膜１
０が、すなわち、ダミーゲートの左右の側壁においてそ
の膜厚が相違するＳＩＮ １１１１０が形成される。
窒化シリコンの堆積を行うと、その堆積は半導体基板１
表面全体に均等に行われる。そのため、前の工程で既に
窒化シリコンが堆積されている部分にさらに窒化シリコ
ンが堆積されると同時に、前の工程では窒化シリコンの
堆積が為されなかったレジストパターン９の片側側面部
およびその影となる基板表面部にも堆積が行われ、第１
図（Ｃ）に示すような窒化シリコン（ＳＩＮ ）膜１
０が、すなわち、ダミーゲートの左右の側壁においてそ
の膜厚が相違するＳＩＮ １１１１０が形成される。
なお、ＬＤＤ構造を実現するために、後述の反応性イオ
ンエツチング（ＲＩ Ｅ）工程においてレジストパター
ン９の側面のＳＩＮ 膜１０をスペ−サ１０ａ、１０
ｂとして残す必要があり、そのために、５ＩＮｘ膜１０
にはある程度の緻密性が要求されるが、この点は上述の
ＥＣＲプラズマＣＶＤ法を用いれば十分に満足させるこ
とができる。また、ＥＣＲプラズマＣＶＤ法を用いれば
、低温下での処理が可能であるため、レジストパターン
９を変質させたりすることがなく、従って後述のりフト
オフなどが容易になる。
ンエツチング（ＲＩ Ｅ）工程においてレジストパター
ン９の側面のＳＩＮ 膜１０をスペ−サ１０ａ、１０
ｂとして残す必要があり、そのために、５ＩＮｘ膜１０
にはある程度の緻密性が要求されるが、この点は上述の
ＥＣＲプラズマＣＶＤ法を用いれば十分に満足させるこ
とができる。また、ＥＣＲプラズマＣＶＤ法を用いれば
、低温下での処理が可能であるため、レジストパターン
９を変質させたりすることがなく、従って後述のりフト
オフなどが容易になる。
第１図（Ｃ）のように形成されたＳＩＮ 膜１０は、
ＲＩＥ法によって上方がらエツチングされる。そして、
半導体基板１の上面およびレジストパターン９の上面の
ＳＩＮ 膜１ｏが除去されると、ゲート形成部のレジ
ストパターン９の側面に５ＩＮｘがスペーサ１０ａ、’
１０ｂとして残ることになる。このとき、ソース側のス
ペーサ１０ａは、ドレイン側のスペーサ１０ｂよりも薄
い膜厚となっている。
ＲＩＥ法によって上方がらエツチングされる。そして、
半導体基板１の上面およびレジストパターン９の上面の
ＳＩＮ 膜１ｏが除去されると、ゲート形成部のレジ
ストパターン９の側面に５ＩＮｘがスペーサ１０ａ、’
１０ｂとして残ることになる。このとき、ソース側のス
ペーサ１０ａは、ドレイン側のスペーサ１０ｂよりも薄
い膜厚となっている。
そこで、第１図（Ｄ）中に矢印で示すように高濃度の不
純物を注入すると、ソース領域６およびドレイン領域７
をなすｎ＋＋型の領域が形成される。
純物を注入すると、ソース領域６およびドレイン領域７
をなすｎ＋＋型の領域が形成される。
このとき、レジストパターン９およびスペーサ１０ａ、
１０ｂの存在する領域には、ｎ 型の領域が形成される
ことはない。
１０ｂの存在する領域には、ｎ 型の領域が形成される
ことはない。
次に、緩衝弗酸などによってスペーサ１０ａ。
１０ｂをなすＳＩＮ を除去し、第１図（Ｅ）中に矢
印で示すようにｎ型の不純物を注入する。これにより、
ソース領域６およびドレイン領域７のゲート側端部には
、ｎ 型より不純物濃度の低いｎ 型の不純物領域４が
形成され、いわゆるＬＤＤ構造が実現されることになる
。
印で示すようにｎ型の不純物を注入する。これにより、
ソース領域６およびドレイン領域７のゲート側端部には
、ｎ 型より不純物濃度の低いｎ 型の不純物領域４が
形成され、いわゆるＬＤＤ構造が実現されることになる
。
しかる後、ＥＣＲプラズマＣＶＤ法を用いて、第２図（
Ｆ）のようにＳＩＮ 膜１１を形成する。
Ｆ）のようにＳＩＮ 膜１１を形成する。
ことのき、半導体基板１をＥＣＲプラズマに対して垂直
にしておくと、このプラズマは指向性が高いためレジス
トパターン９の側面にＳＩＮ 膜１１が形成されるこ
とはない。従って、例えばア七トンなどでリフトオフ処
理することにより、容易に第２図（Ｇ）の構造とするこ
とができる。すなわち、置換パターンであるレジストパ
ターン９に正確に反転した反転パターンとしての５ＩＮ
ｘパターンが得られることになる。この状態で例えば８
００℃程度の温度で、Ａ ｓ Ｈａ雰囲気中でアニール
を行なうと、不純物を注入した領域は活性化される。
にしておくと、このプラズマは指向性が高いためレジス
トパターン９の側面にＳＩＮ 膜１１が形成されるこ
とはない。従って、例えばア七トンなどでリフトオフ処
理することにより、容易に第２図（Ｇ）の構造とするこ
とができる。すなわち、置換パターンであるレジストパ
ターン９に正確に反転した反転パターンとしての５ＩＮ
ｘパターンが得られることになる。この状態で例えば８
００℃程度の温度で、Ａ ｓ Ｈａ雰囲気中でアニール
を行なうと、不純物を注入した領域は活性化される。
次いで、ゲート領域を含む全面にショットキー金属を堆
積してリフトオフ法などによりゲート電極３とし、５Ｉ
Ｎｘ膜１１に開口を形成してオーミック電極１２．１３
を形成すると、自己整合プロセスによるゲート電極３を
具備したＦＥＴが完成されることになる（第１図（Ｈ）
参照）。
積してリフトオフ法などによりゲート電極３とし、５Ｉ
Ｎｘ膜１１に開口を形成してオーミック電極１２．１３
を形成すると、自己整合プロセスによるゲート電極３を
具備したＦＥＴが完成されることになる（第１図（Ｈ）
参照）。
このＦＥＴは、スペーサ１０ｂの厚さがスペーサ１０ａ
よりも厚いため、その膜厚差に応じてドレイン領域７と
ゲート電極３との間隔がソース領域６とゲート電極３の
間隔よりも大きくなっている。そのため、スペーサ１０
ｂの厚さをスペーサ１０ａと等しくした場合と比較する
とドレイン耐圧が向上している。
よりも厚いため、その膜厚差に応じてドレイン領域７と
ゲート電極３との間隔がソース領域６とゲート電極３の
間隔よりも大きくなっている。そのため、スペーサ１０
ｂの厚さをスペーサ１０ａと等しくした場合と比較する
とドレイン耐圧が向上している。
なお、本実施例では、ゲート電極３はアニールの後に形
成されるので、ショットキー金属としては高耐熱性のも
のの他に、Ｔ ｉ ／ Ａ ｕ 、Ｌ ａ Ｂ ｅなど
を広く用いることができる。また、ゲート電極３は高温
熱処理工程を経ることがないので、ショットキー特性が
劣化することもない。
成されるので、ショットキー金属としては高耐熱性のも
のの他に、Ｔ ｉ ／ Ａ ｕ 、Ｌ ａ Ｂ ｅなど
を広く用いることができる。また、ゲート電極３は高温
熱処理工程を経ることがないので、ショットキー特性が
劣化することもない。
次に、本発明の電界効果トランジスタの、製造方法の具
体例を詳細に説明するが、本発明はこれらに何ら限定さ
れるものではない。
体例を詳細に説明するが、本発明はこれらに何ら限定さ
れるものではない。
具体例
第１図に示したように本発明の工程に従って、以下のよ
うにして基板上に電界効果トランジスタを形成した。
うにして基板上に電界効果トランジスタを形成した。
まず、半導体基板としてＧａ Ａｓ基板を用い、その上
にフォトレジスト膜（＾Ｚ−１４００）を全面に塗布し
、所定のパターンを露光した後、現像してレジストパタ
ーンを形成した。次に、基板上に形成したレジストをマ
スクとして２９Ｓ１＋を加速電圧３０〜７０ｋＶで軽く
ドープし、ｎ型の動作層２を形成した。次いで、そのレ
ジストパターンを除去し、再び、基板上にフォトレジス
ト膜（ＡＺ−１４００）を全面に塗布し、別の所定のパ
ターンを露光・現像して第１図（Ｂ）に示すレジストパ
ターン（ダミーゲートを含む置換パターン）を形成した
。
にフォトレジスト膜（＾Ｚ−１４００）を全面に塗布し
、所定のパターンを露光した後、現像してレジストパタ
ーンを形成した。次に、基板上に形成したレジストをマ
スクとして２９Ｓ１＋を加速電圧３０〜７０ｋＶで軽く
ドープし、ｎ型の動作層２を形成した。次いで、そのレ
ジストパターンを除去し、再び、基板上にフォトレジス
ト膜（ＡＺ−１４００）を全面に塗布し、別の所定のパ
ターンを露光・現像して第１図（Ｂ）に示すレジストパ
ターン（ダミーゲートを含む置換パターン）を形成した
。
次に、第２図に示すＥＣＲプラズマＣＶＤ装置の試料台
４５の回転を適当な位置で停止させた状態で５ＩＨ４と
ＮＨ３とＮ２の混合ガスを用いて、第１図ＣＢ）に示す
ようなＳ １ ａ Ｎ ４膜１０を１０００Ａ程度の厚
さに形成した。さらに、試料台４５を回転させてＥＣＲ
プラズマＣＶＤを続行し、第１図（Ｃ）に示すような５
１３Ｎ４膜１０を形成した。この２段階の膜形成により
、ダミーゲートのソース側側壁の膜厚を１００ＯＡ程度
、ドレイン側側壁の膜厚を２０００Ａ程度厚さに形成し
た。
４５の回転を適当な位置で停止させた状態で５ＩＨ４と
ＮＨ３とＮ２の混合ガスを用いて、第１図ＣＢ）に示す
ようなＳ １ ａ Ｎ ４膜１０を１０００Ａ程度の厚
さに形成した。さらに、試料台４５を回転させてＥＣＲ
プラズマＣＶＤを続行し、第１図（Ｃ）に示すような５
１３Ｎ４膜１０を形成した。この２段階の膜形成により
、ダミーゲートのソース側側壁の膜厚を１００ＯＡ程度
、ドレイン側側壁の膜厚を２０００Ａ程度厚さに形成し
た。
次いで、ＲＩＥエツチングにより平坦部の５１３Ｎ４膜
を除去して、第１図（Ｄ）に示すようにレジストパター
ンの側壁のみに５１３Ｎ４膜をスペーサ１０ａ、１０ｂ
として残した。
を除去して、第１図（Ｄ）に示すようにレジストパター
ンの側壁のみに５１３Ｎ４膜をスペーサ１０ａ、１０ｂ
として残した。
２８＋
かかる状態で、 Ｓｌ を加速電圧１５０〜２００ｋＶ
でイオン注入し、３ Ｘ １０１３／ ｃｍ３程度の注
入濃度のｎ 型のソース領域６およびドレイン領域７を
第１図（Ｄ）に示すように形成した。
でイオン注入し、３ Ｘ １０１３／ ｃｍ３程度の注
入濃度のｎ 型のソース領域６およびドレイン領域７を
第１図（Ｄ）に示すように形成した。
その後、ＮＨ４Ｆで希釈した緩衝弗酸を用いたスライド
エツチングにより、レジストパターン９の側壁のスペー
サ１０ａ、１０ｂを第１図（Ｅ）に示すように除去した
。かかる状態で、２８Ｓ１＋を加速電圧１００ｋＶ程度
で注入し、１０１２／印３オーダー程度のｎ＋型領領域
４形成し、いわゆるＬＤＤ構造とした。
エツチングにより、レジストパターン９の側壁のスペー
サ１０ａ、１０ｂを第１図（Ｅ）に示すように除去した
。かかる状態で、２８Ｓ１＋を加速電圧１００ｋＶ程度
で注入し、１０１２／印３オーダー程度のｎ＋型領領域
４形成し、いわゆるＬＤＤ構造とした。
次いで、ＥＣＲプラズマＣＶＤ法を用いて基板に対し垂
直方向から５１３Ｎ４膜１１を形成しく第１図（Ｆ））
、更に、アセトンによりレジストパターンを除去する
リフトオフにより、レジストパターン上の５１３Ｎ４膜
１１を除去して、第１図（Ｇ）に示すように、開口部を
有するＥＣＲプラズマＣＶＤのｓ １ａ Ｎ ４膜（反
転パターン）を形成した。
直方向から５１３Ｎ４膜１１を形成しく第１図（Ｆ））
、更に、アセトンによりレジストパターンを除去する
リフトオフにより、レジストパターン上の５１３Ｎ４膜
１１を除去して、第１図（Ｇ）に示すように、開口部を
有するＥＣＲプラズマＣＶＤのｓ １ａ Ｎ ４膜（反
転パターン）を形成した。
次いで、このような基板をＡ ｓ Ｈａ雰囲気中におい
て温度約８００℃で、３０分間アニール処理した。この
アニールをＡ ｓ Ｈａ雰囲気中で実施する理由は、Ｇ
ａ Ａｓ基板からＡｓが蒸発することを防止するためで
ある。従って、基板全面にアニール保護膜を設ける場合
は、Ｎ２などの不活性雰囲気内でアニールを実施するこ
ともできる。
て温度約８００℃で、３０分間アニール処理した。この
アニールをＡ ｓ Ｈａ雰囲気中で実施する理由は、Ｇ
ａ Ａｓ基板からＡｓが蒸発することを防止するためで
ある。従って、基板全面にアニール保護膜を設ける場合
は、Ｎ２などの不活性雰囲気内でアニールを実施するこ
ともできる。
そして、この５１３Ｎ４膜１１の開口部に一致しかつ開
口部より大きい開口を有するレジストパターンをその基
板上に形成し、全面にＴＩ ／Ｐｔ／ Ａ ｕ系の電極
材料を蒸着した後、そのレジストパターンを除去してリ
フトオフ法により、自己整合型のゲート電極３を形成し
た。そのあと、従来公知の方法によりソース領域とドレ
イン領域にソース電極１２およびドレイン電極１３を設
けて第１図（Ｈ）に示すＭＥ Ｓ Ｆ ＥＴとした。
口部より大きい開口を有するレジストパターンをその基
板上に形成し、全面にＴＩ ／Ｐｔ／ Ａ ｕ系の電極
材料を蒸着した後、そのレジストパターンを除去してリ
フトオフ法により、自己整合型のゲート電極３を形成し
た。そのあと、従来公知の方法によりソース領域とドレ
イン領域にソース電極１２およびドレイン電極１３を設
けて第１図（Ｈ）に示すＭＥ Ｓ Ｆ ＥＴとした。
なお、本実施例ではソース・ドレイン領域６゜７の形成
後に、ＬＤＤ構造のための低濃度不純物領域４を形成し
ているが、第１図（Ｂ）に示すダミーゲートを形成した
後、直ちにそのダミーゲートをマスクにｎ型不純物をイ
オン注入して低濃度不純物領域４を形成しても良い。
後に、ＬＤＤ構造のための低濃度不純物領域４を形成し
ているが、第１図（Ｂ）に示すダミーゲートを形成した
後、直ちにそのダミーゲートをマスクにｎ型不純物をイ
オン注入して低濃度不純物領域４を形成しても良い。
第３図は、本発明の他の実施例を示す工程断面図である
。この実施例もＬＤＤ構造のＭＥＳＦＥＴを製造する点
においては第１図の実施例と同様であるが、ゲート電極
に高融点金属を用る点が相違する。
。この実施例もＬＤＤ構造のＭＥＳＦＥＴを製造する点
においては第１図の実施例と同様であるが、ゲート電極
に高融点金属を用る点が相違する。
半導体基板１としてＧａ Ａｓ基板を用意し、ＦＥＴの
形成領域に、フォトレジストのマスクを介してｎ型およ
びｐ型不純物イオンを順次に注入し、ｎ型の動作層２と
ｐ型の埋込層８を形成するまでは、第１図の実施例と同
様である（第３図（Ａ）参照）。
形成領域に、フォトレジストのマスクを介してｎ型およ
びｐ型不純物イオンを順次に注入し、ｎ型の動作層２と
ｐ型の埋込層８を形成するまでは、第１図の実施例と同
様である（第３図（Ａ）参照）。
次に、高融点金属であるＷＳｉを半導体基板１表面にス
パッタリングにより堆積し、続いて、ＳＦ６ガスプラズ
マエツチングにより第３図（Ａ）に示すように動作層２
上にゲート電極３０を形成する。その後、ゲート電極３
０をマスクにしてｎ型不純物を注入し、ＬＤＤ構造のた
めのｎ＋低濃度不純物領域３５を形成する。ついで、Ｅ
ＣＲプラズマＣＶＤ法を用いて、無機材料膜としての窒
化シリコン（Ｓ、ＩＮ）膜３１を形成する。ここでの窒
化シリコンの堆積は、第１図の実施例と同様、最初は試
料台４５を所定の位置で固定したまま行い、引き続いて
、試料台４５を回転させて行う。これにより、最初は、
第３図（Ｂ）のようにゲート電極３０のソース側側壁お
よびその近傍の基板表面を除いて窒化シリコン膜３１が
形成され、続いて、同図（Ｃ）のように、ゲート電極３
０のソース側側壁およびその近傍の基板表面にも窒化シ
リコンが堆積される。ただし、ゲート電極のドレイン側
側壁の膜厚はソース側側壁の膜厚よりも厚くなっている
。
パッタリングにより堆積し、続いて、ＳＦ６ガスプラズ
マエツチングにより第３図（Ａ）に示すように動作層２
上にゲート電極３０を形成する。その後、ゲート電極３
０をマスクにしてｎ型不純物を注入し、ＬＤＤ構造のた
めのｎ＋低濃度不純物領域３５を形成する。ついで、Ｅ
ＣＲプラズマＣＶＤ法を用いて、無機材料膜としての窒
化シリコン（Ｓ、ＩＮ）膜３１を形成する。ここでの窒
化シリコンの堆積は、第１図の実施例と同様、最初は試
料台４５を所定の位置で固定したまま行い、引き続いて
、試料台４５を回転させて行う。これにより、最初は、
第３図（Ｂ）のようにゲート電極３０のソース側側壁お
よびその近傍の基板表面を除いて窒化シリコン膜３１が
形成され、続いて、同図（Ｃ）のように、ゲート電極３
０のソース側側壁およびその近傍の基板表面にも窒化シ
リコンが堆積される。ただし、ゲート電極のドレイン側
側壁の膜厚はソース側側壁の膜厚よりも厚くなっている
。
このように形成された窒化シリコン膜３１はＲＩＥ法に
よって上方からエツチングされ、ゲート電極３０の両側
壁にスペーサ３１ａ、３１ｂが残る。その後、フォトレ
ジストを塗布しさらにパターンニングを行ってレジスト
パターン３２を形成し、このレジストパターン３２、ゲ
ート電極３０およびスペーサ３１ａ、３１ｂをマスクに
、第３図（Ｄ）中に矢印で示すように高濃度の不純物を
注入すると、ソース領域６およびドレイン領域７をなす
ｎ 型の領域が形成される。このとき、レジストパター
ン３２、ゲート電極３０およびスペーサ３１ａ、３１ｂ
の存在する領域には、ｎ＋＋型の領域が形成されること
はない。また、スペーサ３１ｂの膜厚はスペーサ３１ａ
の膜厚よりも厚いため、ドレイン領域７とゲート電極３
０との間隔は、ソース領域６とゲート電極３０との間隔
よりも大きくなる。
よって上方からエツチングされ、ゲート電極３０の両側
壁にスペーサ３１ａ、３１ｂが残る。その後、フォトレ
ジストを塗布しさらにパターンニングを行ってレジスト
パターン３２を形成し、このレジストパターン３２、ゲ
ート電極３０およびスペーサ３１ａ、３１ｂをマスクに
、第３図（Ｄ）中に矢印で示すように高濃度の不純物を
注入すると、ソース領域６およびドレイン領域７をなす
ｎ 型の領域が形成される。このとき、レジストパター
ン３２、ゲート電極３０およびスペーサ３１ａ、３１ｂ
の存在する領域には、ｎ＋＋型の領域が形成されること
はない。また、スペーサ３１ｂの膜厚はスペーサ３１ａ
の膜厚よりも厚いため、ドレイン領域７とゲート電極３
０との間隔は、ソース領域６とゲート電極３０との間隔
よりも大きくなる。
次に、例えばアセトンなどでレジストパターン３２を除
去した後、８００℃程度の温度で、Ａ ｓ Ｈａ雰囲気
中でアニールを行なうと、不純物を注入した領域は活性
化されることになる。
去した後、８００℃程度の温度で、Ａ ｓ Ｈａ雰囲気
中でアニールを行なうと、不純物を注入した領域は活性
化されることになる。
その後、ソース領域６とドレイン領域７の上にオーミッ
ク電極を形成し、それぞれソース電極３３およびドレイ
ン電極３４として第３図（Ｅ）に示すＭＥＳＦＥＴを得
た。
ク電極を形成し、それぞれソース電極３３およびドレイ
ン電極３４として第３図（Ｅ）に示すＭＥＳＦＥＴを得
た。
このＭＥ Ｓ Ｆ ＥＴも、ドレイン領域７とゲート電
極３０との間隔がソース領域６とゲート電極３０との間
隔よりも大きいので、ドレイン耐圧が高く、したがって
ドレインコンダクタンスが小さい。
極３０との間隔がソース領域６とゲート電極３０との間
隔よりも大きいので、ドレイン耐圧が高く、したがって
ドレインコンダクタンスが小さい。
なお、上記のいずれの実施例もＬＤＤ構造のＭＥＳＦＥ
Ｔを形成するものであるが、低濃度不純物領域４または
３５の形成工程を省けば、ＬＤＤ構造を有しないＭＥＳ
ＦＥＴとすることもできる。
Ｔを形成するものであるが、低濃度不純物領域４または
３５の形成工程を省けば、ＬＤＤ構造を有しないＭＥＳ
ＦＥＴとすることもできる。
以上説明したように、本発明の電界効果トランジスタの
製造方法によれば、ダミーゲートまたは高融点金属ゲー
ト電極のソース側側壁には比較的薄い無機材料膜を形成
し、ドレイン側側壁には比較的厚い無機材料膜を形成し
、ダミーゲートまたは高融点金属ゲート電極およびこれ
らの側壁に設けられた無機材料膜をマスクとして高濃度
にイオン注入を行ってソース・ドレイン領域とするとい
う簡単工程を経るだけで、ドレイン領域とゲート電極と
の間隔がソース領域とゲート電極との間隔よりも広いＦ
ＥＴを歩留まりよく得ることができる。かかるＦＥＴは
直列抵抗が低く、シかもドレイン耐圧が高いものとなる
。
製造方法によれば、ダミーゲートまたは高融点金属ゲー
ト電極のソース側側壁には比較的薄い無機材料膜を形成
し、ドレイン側側壁には比較的厚い無機材料膜を形成し
、ダミーゲートまたは高融点金属ゲート電極およびこれ
らの側壁に設けられた無機材料膜をマスクとして高濃度
にイオン注入を行ってソース・ドレイン領域とするとい
う簡単工程を経るだけで、ドレイン領域とゲート電極と
の間隔がソース領域とゲート電極との間隔よりも広いＦ
ＥＴを歩留まりよく得ることができる。かかるＦＥＴは
直列抵抗が低く、シかもドレイン耐圧が高いものとなる
。
第１図は本発明の一実施例を示す工程断面図、第２図は
この実施例に用いるＥＣＲプラズマＣｖＤ装置の構造を
示す断面図、第３図の本発明の他の実施例を示す工程断
面図である。 １・・・半導体基板、２・・・動作層、３．３０・・・
ゲート電極、４，３５・・・低濃度不純物領域、６・・
・ソース領域、７・・・ドレイン領域、９・・・レジス
トパータン、１０．１ｌ−ＳＩＮ 膜、ｌＱａ、１０
ｂ。 ３１ａ、３１ｂ・・・スペーサ。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 横向
塩 １） 辰 也大次圀１」の製遺工
社（１／３） 第１図 芙施（タリの杢凌錯翫エネｕ（３／３）元１因 ＥＣＲプラズ゛マＣＶＤ裟置 装２図 別の大施例の製造エネ呈（前刊
この実施例に用いるＥＣＲプラズマＣｖＤ装置の構造を
示す断面図、第３図の本発明の他の実施例を示す工程断
面図である。 １・・・半導体基板、２・・・動作層、３．３０・・・
ゲート電極、４，３５・・・低濃度不純物領域、６・・
・ソース領域、７・・・ドレイン領域、９・・・レジス
トパータン、１０．１ｌ−ＳＩＮ 膜、ｌＱａ、１０
ｂ。 ３１ａ、３１ｂ・・・スペーサ。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 横向
塩 １） 辰 也大次圀１」の製遺工
社（１／３） 第１図 芙施（タリの杢凌錯翫エネｕ（３／３）元１因 ＥＣＲプラズ゛マＣＶＤ裟置 装２図 別の大施例の製造エネ呈（前刊
Claims (1)
- 【特許請求の範囲】 １、半導体基板のゲート領域に対応するレジストパター
ンを形成する第１の工程と、 前記レジストパターンのドレイン形成予定領域側側壁の
膜厚がソース形成予定領域側側壁の膜厚より厚くなるよ
うに無機材料膜を形成する第２の工程と、 前記レジストパターンおよびその側面の無機材料膜をマ
スクとして前記半導体基板に不純物を高濃度に注入して
ソース領域およびドレイン領域を形成する第３の工程と
、 前記無機材料膜を除去する第４の工程と、 前記半導体基板上に絶縁膜を形成して前記レジストパタ
ーンを除去することにより反転パターンを形成し、この
反転パターンをマスクとして前記ゲート領域の前記半導
体基板上に自己整合型のゲート電極を形成する第５の工
程と を備えた電界効果トランジスタの製造方法。 ２、第２の工程は、電子サイクロトロン共鳴プラズマＣ
ＶＤ法を用いて斜め上方から半導体基板表面に無機材料
を堆積するものであり、第１段階において無機材料がレ
ジストパターンのドレイン形成予定領域側側壁に堆積す
るように前記半導体基板を固定し、第２段階において前
記半導体基板をその表面に垂直な軸を中心に回転させる
ものである請求項１記載の電界効果トランジスタの製造
方法。 ３、第１の工程後または第４の工程後にレジストパター
ンをマスクとして半導体基板に不純物を注入してソース
・ドレイン領域よりも低濃度の不純物領域を形成する工
程を付加した請求項１または２記載の電界効果トランジ
スタの製造方法。 ４、半導体基板のゲート領域に高融点金属からなるゲー
ト電極を形成する第１の工程と、前記ゲート電極のドレ
イン形成予定領域側側壁の膜厚がソース形成予定領域側
側壁の膜厚より厚くなるように無機材料膜を形成する第
２の工程と、前記ゲート電極およびその側壁の無機材料
膜をマスクとして前記半導体基板に不純物を高濃度に注
入してソース領域およびドレイン領域を形成する第３の
工程と を備えた電界効果トランジスタの製造方法。 ５、第２の工程は、電子サイクロトロン共鳴プラズマＣ
ＶＤ法を用いて斜め上方から半導体基板表面に無機材料
を堆積するものであり、第１段階において無機材料がゲ
ート電極のドレイン形成予定領域側側壁に堆積するよう
に前記半導体基板を固定し、第２段階において前記半導
体基板をその表面に垂直な軸を中心に回転させるもので
ある請求項４記載の電界効果トランジスタの製造方法。 ６、第１の工程後にゲート電極をマスクとして半導体基
板に不純物を注入してソース・ドレイン領域よりも低濃
度の不純物領域を形成する工程を付加した請求項４また
は５記載の電界効果トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63088759A JP2685149B2 (ja) | 1988-04-11 | 1988-04-11 | 電界効果トランジスタの製造方法 |
| US07/328,880 US4962054A (en) | 1988-04-11 | 1989-03-27 | Method for manufacturing a field effect transistor using spacers of different thicknesses |
| EP89106073A EP0337299B1 (en) | 1988-04-11 | 1989-04-06 | A method for manufacturing a field effect transistor |
| DE68923311T DE68923311T2 (de) | 1988-04-11 | 1989-04-06 | Verfahren zur Herstellung eines Feld-Effekt-Transistors. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63088759A JP2685149B2 (ja) | 1988-04-11 | 1988-04-11 | 電界効果トランジスタの製造方法 |
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