JPH0425030A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0425030A JPH0425030A JP12737990A JP12737990A JPH0425030A JP H0425030 A JPH0425030 A JP H0425030A JP 12737990 A JP12737990 A JP 12737990A JP 12737990 A JP12737990 A JP 12737990A JP H0425030 A JPH0425030 A JP H0425030A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業−にの利用分野
本発明は半導体装置の製造方法に関し、特に高融点金属
薄膜をゲート、を極として用いる半導体装置の製造方法
に関するものである。
薄膜をゲート、を極として用いる半導体装置の製造方法
に関するものである。
（ロ）従来の技術
近年、化合物半導体、特に砒化ガリウム（Ｇ ａＡ ｓ
）を用いた電界効果トランジスタ（Ｆ Ｅ Ｔ ）の分
野で、高融点金属薄膜をゲート電極に用いる素子が、製
造工程の筒中、さと、パターン微細化の容易さの為に注
目され、研究開発が盛んに行われている。これは高融点
金属のゲー） Ｆ＋ｆｆ極をストッパマスクとして基１
農度のイオン注入を行い、熱処理を行うことによって形
成される低抵抗のイオン注入層は、ＧａＡｓＦＥＴにお
いて表面空乏層の影響を低減し、１１．つ寄生直列抵抗
を減少する働きがあり、素子を高性能にすることが知ら
れているからである。
）を用いた電界効果トランジスタ（Ｆ Ｅ Ｔ ）の分
野で、高融点金属薄膜をゲート電極に用いる素子が、製
造工程の筒中、さと、パターン微細化の容易さの為に注
目され、研究開発が盛んに行われている。これは高融点
金属のゲー） Ｆ＋ｆｆ極をストッパマスクとして基１
農度のイオン注入を行い、熱処理を行うことによって形
成される低抵抗のイオン注入層は、ＧａＡｓＦＥＴにお
いて表面空乏層の影響を低減し、１１．つ寄生直列抵抗
を減少する働きがあり、素子を高性能にすることが知ら
れているからである。
第３図に示すものは高融点金属を用いた従来のＧａＡｓ
ＦＥＴの製造工程を示す断面図である。同図においてま
ず、ＧａＡｓの半絶縁性基板３０に一導電型、例えばｎ
型の不純物イオンを注入してｎ型の動作層３１を形成し
た後、スパッタリング法により高融点金属３２を堆積し
、その上にレジストパターン３３を形成する（第３図ａ
参照）。次に前記レジストパターン３３をマスクとして
前記高融点金属３１をエツチングし、該レジストパター
ン３３を除去した後、高融点金属３２をマスクとしてｎ
型の不純物イオンを多量に注入することにより高濃度イ
オン注入層（ｎ＋層）３４を形成する。そして前記半導
体基板３０の全面に熱処理用の保護膜３５を堆積し、不
純物イオンを活性化させるための高温熱処理を行う（第
３図す参照）。更にこの後、ｎ＋層３４にオーミック電
極３６を形成すればゲート電極に対し自己整合的に形成
されたＧａＡｓＭＥＳＦＥＴができる（第：（図Ｃ参照
）。
ＦＥＴの製造工程を示す断面図である。同図においてま
ず、ＧａＡｓの半絶縁性基板３０に一導電型、例えばｎ
型の不純物イオンを注入してｎ型の動作層３１を形成し
た後、スパッタリング法により高融点金属３２を堆積し
、その上にレジストパターン３３を形成する（第３図ａ
参照）。次に前記レジストパターン３３をマスクとして
前記高融点金属３１をエツチングし、該レジストパター
ン３３を除去した後、高融点金属３２をマスクとしてｎ
型の不純物イオンを多量に注入することにより高濃度イ
オン注入層（ｎ＋層）３４を形成する。そして前記半導
体基板３０の全面に熱処理用の保護膜３５を堆積し、不
純物イオンを活性化させるための高温熱処理を行う（第
３図す参照）。更にこの後、ｎ＋層３４にオーミック電
極３６を形成すればゲート電極に対し自己整合的に形成
されたＧａＡｓＭＥＳＦＥＴができる（第：（図Ｃ参照
）。
（ハ）発明が解決しようとする課題
１−記第３図に示したようなＧａＡｓ ＦＥＴにおいて
、熱処理の際にゲート電極端の下部に位置するにａＡｓ
基板に凹みを生じやすい（例えば、Ｊ。
、熱処理の際にゲート電極端の下部に位置するにａＡｓ
基板に凹みを生じやすい（例えば、Ｊ。
ＥＩｅｃＬｒｏｃｈｅｍ、 Ｓｏｃ、 、 １３６ｐｐ
１０９６．１９８９参照）という欠点があった。この原
因としては熱処理による基板構成元素の外部拡散、ゲー
ト電極と熱処理用の保護膜の内部応力や熱膨張係数の違
いによるゲート端部付近の大きなせん断力の発生等が考
えられている。
１０９６．１９８９参照）という欠点があった。この原
因としては熱処理による基板構成元素の外部拡散、ゲー
ト電極と熱処理用の保護膜の内部応力や熱膨張係数の違
いによるゲート端部付近の大きなせん断力の発生等が考
えられている。
（ニ）課題を解決するための手段
本発明は、−・導電型不純物層を形成した半導体基板上
に第１の高融点金属薄膜を堆積し、その上に更に第２の
高融点金属薄膜を堆積する工程と、前記第２高融点金属
薄膜の上に、ダミーゲートパターンを形成し、該パター
ンをエツチングマスクとして該第２高融点金属薄膜をエ
ツチングする工程と、前記第２高融点金属、並びにダミ
ーゲートパターンをマスクとして前記第１高融点金属薄
膜を介して前記基板に選択的に前記一導電型不純物層と
同導電型の不純物イオン注入を行い、前記ダミーゲート
に隣接した高濃度イオン注入層を形成する工程と、前記
第１高融点金属薄膜を保護膜として注入イオン活性化の
ための熱処理を行う工程と、よりなる製造方法であり、
前記第１高融点金属薄膜の堆積後と、第２高融点金属薄
膜の堆積との間に高温熱処理工程を含めると更に良い。
に第１の高融点金属薄膜を堆積し、その上に更に第２の
高融点金属薄膜を堆積する工程と、前記第２高融点金属
薄膜の上に、ダミーゲートパターンを形成し、該パター
ンをエツチングマスクとして該第２高融点金属薄膜をエ
ツチングする工程と、前記第２高融点金属、並びにダミ
ーゲートパターンをマスクとして前記第１高融点金属薄
膜を介して前記基板に選択的に前記一導電型不純物層と
同導電型の不純物イオン注入を行い、前記ダミーゲート
に隣接した高濃度イオン注入層を形成する工程と、前記
第１高融点金属薄膜を保護膜として注入イオン活性化の
ための熱処理を行う工程と、よりなる製造方法であり、
前記第１高融点金属薄膜の堆積後と、第２高融点金属薄
膜の堆積との間に高温熱処理工程を含めると更に良い。
（ホ）作用
−１−記の方法によれば、高濃度イオン注入層を熱処理
する際に、基板表面が第１高融点金属薄膜で被われてい
るため将来形成されるゲート電極付近の急激な応力の変
化が緩和され、１−１．つ、該ゲート電極付近の基板構
成元素の外部拡散を防ぐことができるので、基板のゲー
ト電極付近の凹みの発生を抑えることが可能となる。
する際に、基板表面が第１高融点金属薄膜で被われてい
るため将来形成されるゲート電極付近の急激な応力の変
化が緩和され、１−１．つ、該ゲート電極付近の基板構
成元素の外部拡散を防ぐことができるので、基板のゲー
ト電極付近の凹みの発生を抑えることが可能となる。
（へ）実施例
以下、本発明の半導体装置の製造方法をＧａＡｓＭＥＳ
ＦＥＴに応用した第１の実施例について第１図ａ−ｄを
参照しつつ説明する。
ＦＥＴに応用した第１の実施例について第１図ａ−ｄを
参照しつつ説明する。
゛ｒ、絶縁性ＧａＡｓ基板ＩＯにシリコンイオンを加速
電圧３０ｋＶ、ドーズ量５ＸＩＯ，”ｃｍ−２で注入し
てｎ型動作層１１を形成した後、この動作層Ｉ１１．に
全面に反応性スパッタリング法によって、第１高融点金
属膜としての窒素添加硅化タングステン（ｗｓｉＮ）膜
１２を５００人の厚みに堆積し、８００℃、２０分間の
熱処理を加えて、ｎ型動作層１１に注入したイオンを活
性化せしめる（第１図ａ参照）。
電圧３０ｋＶ、ドーズ量５ＸＩＯ，”ｃｍ−２で注入し
てｎ型動作層１１を形成した後、この動作層Ｉ１１．に
全面に反応性スパッタリング法によって、第１高融点金
属膜としての窒素添加硅化タングステン（ｗｓｉＮ）膜
１２を５００人の厚みに堆積し、８００℃、２０分間の
熱処理を加えて、ｎ型動作層１１に注入したイオンを活
性化せしめる（第１図ａ参照）。
続いて、前記ＷＳｉＮ膜１２の上にスパッタリング法に
よって第２高融点金属膜としてのタングステン（Ｗ）膜
１３を１００ＯＡ堆積し、更にダミーゲートパターンと
して二酸化硅素（５ｉＯ＝）Ｉ４をゲート電極パターン
形状に形成する（第２図す参照）。
よって第２高融点金属膜としてのタングステン（Ｗ）膜
１３を１００ＯＡ堆積し、更にダミーゲートパターンと
して二酸化硅素（５ｉＯ＝）Ｉ４をゲート電極パターン
形状に形成する（第２図す参照）。
次に、六弗化硫黄（ＳＦ６）ガスを用いた異方性エツチ
ングによって、前記Ｓ ｉＯｚ１４をマスクとして、前
記Ｗ膜１３をゲート電極状にエツチングする。この時、
前記Ｗ Ｓ ｉ Ｎ膜１２は−（―記の工程で８００℃
の熱処理が加えられているため、該熱処理前に比べてエ
ツチングレートが小さくなっており、１ｉｉｉ記異方性
エツチングによってはエツチングされにくく、このＷＳ
ｉＮ膜１２は残存している。
ングによって、前記Ｓ ｉＯｚ１４をマスクとして、前
記Ｗ膜１３をゲート電極状にエツチングする。この時、
前記Ｗ Ｓ ｉ Ｎ膜１２は−（―記の工程で８００℃
の熱処理が加えられているため、該熱処理前に比べてエ
ツチングレートが小さくなっており、１ｉｉｉ記異方性
エツチングによってはエツチングされにくく、このＷＳ
ｉＮ膜１２は残存している。
この後前記５ｉｎ２膜１４、及びＷ膜１３をマスクとし
てＧａＡｓ基板１０にシリコンイオンを高エネルギーで
、多量に、具体的には加速電圧２００ｋＶ、ドズ！’ｉ
ｊ ５Ｘ］０１３ｃｍ−２で注入することによって前記
ＷＳｉＮ膜１２を介して動作層１１、並びに基板１０に
高）農度イオン注入層としてのｒイオン注入層］５を形
成し、この後、前記ＷＳｉＮ膜１２を保護膜として８０
０℃、２０分間の熱処理を行って該注入層Ｉ５を活性化
する（第１図Ｃ参照）。
てＧａＡｓ基板１０にシリコンイオンを高エネルギーで
、多量に、具体的には加速電圧２００ｋＶ、ドズ！’ｉ
ｊ ５Ｘ］０１３ｃｍ−２で注入することによって前記
ＷＳｉＮ膜１２を介して動作層１１、並びに基板１０に
高）農度イオン注入層としてのｒイオン注入層］５を形
成し、この後、前記ＷＳｉＮ膜１２を保護膜として８０
０℃、２０分間の熱処理を行って該注入層Ｉ５を活性化
する（第１図Ｃ参照）。
そして前記熱処理の後、四弗化炭素（ＣＦ、）と酸素（
０，）の混合ガスを用いた異方性エツチングによって、
前記５ｉｎ２膜１／Ｉ、及びＷ膜１３をマスクとして前
記ＷＳｉＮ膜１２を電極形状にエツチングする。更に、
露出した注入層１５に、電子−ビーム蒸着法、リフトオ
フ法等の手段により、オーミック電極１６を形成して、
ＧａΔｓＭ Ｅ Ｓ Ｆ Ｅ Ｔを作製する（第１図Ｃ
参照）。
０，）の混合ガスを用いた異方性エツチングによって、
前記５ｉｎ２膜１／Ｉ、及びＷ膜１３をマスクとして前
記ＷＳｉＮ膜１２を電極形状にエツチングする。更に、
露出した注入層１５に、電子−ビーム蒸着法、リフトオ
フ法等の手段により、オーミック電極１６を形成して、
ＧａΔｓＭ Ｅ Ｓ Ｆ Ｅ Ｔを作製する（第１図Ｃ
参照）。
次に本発明をＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ ｌ）ｒａｉｎ）ｔＭ造のＧａＡｓＭＥＳ Ｆｌシ
Ｔに適用した第２の実施例について第２図ａ −ｃを参
照しつつ説明する。
ｄ ｌ）ｒａｉｎ）ｔＭ造のＧａＡｓＭＥＳ Ｆｌシ
Ｔに適用した第２の実施例について第２図ａ −ｃを参
照しつつ説明する。
同図において半絶縁性ＧａＡｓ基板２ｏにシリコンイオ
ンを加速電圧３０ｋＶ、ドーズ量５Ｘ１０”ｃｍ−２で
注入してｎ型動作層２１を形成した後、この動作層２１
１−に全面に反応性スパッタリング法によって、第１層
Ｌｌの高融点金属膜としてのＷ Ｓ ｉ Ｎ膜２２を５
００人の厚みにＨＬ積し、８（Ｍ）℃、２０分間の熱処
理を加えて、ｎｌ＋ｌ動作層２１に注入したイオンを活
性化せしめる（第２図Ｃ参照）。
ンを加速電圧３０ｋＶ、ドーズ量５Ｘ１０”ｃｍ−２で
注入してｎ型動作層２１を形成した後、この動作層２１
１−に全面に反応性スパッタリング法によって、第１層
Ｌｌの高融点金属膜としてのＷ Ｓ ｉ Ｎ膜２２を５
００人の厚みにＨＬ積し、８（Ｍ）℃、２０分間の熱処
理を加えて、ｎｌ＋ｌ動作層２１に注入したイオンを活
性化せしめる（第２図Ｃ参照）。
続いて、第２層１１の高融点金属膜としてのＷ Ｓ ｉ
Ｎ膜２３をＯ１ｊ記ＷＳｉＮ膜２２］−に堆積し、そ
のににダミーゲートパターンとしての金（Ａｕ）２４を
ゲート電極パターン形状に形成する （第２図す参Ｊ！（！ ）。
Ｎ膜２３をＯ１ｊ記ＷＳｉＮ膜２２］−に堆積し、そ
のににダミーゲートパターンとしての金（Ａｕ）２４を
ゲート電極パターン形状に形成する （第２図す参Ｊ！（！ ）。
次に、六弗化硫黄（ＳＦ６）ガスを用いた異方性エツチ
ングによって、１ｊ；１記Ａ ｕ２４をマスクとして、
前記第２層［−１のＷ Ｓ ｉ Ｎ膜２３をデー１−電
極状にエツチングする。
ングによって、１ｊ；１記Ａ ｕ２４をマスクとして、
前記第２層［−１のＷ Ｓ ｉ Ｎ膜２３をデー１−電
極状にエツチングする。
この後、前記Ａｕ膜２／ｌ、及びＷＳｉＮＳｉＮ全２３
クとして前記ＧａＡｓ基板２ｏにシリコンイオンを高エ
ネルギーで多量に、具体的には加速電圧１２０ｋＶドー
ズ量２Ｘ］０．”ｃｍ−２で注入することによってＷＳ
ｉＮＳｉＮ全２２て前記動作層２１、並びに基板２０に
中間濃度イオン注入層（ｎ’層）２５を形成し、更にプ
ラズマＣＶＤ法と、異方性ドライエツチング法により窒
化硅素（ＳｉＮ）の側壁２６を形成する。
クとして前記ＧａＡｓ基板２ｏにシリコンイオンを高エ
ネルギーで多量に、具体的には加速電圧１２０ｋＶドー
ズ量２Ｘ］０．”ｃｍ−２で注入することによってＷＳ
ｉＮＳｉＮ全２２て前記動作層２１、並びに基板２０に
中間濃度イオン注入層（ｎ’層）２５を形成し、更にプ
ラズマＣＶＤ法と、異方性ドライエツチング法により窒
化硅素（ＳｉＮ）の側壁２６を形成する。
更にこの後、前記ＷＳｉＮ膜を保護膜としてシリコンイ
オンを加速電圧２００ｋＶ、ドーズ量５Ｘ］Ｏ”ｃｍ−
２で注入することによって高）農度イオン注入層として
のｎ＋イオン注入層２７を形成し、８００１：、２０分
１１（１の熱処理を行って、該ｎソオン注入層のイオン
の活性化を行う（第２図Ｃ参照）。
オンを加速電圧２００ｋＶ、ドーズ量５Ｘ］Ｏ”ｃｍ−
２で注入することによって高）農度イオン注入層として
のｎ＋イオン注入層２７を形成し、８００１：、２０分
１１（１の熱処理を行って、該ｎソオン注入層のイオン
の活性化を行う（第２図Ｃ参照）。
そして前記熱処理の後、四弗化炭素（ｃＦｓ）と酸素（
０□）の混合ガスを用いた異方性エツチングによって、
前記Ａｕ膜２４をマスクとして側壁ＳｉＮ膜２６と、ｌ
′ｉｔｊ記第１層Ｌｌ （７） Ｗ Ｓ ｉ Ｎ膜２２
を電極形状にエツチングする。更に、電ｆ・ビーム蒸着
法、リフトオフ法等の手段により、オーミック電極２８
を形成して、Ｌ Ｉ） Ｄ構造のＧ ａＡ ｓＭ Ｅ
ＳＦ Ｅ Ｔを作製する（第１図Ｃ参照）。
０□）の混合ガスを用いた異方性エツチングによって、
前記Ａｕ膜２４をマスクとして側壁ＳｉＮ膜２６と、ｌ
′ｉｔｊ記第１層Ｌｌ （７） Ｗ Ｓ ｉ Ｎ膜２２
を電極形状にエツチングする。更に、電ｆ・ビーム蒸着
法、リフトオフ法等の手段により、オーミック電極２８
を形成して、Ｌ Ｉ） Ｄ構造のＧ ａＡ ｓＭ Ｅ
ＳＦ Ｅ Ｔを作製する（第１図Ｃ参照）。
（ト）発明の効果
本発明は以上の説明がら明らかな如く、第１高融点金属
膜を、注入したイオンを活性化するための高温熱処理の
際の保護膜としているので、基板に生じがちな凹み（欠
陥）の発生を抑制することができ、またｎ型不純物イオ
ン注入の後、高濃度イオン注入層の熱処理までの間に半
導体基板の表面を電極材料で被うことにより、汚染の少
ないプロセスで半導体プロセスを行える効果が生まれる
。
膜を、注入したイオンを活性化するための高温熱処理の
際の保護膜としているので、基板に生じがちな凹み（欠
陥）の発生を抑制することができ、またｎ型不純物イオ
ン注入の後、高濃度イオン注入層の熱処理までの間に半
導体基板の表面を電極材料で被うことにより、汚染の少
ないプロセスで半導体プロセスを行える効果が生まれる
。
第１図Ｃ参照は本発明第１実施ｆ列を示す製造工程図、
第２図は同じく第２実施例を示す製造工程図、第３図は
従来の製造方法を示す工程図である。 半導体基板、 ｎ型不純物イオン層、 ２２ 第１高融点金属膜、 ２３・・・第２高融点金属膜、 ２４・・・ダミーゲートパターン、 ２７ ・高濃度イオン注入層。
第２図は同じく第２実施例を示す製造工程図、第３図は
従来の製造方法を示す工程図である。 半導体基板、 ｎ型不純物イオン層、 ２２ 第１高融点金属膜、 ２３・・・第２高融点金属膜、 ２４・・・ダミーゲートパターン、 ２７ ・高濃度イオン注入層。
Claims (2)
- （１）一導電型不純物層を形成した半導体基板上に第１
の高融点金属薄膜を堆積し、その上に更に第２の高融点
金属薄膜を堆積する工程と、 前記第２高融点金属薄膜の上に、ダミーゲートパターン
を形成し、該パターンをエッチングマスクとして該第２
高融点金属薄膜をエッチングする工程と、 前記第２高融点金属、並びにダミーゲートパターンをマ
スクとして前記第１高融点金属薄膜を介して前記基板に
選択的に前記一導電型不純物層と同導電型の不純物イオ
ン注入を行い、前記ダミーゲートに隣接した高濃度イオ
ン注入層を形成する工程と、 前記第１高融点金属薄膜を保護膜として注入イオン活性
化のための熱処理を行う工程と、 よりなる半導体装置の製造方法。 - （２）前記第１高融点金属薄膜の堆積後と、第２高融点
金属薄膜の堆積との間に高温熱処理工程を含めた請求項
（１）記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12737990A JPH0425030A (ja) | 1990-05-16 | 1990-05-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12737990A JPH0425030A (ja) | 1990-05-16 | 1990-05-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425030A true JPH0425030A (ja) | 1992-01-28 |
Family
ID=14958533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12737990A Pending JPH0425030A (ja) | 1990-05-16 | 1990-05-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7237647B2 (en) | 2002-01-29 | 2007-07-03 | Jtekt Corporation | Electric power steering apparatus |
-
1990
- 1990-05-16 JP JP12737990A patent/JPH0425030A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7237647B2 (en) | 2002-01-29 | 2007-07-03 | Jtekt Corporation | Electric power steering apparatus |
| US7360624B2 (en) | 2002-01-29 | 2008-04-22 | Jtekt Corporation | Electric power steering apparatus |
| US7413052B2 (en) | 2002-01-29 | 2008-08-19 | Jtekt Corporation | Electric power steering apparatus |
| US7490696B2 (en) | 2002-01-29 | 2009-02-17 | Jtekt Corporation | Electric power steering apparatus |
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