JPH03196642A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体装置の製造方法に関するものであり、
特に高融点金属をゲート電極として用いる半導体装置の
製造方法に関するものである。

（ロ）従来の技術 近年、化合物半導体、とくに砒化ガリウム（ＧａＡｓ）
を用いた電界効果トランジスタ（ＦＥＴ）の分野で、高
融点金属をゲート電極に用いるものが製造工程の簡単さ
とパターン微細化の容易さのために注目され、研究開発
が盛んに行なわれている。

高融点金属のゲート電極をストッパマスクとして高濃度
のイオン注入を行ない、熱処理することによって形成さ
れる低抵抗な高濃度層は、ＧａＡｓ　　ＦＥＴにおいて
表面空乏層の影響を低減し、かつ、寄生直列抵抗を減少
するものであり、該ＧａＡｓ　　ＦＥＴの高性能化を図
ることができる。

最近では、さらに、高濃度層（ｎ層層）とゲート電極直
下の低濃度層（ｎ層）の間に中間的な濃度の中間濃度層
（ｎ層層）を設けた構造（ＬＤＤ構造）を採用すること
によって、短チヤネル効果を抑制し、かつ、相互コンダ
クタンス（ｇ。）を増加させ、素子の性能を向上させて
いる（電子情報通信学会春季全国大会（１９８９年）、
５−３７３参照）。

第４図ａ乃至ｅは従来のＬＤＤ構造のＧａＡｓＭＥＳＦ
ＥＴの工程説明図である。

半絶縁性ＧａＡｓ基板４０に不純物イオンを注入し０層
４１を形成した後、高融点金属４２をスパッタ法により
堆積しく第４図ａ）、レジストパターン４３を形成する
（第４図ｂ）。

レジストパターン４３をマスクとして、高融点金属４２
を異方性ドライエツチングによりゲート電極形状に加工
し、ゲート電極４９をＣＶＤ法によるＳ＋０ｔ４４で覆
う（第４図Ｃ）。

異方性ドライエツチングによりＳ　１Ｏｓ４４をエツチ
ングし、ゲート電極４９の両側にＳ　ｉ　Ｏを側壁４５
を形成した後、不純物イオンを注入し、ｎ“層４６を形
成する（第４図ｄ）。

ウェットエツチングによりＳ　ｉＯ＊側壁４５を除去し
た後、不純物イオンを注入し、中間濃度のｎ゛層４７を
形成する。注入した不純物イオンを電気的に活性化させ
るための熱処理の後、オーミック電極４８を形成してＬ
ＤＤ構造のＧａＡｓＭＥ　Ｓ　Ｆ　ＥＴが完成する（第
４図ｅ）。

また、Ｓｉを用いたＭＯＳＦＥＴの分野においては、ゲ
ート電極直下に中間濃度のｎ層層を形成することによっ
て、ＬＤＤ構造よりもさらに相互にコンダクタンス（ｇ
、）や耐圧を高める試みがなされている（Ｔ、Ｈｕａｎ
ｇ　ｅｔ　ａｌ、、ＩＥＥＥ　ＩＥＤＭ　Ｐ７４２゜１
９８６参照）。

（ハ）発明が解決しようとする課題 ＬＤＤ構造のＧａＡｓ　　ＦＥＴを製造するには、レジ
ストパターン４３をマスクとしてゲート電極４９を加工
する必要がある。すなわち、ゲート電極寸法をレジスト
パターン寸法以下に微細化するために、エツチング時間
を多くして、ゲート電極のサイドエツチング量を増す必
要がある。しかしながら、この方法によると、エツチン
グの不安定性に起因するサイドエツチング量の変動によ
る面内不均一性を招きやすく、歩留まりが低下するとい
う問題がある。

さらに、ゲート電極直下にｎ層層を設ける構造では非常
に煩雑な工程が必要であり、歩留まりが低下するという
問題がある。

本発明は上述の事情に鑑みて為されたものであり、ＬＤ
Ｄ構造の半導体装置を歩留まり良く製造することができ
る方法を提供しようとするものである。

（ニ）課題を解決するための手段 本発明は、半導体基板に第１導電型の低濃度層を形成す
る工程と、前記基板上に開口部を有する７オトレジスト
パターンを形成する工程と、全面に高融点金属を堆積す
る工程と、前記開口部の側壁以外に金属膜を形成する工
程と、前記金属膜をマスクとして前記側壁の前記高融点
金属を除去する工程と、前記７オトレジストパターンを
除去する工程と、前記高融点金属をマスクとしてイオン
注入を行ない、第１導電型の高濃度層を形成する工程と
、前記金属膜をマスクとして前記高融点金属を除去する
工程と、前記金属膜をマスクとしてイオン注入を行ない
第１導電型の中間濃度層を形成する工程と、を含むこと
を特徴とする半導体装置の製造方法である。

また、本発明は、半導体基板に第１導電型の低濃度層を
形成する工程と、前記基板上に開口部を有するレジスト
パターンを形成する工程と、前記レジストパターンをマ
スクとしてななめ方向からイオン注入を行ない、第１導
電型の中間濃度層を形成する工程と、全面に高融点金属
を堆積する工程と、前記開口部の側壁以外に金属膜を形
成する工程と、前記金属膜をマスクとして前記側壁の前
記高融点金属を除去する工程と、前記レジストパターン
を除去する工程と、前記高融点金属をマスクとしてイオ
ン注入を行ない、第１導電型の高濃度層を形成する工程
と、前記金属膜をマスクとして前記高融点金属を除去す
る工程と、を含むことを特徴とする半導体装置の製造方
法である。

さらに、本発明は、半導体基板に第１導電型の低濃度層
を形成する工程と、前記基板上に開口部を有するフォト
レジストパターンを形成する工程と、全面に高融点金属
を堆積する工程と、前記開口部の側壁以外に金属膜を形
成する工程と、前記金属膜をマスクとして前記側壁の前
記高融点金属を除去するとともに前記側壁以外の露出し
た前記高融点金属をスルーイオン注入に適した膜厚にす
る工程と、前記高融点金属をマスクとしてイオン注入を
行ない、第１導電型の高濃度層及び中間濃度層を同時に
形成する工程と、前記金属膜をマスクとして前記高融点
金属を除去する工程と、を含むことを特徴とする半導体
装置の製造方法である。

（ホ）作　用 本発明によれば、高融点金属の堆積条件を制御すること
によりゲート電極寸法を決めることができる。堆積条件
の制御はゲート電極のサイドエツチング量のそれよりも
容易である。

また、斜め方向からのイオン注入を行なうことにより、
容易にゲート電極直下に中間濃度層を形成することがで
きる。

（へ）実施例 第１図ａ乃至ｅは本発明の第１の実施例を説明するため
の工程説明図であり、以下にこの図に基づいて第１の実
施例について説明する。

半絶縁性ＧａＡｓ基板１０にシリコンイオンを加速電圧
２０ｋＶ、ドーズ量５　Ｘ　１０　”ｃｍ−”で注入し
、ｎ層（低濃度層）１１を形成した後、開口部１、を有
するレジストパターン１２を形成する（第２図ａ）。

全面にタングステンシリサイド（高融点金属＝ＷＳｉり
１３を低パワーのスパッタ（具体的には電子サイクロト
ロンプラズマ共鳴ＣＶＤ）で３０００人堆積する。ＷＳ
　ｉｘｌ　３は低パワーで堆積されるので、横方向、す
なわち開口部１８が小さくなる方向にも堆積される。全
面に白金（金属膜：Ｐｔ）１４を蒸着原子の直進性の良
い電子ビーム蒸着法によって堆積する（第１図ｂ）。開
口部１８内に形成されるＰｔ　１４の寸法は開口部１８
の寸法よりも小さくなる。

微弱なドライエツチングによりレジストパターン１２側
壁部のＷＳＩＸ１３を除去する（第１図Ｃ）。

レジストパターン１２を除去することにより、該レジス
トパターン１２上のＷＳＩＸ１３及びＰｔ１４を除去し
た後、Ｗ　Ｓ　ｉ　ｘｉ　３をマスクとして、シリコン
イオンを加速電圧８０ｋＶ、ドーズ量２　Ｘ　１０　”
Ｃｍ−”で注入することによってｎ　’ｐ層（高濃度層
）１５を形成する（第１図ｄ）。

Ｐｔ１４をマスクとしてＷｓｉｘ１３を異方性ドライエ
ツチングによって除去した後、シリコンイオンを加速電
圧４０ｋＶ、ドーズ量ｌＸｌ０’１ｃｍ−”で注入し、
ｎ層層（中間濃度層）１６を形成する。そして、８００
℃、２０分間の熱処理を加え、オーミック電極１７を形
成することでＬ　Ｄ　Ｄ構造のＧａＡｓ　　ＭＥＳＦＥ
Ｔが完成する（第１図ｅ）。

第２図ａ乃至ｄは本発明の第２の実施例を説明するため
の工程説明図であり、以下にこの図に基ライて第２の実
施例について説明スル。

半絶縁性ＧａＡｓ基板２０にシリコンイオンを加速電圧
２０ｋＶ、ドーズ量５×１ｏ目ＣＩＮ”で注入し、ｎ層
（低濃度層）２１を形成した後、開口部２８を有するレ
ジストパターン２２を形成し、さらに、ななめイオン注
入法によりシリコンイオンを加速電圧４０ｋＶ、ドーズ
量５　Ｘ　１０　”ｃｍ−”で注入し、レジスト開口部
２８内にｎ層層（中間濃度層）２６を形成する（第２図
ａ）。なお、本実施例では２方向からななめイオン注入
し、２箇所に中間濃度層を形成しているが、１方向だけ
のななめイオン注入によって１箇所だけに中間濃度層を
形成してもよい。

全面にタングステンシリサイド（ＷＳｉｘ）２３を低パ
ワーのスパッタ（具体的には電子サイクロトロンプラズ
マ共鳴ＣＶＤ）で３０００人堆積する。ＷＳＩＸ２３は
低パワーで堆積されるので横方向、すなわち、開口部２
８が小さくなる方向にも堆積される。全面に白金（Ｐｔ
）２４を蒸着原子の直進性の良い電子ビーム蒸着法によ
って堆積する。開口部２８内に形成されるＰｔ１４の寸
法は開口部２８の寸法よりも小さくなる。微弱なドライ
エツチングによりレジストパターン２２側壁部のＷＳ　
ｉｘ２３を除去する（第２図ｂ）。

レジストパターン２２を除去することにより、該レジス
トパターン２２上のＷ　Ｓ　ｒ　ｘ２３及びＰｔ２４を
除去した後、ＷＳ　ｉｘ２３をマスクとして、シリコン
イオンを加速電圧８０ｋＶ、ドーズ量２　Ｘ　１０　”
ｃｍ−”で注入することによってｎ層層（高濃度層）２
５を形成する（第２図Ｃ）。

Ｐｔ２４をマスクとしてＷＳ　ｊｘ２３を異方性ドライ
エツチングによって除去した後、８００℃。

２０分間の熱処理を加え、オーミック電極２７を形成す
ることで、ゲート電極直下に中間濃度層が存在する構造
のＧａＡｓ　　ＭＥＳＦＥＴが完成する（第２図ｄ）。

第３図ａ乃至ｄは本発明の第３の実施例を説明するため
の工程説明図であり、以下にこの図に基づいて第３の実
施例について説明する。

半絶縁性ＧａＡｓ基板３０にシリコンイオンを加速電圧
１５ｋＶ、ドーズ量７Ｘ１０’″ｃｍ−８で注入し、ｎ
層（低濃度層）３１を形成した後、開口部３８を有する
レジストパターン２２を形成し、ざらに、ななめイオン
注入法によりシリコンイオンを加速電圧３０ｋＶ、ドー
ズ量８　Ｘ　１０　”ｃｍ−”で注入し、レジスト開口
部３８内にｎ層層（中間濃度層）３６を形成する（第３
図ａ）。なお、本実施例では２方向からななめイオン注
入し、２＠所に中ｒｒｊｊ濃度層を形成しているが、１
方向だけのななめイオン注入によって１箇所だけに中間
濃度層を形成してもよい。続いて、マグネシウムイオン
を加速電圧８０ｋＶ、ドーズ量８　Ｘ　１０　”ｃｍ−
”で注入し、９層３９を形成する。この９層３９により
短チヤネル効果を抑制することができる。

全面に窒化タングステンシリサイド（高融点金属：ＷＳ
ｉＮ）３３を低パワーのスパッタ（具体的には電子サイ
クロトロンプラズマ共鳴ＣＶＤ）で３０００人スパッタ
堆積する。ＷＳｉＮ３３は低パワーで堆積されるので横
方向、すなわち開口部１８が小さくなる方向にも堆積さ
れる。

全面にチタン（Ｔｉ）５０人／金（Ａｕ）２０００人３
４を抵抗加熱法によって堆積する。開口部３８に形成さ
れるＴ　ｉ　／　Ａ　ｕ　３４の寸法は開口部３８の寸
法よりも小さくなる。

微弱なドライエツチングによりレジストパターン３２側
壁部のＷＳｉＮ３３を除去する（第３図ｂ）。

レジストパターン３２を除去することにより、該レジス
トパターン３２上のＷＳｉＮ３３及びＴ　４　／　Ａ　
ｕ　３４を除去した後、ＷＳｉＮ３３をマスフとして、
シリコンイオンを加速電圧８０ｋＶ、ドーズ量２×１０
目ｃｍ”　”で注入し、ｎ十層（高濃度層）３５を形成
する（第３図Ｃ）。

ＡｕをマスクとしてＷＳｉＮ３３を異方性ドライエツチ
ングによって除去した後、シリコンイオンを加速電圧５
０ｋＶ、ドーズ量８×１０目ｃｍ−’で注入し、ｎ層層
（中間濃度層）３６′を形成する。

そして、８００℃、２０分間の熱処理を加え、オーミッ
ク電極３７を形成することで、短チヤネル効果を抑制し
たゲート電極直下に中間濃度層が存在する構造のＧａＡ
ｓ　　ＭＥＳＦＥＴが完成する（第２図ｄ）。

本実施例では、ｎ′層３６とｎ＋層３５の中間の濃度の
ｎ′層３６゛を設けているので、第１．２の実施例に比
し、さらに特性が向上する。

なお、第１．３の実施例において、ＷＳｉｘまたはＷＳ
ｉＮのエツチング量を大きくし、露出したＷＳｉｘまた
はＷＳｉＮの膜厚を３００人程度にまで減少させること
により、０１層とｎ層層を同時に形成することができる
。

上述の各実施例では本発明方法をＧａＡｓ　　ＭＥＳＦ
ＥＴに適用した場合について説明したが、ＨＥＭＴ、Ｍ
Ｉ　５ＦＥＴ等にも適用することができる。

（ト）発明の効果 本発明は以上の説明から明らかなように、ゲート電極の
制御性が向上するので、歩留りの大幅な向上を企図し得
る。

また、斜め方向からのイオン注入により容易にゲート電
極直下に中間濃度層を形成することができる。

【図面の簡単な説明】

第１図ａ乃至ｅは本発明の第１の実施例を説明するため
の工程説明図、第２図ａ乃至ｄは本発明の第２の実施例
を説明するための工程説明図、第３図ａ乃至ｄは本発明
の第３の実施例を説明するための工程説明図、第４図ａ
乃至ｅは従来のＬＤＤｌｌｌ造のＧａＡｓ　　ＭＥＳＦ
ＥＴの工程説明図である。 １０．２０．３０．４０−・・半絶縁性ＧａＡｓ基板、
１１．２１．３１．４１・・・ｎ層、１２．２２．３２
．４３・・・レジストパターン、１３、２３、４　２　
・−ＷＳ　　ｉ　！、　　１　４、２４−Ｐｔ、１５．
２５．３５．４６・・・高濃度層、１６．２６．３６．
３６°　　４７・・・中間濃度層、１７．２７．３７．
４８・・・オーミック電極、３９　・ｐ層、３３−ＷＳ
　ｉ　Ｎ、３４＝−Ｔｉ／Ａｕ、４４・・・５ｉＯ１，
４５・・・Ｓ＋０＊側壁。 ＼１０

Claims (5)

【特許請求の範囲】
1. （１）半導体基板に第１導電型の低濃度層を形成する工
   程と、前記基板上に開口部を有するレジストパターンを
   形成する工程と、全面に高融点金属を堆積する工程と、
   前記開口部の側壁以外に金属膜を形成する工程と、前記
   金属膜をマスクとして前記側壁の前記高融点金属を除去
   する工程と、前記レジストパターンを除去する工程と、
   前記高融点金属をマスクとしてイオン注入を行ない、第
   １導電型の高濃度層を形成する工程と、前記金属膜をマ
   スクとして前記高融点金属を除去する工程と、前記金属
   膜をマスクとしてイオン注入を行ない、第１導電型の中
   間濃度層を形成する工程と、を含むことを特徴とする半
   導体装置の製造方法。
2. （２）半導体基板に第１導電型の低濃度層を形成する工
   程と、前記基板上に開口部を有するレジストパターンを
   形成する工程と、前記レジストパターンをマスクとして
   ななめ方向からイオン注入を行ない、第１導電型の中間
   濃度層を形成する工程と、全面に高融点金属を堆積する
   工程と、前記開口部の側壁以外に金属膜を形成する工程
   と、前記金属膜をマスクとして前記側壁の前記高融点金
   属を除去する工程と、前記レジストパターンを除去する
   工程と、前記高融点金属をマスクとしてイオン注入を行
   ない、第１導電型の高濃度層を形成する工程と、前記金
   属膜をマスクとして前記高融点金属を除去する工程と、
   を含むことを特徴とする半導体装置の製造方法。
3. （３）半導体基板に第１導電型の低濃度層を形成する工
   程と、前記基板上に開口部を有するレジストパターンを
   形成する工程と、全面に高融点金属を堆積する工程と、
   前記開口部の側壁以外に金属膜を形成する工程と、前記
   金属膜をマスクとして前記側壁の前記高融点金属を除去
   するとともに前記側壁以外の露出した前記高融点金属を
   スルーイオン注入に適した膜厚にする工程と、前記高融
   点金属をマスクとしてイオン注入を行ない、第１導電型
   の高濃度層及び中間濃度層を同時に形成する工程と、前
   記金属膜をマスクとして前記高融点金属を除去する工程
   と、を含むことを特徴とする半導体装置の製造方法。
4. （４）前記高融点金属は電子サイクロトロン共鳴プラズ
   マＣＶＤ法により堆積することを特徴とする請求項１乃
   至３の何れかに記載の半導体装置の製造方法。
5. （５）前記レジストパターンをマスクとしてイオン注入
   を行ない、第２導電型のイオン注入層を形成することを
   特徴とする請求項１乃至３の何れかに記載の半導体装置
   の製造方法。