JPS5843561A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS5843561A JPS5843561A JP56142109A JP14210981A JPS5843561A JP S5843561 A JPS5843561 A JP S5843561A JP 56142109 A JP56142109 A JP 56142109A JP 14210981 A JP14210981 A JP 14210981A JP S5843561 A JPS5843561 A JP S5843561A
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- gate electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、本発明は１Ｍ０ａ型半導体装置の製造方法の改良に関
、する。
、する。
従来、相補型ＭＯ８半導体装置（以下Ｃ’Ｍ、０８と称
す）は以下に梼べる〜ような方法によって製造、されて
いる。
す）は以下に梼べる〜ような方法によって製造、されて
いる。
寥ず、ｎ型シリコン基板にボロンを選択拡散してｐウェ
ル領域を形成した後、ｊ１択酸化によりｎチャ杢ル及び
、ｐチャネルのＭＯＳ）ランジスタ形成予定部を電気的
に分離するためのフィールド酸化膜を一形成する。次に
、各トランジスタ形成予定部上にシリコン酸化膜を介し
てグー１電極を夫々選択−に形成する。つづいて、ｎチ
ャネルＭＯＩ９）ランジスタ形成予定部すなわちｐウェ
ル領−以外なレジス）Ｍで液種し、このｐウェル領声キ
のゲート電極及びレジスト膜。
ル領域を形成した後、ｊ１択酸化によりｎチャ杢ル及び
、ｐチャネルのＭＯＳ）ランジスタ形成予定部を電気的
に分離するためのフィールド酸化膜を一形成する。次に
、各トランジスタ形成予定部上にシリコン酸化膜を介し
てグー１電極を夫々選択−に形成する。つづいて、ｎチ
ャネルＭＯＩ９）ランジスタ形成予定部すなわちｐウェ
ル領−以外なレジス）Ｍで液種し、このｐウェル領声キ
のゲート電極及びレジスト膜。
フィールド酸化膜をマスクとして、該ｐウェル領域に砒
素をイオン注入する。つづいて、前記レジスト膜を除去
した後、ｐチャ゛ネルＭＯＩ９）ランジスタ形成予足部
すなわ％ｎ型シリコン基板以外にレジスト膜を被覆し、
このｎ型シリコン基板上のゲート電極及びレジスト膜、
フィールド酸化膜をマスクとして、該ｎ型シリコン基板
上にボロンをイオン注入する。つづいて、前記レジスト
膜を除去した後、ｐウェル領域の砒素イオン注入層及び
ｎ型シリコン基板のボロンイオン注入層に活性化熱処理
゛を施し、ｐウェル領域にｎ 型のソース、ドレイン領
域、ｎ型シリコン基板にｐ＋型のソース、ドレイン領域
を夫々形成する。ひｉつづき、ゲート電極をマスクとし
てシリコン酸化膜をエツチング除去し。
素をイオン注入する。つづいて、前記レジスト膜を除去
した後、ｐチャ゛ネルＭＯＩ９）ランジスタ形成予足部
すなわ％ｎ型シリコン基板以外にレジスト膜を被覆し、
このｎ型シリコン基板上のゲート電極及びレジスト膜、
フィールド酸化膜をマスクとして、該ｎ型シリコン基板
上にボロンをイオン注入する。つづいて、前記レジスト
膜を除去した後、ｐウェル領域の砒素イオン注入層及び
ｎ型シリコン基板のボロンイオン注入層に活性化熱処理
゛を施し、ｐウェル領域にｎ 型のソース、ドレイン領
域、ｎ型シリコン基板にｐ＋型のソース、ドレイン領域
を夫々形成する。ひｉつづき、ゲート電極をマスクとし
てシリコン酸化膜をエツチング除去し。
ゲート酸化膜を形成するンさらに、全面にＣＶＤ−８１
０，’膜を堆積し、コンタクトホールを開孔した後、Ａ
Ｉ電極を形成し、て０ＭＯ８を製造する。
山：、 しかしながら、従来の製造方法では、ゲート電極をマス
クとして砒素とボロンを夫々イオン注入し、砒素イオン
注入層とボロンイオン注入層に！−の活性化熱処理を施
して、ｎチャネル及びｐチャネルのＭＯ８）ランジスタ
のソース。
０，’膜を堆積し、コンタクトホールを開孔した後、Ａ
Ｉ電極を形成し、て０ＭＯ８を製造する。
山：、 しかしながら、従来の製造方法では、ゲート電極をマス
クとして砒素とボロンを夫々イオン注入し、砒素イオン
注入層とボロンイオン注入層に！−の活性化熱処理を施
して、ｎチャネル及びｐチャネルのＭＯ８）ランジスタ
のソース。
ドレイン耐圧を形成する。この活性化熱処理に４、際し
て、ｔａｔ累よりもボロンの方が拡散係数が大きいため
、ボロンの横方向の拡散により、ｎチャネルＭ０８トラ
ンジスタの゛チャネル長よりも。
て、ｔａｔ累よりもボロンの方が拡散係数が大きいため
、ボロンの横方向の拡散により、ｎチャネルＭ０８トラ
ンジスタの゛チャネル長よりも。
ｐチャネルＭＯｉ９）ランジスタのチャ、ネル長が短か
くなる。こうしたｐチャネルのショート化′は各、トラ
ンジスタの寸法糸長い場合には問題とならなかった。し
かし、ＣＭＯｆ９の高集積化の要請に従い、各トランジ
スタを微細化しようとすると、前記チャネルのショート
化により、閾値電圧及びドレイン耐圧の低下を招き、か
つ容量が増大して装置の高速動作化の障害となる。
くなる。こうしたｐチャネルのショート化′は各、トラ
ンジスタの寸法糸長い場合には問題とならなかった。し
かし、ＣＭＯｆ９の高集積化の要請に従い、各トランジ
スタを微細化しようとすると、前記チャネルのショート
化により、閾値電圧及びドレイン耐圧の低下を招き、か
つ容量が増大して装置の高速動作化の障害となる。
、 そこで、ボロ、ンの横方向の拡散を計算して、 −
ｐチャネルＭＯ：Ｂトランジスタのゲート電極の幅を長
くすることｉ□）、が考えられるが、このことはＣＭＯ
＆の高集積化を阻害する一因となる。
ｐチャネルＭＯ：Ｂトランジスタのゲート電極の幅を長
くすることｉ□）、が考えられるが、このことはＣＭＯ
＆の高集積化を阻害する一因となる。
本発明は上記事情に鑑みてなされたものであ 、す、活
性化熱処理工程において生じる拡散係数の大きい不純物
品導電型のチャネルのショート化を防止するとともに導
電型の異なるＭＯ８）”ランジスタのチャネル長を設計
通りばば向二にすること゛によりｉ置の動作の良ｉ化と
゛高集□積化を達成し得るＭＯａ型半導体装置の製雇方
法を提供しようとするものであ“る。
性化熱処理工程において生じる拡散係数の大きい不純物
品導電型のチャネルのショート化を防止するとともに導
電型の異なるＭＯ８）”ランジスタのチャネル長を設計
通りばば向二にすること゛によりｉ置の動作の良ｉ化と
゛高集□積化を達成し得るＭＯａ型半導体装置の製雇方
法を提供しようとするものであ“る。
すなわち１本発明は、互ｂζに導電型の異なる活性領域
を有する半導体域体を形成する工程と。
を有する半導体域体を形成する工程と。
との基′泳゛の各活性領域にゲート電極を絶縁膜を芥し
て一択的に夫々形成する１桓と、一方の活性領域に少な
くともその上のゲート電極をマスクとして、該領域と逆
導電型で拡散係数の小さい不純物な一択的にドービシ□
グしぞ、ソース。
て一択的に夫々形成する１桓と、一方の活性領域に少な
くともその上のゲート電極をマスクとして、該領域と逆
導電型で拡散係数の小さい不純物な一択的にドービシ□
グしぞ、ソース。
ドレイン領域を形成する工程と、他方の活性領域上の少
なくともゲート電極周ｉに該ゲート磁極に対して一択エ
ツチンケ性を有する被膜な堆積する工程と、この被膜を
異方性エツチングしで前記ゲート罐極の側端部に被−を
−存させる□工程と、他方の活性領域の少なく′とも該
ゲート磁極及び前記残存被膜を妄スクとしソ、該頷城と
逆導電型で前記不純物より拡散係数の大きい不純物な着
駅的にドーピングして、ソース、ド・レイン領域を形成
する工程とを具備することを特徴とするものである。
なくともゲート電極周ｉに該ゲート磁極に対して一択エ
ツチンケ性を有する被膜な堆積する工程と、この被膜を
異方性エツチングしで前記ゲート罐極の側端部に被−を
−存させる□工程と、他方の活性領域の少なく′とも該
ゲート磁極及び前記残存被膜を妄スクとしソ、該頷城と
逆導電型で前記不純物より拡散係数の大きい不純物な着
駅的にドーピングして、ソース、ド・レイン領域を形成
する工程とを具備することを特徴とするものである。
本発明における半導体基体としては、第１導電型の基板
に第２導電型のウェル領域な選択的に形成したもの、あ
るい４は絶縁基板上に第１・導電型、第２導電薯の半導
体層を隣接して設けたもの等を挙げることができる。
′本発明に使用されるゲート電極の材料として
は１例えば、多結晶シリコン、アルミニウム。
に第２導電型のウェル領域な選択的に形成したもの、あ
るい４は絶縁基板上に第１・導電型、第２導電薯の半導
体層を隣接して設けたもの等を挙げることができる。
′本発明に使用されるゲート電極の材料として
は１例えば、多結晶シリコン、アルミニウム。
モリブデン、タングステン等の高融点金属またはモリブ
デンνリチ、イド、タングステンνす・サイド等の金属
硅化物等を挙げることができる。
デンνリチ、イド、タングステンνす・サイド等の金属
硅化物等を挙げることができる。
本発明に使用される被膜としては１例えば。
Ｃ・ＶＤ−８ｉ０．膜、シリコン窒化膜等の絶縁被膜あ
るいは五１．＾４ｊ′合金、その他の金属等ゲート電極
に対して一択エッチング性を有するものであればよい。
るいは五１．＾４ｊ′合金、その他の金属等ゲート電極
に対して一択エッチング性を有するものであればよい。
゛
また１本発明で形成される残存被膜は、拡散ｈ′百の大
きい不純物のドーピングに際して、、マスクの役目をす
る。このため、後の活性化熱処理工程において、該不純
物が横方向に拡散しても。
きい不純物のドーピングに際して、、マスクの役目をす
る。このため、後の活性化熱処理工程において、該不純
物が横方向に拡散しても。
チャネルのショート化を防止す、ることができる。
以下、一本発明の一実施例を第１図〜第６図を参照して
説明する。 、 （１） まず、ｆｉ型シリコン島板１にボロンを選択
拡散してｐ・ウェル領域２を形成した後、ｊｌｌ酸酸化
よりｎチャネル及びｐチャネルのＭＯ＆トランジスタ形
成予定部ＪｌｓＪ１を電気的に分離するためのフィール
ド酸化Ｍ４を形成した。つづいて、熱酸化処理を施して
各トランジスタ形成予定部１１＠Ｊｌにシリコン酸化膜
ｌ＠＊５Ｎを形成した後、全面に例えば多結晶シリ７１
層を堆積し―パターニングしてシリコン酸化膜５１ｓ５
１上にゲート電極６１．６１を選択的に形成、、：した
。ひきつづき、・−い ｐチャネルＭＯ８）ランジスｌり形成予定部１１をレジ
スト膜１で被覆した後、該レジスト膜１、フィールド酸
化膜４及びｎチャネルＭＯＩ９トランジスタ形成予定部
ａＩ上のゲート電極ｄ、をマスクとして、砒素のイオン
注入を行い１、砒、素イオン注入層８□・、８．を形成
した（第１図図、・示）、。
説明する。 、 （１） まず、ｆｉ型シリコン島板１にボロンを選択
拡散してｐ・ウェル領域２を形成した後、ｊｌｌ酸酸化
よりｎチャネル及びｐチャネルのＭＯ＆トランジスタ形
成予定部ＪｌｓＪ１を電気的に分離するためのフィール
ド酸化Ｍ４を形成した。つづいて、熱酸化処理を施して
各トランジスタ形成予定部１１＠Ｊｌにシリコン酸化膜
ｌ＠＊５Ｎを形成した後、全面に例えば多結晶シリ７１
層を堆積し―パターニングしてシリコン酸化膜５１ｓ５
１上にゲート電極６１．６１を選択的に形成、、：した
。ひきつづき、・−い ｐチャネルＭＯ８）ランジスｌり形成予定部１１をレジ
スト膜１で被覆した後、該レジスト膜１、フィールド酸
化膜４及びｎチャネルＭＯＩ９トランジスタ形成予定部
ａＩ上のゲート電極ｄ、をマスクとして、砒素のイオン
注入を行い１、砒、素イオン注入層８□・、８．を形成
した（第１図図、・示）、。
（１） 次に、レジスト膜１を除去した後、ＣＶＤ法
により全面に、８ｊＯ，膜９を堆積した（第２、図図示
）、つづい、て、＝反、応性イオンエツチングの雰囲気
に曝し、８１０，１ｉ１９の膜厚分もしくはそれよ、り
少しオーバ、−に異、方性エッ、チングすることにより
、ゲート電極＄１．＃、の側端部に８１０．１０．．１
０電を残存させた（第６３図図示）。 − （至））、次に、ｎチャネルＭ０Ｂトランジスタ形成予
定部Ｊ１ を・し、ジス、） Ｎ ７ ’で被覆し５て
、該、レジ、スト膜、７′２− フィールド酸化膜４．
ＰチャネルＭ ０８ ト、クンジスタ形成予だｍａｒｓ
上゛、゛ 、、、、ヶー、電極５．−１あび、ヶー、電極、５．。
により全面に、８ｊＯ，膜９を堆積した（第２、図図示
）、つづい、て、＝反、応性イオンエツチングの雰囲気
に曝し、８１０，１ｉ１９の膜厚分もしくはそれよ、り
少しオーバ、−に異、方性エッ、チングすることにより
、ゲート電極＄１．＃、の側端部に８１０．１０．．１
０電を残存させた（第６３図図示）。 − （至））、次に、ｎチャネルＭ０Ｂトランジスタ形成予
定部Ｊ１ を・し、ジス、） Ｎ ７ ’で被覆し５て
、該、レジ、スト膜、７′２− フィールド酸化膜４．
ＰチャネルＭ ０８ ト、クンジスタ形成予だｍａｒｓ
上゛、゛ 、、、、ヶー、電極５．−１あび、ヶー、電極、５．。
°１゜
部の残存８． Ｏ、Ｉ Ｏ竜をマスクとして、ボロンの
イオン注入を行い、ボロンイ、オン注入層Ｌ１１．１１
電を形成した（第４図図示）、。
イオン注入を行い、ボロンイ、オン注入層Ｌ１１．１１
電を形成した（第４図図示）、。
この際、ゲート電極６１２、の側端部に形成された残存
８ＩＯ，１０，はボロンのイオン注入に対するマスクど
して作用するので、形成されＯｖ）次に、レジス）ｌｉ
Ｆ’を除去した後、活性化熱処理を施し、１１ ｍの
ソース、ドレイン領域１１．１１Ｉ及びｐ 型のソース
、ドレイン領域１４．１５を形成した。この活性化熱処
理の際、ボロンは砒素よりも拡散係数が大１１、間の長
さを残存８１０，１０１の幅だけ長くしであるので、ｎ
チャネル及びｐチャネルのＭ０８トランジスタのチャネ
ル長は設計通りほぼ同一となる。つづいて、残存８１０
゜ｊｌｅ’ｌをエツチング除去し、ゲート酸化膜１ｇ、
、１ｇ、を形成した（第５図図示）。
８ＩＯ，１０，はボロンのイオン注入に対するマスクど
して作用するので、形成されＯｖ）次に、レジス）ｌｉ
Ｆ’を除去した後、活性化熱処理を施し、１１ ｍの
ソース、ドレイン領域１１．１１Ｉ及びｐ 型のソース
、ドレイン領域１４．１５を形成した。この活性化熱処
理の際、ボロンは砒素よりも拡散係数が大１１、間の長
さを残存８１０，１０１の幅だけ長くしであるので、ｎ
チャネル及びｐチャネルのＭ０８トランジスタのチャネ
ル長は設計通りほぼ同一となる。つづいて、残存８１０
゜ｊｌｅ’ｌをエツチング除去し、ゲート酸化膜１ｇ、
、１ｇ、を形成した（第５図図示）。
ひきつづき、全面にＣＶＤ−５ｔｏ、膜１１を堆積し、
コンタク゛トホール１８・・・を開孔した後、全面にム
１１１１を真空蒸着し、これをバターニレ′グ′じてコ
？ｌ！クトホール１，８・・・を介し形成し、νンタリ
ングを行って相補型ＭＯ８半導体装置を製造した（第６
図図示）。
コンタク゛トホール１８・・・を開孔した後、全面にム
１１１１を真空蒸着し、これをバターニレ′グ′じてコ
？ｌ！クトホール１，８・・・を介し形成し、νンタリ
ングを行って相補型ＭＯ８半導体装置を製造した（第６
図図示）。
しかして１本発明によれば、拡散係数の大きいボロンを
拡散させるｐチャネルＭＯ８）ランｇｋｏ、１０．及び
ゲート電極６雪をマスクとしてボロンをイオン注入する
ので８、形成されるボロンイオン注入層ｉｐ、、ｘｘ１
間の長さが残存８１０．１１）、の幅だけ長くなる。こ
の結果。
拡散させるｐチャネルＭＯ８）ランｇｋｏ、１０．及び
ゲート電極６雪をマスクとしてボロンをイオン注入する
ので８、形成されるボロンイオン注入層ｉｐ、、ｘｘ１
間の長さが残存８１０．１１）、の幅だけ長くなる。こ
の結果。
きいボロンが横方向に拡散してもｐチャｆｓ、＝のショ
ート化を防止できる。このため、閾値−圧、及びドレイ
ン耐圧の低下を招くことなく装置の高速動作化を達成で
きる。さらに、ｎチャネル及びｐチャネルのＭＯ８）ラ
ンジスタのチャネル長を設計通りほぼ゛同一にすること
ができるため、￥Ｉ置の動作の良好化及び高集積化を達
成できる。
ート化を防止できる。このため、閾値−圧、及びドレイ
ン耐圧の低下を招くことなく装置の高速動作化を達成で
きる。さらに、ｎチャネル及びｐチャネルのＭＯ８）ラ
ンジスタのチャネル長を設計通りほぼ゛同一にすること
ができるため、￥Ｉ置の動作の良好化及び高集積化を達
成できる。
なお〜１本発明方法は上記実施例の如く相補型ＭＯ８半
導体装置の製造に限らず、１チツプ上にｎチャネルとｐ
チャネルのＭ０８トランジスタを有する半導体装置の製
造にも適用しうる。
導体装置の製造に限らず、１チツプ上にｎチャネルとｐ
チャネルのＭ０８トランジスタを有する半導体装置の製
造にも適用しうる。
以上詳述した如く１本発明によれば、拡散係数の大きい
不純物を拡散させることにより形成されるチャネルのシ
ョート化を防止して、閾値電圧及びドレイン耐圧の低下
を招くことなく装置の毘速動作化を達成し、さらに、導
電型の興なるＭＯ８）ランジスタの□・チャネル長を設
計通りほぼ同一にすることによ」ノ装置の動作の良好化
及び高集積化を達成し＄ Ｍ Ｏ８ｔｌｉ半導体装置の
製造方法を提供できる（・のである。
不純物を拡散させることにより形成されるチャネルのシ
ョート化を防止して、閾値電圧及びドレイン耐圧の低下
を招くことなく装置の毘速動作化を達成し、さらに、導
電型の興なるＭＯ８）ランジスタの□・チャネル長を設
計通りほぼ同一にすることによ」ノ装置の動作の良好化
及び高集積化を達成し＄ Ｍ Ｏ８ｔｌｉ半導体装置の
製造方法を提供できる（・のである。
第１図〜第６図は１本発明の実施例における図である。
１・・・ｎ型シリコン基板、２・・・ｐウェル領域。
４・・・フィールド酸化膜＊’ｌｌ’ｌ用ゲート電極、
９・・・８１０．膜、１０．．１０雪・・・残存１９ｉ
ｏ雪。 １１．１３・・・ｎ 型ソース、ドレイン領域。 １４．１５…ｐ十型ソース、ドレイン領域。 １ｇ、、１６１＆−・ゲート酸化膜、１１１．Ｉ！０゜
２１・・・Ａ／電極。 出軸人代理人 弁理土鈴 圧式 彦 ｉ： ・：： 、゛・−１ ′１ｉ。 第１ｍｌ 第３図。 第４■ 第５図 第６図
９・・・８１０．膜、１０．．１０雪・・・残存１９ｉ
ｏ雪。 １１．１３・・・ｎ 型ソース、ドレイン領域。 １４．１５…ｐ十型ソース、ドレイン領域。 １ｇ、、１６１＆−・ゲート酸化膜、１１１．Ｉ！０゜
２１・・・Ａ／電極。 出軸人代理人 弁理土鈴 圧式 彦 ｉ： ・：： 、゛・−１ ′１ｉ。 第１ｍｌ 第３図。 第４■ 第５図 第６図
Claims (1)
- 互いに導電型の異なる活性領域を有する半導体基体を形
成する工程と、この基体の各活性領域にゲート電極を絶
縁膜を介して選択的に夫々形成する工程と、一方の活性
領域に少なくともその上のゲート電極をマスクとして該
領域と逆導電型で拡散係数の小さい不純物な選択的にド
ーピングして、ソース、ドレイン領域を形成する工程と
、他方の活性領域上の少なくともゲート電極周囲に該ゲ
ート電極に対して選択エツチング性を有する被膜を堆積
する工程と、この被膜を異方性エツチングして１紀ゲー
ト電極の側′端部に被膜を残存させる工程と、他方の活
性領域に少なくとも該ゲート電極及び前記残存被膜、を
マスクとして、該領域と逆導電臘で前記不純物より拡散
係数の大きい不純物な選択的（ニド−ピングして、ソー
ス、ドレイン領域を形成する工程とを具備することを特
徴とするＭＯａ型半導体装置の装填方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142109A JPS5843561A (ja) | 1981-09-09 | 1981-09-09 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142109A JPS5843561A (ja) | 1981-09-09 | 1981-09-09 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5843561A true JPS5843561A (ja) | 1983-03-14 |
Family
ID=15307625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142109A Pending JPS5843561A (ja) | 1981-09-09 | 1981-09-09 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202660A (ja) * | 1983-04-21 | 1984-11-16 | シ−メンス・アクチエンゲゼルシヤフト | 電界効果トランジスタ回路の製造方法 |
-
1981
- 1981-09-09 JP JP56142109A patent/JPS5843561A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202660A (ja) * | 1983-04-21 | 1984-11-16 | シ−メンス・アクチエンゲゼルシヤフト | 電界効果トランジスタ回路の製造方法 |
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