JPS6236874A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6236874A JPS6236874A JP60176752A JP17675285A JPS6236874A JP S6236874 A JPS6236874 A JP S6236874A JP 60176752 A JP60176752 A JP 60176752A JP 17675285 A JP17675285 A JP 17675285A JP S6236874 A JPS6236874 A JP S6236874A
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- Japan
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- source
- substrate
- gate
- compound semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１「−■族の化合物半導体装置、特にそのチャ
ネル領域に於いてソース側とドレイン側のキャリア濃度
全圧電分極効果によって変化させた化合物半導体電界効
果トランジスタに関する。
ネル領域に於いてソース側とドレイン側のキャリア濃度
全圧電分極効果によって変化させた化合物半導体電界効
果トランジスタに関する。
マイクロエレクトロニクスは現代産業進展の基盤となり
、また社会生活に大きい影響を与えている。現在このマ
イクロエレクトロニクスの主役はシリコン（Ｓｌ）半導
体装置であって、トランジスタ素子の微細化によって高
速化と集積度の増大に大きい効果をあげている。
、また社会生活に大きい影響を与えている。現在このマ
イクロエレクトロニクスの主役はシリコン（Ｓｌ）半導
体装置であって、トランジスタ素子の微細化によって高
速化と集積度の増大に大きい効果をあげている。
更にシリコンの物性に基づく限界を超える動作速度の向
上々どを実現するために、キャリアの移動度がシリコン
より遥かに大きい砒化ガリウム（ＧａＡｓ ）などの化
合物半導体を用いる半導体装置が開発されている。
上々どを実現するために、キャリアの移動度がシリコン
より遥かに大きい砒化ガリウム（ＧａＡｓ ）などの化
合物半導体を用いる半導体装置が開発されている。
化合物半導体を用いるトランジスタとしては、その製造
工程が簡単であるなどの理由によって電界効果トランジ
スタ、特にショットキバリア形電界効果トランジスタの
開発が先行しているが、その利点を十分に発揮した集積
回路装智の実用化への努力が重ねられている。
工程が簡単であるなどの理由によって電界効果トランジ
スタ、特にショットキバリア形電界効果トランジスタの
開発が先行しているが、その利点を十分に発揮した集積
回路装智の実用化への努力が重ねられている。
ショットキバリア形電界効果トランジスタ（以下ＭＥＳ
ＦＥＴと略称する）は現在化合物半導体、特にＧａＡａ
を半導体材料とする例が多いが、その構造の一例を第１
図の模式側断面図に示す。
ＦＥＴと略称する）は現在化合物半導体、特にＧａＡａ
を半導体材料とする例が多いが、その構造の一例を第１
図の模式側断面図に示す。
図に示す従来例においては、半絶縁性ＧａＡｓ基板１１
に、例えばイオン注入法によって或いは不純物全ドープ
したＧａＡｓエピタキシャル成長層によって、ｎ形チャ
ネル層１２が形成され、このｎ形チャネル層１２上にシ
ョットキ接触するゲート電極１３が配設される。
に、例えばイオン注入法によって或いは不純物全ドープ
したＧａＡｓエピタキシャル成長層によって、ｎ形チャ
ネル層１２が形成され、このｎ形チャネル層１２上にシ
ョットキ接触するゲート電極１３が配設される。
このゲート電極１３をマスクとするイオン注入法によっ
て不純物が導入されて、ｎ形チャネル層１２より高不純
物濃度のｎ＋形ソース及びドレイン領域１４が形成され
、絶縁膜１５が被着されて、ｎ＋形ソース及びドレイン
領域１４にオーミック接触するソース及びドレイン電極
１６が配設される０前記従来例では高速化のために、先
に述べた如く基板１１の材料にＧａＡｓを用いて、その
電子移動度μ’ｔｓｉの１．５００ ｃｌ ／ Ｖ ｓ
ｅｅ程度から４０００ｃｎ／ Ｖｓｅｃ程度に高めてい
る。
て不純物が導入されて、ｎ形チャネル層１２より高不純
物濃度のｎ＋形ソース及びドレイン領域１４が形成され
、絶縁膜１５が被着されて、ｎ＋形ソース及びドレイン
領域１４にオーミック接触するソース及びドレイン電極
１６が配設される０前記従来例では高速化のために、先
に述べた如く基板１１の材料にＧａＡｓを用いて、その
電子移動度μ’ｔｓｉの１．５００ ｃｌ ／ Ｖ ｓ
ｅｅ程度から４０００ｃｎ／ Ｖｓｅｃ程度に高めてい
る。
また構造についても高速化、高集積化のためにＭＥＳＦ
ＥＴ素子の微細化、ゲート長の短縮が進められている。
ＥＴ素子の微細化、ゲート長の短縮が進められている。
しかしながらゲート長の短縮に洋って、ゲート閾値電圧
ｖｔｈ及びに値等の特性の期待される値からの変動幅が
次第に大きくなり、かつこの変動はＧａＡｓ半導体基体
の晶帯軸に対するゲートの方向によって異なる。この所
情ショートチャネル効果の原因として、ソース及びドレ
イン領域１４に導入された高濃度の不純物のチャネル層
１２への侵入と、主として絶縁膜１５によって化合物半
導体基体に生ずる圧電分極効果が注目されている。
ｖｔｈ及びに値等の特性の期待される値からの変動幅が
次第に大きくなり、かつこの変動はＧａＡｓ半導体基体
の晶帯軸に対するゲートの方向によって異なる。この所
情ショートチャネル効果の原因として、ソース及びドレ
イン領域１４に導入された高濃度の不純物のチャネル層
１２への侵入と、主として絶縁膜１５によって化合物半
導体基体に生ずる圧電分極効果が注目されている。
圧電分極とは、例えばＧａＡｓ ＭＥＴ ＦＥＴのゲー
ト電極１３、絶縁膜１５などが半導体基体に及ぼす応力
によって、基体結晶を構成するＧａ 、 Ａｓ原子が変
位して第２図に例示する如き分極電荷分布を生ずるもの
で、ゲート闇値電圧の変動は分極電荷によりチャネル層
１２におけるキャリアの分布が変化してショットキ空乏
層が伸縮することによる。
ト電極１３、絶縁膜１５などが半導体基体に及ぼす応力
によって、基体結晶を構成するＧａ 、 Ａｓ原子が変
位して第２図に例示する如き分極電荷分布を生ずるもの
で、ゲート闇値電圧の変動は分極電荷によりチャネル層
１２におけるキャリアの分布が変化してショットキ空乏
層が伸縮することによる。
（例えばＰ、 Ｍ、 Ａｓｂｅｃｋ ｅｔ ａｌ、 ：
ＩＥＥＥ Ｔｒａｎｓａ−ｃｔｉｏｎａｏｎ Ｆ：１
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ 、 Ｖｏｌ 、 ＥＤ
−３１，４１０、Ｏｃｔ。
ＩＥＥＥ Ｔｒａｎｓａ−ｃｔｉｏｎａｏｎ Ｆ：１
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ 、 Ｖｏｌ 、 ＥＤ
−３１，４１０、Ｏｃｔ。
１９８４参照）
これは■−ｖ族等の化合物半導体においては、その結晶
が非対象故に生じるものである。
が非対象故に生じるものである。
更に半導体装置の高速化には、キャリアのドリフト速度
Ｖ−μＥ（μはキャリアの移動度、Ｅは電界強度）を増
大するために電界強度Ｅを大きくすることが当然に有効
であるが、前記従来例のソースΦドレイン間電圧等は消
費電力、耐電圧などにより制限され、従来知られている
局部的に電界を形成する手段は何れも煩雑であり、微細
化された高集積度の電界効果トランジスタ素子に実施す
るに適しない。
Ｖ−μＥ（μはキャリアの移動度、Ｅは電界強度）を増
大するために電界強度Ｅを大きくすることが当然に有効
であるが、前記従来例のソースΦドレイン間電圧等は消
費電力、耐電圧などにより制限され、従来知られている
局部的に電界を形成する手段は何れも煩雑であり、微細
化された高集積度の電界効果トランジスタ素子に実施す
るに適しない。
〔発明が解決しようとする問題点３
以上説明した如く半導体装置の高速化が進められている
が、化合物半導体基体に対する期待に十分に応えるため
に、微細化された高集積度の電界効果トランジスタ素子
のチャネル領域のキャリアのドリフト速度を増大する電
界を局部的に形成する手段が要望されている。
が、化合物半導体基体に対する期待に十分に応えるため
に、微細化された高集積度の電界効果トランジスタ素子
のチャネル領域のキャリアのドリフト速度を増大する電
界を局部的に形成する手段が要望されている。
前記問題点は、（１１０）面の■−■族の化合物半導体
を用い、ドレイン電流をｊｏｏ’ｉ）軸方向に流す様に
ゲート電極を形成し、この化合物半導体基板上に絶縁膜
を被覆すると、ゲート電極の両側で圧電分極の極性が異
々る事、言い換えればチャネル内のキャリア濃度がソー
ス側とドレイン側で異なる事を利用する本発明により解
決される。
を用い、ドレイン電流をｊｏｏ’ｉ）軸方向に流す様に
ゲート電極を形成し、この化合物半導体基板上に絶縁膜
を被覆すると、ゲート電極の両側で圧電分極の極性が異
々る事、言い換えればチャネル内のキャリア濃度がソー
ス側とドレイン側で異なる事を利用する本発明により解
決される。
ドレイン電流が（００１）軸方向に流れるようにするた
めにはゲート電極のゲート幅方向を〔１１０〕方向に配
置すれば良いのである。
めにはゲート電極のゲート幅方向を〔１１０〕方向に配
置すれば良いのである。
本発明者等は圧電分極効果について、■−■族の化合物
半導体基体に生ずる応力と絶縁膜の材料及び厚さ、半導
体基体の結晶面、晶帯軸とこの応力による圧電分極の状
態などの相関関係を研究し、ＧａＡｓ単結晶の（１１０
）面上のゲート幅方向が（１１０）方向ではゲート電極
の両側、すなわちソース側とドレイン側で圧電分極の極
性が異なることを見い出し下記の結果を得ている。
半導体基体に生ずる応力と絶縁膜の材料及び厚さ、半導
体基体の結晶面、晶帯軸とこの応力による圧電分極の状
態などの相関関係を研究し、ＧａＡｓ単結晶の（１１０
）面上のゲート幅方向が（１１０）方向ではゲート電極
の両側、すなわちソース側とドレイン側で圧電分極の極
性が異なることを見い出し下記の結果を得ている。
絶縁膜１５が二酸化シリコン（ＳｉＯ２）の場合ゲート
長≦１．５μｍ 絶縁膜１５が窒化シリコン（ＳｉｓＮ４）の場合ゲート
長≦１．５μｍ 注二 ゲート長が２１．５８ｍの場合は圧電分極の極性
は反転しくニ）１に記した様になる。
長≦１．５μｍ 絶縁膜１５が窒化シリコン（ＳｉｓＮ４）の場合ゲート
長≦１．５μｍ 注二 ゲート長が２１．５８ｍの場合は圧電分極の極性
は反転しくニ）１に記した様になる。
すなわち第３図の絶縁膜が５ｉ０４膜の如く、引張り応
力を持つ場合の圧電電荷の２次元分布に示す様に、ゲー
ト１３の右側と左側とでは圧電分極電荷の分布が異なる
のである。っまりＡ、Ｂ、Ｃ。
力を持つ場合の圧電電荷の２次元分布に示す様に、ゲー
ト１３の右側と左側とでは圧電分極電荷の分布が異なる
のである。っまりＡ、Ｂ、Ｃ。
Ｄはそれぞれに示す大きさを持つ正の電荷で、−Ａ。
−Ｂ 、 −〇 、−Ｄはそれぞれに示す大きさを持つ
負の電荷である。
負の電荷である。
そしてゲート１３の下には空乏層が延びるため、実際に
キャリアが走行するチャネルの部分に対しては、第３図
中のＣＴ（の部分の圧電分極が最も大きく影響するので
ある。従ってこの部分の圧電分極の極性を十分考慮する
必要があるのである。
キャリアが走行するチャネルの部分に対しては、第３図
中のＣＴ（の部分の圧電分極が最も大きく影響するので
ある。従ってこの部分の圧電分極の極性を十分考慮する
必要があるのである。
なお絶縁膜１５がＳｉ、Ｎ４臆の如き、用縮応力を有す
る膜の場合は、上記と逆になるのである。
る膜の場合は、上記と逆になるのである。
なお分極電荷量は、絶縁膜の厚さすなわち応力の増加に
伴って増大する。
伴って増大する。
本発明は圧電分極の前記の如き性質を利用するものであ
り、チャネル領域のソース側とドレイン側とで圧電分極
電荷の符号が異なることを利用し、チャネル内の最も影
響を与える圧電電荷の極性の負の方をドレイン電極側と
し、正の万全ソース電極側とする。
り、チャネル領域のソース側とドレイン側とで圧電分極
電荷の符号が異なることを利用し、チャネル内の最も影
響を与える圧電電荷の極性の負の方をドレイン電極側と
し、正の万全ソース電極側とする。
すなわち、第４図の８ｉ０．膜の例に示す様に、ゲート
３の左側の正の圧電々荷が誘起されている方をソース側
＄４ｓに、ゲート３の右側の負の圧電々荷が誘起されて
いる方をドレイン領域４Ｄにするのである。
３の左側の正の圧電々荷が誘起されている方をソース側
＄４ｓに、ゲート３の右側の負の圧電々荷が誘起されて
いる方をドレイン領域４Ｄにするのである。
こうすることにより、ソースとドレイン間には第５図の
バンド図に示す様に熱平衡状態において、一定のバイア
スｑＶｂｉが印加されているのと等価な状態となるので
ある。すなわち、第４図に示すように誘起された圧電々
荷によりチャネルのソース側ではキャリア濃度が域少さ
せられた状態になり、一方ドレイン側では増加させられ
た状態になる。この結果チャネル２内のキャリアである
電子は伝導帯Ｅｃの中をドレイン側からソース側へと拡
散していく。ある程度拡散がすすむとソース側の電子数
が増加し、拡散を妨げるように電位勾配が生じ、熱平衡
状態に達する。その状態が第５図に示しているのである
。
バンド図に示す様に熱平衡状態において、一定のバイア
スｑＶｂｉが印加されているのと等価な状態となるので
ある。すなわち、第４図に示すように誘起された圧電々
荷によりチャネルのソース側ではキャリア濃度が域少さ
せられた状態になり、一方ドレイン側では増加させられ
た状態になる。この結果チャネル２内のキャリアである
電子は伝導帯Ｅｃの中をドレイン側からソース側へと拡
散していく。ある程度拡散がすすむとソース側の電子数
が増加し、拡散を妨げるように電位勾配が生じ、熱平衡
状態に達する。その状態が第５図に示しているのである
。
これによってキャリアに作用する電界を強めてドリフト
速度を増大する。また、同時にソース領域側のチャネル
の空乏層の伸びのドレイン電圧依存性も少なくなシトレ
インコンダクタンスが小さくなる効果も有る。
速度を増大する。また、同時にソース領域側のチャネル
の空乏層の伸びのドレイン電圧依存性も少なくなシトレ
インコンダクタンスが小さくなる効果も有る。
〔実施例〕
以下本発明全実施例によシ具体的に説明する。
第４図はＧａＡｓ ＭＥＳ ＦＥＴにかかる本発明の一
実施例を示す模式側断面図である。
実施例を示す模式側断面図である。
本実施例では、半絶縁性ＧａＡｓ基板１の（１１０）面
に、例えばＳｉミラエネルギー５９ｋｅで、ドーズ量０
．９×１０１２Ｃ：ｒｒＬ−２程度にイオン注入し、活
性化熱処理を行って不純物濃度が５〜６×１０１６ｃｒ
ｒＬ−３程度のｎ形チャネル層２を設けている。
に、例えばＳｉミラエネルギー５９ｋｅで、ドーズ量０
．９×１０１２Ｃ：ｒｒＬ−２程度にイオン注入し、活
性化熱処理を行って不純物濃度が５〜６×１０１６ｃｒ
ｒＬ−３程度のｎ形チャネル層２を設けている。
とのＧａＡｓ基板１面上にゲート電極３を、例えばゲー
ト幅方向ｅ （１１０）方向としゲート長を約１μｍに
、タングステンシリサイド（ＷｓＳｉｍ）等を用いて形
成する。
ト幅方向ｅ （１１０）方向としゲート長を約１μｍに
、タングステンシリサイド（ＷｓＳｉｍ）等を用いて形
成する。
ゲート電極３をマスクとして、基板１に例えばｓｉ、ｔ
ｚネルイー１フ５ｋｅＶＴ、）’−スｆ １．７ Ｘ
ｌ０１３ｃＦｒＬ−２程度にイオン注入して活性化熱処
理を行い、不純物濃度がｌＸｌ０１８Ｃｒｎ”程度ノｎ
＋形ソース、ドレイン領域４８，４Ｄｋ形成する。
ｚネルイー１フ５ｋｅＶＴ、）’−スｆ １．７ Ｘ
ｌ０１３ｃＦｒＬ−２程度にイオン注入して活性化熱処
理を行い、不純物濃度がｌＸｌ０１８Ｃｒｎ”程度ノｎ
＋形ソース、ドレイン領域４８，４Ｄｋ形成する。
例えばプラズマ化学気相成長方法（Ｐ−ＣＶＤ法）によ
り、半絶縁性ＧａＡｓ基板上にＳＩＯ□膜５を厚さ例え
ば１２００ｎｍ程度被櫟する。この後、ソースφドレイ
ン電極形成の為のＳｉｎ！膜５の窓開けを行なう。
・ ｎ＋形ソース、ドレイン領域４８．４Ｄ上に、例えば金
ゲルマニウム／金（ＡｕＧｅ／Ａｕ）などを用いてソー
ス電極６、ドレイン電極７を形成する。このソース電極
６又はドレイン電極７と、ゲート電極３との間の間隔は
例えば２μｍ程度である。
り、半絶縁性ＧａＡｓ基板上にＳＩＯ□膜５を厚さ例え
ば１２００ｎｍ程度被櫟する。この後、ソースφドレイ
ン電極形成の為のＳｉｎ！膜５の窓開けを行なう。
・ ｎ＋形ソース、ドレイン領域４８．４Ｄ上に、例えば金
ゲルマニウム／金（ＡｕＧｅ／Ａｕ）などを用いてソー
ス電極６、ドレイン電極７を形成する。このソース電極
６又はドレイン電極７と、ゲート電極３との間の間隔は
例えば２μｍ程度である。
本実施例では、チャネル領域のソース側にプラス、ドレ
イン側にマイナスの電荷が前記の圧電分極によって現れ
、この電荷分布による電界（第５図のｑＶｂｉうにより
キャリアである電子が加速される。
イン側にマイナスの電荷が前記の圧電分極によって現れ
、この電荷分布による電界（第５図のｑＶｂｉうにより
キャリアである電子が加速される。
第６図（ａ） 、 （ｂ）は、本発明で作成したＭＥＳ
ＦＥＴと従来法（圧電分極電荷の利用なし）で作成し
たＭＥＳ ＦＥＴのに値（ｆｍに対応；大きい方が良い
）。
ＦＥＴと従来法（圧電分極電荷の利用なし）で作成し
たＭＥＳ ＦＥＴのに値（ｆｍに対応；大きい方が良い
）。
γ値（ドレインコンダクタンスに対応：小さい方が良い
）の比較を行った結果である。この結果から、本発明が
電界効果トランジスタの特性改善に有効であることが一
目瞭然である。
）の比較を行った結果である。この結果から、本発明が
電界効果トランジスタの特性改善に有効であることが一
目瞭然である。
上述の様にキャリアである電子のドリフト速度が増大し
て、動作速度が局くなり、また伝達コンダクタンスｇｍ
の増大ドレインコンダクタンスの改善などの効果が得ら
れる。
て、動作速度が局くなり、また伝達コンダクタンスｇｍ
の増大ドレインコンダクタンスの改善などの効果が得ら
れる。
なお以上の説明け、ＧａＡｓ ＭＥＳ ＦＥＴ ’ｆｒ
対象としているが、他の■−■族化合物半導体材料を用
い、或いは接合形、ＭＥＳ形及びヘテロ接合を用いた（
例えば、■ＩＥＭＴ等）電界効果トランジスタについて
も、本発明の方法により同様の効果が得られる。
対象としているが、他の■−■族化合物半導体材料を用
い、或いは接合形、ＭＥＳ形及びヘテロ接合を用いた（
例えば、■ＩＥＭＴ等）電界効果トランジスタについて
も、本発明の方法により同様の効果が得られる。
以上説明した如く本発明によれば、ＩＩＥＶ族の化合物
半導体電界効果トランジスタのチャネルにおけるキャリ
アのドリフト速度を増大して、高速化、ｇｍの増大ドレ
インコンダクタンスの改善などの効果が得られる。
半導体電界効果トランジスタのチャネルにおけるキャリ
アのドリフト速度を増大して、高速化、ｇｍの増大ドレ
インコンダクタンスの改善などの効果が得られる。
これにより電界効果トランジスタの特性が改善され、化
合物半導体集積回路装置の実用化に大きい効果が得られ
る。
合物半導体集積回路装置の実用化に大きい効果が得られ
る。
なお本発明は広い概念において電界効果トランジスタで
あれば適用できる０従ってショットキゲート型のＦＥＴ
、ＨＥＭＴ、ＭＩＳ、接合型のＦＥＴに適用可能である
。
あれば適用できる０従ってショットキゲート型のＦＥＴ
、ＨＥＭＴ、ＭＩＳ、接合型のＦＥＴに適用可能である
。
第１図は従来の一般的な電界効果型トランジスタの断面
図、 第２図は従来の電界効果型トランジスタの場合の圧電分
極電荷の分布の例を示す断面図、第３図は本発明に係る
電界効果型トランジスタの圧電分極電荷の分布の例を示
す断面図、第４図は本発明に係る電界効果型トランジス
タの構造断面図、 第５図はエネルギバンド図、 第６図（ａ） ｔ （ｂ）は本発明と従来例の電界効果
型トランジスタのに値とγ値の比較、を示すグラフ図で
ある。 図中、 １３．３・ ・・・・・ゲート、 １５．５
・ ・・絶縁膜、 ６ ・・・・・・・・・ソース電極、 ７ ・・・・・・・・・・・ドレイン電極。 −１代理人 弁理士 井 桁 貞 −屏 ４ 図 ５ 図 ０ ／、０ 乙θ ３．θ
ダ、θゲ°−ト長 （、メｔ７ｎン 博 ６ 図
図、 第２図は従来の電界効果型トランジスタの場合の圧電分
極電荷の分布の例を示す断面図、第３図は本発明に係る
電界効果型トランジスタの圧電分極電荷の分布の例を示
す断面図、第４図は本発明に係る電界効果型トランジス
タの構造断面図、 第５図はエネルギバンド図、 第６図（ａ） ｔ （ｂ）は本発明と従来例の電界効果
型トランジスタのに値とγ値の比較、を示すグラフ図で
ある。 図中、 １３．３・ ・・・・・ゲート、 １５．５
・ ・・絶縁膜、 ６ ・・・・・・・・・ソース電極、 ７ ・・・・・・・・・・・ドレイン電極。 −１代理人 弁理士 井 桁 貞 −屏 ４ 図 ５ 図 ０ ／、０ 乙θ ３．θ
ダ、θゲ°−ト長 （、メｔ７ｎン 博 ６ 図
Claims (1)
- 【特許請求の範囲】 III−Ｖ族化合物半導体の（１１０）面を利用し電界効
果トランジスタを作成する場合に、ドレイン電流を〔０
０１〕軸方向に流す様にゲート電極を形成する事を特徴
とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176752A JPS6236874A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置 |
| EP85307129A EP0178133B1 (en) | 1984-10-08 | 1985-10-04 | Semiconductor integrated circuit device |
| DE8585307129T DE3581159D1 (de) | 1984-10-08 | 1985-10-04 | Halbleiteranordnung mit integrierter schaltung. |
| KR1019850007310A KR900000584B1 (ko) | 1984-07-11 | 1985-10-04 | 반도체 집적회로 장치 |
| US07/158,043 US4791471A (en) | 1984-10-08 | 1988-02-16 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176752A JPS6236874A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6236874A true JPS6236874A (ja) | 1987-02-17 |
| JPH0328062B2 JPH0328062B2 (ja) | 1991-04-17 |
Family
ID=16019185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176752A Granted JPS6236874A (ja) | 1984-07-11 | 1985-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236874A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135082A (en) * | 1980-03-26 | 1981-10-22 | Toshiba Corp | Thermal head for recording two-dimensional pattern |
| JPH01273359A (ja) * | 1988-04-26 | 1989-11-01 | Nec Corp | 半導体集積回路 |
| CN1114941C (zh) * | 1997-05-28 | 2003-07-16 | 日本电气株式会社 | 半导体器件的制造方法 |
| JP2011071255A (ja) * | 2009-09-25 | 2011-04-07 | Japan Science & Technology Agency | 電子スピン共鳴生成装置および電子スピン共鳴の生成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979577A (ja) * | 1982-10-29 | 1984-05-08 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS60177679A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-08-09 JP JP60176752A patent/JPS6236874A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5979577A (ja) * | 1982-10-29 | 1984-05-08 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS60177679A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0328062B2 (ja) | 1991-04-17 |
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