JPS6395676A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6395676A JPS6395676A JP24247286A JP24247286A JPS6395676A JP S6395676 A JPS6395676 A JP S6395676A JP 24247286 A JP24247286 A JP 24247286A JP 24247286 A JP24247286 A JP 24247286A JP S6395676 A JPS6395676 A JP S6395676A
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- gate
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は特に短ゲート長を有する電界効果トランジスタ
（ＦＩＴ）の製造方法に関する。
（ＦＩＴ）の製造方法に関する。
従来の技術
従来のホトリン技術ではＤｅｅｐ ＵＶ露光法で０．５
μｍが限界とされ、実際のＦＥＴのゲート長は通常のＵ
Ｖ露光法で０・８μｍである。
μｍが限界とされ、実際のＦＥＴのゲート長は通常のＵ
Ｖ露光法で０・８μｍである。
発明が解決しようとする問題点
従来のＵＶ露光法で得られるＯ、Ｓμｍのゲート長では
、ＦＥＴ自体の駆動能力が上がらず、実際の回路の動作
周波数帯域が上らない。最近ではＥＢ露光法で０．３μ
ｍのゲート開口部が得られているが、まだ信頼性に欠け
ている。
、ＦＥＴ自体の駆動能力が上がらず、実際の回路の動作
周波数帯域が上らない。最近ではＥＢ露光法で０．３μ
ｍのゲート開口部が得られているが、まだ信頼性に欠け
ている。
問題点を解決するための手段
本発明は、従来の汎用型のＵＶ露光法により開けられた
Ｏ、Ｓμｍのゲート開口部を利用し、ゲート金属を少な
くとも３層とし、第１のゲート金属をゲート開口部の側
壁に残し、第２のゲート金属で基板との固相反応させ、
実効的にゲート長をｏ、ｅｔμｍ以下に短縮させるもの
である。
Ｏ、Ｓμｍのゲート開口部を利用し、ゲート金属を少な
くとも３層とし、第１のゲート金属をゲート開口部の側
壁に残し、第２のゲート金属で基板との固相反応させ、
実効的にゲート長をｏ、ｅｔμｍ以下に短縮させるもの
である。
作用
本発明の半導体装置の製造方法により、従来のＵＶ露光
法で０．５μｍ以下の実効ゲート長をもつＦＩＴが精度
よく製造でき、ＦＥＴ自体の駆動能力も向上し、回路の
動作周波数帯域も向上する。
法で０．５μｍ以下の実効ゲート長をもつＦＩＴが精度
よく製造でき、ＦＥＴ自体の駆動能力も向上し、回路の
動作周波数帯域も向上する。
実施例
本発明の実施例をＧａＡｓＦＥＴを例に説明する。
第１図に１本発明の一実施例を説明するためのＧａＡｓ
ＦＩＴの製造工程断面図を示す。第１図乙において、
半絶縁性Ｇ＆ムＳ基板１にホトリソ技術とイオン注入技
術によシｎ型の活性層２厚さ２０００ム、濃度４Ｘ１０
ｎ とオーミック層３厚さ５ｏｏｏＸＢ度３ Ｘ
１０” ｃｍ−３を形成する。第１図すにおいて、注
入イオンを８２０℃と１５分Ａｓ雰囲気中で活性化した
後全面にプラズマＣＶＤ５ｉＮ膜４を堆積する。第１図
Ｃにおいて、ホトエツチング技術によジオーミック層３
上にソース電極５ｇ 、 ドレイン電極６ＤをＡｕＧ
ｅ ／Ｎｉ ／Ａｕ（１５００／４００／１０００ム）
で形成する。第１図ｄにおいて、レジスト６を用いて従
来のＵＶ露光法によりゲート長が０・８μｍのゲート開
口部７を形成する。第１図ｅにおいて、拡角度蒸着によ
りＴ１を３０００人開口部内壁均−に蒸着し、ＣＦ４Ｒ
ＩＥによりゲート開口部の底面上のＴ１を除去する、こ
の時の開口部７の開口長は０．２μｍとなる。第１図ｆ
において全面に法線蒸着によりＰｔｓ、Ｔｉ８．ムｕ１
０ よりなるＰｔ／Ｔｉ／ムＵ（１０００１５００／１
０００）を蒸着しり７トオ７を行ないＦＩＴが完成する
。その後４００ ’ＣでｐｔとＧａＡｓを反応させゲー
ト金属の埋込みゲート層１１を形成する。
ＦＩＴの製造工程断面図を示す。第１図乙において、
半絶縁性Ｇ＆ムＳ基板１にホトリソ技術とイオン注入技
術によシｎ型の活性層２厚さ２０００ム、濃度４Ｘ１０
ｎ とオーミック層３厚さ５ｏｏｏＸＢ度３ Ｘ
１０” ｃｍ−３を形成する。第１図すにおいて、注
入イオンを８２０℃と１５分Ａｓ雰囲気中で活性化した
後全面にプラズマＣＶＤ５ｉＮ膜４を堆積する。第１図
Ｃにおいて、ホトエツチング技術によジオーミック層３
上にソース電極５ｇ 、 ドレイン電極６ＤをＡｕＧ
ｅ ／Ｎｉ ／Ａｕ（１５００／４００／１０００ム）
で形成する。第１図ｄにおいて、レジスト６を用いて従
来のＵＶ露光法によりゲート長が０・８μｍのゲート開
口部７を形成する。第１図ｅにおいて、拡角度蒸着によ
りＴ１を３０００人開口部内壁均−に蒸着し、ＣＦ４Ｒ
ＩＥによりゲート開口部の底面上のＴ１を除去する、こ
の時の開口部７の開口長は０．２μｍとなる。第１図ｆ
において全面に法線蒸着によりＰｔｓ、Ｔｉ８．ムｕ１
０ よりなるＰｔ／Ｔｉ／ムＵ（１０００１５００／１
０００）を蒸着しり７トオ７を行ないＦＩＴが完成する
。その後４００ ’ＣでｐｔとＧａＡｓを反応させゲー
ト金属の埋込みゲート層１１を形成する。
第２図にゲート電極だゲート電圧をＯ，−０，７゜−１
，０Ｖとかけた場合の空乏層の広がりを示す。
，０Ｖとかけた場合の空乏層の広がりを示す。
第２図より実際のゲート長Ｌｇより実効ゲート長Ｌｇｅ
ｆｆが小さくなっていることがわかる。ゲート開口部が
Ｌｇ＝０．８μｍでＴｉ ３ｏｏｏＸの場合の実効Ｌｇ
ｅｆｒは０．４μｍである。この場合の埋込み層１１の
厚さは１ｏｏｏＸである。
ｆｆが小さくなっていることがわかる。ゲート開口部が
Ｌｇ＝０．８μｍでＴｉ ３ｏｏｏＸの場合の実効Ｌｇ
ｅｆｒは０．４μｍである。この場合の埋込み層１１の
厚さは１ｏｏｏＸである。
なおゲート側壁の金属はＴｉに限らず、基板との固相反
応温度が第２のゲート金属の固相反応温度より高ければ
よい。
応温度が第２のゲート金属の固相反応温度より高ければ
よい。
また第２のゲート金属は比較的低温（３５０°Ｃ程度）
で反応するＰｄなどの金属でもよい。
で反応するＰｄなどの金属でもよい。
発明の効果
本発明によれば、従来のＵＶ露光法で０・６μｍ以下の
実効ゲート長をもつ電界効果トランジスタが製造でき、
電界効果トランジスタ自体の駆動能力が向上し、回路の
動作周波数帯域も向上した。
実効ゲート長をもつ電界効果トランジスタが製造でき、
電界効果トランジスタ自体の駆動能力が向上し、回路の
動作周波数帯域も向上した。
第１図は本発明の一実施例におけるＧａＡｇ ＦＥＥＴ
の製造方法を示す工程断面図、第２図はゲート電極下の
空乏層の広がりを模式的に描いた断面図である。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
活性層、３・・・・・・オーミック層、４・・・・・・
プラズマ０ＶＤＳｉ［膜、６．６′・・・・・・オーミ
ック電極、６・・・・・・レジスト、７・・・・・・ゲ
ート開口部、８・・・・・・第１のゲート金属（Ｔ１）
、９・・・・・・第２のゲート金属（ｐｔ）、８′・・
・・・・Ｔｉ、１０・・・・・・Ａｕ、１１・・・・・
・ｐｔとＧ＆ムＳの固相反応層。
の製造方法を示す工程断面図、第２図はゲート電極下の
空乏層の広がりを模式的に描いた断面図である。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
活性層、３・・・・・・オーミック層、４・・・・・・
プラズマ０ＶＤＳｉ［膜、６．６′・・・・・・オーミ
ック電極、６・・・・・・レジスト、７・・・・・・ゲ
ート開口部、８・・・・・・第１のゲート金属（Ｔ１）
、９・・・・・・第２のゲート金属（ｐｔ）、８′・・
・・・・Ｔｉ、１０・・・・・・Ａｕ、１１・・・・・
・ｐｔとＧ＆ムＳの固相反応層。
Claims (3)
- （１）短ゲート長を有する電界効果トランジスタを製造
するに際し、半導体基板の一主面に一導電型の第１の半
導体層を形成する工程と、前記第１の半導体層の両端に
電界効果トランジスタのソース・ドレイン領域を前記第
１の半導体層と同一導電型でかつ高濃度の半導体層を形
成する工程と、前記半導体基板表面に絶縁膜を形成する
工程と、前記第２の半導体層上の絶縁膜をエッチング除
去し、ソース電極、ドレイン電極を形成する工程と、前
記第１の半導体層の中央部の絶縁膜をホトエッチング技
術により除去し、ゲート開口部を形成する工程と広角か
らゲート電極第１の金属膜を蒸着する工程と、前記ゲー
ト開口部の側壁のみに前記第１の金属膜を残す工程と、
前記ゲート開口部に法線蒸着により第２、第３のゲート
金属を連続蒸着する工程と、前記第２、第３のゲート金
属をリフトオフ法により前記ゲート開口部以外の部分を
除去しゲート電極を形成する工程とを含んでなる電界効
果トランジスタの製造方法。 - （２）第１のゲート金属は基板との固相反応が第２のゲ
ート金属よりも高温で生ずる特許請求の範囲第１項記載
の電界効果トランジスタの製造方法。 - （３）完成した電界効果トランジスタのドレイン電流の
制御および閾値電圧の制御は第２のゲート金属が基板と
固相反応を起こす温度で行なう特許請求の範囲第１項記
載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24247286A JPS6395676A (ja) | 1986-10-13 | 1986-10-13 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24247286A JPS6395676A (ja) | 1986-10-13 | 1986-10-13 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6395676A true JPS6395676A (ja) | 1988-04-26 |
Family
ID=17089592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24247286A Pending JPS6395676A (ja) | 1986-10-13 | 1986-10-13 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6395676A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4138842A1 (de) * | 1990-12-26 | 1992-07-02 | Mitsubishi Electric Corp | Gateelektrode einer halbleitervorrichtung und verfahren zu deren herstellung |
-
1986
- 1986-10-13 JP JP24247286A patent/JPS6395676A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4138842A1 (de) * | 1990-12-26 | 1992-07-02 | Mitsubishi Electric Corp | Gateelektrode einer halbleitervorrichtung und verfahren zu deren herstellung |
| US5220186A (en) * | 1990-12-26 | 1993-06-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a mushroom-shaped gate electrode |
| US5288654A (en) * | 1990-12-26 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making a mushroom-shaped gate electrode of semiconductor device |
| DE4138842C2 (de) * | 1990-12-26 | 1998-07-09 | Mitsubishi Electric Corp | Gateelektrode und Verfahren zu deren Herstellung |
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