JPS6290979A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6290979A JPS6290979A JP23155185A JP23155185A JPS6290979A JP S6290979 A JPS6290979 A JP S6290979A JP 23155185 A JP23155185 A JP 23155185A JP 23155185 A JP23155185 A JP 23155185A JP S6290979 A JPS6290979 A JP S6290979A
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- Japan
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- insulating film
- etching
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は絶縁膜のダミーゲートを利用したゲート微細加
工を含む半導体装置の製造方法に関するものである。
工を含む半導体装置の製造方法に関するものである。
従来の技術
第３図に従来の絶縁膜のダミーゲートを利用したゲート
微細加工を含む電界効果トランジスタの製造工程断面図
を示す。
微細加工を含む電界効果トランジスタの製造工程断面図
を示す。
第３図（ａ）ＩＣおいて、活性層となる２ Ｘ １０１
７の一２程度のＮ型半導体層２をイオン注入により形成
したＧ ａ Ａ ｓ半絶縁性基板１にゲート部に膜厚が
５０００人でＣＶＤシリコン酸化膜のダミーゲート５を
形成し、ホトレジスト４により高濃度不純物を選択的に
イオン注入し、ソース・ドレインのオーミック層３を形
成する。その後レジスト４を除去し熱処理を行なう。
７の一２程度のＮ型半導体層２をイオン注入により形成
したＧ ａ Ａ ｓ半絶縁性基板１にゲート部に膜厚が
５０００人でＣＶＤシリコン酸化膜のダミーゲート５を
形成し、ホトレジスト４により高濃度不純物を選択的に
イオン注入し、ソース・ドレインのオーミック層３を形
成する。その後レジスト４を除去し熱処理を行なう。
第３図（ｂ）において、ダミーゲート５の側壁をドライ
エッチし、短ゲート長のダミーゲート５′ を形成す
る。ｌは側壁エツチングを示す。
エッチし、短ゲート長のダミーゲート５′ を形成す
る。ｌは側壁エツチングを示す。
第３図（Ｃ）において、基板表面にレジストθを塗布し
、ドライエッチによシダミーゲート５′ の先端が現れ
るまでエツチングし、ダミーゲートをＨＦ溶液によりエ
ツチングする。その後Ｔ ｉ／ｐ ｔ／Ａｕ金属を全面
に蒸着し、す７トオフ法によりゲート電極７を形成する
。
、ドライエッチによシダミーゲート５′ の先端が現れ
るまでエツチングし、ダミーゲートをＨＦ溶液によりエ
ツチングする。その後Ｔ ｉ／ｐ ｔ／Ａｕ金属を全面
に蒸着し、す７トオフ法によりゲート電極７を形成する
。
第３図（ｄ）において、従来のリフトオフ法によりソー
ス・ドレイン電極８をＡｕＧｅ ／Ｎｉ ／Ａｕで形成
し、電界効果トランジスタが完成する。
ス・ドレイン電極８をＡｕＧｅ ／Ｎｉ ／Ａｕで形成
し、電界効果トランジスタが完成する。
発明が解決しようとする問題点
従来ダミーゲートの側壁をエツチングし、短ゲート長の
ゲートを実現する際、エツチングの条件によりダミーゲ
ートの側壁エツチング量が安定せず電界効果トランジス
タの歩留りが悪化するという問題点があった。
ゲートを実現する際、エツチングの条件によりダミーゲ
ートの側壁エツチング量が安定せず電界効果トランジス
タの歩留りが悪化するという問題点があった。
問題点を解決するだめの手段
本発明は、この点に鑑みてなされたもので、ダミーゲー
トを少なくとも２層とし、最下層の膜厚によりダミーゲ
ートの側壁エツチング量を制御するようにしたものであ
る。
トを少なくとも２層とし、最下層の膜厚によりダミーゲ
ートの側壁エツチング量を制御するようにしたものであ
る。
作 用
本発明の半導体装置の製造方法により、短ゲート長のダ
ミーゲートが効率よく制御でき、電界効果トランジスタ
の歩留シが向上する。
ミーゲートが効率よく制御でき、電界効果トランジスタ
の歩留シが向上する。
実施例
以下、本発明の半導体装置の製造方法をＧａＡｓ電界効
果トランジスタ（ＦＥＴ ）の実施例にもとづき第１図
、第２図と共に説明する。第１図（ａ）において、キャ
リア濃度が２×１０ｃｒｎ の活性層１２が形成された
半絶縁性Ｇ ａ Ａ ｓ基板１１上にプラズマＣＶＤシ
リコン酸化膜１３を１０００人、プラズマＣＶＤシリコ
ン窒化膜を６０００人堆積し、ゲート長１μｍのダミー
ゲート用パターンのレジスト１６をマスクとして前記窒
化膜よシなるダミーゲート上部層１４を形成する。
果トランジスタ（ＦＥＴ ）の実施例にもとづき第１図
、第２図と共に説明する。第１図（ａ）において、キャ
リア濃度が２×１０ｃｒｎ の活性層１２が形成された
半絶縁性Ｇ ａ Ａ ｓ基板１１上にプラズマＣＶＤシ
リコン酸化膜１３を１０００人、プラズマＣＶＤシリコ
ン窒化膜を６０００人堆積し、ゲート長１μｍのダミー
ゲート用パターンのレジスト１６をマスクとして前記窒
化膜よシなるダミーゲート上部層１４を形成する。
第１図（ｂ）において、レジスト１６およびダミーゲー
ト上部層１４の膜をマスクとし、プラズマＣＶＤシリコ
ン酸化膜１３を通Ｌ テＳ ｉ １６０ＫｅＶＩＸ１（
）ｃｍ イオン注入し、ソース・ドレインのオーミッ
ク層１７を形成する。その後レジスト１６を除去し、Ａ
ｓ 雰囲気中８２０℃１６分熱処理を行なう。
ト上部層１４の膜をマスクとし、プラズマＣＶＤシリコ
ン酸化膜１３を通Ｌ テＳ ｉ １６０ＫｅＶＩＸ１（
）ｃｍ イオン注入し、ソース・ドレインのオーミッ
ク層１７を形成する。その後レジスト１６を除去し、Ａ
ｓ 雰囲気中８２０℃１６分熱処理を行なう。
第１図（Ｃ）において、ＣＦ４：０２＝１：２ でプラ
ズマエツチングを行ないダミーゲート最下層のプラズマ
ＣＶＤシリコン酸化膜１３がエツチング除去できるまで
行なう。この時ダミーゲート上部層１４のシリコン窒化
膜のエツチング速度が最下層のシリコン酸化膜１３の工
、チング速度より４倍速いため最下層のシリコン酸化膜
１３を１０００人をエツチング除去する間に上部層１４
は両側壁４ｏ００人 エツチングされ、０．２μｍのゲ
ート長を有するダミーゲート１８が形成できる。
ズマエツチングを行ないダミーゲート最下層のプラズマ
ＣＶＤシリコン酸化膜１３がエツチング除去できるまで
行なう。この時ダミーゲート上部層１４のシリコン窒化
膜のエツチング速度が最下層のシリコン酸化膜１３の工
、チング速度より４倍速いため最下層のシリコン酸化膜
１３を１０００人をエツチング除去する間に上部層１４
は両側壁４ｏ００人 エツチングされ、０．２μｍのゲ
ート長を有するダミーゲート１８が形成できる。
第１図（ｄ）において、従来と同様に平坦化法、リフト
オフ法と用いて、ゲート電極１９およびソース・ドレイ
ン電極２ｏを形成する。
オフ法と用いて、ゲート電極１９およびソース・ドレイ
ン電極２ｏを形成する。
第２図にダミーゲートの最下層のシリコン酸化膜の膜厚
と上部層のシリコン窒化膜の側壁エツチング量の関係を
示す。シリコン酸化膜の膜厚とシリコン窒化膜の側壁エ
ツチング量が正比例の関係にあり、エツチングのばらつ
きも±５チ以下に抑えられている。
と上部層のシリコン窒化膜の側壁エツチング量の関係を
示す。シリコン酸化膜の膜厚とシリコン窒化膜の側壁エ
ツチング量が正比例の関係にあり、エツチングのばらつ
きも±５チ以下に抑えられている。
なお、ダミーゲートに用いた絶縁膜はシリコン系の絶縁
膜に限らず、Ａ７？Ｎ やＡ１２ｏ３などでもよい。ま
た、基板はＧ ａ Ａ ｓに限らすＩｎＰ などの化
合物半導体でもよい。さらに、基板に形成された活性層
は、気相、液相や分子線などのエピタキシャル成長で行
なわれたものであってもよい。
膜に限らず、Ａ７？Ｎ やＡ１２ｏ３などでもよい。ま
た、基板はＧ ａ Ａ ｓに限らすＩｎＰ などの化
合物半導体でもよい。さらに、基板に形成された活性層
は、気相、液相や分子線などのエピタキシャル成長で行
なわれたものであってもよい。
発明の効果
以上のように、本発明の半導体装置の製造方法によれば
、短ゲート長のダミーゲートが効率よく制御でき電界効
果トランジスタの歩留りを向上することができる。
、短ゲート長のダミーゲートが効率よく制御でき電界効
果トランジスタの歩留りを向上することができる。
第１図は本発明の一実施例における電界効果トランジス
タの製造方法を示す工程図、第２図は本実施例方法によ
シ得られた電界効果トランジスタのダミーゲートの最下
層の膜厚と上部層の側壁工ッチング量との関係を示す特
性図、第３図は従来の短ゲート長のダミーゲートを用い
た電界効果トランジスタの製造方法を示す工程図である
。 １１・・・・・・Ｇ ａ Ａ ｇ半絶縁性基板、１２・
・・・・・活性層、１３・・・ シリコン酸化膜、１４
・・・ シリコン窒化膜、１５．１６・・・・・・レジ
スト、１γ・・・・・・オーミック層、１８・・・・・
・ダミーゲート、１９・・・・・・ゲート電極、２ｏ・
・・・・・ソース・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｎ−
−Ｇ、Ａｊｉ碩 ｊ５．１１＋−ｍ−しシスト ず７町γ−Ｓデフ４ ｆ９− 松１電極 第２図
タの製造方法を示す工程図、第２図は本実施例方法によ
シ得られた電界効果トランジスタのダミーゲートの最下
層の膜厚と上部層の側壁工ッチング量との関係を示す特
性図、第３図は従来の短ゲート長のダミーゲートを用い
た電界効果トランジスタの製造方法を示す工程図である
。 １１・・・・・・Ｇ ａ Ａ ｇ半絶縁性基板、１２・
・・・・・活性層、１３・・・ シリコン酸化膜、１４
・・・ シリコン窒化膜、１５．１６・・・・・・レジ
スト、１γ・・・・・・オーミック層、１８・・・・・
・ダミーゲート、１９・・・・・・ゲート電極、２ｏ・
・・・・・ソース・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｎ−
−Ｇ、Ａｊｉ碩 ｊ５．１１＋−ｍ−しシスト ず７町γ−Ｓデフ４ ｆ９− 松１電極 第２図
Claims (2)
- （１）半導体基板の一主面に、一導電型の第１の半導体
層を形成する工程と、前記半導体の表面に第１の絶縁膜
および第２の絶縁膜を形成する工程と、前記第１の半導
体層の表面中央部以外の表面上の前記第１の絶縁膜のみ
を除去する工程と、前記半導体層の表面中央部上の前記
第１の絶縁膜をマスクとし、前記半導体層の中央部以外
に同一導電型で高濃度の第２の半導体層を形成する工程
と、前記第１および第２の絶縁膜を残し熱処理する工程
と、前記第２の絶縁膜の前記第１の半導体層の表面中央
部以外の部分を除去すると同時に前記第１の絶縁膜の側
壁をエッチングする工程と、前記第１および第２の絶縁
膜を反転法により除去し、ゲート電極を形成する工程と
、前記高濃度の第２の半導体層の表面上にソース、ドレ
イン電極を形成する工程とを含んでなる半導体装置の製
造方法。 - （２）第１の絶縁膜のエッチング速度より、第２の絶縁
膜のエッチング速度が速くなっている特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23155185A JPH0695530B2 (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23155185A JPH0695530B2 (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6290979A true JPS6290979A (ja) | 1987-04-25 |
| JPH0695530B2 JPH0695530B2 (ja) | 1994-11-24 |
Family
ID=16925266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23155185A Expired - Lifetime JPH0695530B2 (ja) | 1985-10-17 | 1985-10-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695530B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0978869A2 (en) * | 1998-08-07 | 2000-02-09 | Murata Manufacturing Co., Ltd. | Method for forming a minute resist pattern and method for forming a gate electrode |
-
1985
- 1985-10-17 JP JP23155185A patent/JPH0695530B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0978869A2 (en) * | 1998-08-07 | 2000-02-09 | Murata Manufacturing Co., Ltd. | Method for forming a minute resist pattern and method for forming a gate electrode |
| US6180528B1 (en) | 1998-08-07 | 2001-01-30 | Murata Manufacturing Co., Ltd. | Method for forming a minute resist pattern and method for forming a gate electrode |
| EP0978869A3 (en) * | 1998-08-07 | 2002-01-16 | Murata Manufacturing Co., Ltd. | Method for forming a minute resist pattern and method for forming a gate electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695530B2 (ja) | 1994-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |